CN105118528A - 非挥发性记忆装置、可编程电路以及内容可定址记忆体 - Google Patents

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Abstract

本发明提出一种非挥发性记忆装置、可编程电路以及内容可定址记忆体。非挥发性记忆装置包含多个非挥发性记忆单元。每一非挥发性记忆单元各自包含第一开关、第一忆阻器、第二开关、第二忆阻器以及第三开关。第一开关的控制端耦接至该字符线。第一忆阻器经设定而具有第一阻值。第二开关的控制端耦接至字符线。第二忆阻器经设定而具有第二阻值。第一开关、第一忆阻器、第二开关以及第二忆阻器以交替方式串连于位线与反位线之间。第三开关用以设定第一阻值及第二阻值。本发明提出的非挥发性记忆装置具备有快速读取特性且内部数据不需动态更新。

Description

非挥发性记忆装置、可编程电路以及内容可定址记忆体
技术领域
本发明是关于一种记忆体架构。特别是关于一种非挥发性的记忆体架构及相关电路。
背景技术
记忆体是电子计算机中的重要组成元件，随着各种应用的情况不同，发展出了许多不同的记忆体架构。例如，动态随机存取记忆体(DynamicRandomAccessMemory,DRAM)、静态随机存取记忆体(StaticRandom-AccessMemory,SRAM)、只读记忆体(Read-OnlyMemory,ROM)及快闪记忆体(FlashMemory)等。
其中，只读记忆体及快闪记忆体属于非挥发性记忆体，在装置断电后能可记录其中的数据。一般来说，上述两种非挥发性记忆体在数据保存上较稳定且省电，但较不易复写且读写速度较慢。
动态随机存取记忆体与静态随机存取记忆体等挥发性记忆体，因为读写速度较快，通常作为与处理器搭配的主要记忆体。动态随机存取记忆体的优势在于结构简单(仅须一个晶体管与一个电容)、储存密度高以及单位容量的成本较低。在现实中，动态随机存取记忆体的电容经常周期性地充电，导致耗电量较大的缺点。
相较之下，静态随机存取记忆体只要保持通电，里面储存的数据就可以恒常保持，不需要周期性对电容充电。此外，静态随机存取记忆体通常具有较快的读取速度(高于动态随机存取记忆体)。然而，一般来说，静态随机存取记忆体的架构通常需要六个(或以上)的晶体管来储存一个位组的数据，制造成本较高且将占用较大的电路空间。此外，当电力供应停止时，传统的静态随机存取记忆体储存的数据仍会消失。
随着行动装置往薄型化及轻量化发展，电子装置上的空间极为有限，且元件的耗电问题更受到重视。需要有合适的记忆体能更提供较高的数据稳定度、较低的耗电量、结构简单且具有较快的读取速度。
发明内容
近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题，其中忆阻性记忆体因结构单纯、低功耗等优势，受到广泛的研究。为了解决上述的问题，本发明提出一种基于忆阻器的非挥发性记忆装置，其可用于各种集成电路上的应用(例如用来控制可编程电路中的切换开关、或是用于内容可定址记忆体中)，本发明的非挥发性记忆装置具备有类似静态随机存取记忆体的快速读取特性且内部数据不需动态更新，其结构相对简单，且在断电后仍可利用忆阻器保存数据内容。
本发明的一方面为一种非挥发性记忆装置，包含多个非挥发性记忆单元。每一非挥发性记忆单元用以储存一个位的数据，每一非挥发性记忆单元分别耦接至一位线、一反位线以及一字符线，并且每一非挥发性记忆单元各自包含第一开关、第一忆阻器、第二开关、第二忆阻器以及第三开关。第一开关的控制端耦接至该字符线。第一忆阻器经设定而具有第一阻值。第二开关的控制端耦接至字符线。第二忆阻器经设定而具有第二阻值。第一开关、第一忆阻器、第二开关以及第二忆阻器以交替方式串连于位线与反位线之间。第三开关用以对该第一忆阻器设定该第一阻值，及对第二忆阻器设定第二阻值。
本发明的另一方面为一种可编程电路，其包含组态开关以及上述的非挥发性记忆装置。第一开关、第一忆阻器、第二开关以及第二忆阻器之中的中间节点用以控制组态开关的控制端。
本发明的另一方面为一种内容可定址记忆体，其包含比对线、预充电路与放大器、比对开关以及上述的非挥发性记忆装置。预充电路与放大器耦接至比对线，预充电路与放大器用以将比对线预充至预充电位以及感测比对线的电压位准。比对开关的第一端耦接至比对线，比对开关的第二端接地。第一开关、第一忆阻器、第二开关以及第二忆阻器之中的中间节点用以控制比对开关的控制端。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本发明中每一非挥发性记忆单元仅须三个晶体管开关以及两个忆阻器，便可实现一种具有非挥发特性的静态随机存取记忆体，适合用在各种可编程电路或记忆体电路应用当中。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1是根据本发明一实施例所绘示的非挥发性记忆体装置的示意图；
图2绘示图1中非挥发性记忆装置的其中一个非挥发性记忆单元的进一步示意图；
图3绘示另一种非挥发性记忆体装置中的两个相邻的非挥发性记忆单元的示意图；
图4A绘示本发明中图1的非挥发性记忆体装置中其中一个非挥发性记忆单元与相邻的另一个的非挥发性记忆单元的示意图；
图4B绘示本发明中图1的非挥发性记忆体装置中其中一个非挥发性记忆单元与相邻的另一个的非挥发性记忆单元的示意图；
图5A绘示本发明一实施例中上述非挥发性记忆体装置的非挥发性记忆单元应用于内容可定址记忆体的示意图；
图5B绘示内容可定址记忆体进行比对操作时的相关信号时序图；
图6A及图6B绘示对非挥发性记忆单元所储存的数据进行写入时的操作示意图；以及
图6C绘示对非挥发性记忆单元进行写入操作时的相关信号时序图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本发明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。
请参阅图1，其为根据本发明一实施例所绘示的非挥发性记忆体装置100的示意图。如图1所示，非挥发性记忆装置100，其包含多个非挥发性记忆单元(Non-VolatileMemoryCell)，每一非挥发性记忆单元用以储存一个位的数据。于图1中示意性地绘示了六个非挥发性记忆单元MC11、MC12、MC13、MC21、MC22以及MC23，但本发明并不以此为限。实际应用中，非挥发性记忆体装置100可包含许多个非挥发性记忆单元，举例来说，一个百万位组(Megabyte)的非挥发性记忆体装置100中便包含了223个(8*1024*1024)非挥发性记忆单元，图示中为说明上方便绘示出其中六个非挥发性记忆单元。值得注意的是，记忆单元组的数量以及各级记忆单元组所对应到的字符线数量、记忆单元数量皆可依实际需求进行调整，图1中所绘示的仅为示例，并非用以限制本发明。另，本发明所述的非挥发性记忆单元包含相变化记忆元件(PCM)、磁阻性记忆元件(MRAM)、电阻式记忆元件(RRAM)、铁电式记忆元件(FRAM)或其他具相等性的记忆元件。
每一非挥发性记忆单元MC11～MC23分别耦接至与其相对应的字符线WL11～WL12、参考电位线WL21～WL22、设置控制线WL31～WL32、位线(bitline)BL1～BL3以及反位线(invertedbitline,orbitlinebar)BLB1～BLB3。举例来说，非挥发性记忆单元MC11耦接至与其相对应的字符线WL11、参考电位线WL21、设置控制线WL31、位线BL1以及反位线BLB1；位于同一字符且下一位的非挥发性记忆单元MC12则耦接至与其相对应的字符线WL11、参考电位线WL21、设置控制线WL31、位线BL2以及反位线BLB2；位于下一行的非挥发性记忆单元MC21则耦接至与其相对应的字符线WL12、参考电位线WL22、设置控制线WL32、位线BL1以及反位线BLB1，依此类推。
于此实施例中，非挥发性记忆单元MC11、MC12与MC13属于同一字符，故耦接至同一组字符线WL11、参考电位线WL21以及设置控制线WL31。实际应用中，同一字符可能包含8个位组、16个位组、32个位组、64个位组、128个位组或更多，图中未示。上述记忆体的其他基本架构为已知技艺的人所熟知，在此便不进一步赘述。字符线WL11～WL12用以控制每一非挥发性记忆单元MC11～MC23的第一开关SW1以及第二开关SW2，设置控制线WL31～WL32用以控制每一非挥发性记忆单元MC11～MC23的第三开关SW3。
请一并参阅图2，其绘示图1中非挥发性记忆装置100的其中一个非挥发性记忆单元MC11的进一步示意图。于此实施例中，图1中的每一非挥发性记忆单元MC11～MC23均各自包含类似图2中非挥发性记忆单元MC11的细部结构，并各自搭配相应的信号线路(位线、反位线、字符线、参考电位线及设置控制线等)。
如图2所示，非挥发性记忆单元MC11包含第一开关SW1、第一忆阻器MR1、第二开关SW2、第二忆阻器MR2以及第三开关SW3。
第一忆阻器MR1与第二忆阻器MR2采用忆阻器(memristor)是一种被动电子元件。举例来说，若是相变化记忆元件(PCM)，则是根据施加在相变化记忆元件上的写入电压与电流，将相变化记忆元件材料的晶格融熔，因为不同的写入电压与电流在降温退火过程有不同的晶向变化排列，使得相变化材料具有不同的阻值。用于非挥发性记忆体中，相变化记忆元件的阻值通常分别被设置为高阻态或低阻态，其高阻态与低阻态的阻抗比愈大愈好，一般大于5，较佳大于10。于此实施例中，第一忆阻器MR1经设定而具有第一阻值。第二忆阻器MR2经设定而具有第二阻值，第一阻值与第二阻值相异且逻辑上互补，也就是说，同一个非挥发性记忆单元MC11内的第一忆阻器MR1与第二忆阻器MR2其中一者为高阻态而另一者为低阻态。
透过第一忆阻器MR1与第二忆阻器MR2的阻态不同，非挥发性记忆单元MC11得以储存一个位的数据，此位的数据可以反应在非挥发性记忆单元MC11中间节点ND1的电压准位。于一实施例中，中间节点ND1进一步耦接到组态开关SWc，如此一来，中间节点ND1的电压准位(即非挥发性记忆单元MC11所储存的位数据)便可用以控制组态开关SWc的开关状态。
如图2所示，第一开关SW1、第一忆阻器MR1、第二开关SW2以及第二忆阻器MR2依序串连于位线BL1与反位线BLB1之间。第三开关SW3的第一端(如图示中第三开关SW3的上方输出入端)耦接于第一忆阻器MR1与第二开关SW2之间，第三开关SW3的第二端(如图示中第三开关SW3的下方输出入端)耦接至参考电位线WL21，第三开关SW3的控制端耦接至设置控制线WL31。
第一开关SW1的第一端(如图示中第一开关SW1的左侧输出入端)耦接至位线BL1，第一开关的控制端耦接至字符线WL11，第一开关SW1的第二端(如图示中第一开关SW1的右侧输出入端)耦接至第一忆阻器MR1的第一端(如图示中第一忆阻器MR1的左侧输出入端)，第一忆阻器MR1的第二端(如图示中第一忆阻器MR1的右侧输出入端)耦接至第二开关SW2的第一端(如图示中第二开关SW2的左侧输出入端)以及第三开关SW3的第一端，第二开关SW2的控制端耦接至字符线WL11，第二开关SW2的第二端(如图示中第二开关SW2的右侧输出入端)耦接至第二忆阻器MR2的第一端(如图示中第二忆阻器MR2的左侧输出入端)，第二忆阻器MR2的第二端(如图示中第二忆阻器MR2的右侧输出入端)耦接至反位线BLB1。
如图2所示的实施例中，非挥发性记忆单元MC11仅包含三个开关元件(第一开关SW1、第二开关SW2以及第三开关SW3)以及两个忆阻器元件(第一忆阻器MR1以及第二忆阻器MR2)，便可形成可读写的非挥发性记忆装置，具备有类似静态随机存取记忆体(SRAM)的快速读取特性，又具备快闪记忆体(FlashMemory)可更新内部数据的功能，其结构相对简单，且在断电后仍可利用忆阻器保存数据内容。
如图2所示的实施例，当欲读取非挥发性记忆单元MC11中的数据时，控制字符线WL11以导通第一开关SW1与第二开关SW2，控制设置控制线WL31断开第三开关SW3，此时第一忆阻器MR1与第二忆阻器MR2形成一分压电路，中间节点ND1的电压控制组态开关SWc的导通或断开。若第一忆阻器MR1被设置为高阻态且第二忆阻器MR2被设置为低阻态。当位线BL1为高电位(逻辑「1」，反位线BLB1为低电位(逻辑「0」)时，中间节点ND1的电压接近于低电位，若高阻态与低阻态的阻抗比愈大，则中间节点ND1的电压愈接近于反位线BLB1的低电压。反的若第一忆阻器MR1被设置为低阻态且第二忆阻器MR2被设置为高阻态，则中间节点ND1的电压接近于位线BL1的高电位。另一情况为位线BL1为低电位(逻辑“0”，反位线BLB1为高电位(逻辑“1”)，此时若第一忆阻器MR1被设置为高阻态且第二忆阻器MR2被设置为低阻态，则中间节点ND1的电压接近于反位线BLB1的高电压。反之，若第一忆阻器MR1被设置为低阻态且第二忆阻器MR2被设置为高阻态，则中间节点ND1的电压接近于位线BL1的低电压。组态开关SWc的导通或断开是由中间节点ND1的电压所控制，于一实施例中，若组态开关SWc为N型金属氧化物半导体(NMOS)，则中间节点ND1的高电压导通组态开关SWc，而中间节点ND1的低电压则断开组态开关SWc。于另一实施例中，若组态开关SWc为P型金属氧化物半导体(PMOS)，则中间节点ND1的低电压导通组态开关SWc，而中间节点ND1的高电压则断开组态开关SWc。此外，关于写入第一忆阻器MR1与第二忆阻器MR2的详细作法将于后续段落中有进一步说明(如后续图6A及图6B实施例的相关段落)。
须特别说明的是，在实际制造非挥发性记忆装置的电路布局时，两个忆阻器(如相变化记忆元件、磁阻记忆元件、电阻式记忆元件、铁电式记忆元件等)，在电路布局设计规范中需要有一定的间隔距离。以相变化记忆元件为例，若两个相变化记忆元件的距离太近，则其中一个相变化记忆元件写入时产生的热度便可能影响相邻的另一相变化记忆元件的晶向状态，导致其储存的信息因此失效。此外，若两个相变化记忆元件的距离太近，亦可能使得读取/写入时采用的信号彼此影响，将降低其稳定性。于已知作法中，规定了电路布局中两个相变化记忆元件之间需设置的最短间隔距离。因此，在一些传统的记忆体架构中若存在有两个相变化记忆元件相邻的电路布局，便需要在两者之间额外保留冗余的空间间隔(redundantspace)。
请一并参阅图3，其绘示另一种非挥发性记忆体装置300中的两个相邻的非挥发性记忆单元MC11与MC12示意图。如图3所示，非挥发性记忆单元MC11中的第一忆阻器MR1、第一开关SW1、第二开关SW2与第二忆阻器MR2依序排列的相对位置关系中，第一忆阻器MR1、第二忆阻器MR2是设置在外侧，而第一开关SW1与第二开关SW2是设置在内侧。如此一来，非挥发性记忆单元MC11中的第二忆阻器MR2将会邻近下一个非挥发性记忆单元MC12中的第一忆阻器MR1。
以相变化记忆元件而言，如果两个忆阻器的接点过于靠近时，在一个忆阻器进行写入时设置阻值的脉冲电压时，将可能影响到另一个忆阻器的接点。故在电路布局设计规范中，两个忆阻器的接点必须至少有一个最小间隔距离。如图3所示，在实际的集成电路布局里，非挥发性记忆单元MC11中的第二忆阻器MR2与非挥发性记忆单元MC12中的第一忆阻器MR1之间就必须存在最小间隔距离D0，若两者距离过近，将可能影响忆阻器的准确度。但为了符合最小间隔距离D0的规范，将使得非挥发性记忆体装置300中两个非挥发性记忆单元MC11/MC12无法紧密排列，将使得晶片上的单位尺寸利用率降低。
请一并参阅图4A，其绘示本发明中图1的非挥发性记忆体装置100中其中一个非挥发性记忆单元MC11与相邻的另一个的非挥发性记忆单元MC12的示意图。于本发明的电路布局当中，非挥发性记忆单元MC11中的第一忆阻器MR1、第一开关SW1、第二忆阻器MR2与第二开关SW2依序排列。
也就是说，非挥发性记忆单元MC11的两个第一忆阻器MR1与第二忆阻器MR2之间设置有非挥发性记忆单元MC11的第二开关SW2。因此，第二开关SW2是设置在第一忆阻器MR1与第二忆阻器MR2两者之间的间隔，有效利用了电路上的空间(不需如图3两忆阻器MR1、MR2之间额外浪费间隔距离D0的空间)并同时确保了两忆阻器之间有一间隔距离D1，有效利用了电路上的空间。
此外，非挥发性记忆单元MC11的第二忆阻器MR2与非挥发性记忆单元MC12的第一忆阻器MR1之间设置有非挥发性记忆单元MC12的第一开关SW1。在一实施例中记忆单元MC11的反位线BLB1与记忆元件MC12的位线BL2共用(未绘示)。在此情况下，非挥发性记忆单元MC12的第一开关SW1设置在非挥发性记忆单元MC11的第二忆阻器MR2与非挥发性记忆单元MC12的第一忆阻器MR1两者之间，上述两忆阻器的间隔距离D2用于设置非挥发性记忆单元MC12的第一开关SW1，不需如图3两忆阻器MR1、MR2之间额外浪费间隔距离D0的空间。
于另一实施例中，如图4B所示，将图4A中的第一开关SW1与第一忆阻器MR1的位置互换，以及将第二开关SW2与第二忆阻器MR2的位置互换，亦可达成上述图4A实施例所述的功效。因此，由上述图4A与图4B所示的实施例可知第一开关SW1、第一忆阻器MR1、第二开关SW2与第二忆阻器MR2以交替的方式串连，即可达成本发明之效，上述交替串连方式是指一个开关与一个忆阻器交替串连，例如开关、忆阻器、开关与忆阻器依序串连(如图4A)，或是忆阻器、开关、忆阻器与开关依序串连(如图4B)。
如图1、图2、图4A以及图4B所示，上述实施例中的非挥发性记忆体装置100及其非挥发性记忆单元MC11～MC23可以应用于可编程电路(ProgrammableCircuit)当中。举例来说，可编程电路400为现场可编程门阵列(Field-programmablegatearray,FPGA)电路或是可编程逻辑装置(ProgrammableLogicDevice,PLD)。可编程电路包含一个或多个组态开关SWc。
如图1、图2、图4A以及图4B所示，非挥发性记忆体装置100的每一非挥发性记忆单元MC11～MC23可根据储存的位的数据而用以控制可编程电路的其中一个组态开关SWc，使可编程电路可以根据非挥发性记忆体装置所储存的数据而具有不同的作动、功能或操作特性。为说明上的方便，图2仅绘示可编程电路的其中一个组态开关SWc。实际应用中，可编程电路可进一步具有多个组态开关(可分别由不同的非挥发性记忆单元控制)、数字处理器、输出入介面、其他主动元件或被动元件，此为已知技艺的人所能了解，在此不另赘述。
如图2及图4A所示，可编程电路的组态开关SWc的控制端耦接至第一忆阻器MR1的第二端、第二开关SW2的第一端以及第三开关SW3的第一端。通过前述实施例中读取非挥发性记忆单元MC11中数据的操作，便可根据第一忆阻器MR1与第二忆阻器MR2的高/低阻态控制组态开关SWc的导通或断开，借此设置可编程电路的组态。
传统的可编程电路需内建静态随机存取记忆体(SRAM)，当可编程电路开启电源时需从外部记忆体载入组态设定数据到内建的SRAM，以设定可编程电路，其缺点为不仅需要有内建SRAM的空间，尚需浪费下载组态设定数据的时间。反之，若可编程电路里采用了图1的非挥发性记忆体装置100的实施例中的非挥发性记忆单元MC11的结构，记忆体装置100记忆了可编程电路应被设定的组态，当可编程电路开启电源时即以组态开关(代表组态设置的受控开关)的导通或断开，设定可编程电路。由于可编程电路的设定组态一般不需每次更新，故断电后仍可利用忆阻器保存数据内容。只有在需要更新可编程电路的设定组态时，才需重新设置非挥发性记忆体装置100内忆阻器的电阻状态。
请一并参阅图5A，其绘示本发明一实施例中上述非挥发性记忆体装置的非挥发性记忆单元MC11应用于内容可定址记忆体(ContentAddressableMemory,CAM)500的示意图。
如图5A的实施例所示，内容可定址记忆体500包含比对线ML1、比对开关SWm以及预充电路与放大器(Pre-chargeandSenseAmplifier)502。预充电路与放大器502与比对线ML1耦接，比对线ML1耦接至比对开关SWm的一端。内容可定址记忆体500的特性在于，当内容可定址记忆体500的控制器(图中未示)在寻找特定数据内容(例如特定8位数据内容为10010010)的数据是储存在非挥发性记忆体装置何处时，首先将比对线ML1预充至高电位，上述特定数据内容设定于每一字符的位线/反位线上，逐一改变记忆体的地址加以比对，当外部预期读取的位数据与记忆元件储存的数据符合时，比对线ML1被放电至低电位，否则其一直保持高电位，经上述机制即可找出数据所在的记忆体地址。
以下根据图5A与图5B解释一个记忆单元的比对方式，若定义位线BL1或反位线BLB1的高电位为逻辑“1”，低电位为逻辑“0”。若记忆单元500中的第一忆阻器MR1设置为低电阻态，第二忆阻器MR2设置为高电阻态，则记忆单元500定义为储存逻辑“1”的数据。反之，若第一忆阻器MR1设置为高电阻态，第二忆阻器MR2设置为低电阻态，则记忆单元500定义为储存逻辑“0”的数据。
在一实施例中，假设非挥发性记忆单元MC11的第一忆阻器MR1设为低电阻态，第二忆阻器MR2设为高电阻态，亦即非挥发性记忆单元MC11储存逻辑“1”的数据。当非挥发性记忆单元MC11被读取时，第三开关SW3关断，在时间点t1时，比对线ML1先被预充电路与放大器502预充至一高电低，并使比对线ML1浮接(floating)。在时间点t2时，字符线WL11输入高电位，以导通第一、第二开关SW1、SW2，第一、第二忆阻器MR1、MR2形成一电阻分压器。此时若位线BL1输入逻辑“1”(高电位，如图5B的实线)，反位线BLB1输入逻辑“0”(低电位，如图5B的实线)，则中间节点ND1的电压接近于位线BL1的高电位，因此导通比对开关SWm，则比对线的电压被放电至低电位(如图5B的实线)，此为预期读取的位数据逻辑“1”与此非挥发性记忆单元MC11储存的位数据逻辑“1”匹配的情况。反之，若位线BL1输入逻辑“0”(低电位，如图5B的虚线)，反位线BLB1输入逻辑“1”(高电位，如图5B的虚线)，则中间节点ND1的电压接近低电位，因此无法导通比对开关SWm，比对线ML1仍维持高电位(如图5B的虚线)；此为预期读取的位数据逻辑“0”与非挥发性记忆单元MC11储存的位数据逻辑“1”不匹配的情况。
在另一实施例中，非挥发性记忆单元MC11的第一忆阻器MR1设为高电阻态，第二忆阻器MR2设为低电阻态，亦即非挥发性记忆单元MC11储存逻辑“0”的数据。依上述的工作原理，当位线BL1的数据为高电位且反位线BLB1为低电位时(逻辑“1”)，因预期读取的位数据(逻辑“1”)与非挥发性记忆单元MC11储存的数据(逻辑“0”)不匹配，比对线ML1仍维持在高电位。反之，若位线BL1的数据为低电位且反位线BLB1为高电位时(逻辑“0”)，因预期读取的位数据(逻辑“0”)与非挥发性记忆单元MC11储存的数据(逻辑“0”)匹配，比对线ML1被放电至低电位。
此外，图1中的每一非挥发性记忆单元MC11～MC23可用以储存的一个位的数据且适合应用于内容可定址记忆体500当中。图5A为说明上的方便，仅绘示内容可定址记忆体500的其中一个非挥发性记忆单元MC11、预充电路与放大器502以及其相关的信号线路。实际应用中，内容可定址记忆体500中除了组态开关可进一步具有多个位非挥发性记忆单元(可参阅图1)、控制器、预充电路、电位感测电路、数字处理器、输出入介面、其他主动元件或被动元件，此为已知技艺的人所能了解，在此不另赘述。
请一并参阅图6A、图6B以及图6C，图6A及图6B绘示对非挥发性记忆单元MC11所储存的数据进行写入时的操作示意图，图6C绘示非挥发性记忆单元MC11进行写入操作时的相关信号时序图。
如上所述，非挥发性记忆单元MC11所储存的数据是由第一忆阻器MR1与第二忆阻器MR2的高低阻态所定义。
请参阅图6A及图6C，说明对非挥发性记忆体500写入数据的操作方式，当对第一忆阻器MR1进行写入操作时，控制字符线WL11与设置控制线WL31使第一开关SW1、第二开关SW2及第三开关SW3皆导通；将参考电位线WL21以及反位线BLB1设定为接地电位GND(例如0伏特)，在时段T1内由位线BL1输入第一写入脉波WRITE1。如此一来，由位线BL1与参考电位线WL21的压差产生相对应的写入电流Iw1对第一忆阻器MR1并进行写入操作，使得第一忆阻器MR1的阻值对应变化。
如图6B所示，当对第二忆阻器MR2进行写入操作时，控制字符线WL11与设置控制线WL31使第一开关SW1、第二开关SW2及第三开关SW3皆导通；将参考电位线WL21以及位线BL1设定为接地电位GND(例如0伏特)，在时段T2内由反位线BLB1输入第二写入脉波Vwrite2，由反位线BLB1与参考电位线WL21的压差产生相对应的写入电流Iw2对第二忆阻器MR2进行写入操作，使得第二忆阻器MR2的阻值对应变化。
须特别说明的是，如图6C所示，第一写入脉波WRITE1与第二写入脉波WRITE2两者并不相同，将产生相异的写入电流Iw1与写入电流Iw2，进而将第一忆阻器MR1与第二忆阻器MR2分别设定至不同的阻值。举例来说，短促且快速变化的第一写入脉波WRITE1将使第一忆阻器MR1被写入为高阻态；较为平缓变化的第二写入脉波WRITE2将使第二忆阻器MR2被写入为低阻态，反之亦然。但本发明的写入脉波与高/低阻态关系并不仅以此为限，实际应用中应当依据忆阻器元件本身的特性而适应性调整。
此外，上述对第一忆阻器MR1与第二忆阻器MR2的写入操作并不仅限于内容可定址记忆体500的应用中，实际上各种需要改变非挥发性记忆单元MC11所储存的数据的应用(例如图1所示的非挥发性记忆体装置100)均可透过上述方式进行写入操作。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，例如改变记忆单元组的个数或是各组记忆单元组所对应的字符线数量。因此，本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种非挥发性记忆装置，其特征在于，包含：
多个非挥发性记忆单元，每一所述非挥发性记忆单元用以储存一个位的数据，每一所述非挥发性记忆单元分别耦接至一位线、一反位线以及一字符线，并且每一所述非挥发性记忆单元各自包含：
一第一开关，该第一开关的控制端耦接至该字符线；
一第一忆阻器，经设定而具有一第一阻值；
一第二开关，该第二开关的控制端耦接至该字符线；
一第二忆阻器，经设定而具有一第二阻值，其中该第一开关、该第一忆阻器、该第二开关以及该第二忆阻器以一交替方式串连于该位线与该反位线之间；以及
一第三开关，用以对该第一忆阻器设定该第一阻值，及对该第二忆阻器设定该第二阻值。
2.根据权利要求1所述的非挥发性记忆装置，其特征在于，每一所述非挥发性记忆单元还耦接至一参考电位线以及一设置控制线，该第一开关、该第二开关以及该第三开关均分别具有第一端、第二端及控制端，该第一忆阻器与该第二忆阻器均分别具有第一端及第二端；
其中，该交替方式为：
该第一开关的第一端耦接至该位线，该第一开关的第二端耦接至该第一忆阻器的第一端，该第一忆阻器的第二端耦接至一中间节点；
该第二开关的第一端耦接至该中间节点，该第二开关的第二端耦接至该第二忆阻器的第一端；以及
该第二忆阻器的第二端耦接至该反位线。
3.根据权利要求1所述的非挥发性记忆装置，其特征在于，每一所述非挥发性记忆单元还耦接至一参考电位线以及一设置控制线，该第一开关、该第二开关以及该第三开关均分别具有第一端、第二端及控制端，该第一忆阻器与该第二忆阻器均分别具有第一端及第二端；
其中该交替方式为：
该第一忆阻器的第一端耦接至该位线，该第一忆阻器的第二端耦接至该第一开关的第一端，该第一开关的第二端耦接至一中间节点；
该第二忆阻器的第一端耦接至该中间节点，该第二忆阻器的第二端耦接至该第二开关的第一端；以及
该第二开关的第二端耦接至该反位线。
4.根据权利要求2或3所述的非挥发性记忆装置，其特征在于，该第三开关的第一端耦接至该中间节点，该第三开关的第二端耦接至该参考电位线，该第三开关的控制端耦接至该设置控制线。
5.根据权利要求4所述的非挥发性记忆装置，其特征在于，当该第一忆阻器与该第二忆阻器进行设定时，该字符线与该设置控制线导通该第一开关、该第二开关及该第三开关，该参考电位线设置为一低电压位准，
当该反位线设置为该低电压位准时，由该位线写入一第一写入脉波，以将该第一忆阻器设定为该第一阻值；以及
当该位线设置为该低电压位准时，由该反位线写入一第二写入脉波，以将该第二忆阻器设定为该第二阻值。
6.根据权利要求5所述的非挥发性记忆装置，其特征在于，该第一写入脉波与该第二写入脉波的型态包含一电压脉冲或一电流脉冲。
7.根据权利要求4所述的非挥发性记忆装置，其特征在于，当该字符线导通该第一开关与该第二开关时，该位线与该反位线之间的该第一忆阻器与该第二忆阻器形成一电阻分压器，由该中间节点输出该电阻分压器的分压结果。
8.根据权利要求1所述的非挥发性记忆装置，其特征在于，该第一阻值与该第二阻值相异且逻辑上互补，若该第一阻值为高阻值则该第二阻值为低阻值，若该第一阻值为低阻值则该第二阻值为高阻值。
9.一种可编程电路，其特征在于，包含：
一组态开关；
一如权利要求4所述的非挥发性记忆装置，其中该中间节点用以控制该组态开关的控制端。
10.一种内容可定址记忆体，其特征在于，包含：
一比对线；
一预充电路与放大器，耦接至该比对线，该预充电路与放大器用以将该比对线预充至一预充电位以及感测该比对线的电压位准；
一比对开关，该比对开关的第一端耦接至该比对线，该比对开关的第二端接地；以及
一如权利要求4所述的非挥发性记忆装置，其中该中间节点控制该比对开关的控制端。
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