CN113160862B - 存储器 - Google Patents

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Abstract

本发明公开一种存储器，包含(n‑1)个非挥发性单元，(n‑1)条位线及电流驱动电路。该(n‑1)个非挥发性单元的每个非挥发性单元包含第一端及第二端。该(n‑1)条位线的第i位线耦接于该(n‑1)个非挥发性单元的第i非挥发性单元的第一端。该电流驱动电路包含n个晶体管，耦接于该(n‑1)个非挥发性单元。

Description

存储器
技术领域
本发明涉及一种存储器，尤其是涉及一种包含非挥发性单元及电流驱动电路的存储器。
背景技术
随着储存技术的进步，对于存储器的需求的标准也越来越高。使用者常期待存储器可支持高速操作，支持非挥发性的存储，及具有较小尺寸。为了上述需求，目前已有磁阻式随机存取存储器(Magnetoresistive Random Access Memory，又称MRAM)等技术方案，可支持高速且非挥发性的存取。
然而，实务上已观察到，目前的存储器设计有工程上的难题。举例来说，当电路面积缩减，将发生驱动电流不足的问题，而导致存储器单元无法被正确地存取。若为了提高驱动能力，而增加驱动电路的晶体管数量，又将导致电路难以缩减。
因此，本领域仍需可提供足够驱动能力且不大幅增加电路尺寸的解决方案，以改善存储器的规格与性能。
发明内容
实施例提供一种存储器，包含(n-1)个第一非挥发性单元，(n-1)条位线及一第一电流驱动电路。该(n-1个)第一非挥发性单元的每一第一非挥发性单元包含一第一端及一第二端。该(n-1)条位线之一第i位线耦接于该(n-1)个第一非挥发性单元之一第i第一非挥发性单元的一第一端。该第一电流驱动电路，包含n个第一晶体管，耦接于该(n-1)个第一非挥发性单元。其中n及i为正整数，n>2，且i<n。
另一实施例提供一种存储器，包含一第一非挥发性单元，一第二非挥发性单元，一第一位线，一第二位线，一第一晶体管，一第二晶体管及一第三晶体管。该第一非挥发性单元包含一第一端及一第二端。该第二非挥发性单元，包含一第一端及一第二端。该第一位线，耦接于该第一非挥发性单元的该第一端。该第二位线，耦接于该第二非挥发性单元的该第一端。该第一晶体管包含一第一端耦接于该第一非挥发性单元的该第二端，一第二端，及一控制端。该第二晶体管包含一第一端耦接于该第二非挥发性单元的该第二端，一第二端，及一控制端。该第三晶体管包含一第一端耦接于该第一晶体管的该第一端，一第二端耦接于该第二晶体管的该第一端，及一控制端。
另一实施例提供一种存储器，包含一氧化扩散层，一多晶硅层，一第一金属层，一第一非挥发性单元，一第二非挥发性单元及一第二金属层。该多晶硅层形成于该氧化扩散层上方。该第一金属层形成于该氧化扩散层上方。该第一非挥发性单元设置于该氧化扩散层上方，位于一第一参考线上。该第二非挥发性单元设置于该氧化扩散层上方，位于一第二参考线上，其中该第二参考线平行于该第一参考线。该第二金属层，形成于该第一非挥发性单元及该第二非挥发性单元上方。
附图说明
图1为实施例中，存储器的示意图；
图2为实施例中，写入图1的非挥发性单元的示意图；
图3为实施例中，读取图1的非挥发性单元的示意图；
图4为图1的存储器的一部分的等效电阻图；
图5为另一实施例中，存储器的示意图；
图6为实施例中，图5的存储器的布局图；
图7为另一实施例中，存储器的示意图；
图8为实施例中，4T3M结构的布局图；
图9为实施例中，存储器的示意图；
图10为图9的存储器的布局图。
符号说明
100,200,700,900:存储器
110,120,130,140,7101,7102,710(n-1),710i,7201,7202,720(n-1),720i,7103,7203,9410,9420,9430,9440:非挥发性单元
BL1,BL2,BL71,BL72,BL7n,BL7i,BL91,BL92:位线
1310,1320,1330,1340,1350,1360,7311,7312,731i,731(n-1),731n,7321,7322,732i,732(n-1),732n:晶体管
WL1,WL2,WL3,WL4,WL5,WL6,WL11,WL12,WL13,WL14,WL21,WL22,WL23,WL24,WL91～WL97:字符线
V1,VL:预定电压
210,220,230,7010,7020:存储器单元
210d,220d,710d,720d:电流驱动电路
SL,SL9:源线
I1,I2:电流
VSS:参考电压
R110,R1310,R1320,R1330:电阻
610:层
CT:接触层
910:氧化扩散层
920:多晶硅层
930,950,935:金属层
912:浅沟槽隔离层
961,962,971,972:通道
R1,R2:参考线
具体实施方式
图1是实施例中，存储器100的示意图。存储器100可包含非挥发性单元110，非挥发性单元120，位线BL1，位线BL2，晶体管1310，晶体管1320及晶体管1330。非挥发性单元110包含第一端及第二端。非挥发性单元120包含第一端及第二端。位线BL1耦接于非挥发性单元110的第一端。位线BL2耦接于非挥发性单元120的第一端。晶体管1310包含第一端耦接于非挥发性单元110的第二端，第二端，及控制端。晶体管1320包含第一端耦接于非挥发性单元120的第二端，第二端，及控制端。晶体管1330包含第一端耦接于晶体管1310的第一端，第二端耦接于晶体管1320的第一端，及控制端。
图1中，晶体管1310，晶体管1320及晶体管1330可形成电流驱动电路210d，如后文所述。
如图1所示，晶体管1310的第二端及晶体管1320的第二端可耦接于源线SL。晶体管1310的控制端可耦接于字符线WL1，晶体管1320的控制端可耦接于字符线WL2，及晶体管1330的控制端可耦接于字符线WL3。
根据实施例，如图1所示，预定电压V1可被施加于位线BL1。晶体管1310，晶体管1320及晶体管1330的至少一者可被致能，以存取非挥发性单元110。
本文提及存取一非挥发性单元，可包含写入及/或读取该非挥发性单元。本文提及致能晶体管，可为将该晶体管导通及开启。本文提及失能晶体管，可为将该晶体管截止及关闭。
当存取非挥发性单元110时，位线BL2可被浮接以不存取非挥发性单元120。
举例来说，存取存储器100的非挥发性单元110的操作，可如第1表所示。
第1表
第1表是以晶体管1310至晶体管1330为N型场效晶体管为例。举例来说，预定电压V1可为1伏特，低电压可为0.15伏特，第一值与第二值可为互补的数值，例如当其中一个为1，另一个可为0。
若晶体管1310至晶体管1330为N型场效晶体管，举例来说，参考电压VSS可为接地电压，预定电压VL可为低电压。
图1是描述三晶体管及两非挥发性单元的结构。图1中，非挥发性单元110，非挥发性单元120，晶体管1310，晶体管1320及晶体管1330可形成存储器单元210。图1的结构可被延伸，例如图4所示。
图2为实施例中，写入图1的非挥发性单元110的示意图。图3为实施例中，读取图1的非挥发性单元110的示意图。
如图2及第1表所述，当写入非挥发性单元110时，可于字符线WL1，字符线WL2及字符线WL3输入致能电压V1以致能晶体管1310至晶体管1330，且于位线BL1输入致能电压V1，从而使电流I1流经非挥发性单元110，以进行写入第一值(例如，1)。
如图3及第1表所述，当写入非挥发性单元110时，可于字符线WL1，字符线WL2及字符线WL3输入致能电压V1以致能晶体管1310至晶体管1330，且于位线BL1输入预定电压VL，从而使电流I2流经非挥发性单元110，以进行读取。
图3的电流I2小于图2的电流I1。图2及图3仅为举例。举例而言，根据另一实施例，在图3中，可调整输入字符线WL1，字符线WL2及字符线WL3的电压，以使晶体管1310至晶体管1330的一个或两个为失能，以使流经非挥发性单元110的电流更小。
图2及图3中，通过调整及区分流经非挥发性单元110的电流，可区分对于非挥发性单元110的写入操作及读取操作。
图4是图1的存储器100的一部分的等效电阻图。图4可为存取非挥发性单元100时的等效电阻图。图4中，电阻R110，R1310、R1320及R1330可分别为非挥发性单元110及晶体管1310、1320及1330的等效电阻。若电阻R1310、R1320及R1330的每一者具有电阻值R，则图4的电阻R1310、R1320及R1330形成的电路，可具有等效电阻值2R/3。
因此，图1的晶体管1310、1320及1330所形成的电流驱动电路210d的电阻值，可低于用单颗晶体管形成的电流驱动电路的电阻值(例如，R)。因此，相较于使用单颗晶体管控制流经单个非挥发性单元的电流的结构，图1的结构可具有较佳的电流驱动能力。
又，图1中，使用电流驱动电路210d控制流经非挥发性单元110及非挥发性单元120的电流，是使用三个晶体管控制两个非挥发性单元的电流，故其电路面积，可小于另一情况的电路面积；其中，该情况是使用两颗晶体管形成的电流驱动电路控制流经单个非挥发性单元的电流，故需使用四个晶体管控制流经两个非挥发性单元的电流。
换言之，使用图1的存储器100，可提供低电阻值的电流驱动电路，以提高电流驱动能力，且可避免电路面积过大。因此，有助于在小尺寸电路中，改善电流驱动能力，从而改善存储器的存取正确性。
图5是另一实施例中，存储器200的示意图。存储器200可包含图1所示的元件，及另包含非挥发性单元130，非挥发性单元140，晶体管1340，晶体管1350及晶体管1360。
如图5所示，非挥发性单元130可包含第一端耦接于位线BL1，及第二端。非挥发性单元140可包含第一端耦接于位线BL2，及第二端。
如图5所示，晶体管1340可包含第一端耦接于非挥发性单元130的第二端，第二端，及控制端。晶体管1350可包含第一端耦接于非挥发性单元140的第二端，第二端，及控制端。晶体管1360可包含第一端耦接于晶体管1340的第一端，第二端耦接于晶体管1350的第一端，及控制端。
如图5所示，晶体管1340的控制端可耦接于字符线WL4，晶体管1350的控制端可耦接于字符线WL5，且晶体管1360的控制端可耦接于字符线WL6。
相似于图1的结构可被延伸而形成图5的结构，图5的结构可进一步被延伸而形成更大的存储器结构。
图5中，非挥发性单元130，非挥发性单元140，晶体管1340，晶体管1350及晶体管1360可形成存储器单元220。存储器单元220可相似于上述的存储器单元210。晶体管1340，晶体管1350及晶体管1360可形成存储器单元220的电流驱动电路220d。
图5中，当非挥发性单元110及非挥发性单元120的一被存取时，晶体管1340，晶体管1350及晶体管1360可被失能。因此，举例来说，存取图5的存储器200的非挥发性单元110的操作，可如第2表所示。
第2表
第2表中，当输入字符线WL4，字符线WL5及字符线WL6的电压为负电压，可使晶体管1340、1350及1360更失能，以减少漏电及写入干扰等问题。
若图5的晶体管为N型晶体管，第2表的失能电压可例如为接地电压或负电压。
第1表与第2表是以存取非挥发性单元110为例。若要存取非挥发性单元120，可将位线BL1浮接，再控制输入位线BL2的电压为致能电压，参考电压VSS或预定电压VL，从而写入第一值，写入第二值，或执行读取。换言之，存取非挥发性单元120的操作，可相似于存取非挥发性单元110的操作。
如图1及图5所示，每个存储器单元(如210及220)可包含两个非挥发性单元。根据实施例，每个存储器单元的两个非挥发性单元，可为两个磁隧道结(magnetic tunneljunction，又称MTJ)单元，两个电阻随机存取存储器(resistive random-access memory，又称RRAM)单元，或两个相变(phase-change)单元。
如图1及图5所示，电流驱动电路210d可控制流经非挥发性单元110及非挥发性单元120的电流，且电流驱动电路210d可包含三个晶体管。因此，图1及图5的存储器可视为三晶体管-二非挥发性单元的存储器结构。若将晶体管简称为T，非挥发性单元简称为M，图1及图5提供的结构可称为3T2M结构。
图6是实施例中，图5的存储器200的布局图。图6可为三晶体管-二非挥发性单元的结构的上视图。图6中，区域S可对应于晶体管的源极，区域D可对应于晶体管的漏极，其中，以N型晶体管为例，晶体管的漏极及源极可为晶体管的第一端及第二端。图6中，层610可为氧化扩散(oxide diffusion，OD)层。图5所述的存储器单元210及220，其布局可如图6的存储器单元210及220所示。图6中，各晶体管可透过接触(contact)层CT耦接于源线SL。
如上述，图5的结构可进一步被延伸而形成更大的存储器结构。因此，相似于存储器单元220，如图6所示，存储器200可另包含存储器单元230。存储器单元230可包含非挥发性单元150及非挥发性单元160，由三个晶体管组成的电流驱动电路来控制流经非挥发性单元150及非挥发性单元160的电流，该三个晶体管可由字符线WL7、字符线WL8及字符线WL9，控制其致能或失能。
图6中，非挥发性单元110，非挥发性单元130及非挥发性单元150可耦接于图5的位线BL1，且非挥发性单元120，非挥发性单元140及非挥发性单元160可耦接于图5的位线BL2。
换言之，图1、图5及图6的每个存储器单元中，第一个非挥发性单元可耦接于位线BL1，且第二个非挥发性单元可耦接于位线BL2。
以图6为例，若要存取存储器单元220，可将失能电压输入字符线WL1至WL3、及字符线WL7至WL9，且将致能电压输入字符线WL4至WL6，从而存取存储器单元220，且不存取存取存储器单元210及230。此外，可通过输入位线BL1及位线BL2的电压，进一步存取非挥发性单元130或140。
如图6所示，每一非挥发性单元对应的区域，可具有宽度1.5λP，长度λD，故每一非挥发性单元对应的面积可为1.5λPλD。如上述，图6的实施例的结构可称为3T2M结构。上文提及的使用单颗晶体管控制流经单个非挥发性单元的电流的结构，可称为1T1M结构。上文提及的使用两颗晶体管控制流经单个非挥发性单元的电流的结构，可称为2T1M结构。此三种结构的比较，可如第3表所示：
第3表
其中，各结构的电流不同，是因电流驱动电路的等效电阻值不同所致。由第3表可见，图1至图6的实施例所述的3T2M结构，可兼顾电流及面积。
将上述的1T1M结构，2T1M结构及实施例提供的3T2M结构予以比较，相同面积下，实施例的3T2M结构可提供最大的驱动电流。此外，实施例的3T2M结构，在制作工艺方面向下微缩的容许程度可相当于1T1M结构，且优于2T1M结构，因此，实施例提供的结构，可具有更高的尺度可调性(scalability)。
图1至图6是以3T2M结构为例，描述实施例的原理，但实施例不限于此。
图7是另一实施例中，存储器700的示意图。存储器700可包含(n-1)个非挥发性单元7101至710(n-1)，(n-1)条位线BL71至BL7n，及电流驱动电路710d。图7中，非挥发性单元7101至710(n-1)的每一非挥发性单元可包含一第一端及一第二端。(n-1)条位线BL71至BL7n的第i位线BL7i可耦接于第i非挥发性单元710i的第一端。电流驱动电路710d可包含n个晶体管7311至731n，耦接于(n-1)个非挥发性单元7101至710n。其中n及i为正整数，n>2，且i<n。由于图7中，是以n个晶体管控制流经(n-1)个非挥发性单元的电流，故根据上文叙述，可称为nT(n-1)M结构。
根据实施例，图7的(n-1)个非挥发性单元7101至710(n-1)可为(n-1)个磁隧道结单元，(n-1)个电阻随机存取存储器单元，或(n-1)个相变单元。
根据实施例，图7中，n个晶体管7311至731n的每一晶体管可包含第一端，第二端及控制端。n个晶体管7311至731n的第i晶体管731i的第一端可耦接于第i非挥发性单元710i的第二端，此仅为举例，n个晶体管7311至731n的端点的耦接方式不限于此。
根据实施例，预定电压V1可施加于第i位线BL7i，及电流驱动电路710d可被操作以使预定电流I7i流经第i非挥发性单元710i，以存取第i非挥发性单元710i。相似于第1表及第2表所述，根据实施例，当第i非挥发性单元710i被写入，预定电流I7i具有较高值，且当第i非挥发性单元710i被读取，预定电流I7i具有较低值。
根据实施例，如图7所示，存储器700可另包含(n-1)个非挥发性单元7201至720(n-1)，及电流驱动电路720d。(n-1)个非挥发性单元7201至720(n-1)中，每个非挥发性单元可包含第一端及第二端。第i位线BL7i可另耦接于(n-1)个非挥发性单元7201至720(n-1)的第i非挥发性单元720i的第一端。电流驱动电路720d可包含n晶体管7321至732n，耦接于(n-1)个非挥发性单元7201至720(n-1)。
如图7所示，非挥发性单元7101至710(n-1)及电流驱动电路710d可形成存储器单元7010，非挥发性单元7201至720(n-1)及电流驱动电路720d可形成存储器单元7020，且存储器单元7010及7020可具有相似的结构。图7仅为举例，根据实施例，存储器700可另包含更多的存储器单元。
图7中，当(n-1)个非挥发性单元7101至710(n-1)之一被存取时，电流驱动电路720d的n个晶体管7321至732n可被失能，以避免错误存取及减少写入干扰。
图8为实施例中，4T3M结构的布局图。所述4T3M结构，是在存储器单元中，可用四个晶体管组成的电流驱动电路，控制流经三个非挥发性单元的电流。图8可为上视图。图8可为图7中，n＝4的情况。图8中，字符线WL11至WL14可分别耦接于存储器单元7010的电流驱动电路710d的四个晶体管的控制端，且字符线WL21至WL24可分别耦接于存储器单元7020的电流驱动电路720d的四个晶体管的控制端。
图9为实施例中，存储器900的示意图。图9可为上述图1及图7所示的存储器的制作工艺立体图，因此，存储器900可例如为上述的存储器100或700。图9仅为举例，而非用以限制存储器的各层上下关系，各层的上下关系可合理地调整。
存储器900可包含氧化扩散层910，多晶硅层920，金属层930，非挥发性单元9410，非挥发性单元9420及金属层950。
多晶硅层920可形成于氧化扩散层910上方。金属层930可形成于氧化扩散层910上方。非挥发性单元940可设置于氧化扩散层910上方。金属层950可形成于非挥发性单元940上方。非挥发性单元9410可设置于氧化扩散层910上方，位于参考线R1上。非挥发性单元9420可设置于氧化扩散层910上方，位于参考线R2上，其中参考线R2可平行于参考线R1，如图10所述。
若以图1为例，图9的非挥发性单元9410可对应于非挥发性单元110，非挥发性单元9420可对应于非挥发性单元120。
根据实施例，存储器900的每一晶体管的第一端及第二端(例如漏极端及源极端)可形成于氧化扩散层910。如图9所示，浅沟槽隔离(Shallow trench isolation，STI)层912可形成于氧化扩散层910。存储器900的字符线(例如对应于图1的字符线WL1至WL3)可形成于多晶硅层920。存储器900的源线SL9(例如图1的源线SL)可形成于金属层930。存储器900的位线BL91及位线BL92(例如对应于图1的BL1及BL2)可形成于金属层950。
根据实施例，如图9所示，存储器900可另包含通道(VIA)961及通道962。
通道961可形成于金属层950及非挥发性单元9410之间，用以电连接位线BL91及非挥发性单元9410。通道962可形成于金属层950及非挥发性单元9420之间，用以电连接位线BL92及非挥发性单元9420。
如图9所示，存储器900可另包含另一金属层935，用以提供平台，以设置非挥发性单元9410及9420。存储器900可另包含通道971及972，分别位于非挥发性单元9410及9420及金属层935之间。根据实施例，通道971及972可为(但不限于)钨通道。
图9的非挥发性单元9410及非挥发性单元9420可为两个磁隧道结单元，两个电阻随机存取存储器单元，或两个相变单元。
图10为图9的存储器900的布局图。图10的原理可相似于图6，但图10提供了不同于的布局。如图10所示，字符线WL91、WL92及WL93可用以控制三个晶体管，且该三个晶体管可用以控制流经非挥发性单元9410及9420的电流。非挥发性单元9410及非挥发性单元9420可位于同一存储器单元。
如图10所示，存储器900可另包含非挥发性单元9430及非挥发性单元9440。非挥发性单元9430及非挥发性单元9440可位于同一个存储器单元。非挥发性单元9430可设置于氧化扩散层910上方，位于参考线R1上，及耦接于位线BL91。非挥发性单元9440可设置于氧化扩散层910上方，位于参考线R2上，及耦接于位线BL91。因此，图9及图10的实施例中，非挥发性单元可呈交错分布。
综上，实施例提供的存储器，可提供更高的驱动电流，具有更小的面积，具有改善的尺度可调性，故可因应制作工艺的技术发展。此外，还可支持多种非挥发性单元。因此，实施例提供的存储器对于改善存储器的结构，及减少本领域的问题，实有助益。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种存储器，其特征在于，包含：
(n-1)个第一非挥发性单元，每一第一非挥发性单元包含第一端及第二端；
(n-1)条位线，其中该(n-1)条位线之一第i位线耦接于该(n-1)个第一非挥发性单元之一第i第一非挥发性单元的第一端；
第一电流驱动电路，包含n个第一晶体管，耦接于该(n-1)个第一非挥发性单元；
(n-1)个第二非挥发性单元，每一第二非挥发性单元包含第一端及第二端；及
第二电流驱动电路，包含n个第二晶体管，耦接于该(n-1)个第二非挥发性单元，
其中该第i位线另耦接于该(n-1)个第二非挥发性单元的第i第二非挥发性单元的第一端，n及i为正整数，n>2，且i<n；
该n个第一晶体管控制流经该(n-1)个第一非挥发性单元的电流；
该n个第二晶体管控制流经该(n-1)个第二非挥发性单元的电流；
当该(n-1)个第一非挥发性单元之一被存取，该n个第二晶体管被失能。
2.如权利要求1所述的存储器，其中该(n-1)个第一非挥发性单元是(n-1)个磁隧道结单元，(n-1)个电阻随机存取存储器单元，或(n-1)个相变单元。
3.如权利要求1所述的存储器，其中：
该n个第一晶体管的每一晶体管包含第一端，第二端及一控制端；及
该n个第一晶体管之一第i第一晶体管的第一端耦接于该第i第一非挥发性单元的第二端。
4.如权利要求1所述的存储器，其中一预定电压是施加于该第i位线，及该第一电流驱动电路是被操作以使一预定电流流经该第i第一非挥发性单元，以存取该第i第一非挥发性单元。
5.一种存储器，包含：
第一非挥发性单元，包含第一端及第二端；
第二非挥发性单元，包含第一端及第二端；
第一位线，耦接于该第一非挥发性单元的该第一端；
第二位线，耦接于该第二非挥发性单元的该第一端；
第一晶体管，包含耦接于该第一非挥发性单元的该第二端的第一端、第二端及控制端；
第二晶体管，包含耦接于该第二非挥发性单元的该第二端的第一端、第二端及控制端；及
第三晶体管，包含耦接于该第一晶体管的该第一端的第一端、耦接于该第二晶体管的该第一端的第二端及控制端；
第三非挥发性单元，包含第一端耦接于该第一位线，及第二端；
第四非挥发性单元，包含第一端耦接于该第二位线，及第二端；
第四晶体管，包含耦接于该第三非挥发性单元的该第二端的第一端、第二端及控制端；
第五晶体管，包含耦接于该第四非挥发性单元的该第二端的第一端、第二端及控制端；及
第六晶体管，包含耦接于该第四晶体管的该第一端的第一端、耦接于该第五晶体管的该第一端的第二端及控制端；
其中：
该第一晶体管、该第二晶体管、及该第三晶体管控制该第一非挥发性单元及该第二非挥发性单元的电流；
该第四晶体管、该第五晶体管、及该第六晶体管控制该第三非挥发性单元及该第四非挥发性单元的电流；且
当该第一非挥发性单元及该第二非挥发性单元之一被存取时，该第四晶体管，该第五晶体管及该第六晶体管被失能。
6.如权利要求5所述的存储器，其中该第一晶体管的该第二端及该第二晶体管的该第二端耦接于源线。
7.如权利要求5所述的存储器，其中该第一晶体管的该控制端耦接于第一字符线，该第二晶体管的该控制端耦接于第二字符线，及该第三晶体管的该控制端耦接于第三字符线。
8.如权利要求5所述的存储器，其中：
该第一位线被施加一预定电压；及
该第一晶体管，该第二晶体管及该第三晶体管的至少一被致能，以存取该第一非挥发性单元。
9.如权利要求8所述的存储器，其中该第二位线被浮接以不存取该第二非挥发性单元。
10.如权利要求5所述的存储器，其中该第一非挥发性单元及该第二非挥发性单元是两磁隧道结单元，两电阻随机存取存储器单元，或两相变单元。
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