TW202107463A - 儲存單元陣列 - Google Patents

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TW202107463A TW109116340A TW109116340A TW202107463A TW 202107463 A TW202107463 A TW 202107463A TW 109116340 A TW109116340 A TW 109116340A TW 109116340 A TW109116340 A TW 109116340A TW 202107463 A TW202107463 A TW 202107463A
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于鴻昌
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Abstract

一種儲存單元陣列，包括：多個儲存單元；多條字線；多條位元線；以及多條共用源極線。所述儲存單元中的每一者包括：開關，所述開關的第一端子耦合到所述共用源極線中的一者，且所述開關的控制端子耦合到所述字線中的一者；記憶元件，所述記憶元件的第一端子耦合到所述開關的第二端子；以及負電阻元件，所述負電阻元件的第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者。所述開關、所述記憶元件及所述負電阻元件串聯耦合。在所述儲存單元陣列中進行讀取操作期間，比所述負電阻元件的預定閾電壓大的讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。

Description

儲存單元陣列
本發明實施例是有關於一種儲存單元陣列。
本公開涉及一種記憶體元件，且更具體來說涉及一種磁性隨機存取記憶體（MRAM）元件。在MRAM元件中進行讀取操作期間，磁穿隧接面（MTJ）元件與電阻負載串聯耦合，使得MRAM元件中的負載電流增大。增大負載電流的效果會減小MRAM元件的有效隧道磁阻（tunnel magnetoresistance，TMR）。
因此，需要設計在讀取操作期間增強有效隧道磁阻的MRAM元件。
本申請的一些實施例提供一種儲存單元陣列，包括：多個儲存單元；多條字線；多條位元線；以及多條共用源極線，其中所述儲存單元中的每一者包括：開關，所述開關的第一端子耦合到所述共用源極線中的一者，且所述開關的控制端子耦合到所述字線中的一者；記憶元件，所述記憶元件的第一端子耦合到所述開關的第二端子；以及負電阻元件，所述負電阻元件的第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者，其中所述開關、所述記憶元件及所述負電阻元件串聯耦合，其中在所述儲存單元陣列中進行讀取操作期間，比所述負電阻元件的預定閾電壓大的讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。
以下公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1是根據本公開示例性實施例的記憶體元件的方塊圖。記憶體元件100包括驅動器110、儲存單元陣列120、感測放大器130及資料輸出140。
記憶體元件100是非揮發性記憶體。具體來說，記憶體元件100是磁性隨機存取記憶體（magnetic random access memory，MRAM）元件。記憶體元件100可為相變隨機存取記憶體（phase change random access memory，PCRAM）及電阻式隨機存取記憶體（resistive random access memory，ReRAM）元件，因此本公開中的記憶體元件100的類型並非僅限於此。
記憶體元件100包括儲存單元陣列120，儲存單元陣列120中通常有8到64個儲存單元。通常來說，儲存單元陣列120的大小可為16×8 Kb、64×8 Kb、512×8 Kb，但本公開中的儲存單元陣列120的大小並非僅限於此。
詳細來說，儲存單元陣列120包括多個儲存單元（未示出）。所述多個儲存單元中的每一者包括多條字線、多條位元線、多條共用源極線。
驅動器110被配置成產生用於在記憶體元件110中執行讀取操作及寫入操作的讀取電壓及寫入電壓。
感測放大器130被配置成在儲存單元陣列120中執行資料存取操作。資料存取操作包括讀取操作、寫入操作及備份操作等。因此，本公開中的資料存取操作在本文中不受限制。
資料輸出140被配置成從感測放大器130接收輸入並產生輸出。
圖2A是根據本公開示例性實施例的儲存單元陣列的示意圖。儲存單元陣列200是2×2陣列。圖2A中與圖1中所示記憶體元件100相同的元件具有相同的參考編號。
在一些實施例中，儲存單元陣列200可為4×4、8×8、16×16等。因此，儲存單元陣列200的大小在本文中不受限制。
儲存單元陣列200包括多個儲存單元210-1、210-2、210-3、210-4、多條字線WL0、WL1、多條位元線BL0、BL1及多條共用源極線CSL。
儲存單元210-1、210-2、210-3、210-4中的每一者包括開關220、記憶元件230及負電阻元件240。
開關220是互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體。
在此實施例中，開關220是包括源極端子、汲極端子及控制端子的N通道金屬氧化物半導體（N-channel metal-oxide semiconductor，NMOS）電晶體。汲極端子耦合到記憶元件230。源極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL0、WL1。
記憶元件230是磁穿隧接面（magnetic tunnel junction，MTJ）元件。記憶元件230包括第一端子及第二端子。記憶元件230的第一端子耦合到開關220的汲極端子。記憶元件230的第二端子耦合到負電阻元件240。記憶元件230包括用來表示記憶體元件中的數位資料的兩個電阻狀態（R_高，R_低）。所述兩個電阻狀態之間的差通過R_低歸一化，也被定義為本質TMR。
負電阻元件240是雙向定限開關（Ovonic threshold switch，OTS）。負電阻元件240包括第一端子及第二端子。負電阻元件240的第一端子耦合到記憶元件230的第二端子。負電阻元件240的第二端子耦合到對應的位元線BL0、BL1。
應注意，開關220、記憶元件230及負電阻元件240串聯連接。在儲存單元陣列200在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件240。此後，比負電阻元件240的預定閾電壓大的讀取電壓被施加到負電阻元件240，以使負電阻元件240進入負電阻狀態。在負電阻元件240進入負電阻狀態之後，儲存單元中的每一者的負載減小。
在儲存單元陣列200中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件240，以使負電阻元件240進入低電阻狀態。
負電阻元件240的預定閾電壓使用不同的材料進行調整。
在一些實施例中，負電阻元件240是金屬-半導體-金屬（metal-semiconductor-metal，MSM）。
在一些實施例中，負電阻元件240是混合離子-電子傳導元件（mixed-ionic-electronic-conduction device，MIEC）。
在一些實施例中，負電阻元件240包含至少一種硫族中的元素。舉例來說，所述元素可為砷As、鍺Ge、矽Si、硫S、硒Se、碲Te及氮N的不同組合，因此用作負電阻元件240的元素的類型並非僅限於此。
基於所述結構，通過添加與記憶元件230串聯的負電阻元件240，在讀取操作期間負電阻元件240進入負電阻狀態，從而減小記憶元件230的負載。因此，在記憶體元件中有效TMR得到增強。
圖2B是根據本公開示例性實施例的儲存單元的佈局。圖2B中與圖2A中所示儲存單元陣列200相同的元件具有相同的參考編號。
儲存單元210包括開關220、記憶元件230及負電阻元件240。
開關220是CMOS電晶體。
在此實施例中，開關220是包括源極端子、汲極端子及控制端子的NMOS電晶體。汲極端子通過金屬M1耦合到記憶元件230。源極端子通過金屬M1耦合到共用源極線CSL，且控制端子耦合到字線WL。
記憶元件230是磁穿隧接面（MTJ）元件。記憶元件230包括第一端子及第二端子。記憶元件230的第一端子通過金屬M2耦合到開關220的汲極端子。記憶元件230的第二端子耦合到負電阻元件240。
負電阻元件240是雙向定限開關（OTS）。負電阻元件240包括第一端子及第二端子。負電阻元件240的第一端子通過金屬M2耦合到記憶元件230的第二端子。負電阻元件240的第二端子通過金屬M3耦合到位元線BL。
應注意，金屬M1、金屬M2及金屬M3是彼此不電連接的連接金屬。
參照圖2A，在儲存單元陣列200在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件240。此後，比負電阻元件240的預定閾電壓大的讀取電壓被施加到負電阻元件240，以使負電阻元件240進入負電阻狀態。在負電阻元件240進入負電阻狀態之後，儲存單元中的每一者的負載減小。
在儲存單元陣列200中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件240，以使負電阻元件240進入低電阻狀態。
圖3A是根據本公開示例性實施例的儲存單元陣列的示意圖。儲存單元陣列200是2×2陣列。
在一些實施例中，儲存單元陣列300可為4×4、8×8、16×16等。因此，儲存單元陣列300的大小在本文中不受限制。
儲存單元陣列300包括多個儲存單元310-1、310-2、310-3、310-4、多條字線WL0、WL1、多條位元線BL0、BL1及多條共用源極線CSL。
儲存單元310-1、310-2、310-3、310-4中的每一者包括開關320、記憶元件330及負電阻元件340。
開關320是CMOS電晶體。
在此實施例中，開關320是包括源極端子、汲極端子及控制端子的P通道金屬氧化物半導體（P-channel metal oxide semiconductor，PMOS）電晶體。源極端子耦合到記憶元件330。汲極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL0、WL1。
記憶元件330是磁穿隧接面（MTJ）元件。記憶元件330包括第一端子及第二端子。記憶元件330的第一端子耦合到開關320的源極端子。記憶元件330的第二端子耦合到負電阻元件340。
負電阻元件340是雙向定限開關（OTS）。負電阻元件340包括第一端子及第二端子。負電阻元件340的第一端子耦合到記憶元件330的第二端子。負電阻元件340的第二端子耦合到對應的位元線BL0、BL1。
應注意，開關320、記憶元件330及負電阻元件340串聯連接。在儲存單元陣列300在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件340。此後，比負電阻元件340的預定閾電壓大的讀取電壓被施加到負電阻元件340，以使負電阻元件340進入負電阻狀態。在負電阻元件340進入負電阻狀態之後，儲存單元中的每一者的負載減小。
在儲存單元陣列300中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件340，以使負電阻元件進入低電阻狀態。
負電阻元件340的預定閾電壓使用不同的材料進行調整。
在一些實施例中，負電阻元件340是金屬-半導體-金屬（MSM）。
在一些實施例中，負電阻元件340是混合離子-電子傳導元件（MIEC）。
在一些實施例中，負電阻元件340包含至少一種硫族中的元素。舉例來說，所述元素可為砷As、鍺Ge、矽Si、硫S、硒Se、碲Te及氮N的不同組合，因此用作負電阻元件340的元素的類型並非僅限於此。
基於所述結構，通過添加與記憶元件330串聯的負電阻元件340，在讀取操作期間負電阻元件340進入負電阻狀態，從而減小記憶元件330的負載。因此，在記憶體元件中有效TMR得到增強。
圖3B是根據本公開示例性實施例的儲存單元的佈局。圖3B中與圖3A中所示儲存單元陣列300相同的元件具有相同的參考編號。
儲存單元310包括開關320、記憶元件330及負電阻元件340。
開關320是CMOS電晶體。
在此實施例中，開關320是包括源極端子、汲極端子及控制端子的NMOS電晶體。源極端子通過金屬M1耦合到記憶元件330。汲極端子通過金屬M1耦合到共用源極線CSL，且控制端子耦合到字線WL。
記憶元件330是磁穿隧接面（MTJ）元件。記憶元件330包括第一端子及第二端子。記憶元件330的第一端子通過金屬M2耦合到開關320的源極端子。記憶元件330的第二端子耦合到負電阻元件340。
負電阻元件340是雙向定限開關（OTS）。負電阻元件340包括第一端子及第二端子。負電阻元件340的第一端子通過金屬M2耦合到記憶元件330的第二端子。負電阻元件340的第二端子通過金屬M3耦合到位元線BL。
應注意，金屬M1、金屬M2及金屬M3是彼此不電連接的連接金屬。
參照圖3A，在儲存單元陣列300在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件340。此後，比負電阻元件340的預定閾電壓大的讀取電壓被施加到負電阻元件340，以使負電阻元件340進入負電阻狀態。在負電阻元件340進入負電阻狀態之後，儲存單元中的每一者的負載減小。
在儲存單元陣列300中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件340，以使負電阻元件340進入低電阻狀態。
圖4A是根據本公開示例性實施例的儲存單元的負載。儲存單元400a包括開關410a、記憶元件420、電阻負載430及負電阻元件440。圖4A中與圖2A中所示儲存單元陣列200相同的元件具有相同的參考編號。
開關410a是CMOS電晶體。
在此實施例中，開關410a是包括源極端子、汲極端子及控制端子的NMOS電晶體。汲極端子耦合到記憶元件420。源極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL。
記憶元件420是磁穿隧接面（MTJ）元件。記憶元件420包括第一端子及第二端子。記憶元件420的第一端子通過金屬M2耦合到開關410a的汲極端子。記憶元件420的第二端子耦合到電阻負載430。
電阻負載430包括第一端子及第二端子。電阻負載430的第一端子耦合到記憶元件420，且電阻負載430的第二端子耦合到負電阻元件440。
負電阻元件440是雙向定限開關（OTS）。負電阻元件440包括第一端子及第二端子。負電阻元件440的第一端子耦合到電阻負載430的第二端子。負電阻元件440的第二端子耦合到對應的位元線BL。應注意，開關410a、記憶元件420、電阻負載430及負電阻元件440串聯連接。
圖4B是根據本公開示例性實施例的儲存單元的負載。儲存單元400b包括開關410b、記憶元件420、電阻負載430及負電阻元件440。圖4B中與圖3A中所示儲存單元陣列300相同的元件具有相同的參考編號。
開關410b是CMOS電晶體。
在此實施例中，開關410b是包括源極端子、汲極端子及控制端子的PMOS電晶體。源極端子耦合到記憶元件420。汲極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL。
記憶元件420是磁穿隧接面（MTJ）元件。記憶元件420包括第一端子及第二端子。記憶元件420的第一端子通過金屬M2耦合到開關410b的源極端子。記憶元件420的第二端子耦合到電阻負載430。
電阻負載430包括第一端子及第二端子。電阻負載430的第一端子耦合到記憶元件420，且電阻負載430的第二端子耦合到負電阻元件440。
負電阻元件440是雙向定限開關（OTS）。負電阻元件440包括第一端子及第二端子。負電阻元件440的第一端子耦合到電阻負載430的第二端子。負電阻元件440的第二端子耦合到對應的位元線BL。應注意，開關410a、記憶元件420、電阻負載430及負電阻元件440串聯連接。
圖4C是根據一些實施例的在讀取操作期間記憶體元件的I-V曲線。參照圖1、圖4A及圖4B，在記憶體元件100在運行讀取操作期間，比負電阻元件440的預定閾電壓大的讀取電壓被施加到負電阻元件440，以使負電阻元件440進入負電阻狀態440a。
在此實施例中，負電阻元件440的操作範圍處於0到0.2 V之間。參照表I，在點A處，負電阻元件440的電壓及電流為0。在點B處，當電壓、即負電阻元件440的閾電壓（Vth）為0.15 V時，電流為2.2 uA。在點C處，當負電阻元件440的電壓為0.139時，則電流為3.6 uA。相似地，在點D處，當負電阻元件440的電壓為0.045時，則電流為15.5 uA，且在點E處，當負電阻元件440的電壓為0.01時，則電流為19.9 uA。
表I
點 電壓（V） 電流（A）
A 0 0
B 0.15（Vth） 2.2
C 0.139 3.6
D 0.045 15.5
E 0.01 19.9
詳細來說，當比點B處的電壓大的讀取電壓被施加大於或等於25 uA的電流時，負電阻元件440進入負電阻狀態。讀取電流對應於負電阻元件440中從點B到點E的不同操作狀態。記憶體元件100的訊噪比（signal to noise ratio，SNR）在SNR=
Figure 02_image001
的比率中得到增強。應注意，負電阻元件440的低電阻值在點D處為15.5 A，且負電阻元件440的高電阻值為3.6 uA，因此與記憶體元件451b的傳統TMR相比，記憶體元件451a的TMR被有效地增強。儲存單元400a、400b的I-V曲線是記憶元件電阻R_MTJ、電阻負載R_load及負電阻R_OTS的和。
參照圖1、圖4A及圖4B，在記憶體元件100中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件440，以使負電阻元件440進入低電阻狀態440a。
詳細來說，當寫入電壓大於點B時，負電阻元件440進入低電阻狀態。應注意，負電阻元件440在寫入電流路徑中是小於500歐姆的串聯電阻。
基於以上所述，通過添加與記憶元件430串聯的負電阻元件440，在讀取操作期間負電阻元件440進入負電阻狀態440a，從而減小記憶元件430的負載。因此，在記憶體元件中有效TMR得到增強。另外，在寫入操作期間，負電阻元件440運行到負電阻狀態440a，且負電阻元件440的電阻在寫入電流路徑中小於500歐姆。
圖5是根據本公開示例性實施例的控制記憶體元件中的儲存單元的方法的流程圖。儲存單元包括串聯耦合的開關、記憶元件及負電阻元件。方法500包括在步驟S501中判斷儲存單元是否處於讀取操作中。在步驟S502中，在儲存單元中進行讀取操作期間，施加比負電阻元件的預定閾電壓大的讀取電壓，以使負電阻元件進入負電阻狀態。
根據本公開的一些實施例，通過參照圖1、圖2A及圖5，提供一種控制記憶體元件中的儲存單元的方法及記憶體元件。記憶體元件100包括驅動器110、儲存單元陣列120、感測放大器130及資料輸出140。記憶體元件100包括儲存單元陣列120。儲存單元陣列120包括多個儲存單元。所述多個儲存單元中的每一者包括多條字線、多條位元線、多條共用源極線。驅動器110被配置成產生用於在記憶體元件110中執行讀取操作及寫入操作的讀取電壓及寫入電壓。感測放大器130被配置成在儲存單元陣列120中執行資料存取操作。資料存取操作包括讀取操作、寫入操作及備份操作等。資料輸出140被配置成從感測放大器接收輸入並產生輸出。儲存單元陣列200包括多個儲存單元210-1、210-2、210-3、210-4、多條字線WL0、WL1、多條位元線BL0、BL1、多條共用源極線CSL。儲存單元210-1、210-2、210-3、210-4中的每一者包括開關220、記憶元件230及負電阻元件240。開關220是包括源極端子、汲極端子及控制端子的NMOS電晶體。汲極端子耦合到記憶元件230。源極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL0、WL1。記憶元件230是磁穿隧接面（MTJ）元件。記憶元件230包括第一端子及第二端子。記憶元件230的第一端子耦合到開關220的汲極端子。記憶元件230的第二端子耦合到負電阻元件240。負電阻元件240是雙向定限開關（OTS）。負電阻元件240包括第一端子及第二端子。負電阻元件240的第一端子耦合到記憶元件230的第二端子。負電阻元件240的第二端子耦合到對應的位元線BL0、BL1。開關220、記憶元件230及負電阻元件240串聯連接。在儲存單元陣列200在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件240。此後，比負電阻元件240的預定閾電壓大的讀取電壓被施加到負電阻元件240，以使負電阻元件240進入負電阻狀態。在負電阻元件240進入負電阻狀態之後，儲存單元中的每一者的負載減小。在儲存單元陣列200中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件240，以使負電阻元件240進入低電阻狀態。負電阻元件240的預定閾電壓使用不同的材料進行調整。在一些實施例中，負電阻元件240是金屬-半導體-金屬（MSM）。在一些實施例中，負電阻元件240是混合離子-電子傳導元件（MIEC）。在一些實施例中，負電阻元件240包含至少一種硫族中的元素。方法500包括在步驟S501中判斷儲存單元是否處於讀取操作中。在步驟S502中，在儲存單元中進行讀取操作期間，施加比負電阻元件的預定閾電壓大的讀取電壓，以使負電阻元件進入負電阻狀態。
根據本公開的一些實施例，通過參照圖1、圖3A及圖5，提供一種控制記憶體元件中的儲存單元的方法及記憶體元件。記憶體元件100包括驅動器110、儲存單元陣列120、感測放大器130及資料輸出140。記憶體元件100包括儲存單元陣列120。儲存單元陣列120包括多個儲存單元。所述多個儲存單元中的每一者包括多條字線、多條位元線、多條共用源極線。驅動器110被配置成產生用於在記憶體元件110中執行讀取操作及寫入操作的讀取電壓及寫入電壓。感測放大器130被配置成在儲存單元陣列120中執行資料存取操作。資料存取操作包括讀取操作、寫入操作及備份操作等。資料輸出140被配置成從感測放大器接收輸入並產生輸出。儲存單元陣列300包括多個儲存單元310-1、310-2、310-3、310-4、多條字線WL0、WL1、多條位元線BL0、BL1、多條共用源極線CSL。儲存單元310-1、310-2、310-3、310-4中的每一者包括開關320、記憶元件330及負電阻元件340。開關320是包括源極端子、汲極端子及控制端子的PMOS電晶體。源極端子耦合到記憶元件230。汲極端子耦合到共用源極線CSL，且控制端子耦合到對應的字線WL0、WL1。記憶元件330是磁穿隧接面（MTJ）元件。記憶元件330包括第一端子及第二端子。記憶元件330的第一端子耦合到開關320的源極端子。記憶元件330的第二端子耦合到負電阻元件340。負電阻元件340是雙向定限開關（OTS）。負電阻元件340包括第一端子及第二端子。負電阻元件340的第一端子耦合到記憶元件330的第二端子。負電阻元件340的第二端子耦合到對應的位元線BL0、BL1。開關320、記憶元件330及負電阻元件340串聯連接。在儲存單元陣列300在運行讀取操作期間，讀取電壓以對應的位元線BL0、BL1與對應的共用源極線CSL之間的電壓差施加到負電阻元件340。此後，比負電阻元件340的預定閾電壓大的讀取電壓被施加到負電阻元件340，以使負電阻元件340進入負電阻狀態。在負電阻元件340進入負電阻狀態之後，儲存單元中的每一者的負載減小。在儲存單元陣列300中進行寫入操作期間，比預定閾電壓大的寫入電壓被施加到負電阻元件340，以使負電阻元件340進入低電阻狀態。負電阻元件340的預定閾電壓使用不同的材料進行調整。在一些實施例中，負電阻元件340是金屬-半導體-金屬（MSM）。在一些實施例中，負電阻元件340是混合離子-電子傳導元件（MIEC）。在一些實施例中，負電阻元件340包含至少一種硫族中的元素。方法500包括在步驟S501中判斷儲存單元是否處於讀取操作中。在步驟S502中，在儲存單元中進行讀取操作期間，施加比負電阻元件的預定閾電壓大的讀取電壓，以使負電阻元件進入負電阻狀態。
根據一些實施例，本公開提供一種儲存單元陣列。所述儲存單元陣列包括多個儲存單元、多條字線、多條位元線及多條共用源極線。所述儲存單元中的每一者包括開關、記憶元件及負電阻元件。所述開關包括第一端子、第二端子及控制端子。所述開關的所述第一端子耦合到所述共用源極線中的一者，且所述開關的控制端子耦合到所述字線中的一者。所述記憶元件包括第一端子及第二端子。所述記憶元件的所述第一端子耦合到所述開關的第二端子。所述負電阻元件包括第一端子及第二端子。所述負電阻元件的所述第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者。所述開關、所述記憶元件及所述負電阻元件串聯耦合。在所述儲存單元陣列中進行讀取操作期間，比所述負電阻元件的預定閾電壓大的讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。
根據本發明的一些實施例，其中所述負電阻元件是雙向定限開關（OTS）。
根據本發明的一些實施例，其中所述開關是互補金屬氧化物半導體電晶體。
根據本發明的一些實施例，其中所述記憶元件是磁穿隧接面（MTJ）元件。
根據本發明的一些實施例，其中所述讀取電壓以所述位元線中的所述一者與所述共用源極線中的一者之間的電壓差施加到所述負電阻元件。
根據本發明的一些實施例，其中在所述負電阻元件進入所述負電阻狀態時，所述儲存單元中的每一者的負載減小。
根據本發明的一些實施例，其中所述負電阻元件的所述預定閾電壓是使用不同的材料進行調整。
根據本發明的一些實施例，其中所述負電阻元件是金屬-半導體-金屬（MSM）。
根據本發明的一些實施例，其中所述負電阻元件是混合離子-電子傳導元件（MIEC）。
根據本發明的一些實施例，其中所述負電阻元件包含至少一種硫族中的元素。
根據本發明的一些實施例，其中在所述儲存單元陣列中進行寫入操作期間，比所述預定閾電壓大的寫入電壓被施加到所述負電阻元件，以使所述負電阻元件進入低電阻狀態。
根據一些實施例，本公開提供一種記憶體元件。所述記憶體元件包括驅動器、感測放大器、資料輸出及儲存單元陣列。所述儲存單元陣列包括多個儲存單元、多條字線、多條位元線及多條共用源極線。所述儲存單元中的每一者包括開關、記憶元件及負電阻元件。所述開關包括第一端子、第二端子及控制端子。所述開關的所述第一端子耦合到所述共用源極線中的一者且所述開關的控制端子耦合到所述字線中的一者。所述記憶元件包括第一端子及第二端子。所述記憶元件的所述第一端子耦合到所述開關的第二端子。所述負電阻元件包括第一端子及第二端子。所述負電阻元件的所述第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者。所述開關、所述記憶元件及所述負電阻元件串聯耦合。在所述儲存單元陣列中進行讀取操作期間，比所述負電阻元件的預定閾電壓大的讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。
根據本發明的一些實施例，一種記憶體元件，包括：驅動器，被配置成產生用於在所述記憶體元件中執行讀取操作及寫入操作的讀取電壓及寫入電壓；感測放大器；資料輸出，被配置成從所述感測放大器接收輸入並產生輸出；儲存單元陣列，其中所述儲存單元陣列包括：多個儲存單元；多條字線；多條位元線；以及多條共用源極線，其中所述儲存單元中的每一者包括：開關，所述開關的第一端子耦合到所述共用源極線中的一者且所述開關的控制端子耦合到所述字線中的一者；記憶元件，所述記憶元件的第一端子耦合到所述開關的第二端子；以及負電阻元件，所述負電阻元件的第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者，其中所述開關、所述記憶元件及所述負電阻元件串聯耦合，其中在所述儲存單元中進行所述讀取操作期間，比所述負電阻元件的預定閾電壓大的所述讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。
根據本發明的一些實施例，其中所述負電阻元件是雙向定限開關（OTS）。
根據本發明的一些實施例，其中所述記憶元件是磁穿隧接面（MTJ）元件。
根據本發明的一些實施例，其中所述讀取電壓以所述位元線中的所述一者與所述共用源極線中的一者之間的電壓差施加到所述負電阻元件。
根據本發明的一些實施例，其中在所述負電阻元件進入所述負電阻狀態時，所述儲存單元中的每一者的負載減小。
根據本發明的一些實施例，其中在所述記憶體元件中進行寫入操作期間，比所述預定閾電壓大的所述寫入電壓被施加到所述負電阻元件，以使所述負電阻元件進入低電阻狀態。
根據一些實施例，本公開提供一種控制記憶體元件中的儲存單元的方法，其中所述儲存單元包括串聯耦合的開關、記憶元件及負電阻元件，所述方法包括：判斷所述儲存單元是否處於讀取操作中；在所述儲存單元中進行所述讀取操作期間，施加比所述負電阻元件的預定閾電壓大的讀取電壓，以使所述負電阻元件進入負電阻狀態。
根據本發明的一些實施例，一種控制記憶體元件中的儲存單元的方法，其中所述儲存單元包括串聯耦合的開關、記憶元件及負電阻元件，所述方法包括：判斷所述儲存單元是否處於讀取操作中；在所述儲存單元中進行所述讀取操作期間，施加比所述負電阻元件的預定閾電壓大的讀取電壓，以使所述負電阻元件進入負電阻狀態。
根據本發明的一些實施例，其中所述讀取電壓以位元線與共用源極線之間的電壓差施加到所述負電阻元件。
根據本發明的一些實施例，所述的方法，還包括：判斷所述儲存單元是否處於寫入操作中；其中在所述寫入操作期間，施加比所述預定閾電壓大的所述寫入電壓，以使所述負電阻元件進入低電阻狀態。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解以下詳細說明。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員也應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、451a、451b:記憶體元件 110:驅動器 120、200、300:儲存單元陣列 130:感測放大器 140:資料輸出 210、210-1、210-2、210-3、210-4、310、310-1、310-2、310-3、310-4、400a、400b:儲存單元 220、320、410a、410b:開關 230、330、420:記憶元件 240、340、440:負電阻元件 430、R_load:電阻負載 440a:負電阻狀態 500:方法 A、B、C、D、E:點 BL、BL0、BL1:位元線 CSL:共用源極線 M1、M2、M3:金屬 R_MTJ:記憶元件電阻 R_OTS:負電阻 S501、S502:步驟 WL、WL0、WL1:字線
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本公開示例性實施例的記憶體元件的方塊圖。 圖2A是根據本公開示例性實施例的儲存單元陣列的示意圖。 圖2B是根據本公開示例性實施例的儲存單元陣列的佈局。 圖3A是根據本公開示例性實施例的儲存單元陣列的示意圖。 圖3B是根據本公開示例性實施例的儲存單元陣列的佈局。 圖4A是根據本公開示例性實施例的儲存單元的負載。 圖4B是根據本公開示例性實施例的儲存單元的負載。 圖4C是根據一些實施例的在讀取操作期間記憶體元件的I-V曲線。 圖5是根據本公開示例性實施例的控制記憶體元件中的儲存單元的方法的流程圖。
200:儲存單元陣列
210-1、210-2、210-3、210-4:儲存單元
220:開關
230:記憶元件
240:負電阻元件
BL0、BL1:位元線
CSL:共用源極線
WL0、WL1:字線

Claims (1)

  1. 一種儲存單元陣列，包括： 多個儲存單元； 多條字線； 多條位元線；以及 多條共用源極線， 其中所述儲存單元中的每一者包括： 開關，所述開關的第一端子耦合到所述共用源極線中的一者，且所述開關的控制端子耦合到所述字線中的一者； 記憶元件，所述記憶元件的第一端子耦合到所述開關的第二端子；以及 負電阻元件，所述負電阻元件的第一端子耦合到所述記憶元件的第二端子，且所述負電阻元件的第二端子耦合到所述位元線中的一者， 其中所述開關、所述記憶元件及所述負電阻元件串聯耦合， 其中在所述儲存單元陣列中進行讀取操作期間，比所述負電阻元件的預定閾電壓大的讀取電壓被施加到所述負電阻元件，以使所述負電阻元件進入負電阻狀態。
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