CN101097776A - 非易失性存储单元以及存储器系统 - Google Patents

Abstract

一种非易失性存储单元以及存储器系统，用多端口改善读出存取。电阻形式存储器系统包括安排在阵列内的多个电阻形式存储单元。各电阻形式存储单元具有对应的第一端口以及对应的第二端口。各第一端口能够读出存取以及写入存取至对应的电阻形式存储单元。此外，各第二端口能读出存取至对应的电阻形式存储单元。而且，存储器系统能与另一读出存取同时发生读出或是写入存取。

Description

非易失性存储单元以及存储器系统

技术领域

本发明涉及一种非易失性(nonvolatile)存储器，特别是涉及多端口电阻形式存储单元(memory cell)、具有多端口的电阻形式存储器阵列、以及使用相同技术背景的系统。

背景技术

电阻形式存储器的逻辑“0”和逻辑“1”状态是由存储器的电阻差异所确定，而非传统上由储存在电容的电荷所确定。目前，有几种已知的电阻形式存储器：例如，磁阻式随机存取存储器(magnetoresistive random accessmemory，MRAM)以及相变随机存取存储器(phase change random accessmemory，PRAM)。近来，由纳米管(nanotube)组成的存储单元也提供电阻形式存储器。磁阻式随机存取存储器是一种使用磁力的非易失性存储器，而不是使用储存在电容的电荷来储存数据(例如：动态随机存取存储器(dynamic random access memory，DRAM)与铁电随机存取存储器(ferroelectric random access memory，FRAM)皆为电容形式存储器)。传统磁阻式随机存取存储器单元已由发明人Jhon Jhy Liaw于美国专利第10/907,977号“Magnetic Random Access Memory Device”公开，在此合并以作为参考。

传统电阻式存储单元有几个限制。其中一个限制为从存储单元读出数据的速度。现今，逻辑电路操作在千兆赫的频率范围。然而，传统电阻式存储单元元件受限于操作速度，非常慢，导致逻辑电路与存储器之间有明显的性能差距。因为逻辑电路所支持的电阻式存储器元件无法提供足够快的数据及指令，以导致逻辑电路得到不佳的性能。因此，结果造成电阻式存储器元件有瓶颈存在，尤其是在单一芯片上整合存储器与逻辑电路系统的系统整合芯片(System on Chip，SoC)设计。因而希望能改善电阻式存储器元件存取数据的速度。

发明内容

有鉴于此，本发明提供一种电阻形式存储单元，用以改善多端口读出存取。在一实施例中，一种存储器系统，包括安排在阵列内的多个电阻形式存储单元，其中上述各电阻形式存储单元具有一对应的第一端口以及一对应的第二端口。上述各第一端口能够读出存取以及写入存取至对应的上述电阻形式存储单元。上述各第二端口能够读出存取至对应的上述电阻形式存储单元。以及上述存储器系统能够与另一读出存取同时发生读出或是写入存取。在一些实施例中，电阻形式存储单元为磁阻式随机存取存储器，然而电阻形式存储单元也可以为相变随机存取存储器、由纳米管组成的存储单元，诸如此类。在另一实施例中，一种非易失性存储单元，包括：一电阻形式存储元件，具有一电极层；多个晶体管，上述各晶体管具有一栅极节点耦接至上述电极层；以及一参考晶体管，包括一漏极节点以及一源极节点，其中上述漏极节点与上述源极节点之一被耦接至上述电极层。上述各晶体管提供一对应的端口，用以从非易失性存储单元读出数据。

所述的非易失性存储单元，其中所述电阻形式存储元件包括一磁阻式存储装置。

所述的非易失性存储单元，其中所述各晶体管还包括一漏极节点，其中所述各晶体管的所述漏极节点被耦接至一既定电压节点。

所述的非易失性存储单元，还包括多个端口，其中所述各晶体管还包括一源极节点，以及所述各晶体管的所述源极节点被耦接至对应的所述端口之一。

所述的非易失性存储单元，其中所述各晶体管还包括一源极节点，以及所述各晶体管的所述源极节点被耦接至一接地信号节点。

所述的非易失性存储单元，还包括多个端口，其中所述各晶体管还包括一漏极节点，以及所述各晶体管的所述漏极节点被耦接至对应的所述端口之一。

在另一实施例中，一种非易失性存储单元，包括一电阻形式存储元件，具有一第一电极导体、一第二电极导体，以及一位于上述第一电极导体以及上述第二电极导体之间的阻抗存储装置。一第一导线，电性耦接至上述第一电极导体；一第一以及第二晶体管，各包括一栅极节点以及一源极节点以及一漏极节点，其中上述各晶体管的栅极节点被电性耦接至上述第二电极导体。上述非易失性存储单元还包括一第二以及第三导线，其中上述第二导线被电性连接至上述第一晶体管的源极节点与漏极节点之一，以及上述第三导线被电性连接至上述第二晶体管的源极节点与漏极节点之一。

所述的非易失性存储单元，其中所述阻抗存储装置包括一磁阻式存储装置。

所述的非易失性存储单元，其中所述第二导线被电性耦接至所述第一晶体管的所述漏极节点，以及所述第一晶体管的所述源极节点被电性耦接至所述第二晶体管的所述源极节点。

所述的非易失性存储单元，其中所述第二导线被电性耦接至所述第一晶体管的所述源极节点，以及所述第一晶体管的所述漏极节点被电性耦接至所述第二晶体管的所述漏极节点。

附图说明

图1是显示根据本发明一实施例磁阻式随机存取存储器单元的示意图。

图2是显示图1中磁阻式随机存取存储器单元的立体图。

图3是显示传统磁隧穿接面结构的示意方块图。

图4是显示在图3磁阻元件中电阻以及自由层与固定层的相对的磁场方位的关系图。

图5是显示包括如图1所显示的存储单元的存储器阵列的简单平面图。

图6是显示具有额外编程线的实施例磁阻式随机存取存储器存储单元的示意图。

图7是显示图6中包括存储单元的存储器阵列的简单平面图。

图8是显示根据本发明一实施例磁阻式随机存取存储器单元的另一实施例的立体图。

图9A、9B是显示根据本发明一实施例磁阻式随机存取存储器单元的布局图。

其中，附图标记说明如下：

100磁阻式随机存取存储器阵列

108、908第一放大晶体管

110、910第二放大晶体管

110b、110n、808、810放大晶体管

112、812节点

114、115、814、815V_SS

116、816、916第一编程线

118、818、918第二编程线

118b、118n漏极节点

120、820、920字符线

1 22、822位线

124、826、926参考晶体管

130第一感测放大器

132、136参考单元

134第二感测放大器

140行选择器

142列选择器

150存储单元

300磁阻元件

302顶层电极层

304铁磁自由层

306间隔层

308铁磁固定层

310反铁磁固定层

312、912底层电极层

824、924位写入线

850、950磁阻式随机存取存储器单元

930、932介质孔

934金属引线接合垫

942、944多晶硅

946、948、952金属层

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：

实施例：

电阻形式存储单元较佳地使用多端口的读出存取。在一实施例中，存储器系统提供被安排在一阵列的多个磁阻式随机存取存储器单元。在存储器系统中，各个磁阻式随机存取存储器单元具有一对应的第一端口及一对应的第二端口。同时，各个第一端口能够读出存取和写入存取到对应的磁阻式随机存取存储器单元，以及各个第二端口能够读出存取到对应的磁阻式随机存取存储器单元。而且，存储器系统能与另一读出存取同时发生读出或是写入存取。

图1是显示磁阻式随机存取存储器阵列100的部分示意图，其中包括存储单元150。存储单元150包括磁阻(magnetoresistive，MR)元件300、参考晶体管124、第一放大晶体管108，以及第二放大晶体管110。磁阻元件300包括如图3所示的302到312层并且描述如下。值得注意的是，磁阻元件300也可以是另一种电阻形式存储单元，例如：相变随机存取存储器单元、由纳米管组成的存储单元，诸如此类。

参考晶体管124有一栅极节点耦接至位线(bit line)122，有一源极节点耦接至任一既定电压V_DD或接地信号V_SS 115(根据下文描述的读出架构来确定)，以及一漏极节点耦接至磁阻元件300的底层电极层(bottom electrode)(图3中312所示)。

第一放大晶体管108的栅极节点耦接至参考晶体管124的漏极节点与磁阻元件300的底层电极层(图3中312所示)，如节点112所显示。第一放大晶体管108的漏极节点耦接至第一编程线(program line)116，以及第一放大晶体管108的源极节点耦接至V_SS 114。同样地，第二放大晶体管110的栅极节点耦接至参考晶体管124的漏极节点和磁阻元件300的底层电极层312。第二放大晶体管110的漏极节点耦接至第二编程线118，以及其源极节点耦接至V_SS 114。

磁阻元件300的顶层电极层(图3中302所示)耦接至字符线(word line)120。为了进行写入的动作，第一编程线116延伸到磁阻元件300的附近。

存储单元150外部的磁阻式随机存取存储器阵列100元件包括耦接至第一编程线116的第一感测放大器(sense amplifier)130，和耦接至第二编程线118的第二感测放大器134。在读出的动作期间，根据第一编程线116和第二编程线118的电压(或电流)是否高于或低于参考电压(或电流)，第一感测放大器130和/或第二感测放大器134能确定存储单元150的逻辑状态。在一些实施例中，参考电压(或电流)来自于任意的参考单元(referencecell)132和参考单元136，分别耦接于感测放大器130和感测放大器134。参考单元132和参考单元136包括固定在中间电阻大小的磁阻元件。在其它实施例中，提供一固定电压(或电流)给感测放大器130和134作为参考电压(或是参考电流)。

磁阻式随机存取存储器阵列100还包括行选择器(column selector)140和列选择器(row selector)142。行选择器140以及列选择器142当作磁阻式随机存取存储器阵列的寻址单元(addressing cell)使用。为了这个目的，行选择器140控制位线122的电压大小，而列选择器142控制字符线120的电压大小。

图2是显示以图1中磁阻式随机存取存储器存储单元为实施例的立体图。字符线120提供第一导线电性连接至磁阻元件300的顶层电极层(图3中302所示)。第一编程线116和第二编程线118提供导线延伸大体上正交于字符线120。位线122提供导线延伸大体上平行于第一编程线116与第二编程线118。存储单元150可被安排在如图5的平面图所描述的阵列中。虽然第一编程线116和第二编程线118显示在相同传导层(conductive layer)上，为了使存储单元的尺寸最佳化，位线122、第一编程线116和第二编程线118也可由不同传导层所组成。而且，为了读出/写入电流最佳化以及存储单元尺寸的最佳化，第一编程线116的宽度大体上等于磁阻元件300的宽度，并且大于第二编程线118的宽度。此外，第一编程线116、第二编程线118和字符线120可依据存储单元的设计而交叉成锐角。

在写入的动作期间，电流流经第一编程线116以及电流通过字符线120。这些电流量的大小被选择使得理想上所产生的磁场没有足够强的能量以影响阵列内其它类似磁阻元件的存储状态，然而两磁场的结合(在磁阻元件300内)足够用以切换磁阻元件300的存储状态(例如：切换自由层304的磁矩，如图3所显示)。

图8所详细描绘的另一实施例中，使用了专用的写入线(write line)。例如，通过电流流经过位写入线824来完成写入的动作，位写入线824延伸到相同或是不同的方向，如同第一编程线816和第二编程线818。位写入线824非常接近底层电极层(如图3中312所示)。

然而，在另一实施例中，经由电流流过第一编程线116(如同位写入线)来完成写入的动作，此动作延伸到相同或是不同的方向，例如：第二编程线118。上述位写入线非常接近底层电极层(如图3中312所示)。因此，第一端口导线能完成写入及读出动作的两种功能。

图3是显示典型磁阻元件300的例子。磁阻元件300包括：顶层电极层302、铁磁自由层304、当作隧穿阻挡层(tunneling barrier)的间隔层(spacer)306、铁磁固定层(ferromagnetic pinned layer)308、反铁磁固定层(antiferromagnetic pinning layer)310，以及底层电极层312。铁磁自由层304与铁磁固定层308是由铁磁材料所构成，例如：钴-铁或是镍-钴-铁。反铁磁固定层310是由反铁磁材料所构成，例如：铂锰材料。位于铁磁固定层308与反铁磁固定层310之间的静磁耦合(Magnetostatic coupling)造成铁磁固定层308有一固定磁矩。另一方面，根据磁场应用，铁磁自由层304有一磁矩能在第一方向和第二方向之间切换。其中，第一方位平行于铁磁固定层308的磁矩，以及第二方位与铁磁固定层308的磁矩平行但方向相反，后称反平行(antiparallel)。

间隔层306位于铁磁固定层308与铁磁自由层304之间。间隔层306是由绝缘材料所构成，例如：氧化铝、氧化镁，或是氧化钽。当铁磁自由层304的磁矩平行于铁磁固定层308的磁矩时，间隔层306被形成足够薄以允许自旋排成直线(spin-aligned)的电子的迁移(隧穿)。另一方面，当铁磁自由层304的磁矩反平行于铁磁固定层308的磁矩时，电子隧穿通过间隔层306的可能性跟着减少。这种现象一般被称为自旋相依隧穿(spin-dependenttunneling，SDT)。

图4是显示磁阻元件300所呈现的电阻值(例如：通过顶层电极层302至底层电极层312)，当固定层及自由层呈现更多反平行时，电阻值增加。反之，当固定层及自由层呈现更多平行时，电阻值减少。在磁阻式随机存取存储器存储单元中，磁阻元件300的电阻能在第一及第二电阻值之间切换，并且分别代表第一及第二逻辑状态。例如，高阻值可以表示为逻辑状态“1”，而低阻值可以表示为逻辑状态“0”。通过传送感测电流通过磁阻元件来感测电阻，以读出储存于存储单元中的逻辑状态。

如前文所提到，图1所显示的磁阻式随机存取存储器阵列100部分有多种读出机制可选择。

当参考晶体管124的源极节点耦接至接地信号V_SS时，可以使用第一读出机制。为了读出储存于磁阻元件300中的数据位，行选择器140设定位线122至一既定电压，例如：范围在0.3V到1.8V之间的电压。列选择器142设定字符线120至一既定电压，例如：范围在0.3V到1.5V之间的电压。输入至节点112的电压V_IN可由磁阻元件300的电阻确定，公式如下

$V_{\mathrm{IN}}=V_{\mathrm{BL}}\frac{R_{\mathrm{REF}}}{R_{\mathrm{REF}}+R_{\mathrm{MR}}}---\left(1\right)$

其中，R_REF为参考晶体管124的等效电阻，而R_MR为磁阻元件300的等效电阻。

为了检测储存在存储单元150中的逻辑状态，感测放大器130、134分别检测编程线116、118的电流或电压大小。举例而言，在实施例中包括一参考单元132，感测放大器130根据第一编程线116的电压(或电流)大小以及由参考单元132所提供的参考电压(或电流)大小的比较来检测存储单元150中的逻辑状态。同样地，感测放大器134根据第二编程线118的电压(或电流)大小以及由参考单元136所提供的参考电压(或电流)大小的比较来检测存储单元150中的逻辑状态。

此外，横跨在参考晶体管124以及磁阻元件300之间的极性可以被反转。一第二读出机制将字符线120设定到接地信号V_SS，以及将参考晶体管124的源极节点耦接至一既定电压V_DD，例如范围在0.3V到1.5V之间的电压。为了读出储存在磁阻元件300中的数据位，位线122仍然被设定到一既定电压，例如范围在0.3V到1.8V之间的电压。为了从第一编程线116读出数据，一既定电压V_DD(例如：范围在0.3V到1.8V之间的电压)被应用在第一编程线116。根据上述方程式(1)可知，在第一读出机制中，节点112的电压V_IN跟磁阻元件300的阻值有关。为了检测储存在存储单元150中的逻辑状态，第一编程线116的电流或电压大小可被感测放大器130检测。例如，在包括参考单元132的实施例中，根据第一编程线116的电压(或电流)大小以及由参考单元132所提供的参考电压(或电流)大小的比较，感测放大器130能检测存储单元150中的逻辑状态。同样地，为了从第二编程线118读出数据，一既定电压V_DD大小(例如：范围在0.3V到0.8V之间的电压)被应用在第二编程线118。通过第二编程线118的电压(或电流)大小以及由参考单元136所提供的参考电压(或电流)大小的比较，感测放大器134可检测存储单元150中的逻辑状态。

由于存储单元150包括放大晶体管108、110以及使用前面所描述的读出动作，通过检测编程线116和/或118的电流，逻辑状态可被感测出，其中，编程线116和/或118的电流根据输入节点112的电压而改变。假如磁阻比为30％以及参考晶体管124的等效电阻R_REF近似于磁阻元件300的等效电阻R_MR，则电流间的差异为编程线I_PL(第一编程线116以及第二编程线118)。例如，I_PL为“高”(例如：代表逻辑状态“0”)以及I_PL为“低”(例如：代表逻辑状态“1”)能提供一范围为50％到200％的读出极限(read margin)。

对包括有参考单元132、136的实施例而言，读出极限的增加是有利的。在这些实施例中，读出动作根据感测放大器130的能力以精准确定逻辑状态，其中，逻辑状态确定来自存储单元150的电压是否高于或是低于来自于参考单元132的参考电压。然而，由存储单元150组成的大型存储阵列中，磁阻元件300之间轻微的差异会导致从不同存储单元150接收的读出电压有差异存在。假如读出极限太低，如同在先前的元件中，上述读出电压的误差会导致不正确的读出。另一方面，根据目前应用经由增加读出极限，如果不忽视的话，磁阻元件300之间的差异所造成的影响大幅减少。因此，一个更可靠的存储装置可被实现。

图5是显示根据本发明由存储单元150组成的磁阻式随机存取存储器阵列的实施例布局的简单平面图。存储单元150被安排在列与行。一特定列的各存储单元150被耦接至字符线120，而同时一特定行的各存储单元150被耦接至位线122、第一编程线116以及第二编程线118。

图6是显示具有额外编程线的实施例磁阻式随机存取存储器存储单元的示意图。额外的放大晶体管110b-110n的栅极可耦接至节点112，其中n-2代表存储单元150中放大晶体管的整体数量。放大晶体管110b-110n的源极节点都耦接至V_SS 114，以及放大晶体管110b-110n具有对应的漏极节点118b-118n。图6中的点与虚线指示，根据本发明，额外的放大晶体管单元以及编程线可被增加至电路，因此本发明不应该被限制在这些图示实施例中。

图7是显示包括存储单元的存储器阵列的简单平面图，例如图6所显示的例子。存储单元150被安排在列与行。一特定列的各存储单元150被耦接至字符线120，而同时一特定行的各存储单元150被耦接至位线122、第一编程线116、第二编程线118以及n-2条额外的编程线，其中n代表耦接至各单元的全部编程线的数量。

图8是显示磁阻式随机存取存储器单元850另一实施例的立体图，其中位写入线824被使用以写入至单元850(经由传送电流经过图1中第一编程线116以写入至单元当作另一选择)。字符线820提供第一导线电性连接至磁阻元件300的顶层电极层302(图3所显示)。第一编程线816以及第二编程线818提供延伸大体上正交于字符线820的导线。位线822提供延伸平行于第一编程线816以及第二编程线818的导线。单元850包括放大晶体管808与放大晶体管810，以及放大晶体管808与放大晶体管810各自的漏极耦接至对应的编程线816与编程线818。此外，单元850包括参考晶体管826，其中参考晶体管826的栅极节点耦接至位线822，以及源极与漏极节点耦接至如图所显示(与先前公开所选择的读出机制一致)。磁阻元件300的顶层电极层302(图3所显示)被耦接至字符线820。为了进行写入的动作，位写入线824延伸到磁阻元件300的附近。

在写入的动作期间，电流流经位写入线824以及电流通过字符线820。这些电流量的大小被选择使得理想上所产生的磁场没有强大的能量以影响阵列内其它近似的磁阻元件的存储状态，然而两磁场的结合(在磁阻元件300内)足够用以切换磁阻元件300的存储状态(例如：切换自由层304的磁矩，如图3所显示)。在此实施例中，两个读出端口被公开。然而，依照本发明的原理，在一些实施例中，额外的读出端口可被增加使得n个读出端口是可能的(相似于关于图6所显示的例子)。

图9A以及9B是显示磁阻式随机存取存储器单元950的另一实施例。图9A是显示磁阻式随机存取存储器单元950的磁隧穿接面(magnetic tunneljunction，MTJ)部分，以及图9B是显示磁阻式随机存取存储器单元950的晶体管与读出端口部分。关于图9A，磁阻式随机存取存储器单元950包括字符线920、位写入线924、第一编程线916、第二编程线918以及磁隧穿接面单元300。单元的范围如范围902所显示。介质孔(via)930提供从磁隧穿接面单元300的底层电极层912到金属引线接合垫934的连接。介质孔932提供从字符线920到磁隧穿接面单元300的顶层电极层的连接。

参考图9B，图中显示磁阻式随机存取存储器单元950的晶体管与读出端口部分，多晶硅(polysilicon)942提供栅极接面给参考晶体管926，以及多晶硅944提供栅极接面给第一放大晶体管908与第二放大晶体管910。电性耦接至磁隧穿接面单元300的底层电极层的金属引线接合垫934也经由金属层952电性耦接至多晶硅944与参考晶体管926的漏极。金属层948耦接至第一放大晶体管908以及第二放大晶体管910的源极(或是漏极)接面。金属层946提供电性耦接至字符线920。因此，使用所属领域普通技术人员熟知的传统处理技术，各自的金属层可被处理。

本发明虽以不同的实施例公开如上，应该理解到这些实施例只是作为例子被提出，然其并非用以限制本发明的范围。例如，本发明可适用于不仅磁阻式随机存取存储器单元，还有其它电阻形式存储器单元，例如相变随机存取存储器、纳米管，诸如此类。而且，应该注意的是磁隧穿接面单元300足当作电阻形式存储器应用的电阻元件的实施例形式。根据本发明的原理，其它形式的电阻元件也可被使用来当作电阻形式存储器单元，例如多层巨磁阻(multilayer Giant Magnetoresistance，multilayer-GMR)、自旋阀(spin-valve)巨磁阻以及粒状巨磁阻。

本发明虽以较佳实施例公开如上，然而其并非用以限制本发明的范围，任何所属领域普通技术人员，在不脱离本发明的精神和范围内，当可做一些的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。

Claims (11)

1.一种非易失性存储单元，包括：

一电阻形式存储元件，具有一电极层；

多个晶体管，所述各晶体管具有一栅极节点耦接至所述电极层；以及

一参考晶体管，包括一参考漏极节点以及一参考源极节点，其中所述参考漏极节点与所述参考源极节点之一被耦接至所述电极层。

2.如权利要求1所述的非易失性存储单元，其特征在于，所述电阻形式存储元件包括一磁阻式存储装置。

3.如权利要求1所述的非易失性存储单元，其特征在于，所述各晶体管还包括一漏极节点，其中所述各晶体管的所述漏极节点被耦接至一既定电压节点。

4.如权利要求3所述的非易失性存储单元，还包括多个端口，其特征在于，所述各晶体管还包括一源极节点，以及所述各晶体管的所述源极节点被耦接至对应的所述端口之一。

5.如权利要求1所述的非易失性存储单元，其特征在于，所述各晶体管还包括一源极节点，以及所述各晶体管的所述源极节点被耦接至一接地信号节点。

6.如权利要求5所述的非易失性存储单元，还包括多个端口，其特征在于，所述各晶体管还包括一漏极节点，以及所述各晶体管的所述漏极节点被耦接至对应的所述端口之一。

7.一种非易失性存储单元，包括：

一电阻形式存储元件，包括：

一第一电极导体；

一第二电极导体；以及

一阻抗存储装置，位于所述第一电极导体以及所述第二电极导体之间；

一第一导线，电性耦接至所述第一电极导体；

一第一以及第二晶体管，各包括一栅极节点、一源极节点以及一漏极节点，其中所述各晶体管的所述栅极节点被电性耦接至所述第二电极导体；以及

一第二以及第三导线，其中所述第二导线被电性连接至所述第一晶体管的源极节点以及漏极节点之一，以及所述第三导线被电性连接至所述第二晶体管的源极节点与漏极节点之一。

8.如权利要求7所述的非易失性存储单元，其特征在于，所述阻抗存储装置包括一磁阻式存储装置。

9.如权利要求7所述的非易失性存储单元，其特征在于，所述第二导线被电性耦接至所述第一晶体管的所述漏极节点，以及所述第一晶体管的所述源极节点被电性耦接至所述第二晶体管的所述源极节点。

10.如权利要求7所述的非易失性存储单元，其特征在于，所述第二导线被电性耦接至所述第一晶体管的所述源极节点，以及所述第一晶体管的所述漏极节点被电性耦接至所述第二晶体管的所述漏极节点。

11.一种存储器系统，包括安排在阵列内的多个电阻形式存储单元，其特征在于：

所述各电阻形式存储单元具有对应的一第一端口以及对应的一第二端口；

所述各第一端口能够读出存取以及写入存取至对应的所述电阻形式存储单元；

所述各第二端口能够读出存取至对应的所述电阻形式存储单元；以及

所述存储器系统能够与另一读出存取同时发生读出或是写入存取。

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