TW201611029A - 記憶裝置 - Google Patents

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TW201611029A
TW201611029A TW104106552A TW104106552A TW201611029A TW 201611029 A TW201611029 A TW 201611029A TW 104106552 A TW104106552 A TW 104106552A TW 104106552 A TW104106552 A TW 104106552A TW 201611029 A TW201611029 A TW 201611029A
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TW
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memory
terminal
signal
control
transfer
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TW104106552A
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Inventor
Mikihiko Ito
Masaru Koyanagi
Shintaro Hayashi
Original Assignee
Toshiba Kk
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Publication date
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Abstract

根據一實施形態，提供一種包含控制晶片與複數個記憶晶片之記憶裝置。 複數個記憶晶片積層於控制晶片上。控制晶片具有輸入緩衝器。輸入緩衝器電性連接於外部端子。輸入緩衝器對於控制晶片及複數個記憶晶片係共通化。於外部端子與複數個記憶晶片之間，設有第1傳送路徑與第2傳送路徑。第1傳送路徑係經過輸入緩衝器之傳送路徑。第2傳送路徑係不經過輸入緩衝器之傳送路徑。控制晶片於第1模式中，啟動輸入緩衝器而激活第1傳送路徑。控制晶片於第2模式中，不啟動(disable)輸入緩衝器而激活第2傳送路徑。

Description

記憶裝置
本實施形態係關於記憶裝置。
就記憶裝置而言，為了提高安裝密度，而於控制晶片上積層有複數個記憶晶片。此時，期望減少記憶裝置之消耗電流。
一實施形態之目的在於提供一種可減少消耗電流之記憶裝置。
根據一實施形態，提供一種記憶裝置，其包含控制晶片與複數個記憶晶片。複數個記憶晶片積層於控制晶片上。控制晶片具有輸入緩衝器。輸入緩衝器電性連接於外部端子。輸入緩衝器對於控制晶片及複數個記憶晶片係共通化。於外部端子與複數個記憶晶片之間，設有第1傳送路徑與第2傳送路徑。第1傳送路徑係經過輸入緩衝器之傳送路徑。第2傳送路徑為不經過輸入緩衝器之傳送路徑。控制晶片於第1模式中，啟動輸入緩衝器而激活第1傳送路徑。控制晶片於第2模式中，不啟動(disable)輸入緩衝器而激活第2傳送路徑。
2‧‧‧外部端子
2a‧‧‧CEn端子
2b‧‧‧CLE端子
2c‧‧‧ALE端子
2d‧‧‧I/O端子
2e‧‧‧WPn端子
2f‧‧‧輸入端子
3‧‧‧焊盤
4‧‧‧凸塊
4i‧‧‧多層配線
5‧‧‧TSV
6‧‧‧凸塊
7‧‧‧TSV
8‧‧‧凸塊
9‧‧‧TSV
10‧‧‧記憶晶片
10-1‧‧‧記憶晶片
10-2‧‧‧記憶晶片
11-1‧‧‧多層配線
11-2‧‧‧多層配線
12-1‧‧‧基板
12-2‧‧‧基板
12a1‧‧‧第1節點
12b1‧‧‧第2節點
12c1‧‧‧控制節點
12c2‧‧‧控制節點
12a2‧‧‧第1節點
12b2‧‧‧第2節點
12c2‧‧‧控制節點
13-1‧‧‧邏輯控制電路
13-2‧‧‧邏輯控制電路
14‧‧‧選擇器
15a‧‧‧內部電壓產生電路
15b‧‧‧內部電壓產生電路
15c‧‧‧內部電壓產生電路
16‧‧‧記憶胞陣列
17‧‧‧控制電路
18‧‧‧讀取電路
19‧‧‧資料高速緩衝存儲器
20‧‧‧控制晶片
20i‧‧‧控制晶片
21‧‧‧輸入緩衝器/多層配線
21a‧‧‧輸入節點
21b‧‧‧輸出節點
21c‧‧‧控制節點
22‧‧‧傳送開關
22a‧‧‧第1節點
22b‧‧‧第2節點
22c‧‧‧控制節點
23‧‧‧邏輯控制電路
24‧‧‧選擇器
25a‧‧‧內部電壓產生電路
25b‧‧‧內部電壓產生電路
25c‧‧‧內部電壓產生電路
26a‧‧‧處理電路
26b‧‧‧處理電路
26c‧‧‧處理電路
27a‧‧‧輸入緩衝器
27b‧‧‧輸入緩衝器
27c‧‧‧輸入緩衝器
27d‧‧‧輸入緩衝器
28d‧‧‧輸出緩衝器
30‧‧‧密封樹脂
100‧‧‧記憶裝置
100i‧‧‧記憶裝置
200‧‧‧記憶裝置
210-1‧‧‧記憶晶片
210-2‧‧‧記憶晶片
211-1‧‧‧連接開關
211-2‧‧‧連接開關
211a1‧‧‧第1節點
211a2‧‧‧第2節點
211b1‧‧‧第2節點
211b2‧‧‧第2節點
211c1‧‧‧控制節點
211c2‧‧‧控制節點
300‧‧‧記憶裝置
320‧‧‧控制晶片
322‧‧‧傳送開關
322a‧‧‧第1節點
322b‧‧‧第2節點
322c‧‧‧控制節點
400‧‧‧記憶裝置
410-1‧‧‧記憶晶片
410-2‧‧‧記憶晶片
412-1‧‧‧傳送開關
412-2‧‧‧傳送開關
412a1‧‧‧第1節點
412a2‧‧‧第1節點
412b1‧‧‧第2節點
412b2‧‧‧第2節點
412c1‧‧‧控制節點
412c2‧‧‧控制節點
420‧‧‧控制晶片
422‧‧‧傳送開關
422a‧‧‧第1節點
422b‧‧‧第2節點
422c‧‧‧控制節點
500‧‧‧記憶裝置
510‧‧‧記憶晶片
510-1‧‧‧記憶晶片
510-2‧‧‧記憶晶片
520‧‧‧控制晶片
531‧‧‧輸出驅動器
532‧‧‧驅動電路
532a‧‧‧反相器
532b‧‧‧反相器
542-1‧‧‧驅動電路
542-2‧‧‧驅動電路
542a1‧‧‧NOR閘極
542a2‧‧‧NOR閘極
542b1‧‧‧反相器
542b2‧‧‧反相器
542c1‧‧‧反相器
542c2‧‧‧反相器
542d1‧‧‧反相器
542d2‧‧‧反相器
600‧‧‧記憶裝置
610-1‧‧‧記憶晶片
610-2‧‧‧記憶晶片
632‧‧‧驅動電路
632a‧‧‧反相器
632c‧‧‧定電流源
641-1‧‧‧輸出驅動器
641-2‧‧‧輸出驅動器
641a1‧‧‧NMOS電晶體
641a2‧‧‧NMOS電晶體
642-2‧‧‧驅動電路
642a1‧‧‧反相器
642a2‧‧‧反相器
642b1‧‧‧反相器
642b2‧‧‧反相器
642c1‧‧‧反相器
642c2‧‧‧反相器
642d1‧‧‧反相器
642d2‧‧‧反相器
700‧‧‧記憶裝置
710-1‧‧‧記憶晶片
732‧‧‧驅動電路
741-1‧‧‧輸出驅動器
742-1‧‧‧驅動電路
741a1‧‧‧PMOS電晶體
741a2‧‧‧PMOS電晶體
742a1‧‧‧反相器
742a2‧‧‧反相器
742b1‧‧‧反相器
742b2‧‧‧反相器
742c1‧‧‧反相器
742c2‧‧‧反相器
720‧‧‧控制晶片
620‧‧‧控制晶片
900‧‧‧記憶裝置
910‧‧‧記憶晶片
910-1‧‧‧記憶晶片
910-2‧‧‧記憶晶片
911-1‧‧‧輸入緩衝器
911-2‧‧‧輸入緩衝器
912-1‧‧‧傳送開關
912-2‧‧‧傳送開關
913-1‧‧‧邏輯控制電路
913-2‧‧‧邏輯控制電路
920‧‧‧控制晶片
921‧‧‧輸入緩衝器
922‧‧‧傳送開關
923‧‧‧邏輯控制電路
941-1‧‧‧輸出驅動器
941-2‧‧‧輸出驅動器
942-1‧‧‧驅動電路
942-2‧‧‧驅動電路
ALE‧‧‧位址鎖存啟動信號
CLE‧‧‧指令鎖存啟動信號
CSL‧‧‧共通信號線
I/O‧‧‧端子
L1‧‧‧線
L2‧‧‧線
L3‧‧‧線
L4‧‧‧線
L5‧‧‧線
L6‧‧‧線
L7‧‧‧線
L8‧‧‧線
L9‧‧‧線
L21‧‧‧線
L22‧‧‧線
L23‧‧‧線
L24‧‧‧線
L25‧‧‧線
L26‧‧‧線
L27‧‧‧線
L28‧‧‧線
L29‧‧‧線
L31‧‧‧線
L221‧‧‧線
L224‧‧‧線
L226‧‧‧線
L229‧‧‧線
L322‧‧‧線
L422‧‧‧線
L425‧‧‧線
L426‧‧‧線
L428‧‧‧線
RBk‧‧‧就緒/忙碌信號
RBi‧‧‧就緒/忙碌信號
RBj‧‧‧就緒/忙碌信號
SL0‧‧‧信號線
SL1‧‧‧信號線
SL2‧‧‧信號線
TP1‧‧‧傳送路徑
TP2‧‧‧傳送路徑
TP202‧‧‧傳送路徑
TP302‧‧‧傳送路徑
VDD‧‧‧電源電位
VSS‧‧‧基準電位
WPn‧‧‧寫入保護信號
φE‧‧‧啟動信號
φS‧‧‧選擇信號
φTX‧‧‧傳送信號
圖1係表示第1實施形態之記憶裝置之構成的剖面圖。
圖2係表示第1實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖3係表示第1實施形態之變化例之記憶裝置之構成的剖面圖。
圖4係表示第1實施形態之變化例之記憶裝置之輸入端子之相關 構成的電路圖。
圖5係表示第2實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖6係表示第3實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖7表示第4實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖8表示第5實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖9表示第6實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖10表示第7實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖11表示基本實施形態之記憶裝置之輸入端子之相關構成的電路圖。
圖12表示基本實施形態之記憶裝置之輸入端子之相關構成的電路圖
以下，參照附加圖式，對實施形態之記憶裝置進行詳細說明。另，本發明不因該等實施形態而受限定。
(第1實施形態)
利用圖1說明第1實施形態之記憶裝置100。圖1係表示記憶裝置100之構成之剖面圖。
於記憶裝置100中，為了提高安裝密度，而於控制晶片20上積層複數個記憶晶片10。例如，如圖1所示，於記憶裝置100中，於基盤1上依序積層控制晶片20、記憶晶片10-1、及記憶晶片10-2。將該等周 圍之空間以密封樹脂30密封。此時，例如，外部端子2與各晶片內之元件係以貫通晶片之基板之TSV(Throuch Silicon Via：矽通孔)而連接。
例如，外端端子2與控制晶片20內之元件係藉由焊盤3、凸塊4、TSV5及多層配線21而連接。外部端子2設置於基盤1下方，且電性連接於焊盤3。焊盤3自基盤1之下表面貫通至上表面。TSV5自控制晶片20之基板22之背面貫通至正面，且電性連接凸塊4與多層配線21。
外部端子2與記憶晶片10-1內之元件係藉由焊盤3、凸塊4、TSV5、多層配線21、凸塊6、及多層配線11-1而連接。凸塊6係與多層配線21之電極焊墊及多層配線11-1之電極焊墊接合。
外部端子2與記憶晶片10-2內之元件係藉由焊盤3、凸塊4、TSV5、多層配線21、凸塊6、多層配線11-1、TSV7、凸塊8、及多層配線11-2而連接。TSV7自記憶晶片10-1之基板12-1正面貫通至背面，並電性連接凸塊6與凸塊8。凸塊8係與TSV7及多層配線11-2之電極焊墊接合。
另，圖1中例示為TSV9自記憶晶片10-2之基板12-2正面貫通至背面之情形，但亦可省略TSV9。又，圖1中例示有於控制晶片20上積層2個記憶晶片10-1、10-2之情形，但積層之記憶晶片10之個數亦可為3個以上。
於記憶裝置100中，控制晶片20及複數個記憶晶片10各者經由共通之外部端子2(輸入端子)接收控制信號，根據所接收到之控制信號而動作。例如，控制晶片20及複數個記憶晶片10各者經由共通之CEn端子2a(參照圖2)一接收到晶片啟動信號CEn，便根據晶片啟動信號CEn，將所有功能有效化。控制晶片20及複數個記憶晶片10各者經由共通之CLE端子2b(參照圖2)一接收到指令鎖存啟動信號CLE，便根據指令鎖存啟動信號CLE，成為可接收指令之狀態。控制晶片20及複數 個記憶晶片10各者經由共通之ALE端子2c(參照圖2)一接收到位址鎖存啟動信號ALE，便根據位址鎖存啟動信號ALE，成為可接收位址之狀態。控制晶片20經由共通之WPn端子2e(參照圖2)，接收寫入保護信號WPn，若寫入保護信號WPn成為主動位準(L位準)，則控制晶片20內轉變為寫入保護狀態，而停止對記憶晶片10之資料之寫入/抹除。複數個記憶晶片10各者經由WPn端子2e一接收到寫入保護信號WPn，便在控制晶片20之控制下，根據寫入保護信號WPn，禁止對記憶胞之寫入。
可設想如下情形：於記憶裝置900中，於控制晶片920及複數個記憶晶片910各者設置經由外部端子2(輸入端子)接收控制信號之輸入緩衝器。例如，如圖11所示，於控制晶片920及複數個記憶晶片910-1、910-2各者，設置輸入緩衝器921、911-1、911-2、傳送開關922、912-1、912-2、及邏輯控制電路923、913-1、913-2。圖11係表示基本形態之記憶裝置900之輸入端子之相關構成的圖。圖11中例示WPn端子2e作為輸入端子。
輸入緩衝器921與傳送開關922係經由TSV5、凸塊4、及焊盤3而連接於WPn端子2e。輸入緩衝器911-1與傳送開關912-1係經由凸塊6、TSV5、凸塊4、及焊盤3而連接於WPn端子2e。輸入緩衝器911-2與傳送開關912-2係經由凸塊8、TSV7、凸塊6、TSV5、凸塊4、及焊盤3而連接於WPn端子2e。
記憶裝置900具有通常動作模式及測試模式；於通常模式中，將WPn端子2e用作寫入保護信號WPn之外部輸入端子；於測試模式中，將WPn端子2e用作測試用之端子。即，記憶裝置900將WPn端子2e兼用作外部輸入端子與測試用之端子。
於通常動作模式中，邏輯控制電路923、913-1、913-2對輸入緩衝器921、911-1、911-2供給有效位準之啟動信號φE，對傳送開關 922、912-1、912-2之控制端子供給非有效(Non-active)位準之傳送信號φTX。藉此，各輸入緩衝器921、911-1、911-2成為可動作之狀態，可將寫入保護信號WPn經由輸入緩衝器921、911-1、911-2，供給至邏輯控制電路923、913-1、913-2。各傳送開關922、912-1、912-2維持斷開狀態。
於測試模式中，邏輯控制電路923、913-1、913-2對輸入緩衝器921、911-1、911-2供給非有效位準之啟動信號φE，對傳送開關922、912-1、912-2之控制端子供給有效位準之傳送信號φTX。此時，邏輯控制電路923選擇控制晶片920及複數個記憶晶片910-1、910-2中之進行測試之任一個晶片，對選定之晶片之邏輯控制電路，供給有效位準之晶片位址選擇信號。若控制晶片920之晶片位址選擇信號為有效位準，則邏輯控制電路923對傳送開關922供給有效位準之傳送信號φTX。若記憶晶片910-1之晶片位址選擇信號為有效位準，則邏輯控制電路913-1對傳送開關912-1供給有效位準之傳送信號φTX。若記憶晶片910-2之晶片位址選擇信號為有效位準，則邏輯控制電路913-2對傳送開關912-2供給有效位準之傳送信號φTX。藉此，根據晶片位址選擇信號選定之任意晶片之傳送開關922、912-1、912-2接通，成為可經由WPn端子2e、傳送開關922、912-1、912-2，進行晶片內部測試的狀態。各輸入緩衝器921、911-1、911-2成為停止狀態。
根據該構成，對於WPn端子2e，電性連接有控制晶片920及複數個記憶晶片910-1、910-2之個數量之輸入緩衝器921、911-1、911-2及傳送開關922、912-1、912-2各者。即，由於應搭載於各記憶晶片910-1、910-2之元件數較多，故容易導致各記憶晶片910-1、910-2之晶片面積增加。若各記憶晶片910-1、910-2之晶片面積增加，則會使記憶裝置900之封裝(參照圖1)大型化，而可能造成成本增加。此外，由於連接於外部端子2之元件數較多，故自外部端子2之角度來看電容較 大，可能使於控制信號輸入時，用於對該電容進行充放電之消耗電流增大。
因此，於第1實施形態中，於記憶裝置100中，藉由將控制晶片20及複數個記憶晶片10-1、10-2之各輸入緩衝器共通化，而配置於控制晶片20內，可謀求記憶晶片面積之削減與消耗電流之減少。
圖2係表示記憶裝置100之輸入端子之相關構成的電路圖。圖2中例示WPn端子2e作為輸入端子。
控制晶片20具有輸入緩衝器21、傳送開關22、及邏輯控制電路23。記憶晶片10-1具有傳送開關12-1、及邏輯控制電路13-1。記憶晶片10-2具有傳送開關12-2、及邏輯控制電路13-2。
控制晶片20之輸入緩衝器21電性連接於WPn端子2e。輸入緩衝器21對於控制晶片20及複數個記憶晶片10-1、10-2係共通化。
例如，輸入緩衝器21具有輸入節點21a、輸出節點21b、及控制節點21c。輸入節點21a係經由線L2、線L1、TSV5、凸塊4及焊盤3而連接於WPn端子2e。藉此，輸入緩衝器21可接收已輸入至WPn端子2e之寫入保護信號WPn。
輸出節點21b係經由線L3、L4而連接於邏輯控制電路23。藉此，輸入緩衝器21可對邏輯控制電路23供給寫入保護信號WPn。
又，輸出節點21b經由線L3、L5、凸塊6、線L7、L6而連接於邏輯控制電路13-1。藉此，輸入緩衝器21可對記憶晶片10-1內之邏輯控制電路13-1供給寫入保護信號WPn。
又，輸出節點21b經由線L3、L5、凸塊6、線L7、TSV7、凸塊8、線L9、L8而連接於邏輯控制電路13-2。藉此，輸入緩衝器21可對記憶晶片10-2內之邏輯控制電路13-2供給寫入保護信號WPn。
控制節點21d連接於控制晶片20內之邏輯控制電路23。輸入緩衝器21係於由控制節點21接收到自邏輯控制電路23之有效位準之啟動信 號φE時，成為可動作之狀態。輸入緩衝器21係於由控制節點21c接收到來自邏輯控制電路23之非有效位準之啟動信號φE時，成為停止狀態。
控制晶片20之傳送開關22電性連接於WPn端子2e。例如，傳送開關22具有：第1節點22a、第2節點22b、及控制節點22c。
第1節點22a經由線L22、L21、L1、TSV5、凸塊4、及焊盤3而連接於WPn端子2e。藉此，傳送開關22可將晶片內之監視結果(內部電壓之監視值)自WPn端子2e輸出至外部。或者，傳送開關22可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
第2節點22b經由線L23而電性連接於內部電路(與內部電壓有關之電路)。內部電路例如具有：選擇器24、內部電壓產生電路25a~25c、及處理電路26a~26c。內部電壓產生電路25a~25d產生位準互不相同之之內部電壓，並供給至處理電路26a~26c。處理電路26a~26d係在邏輯控制電路23之控制下，使用所供給之內部電壓進行特定處理。選擇器24根據自邏輯控制電路23供給之選擇信號φS，選擇複數個內部電壓產生電路25a~25c之輸出之任一者，並將其經由線L23而供給至第2節點22b。或者，選擇器24根據自邏輯控制電路23供給之選擇信號φS，將自第2節點22b供給之內部電壓供給至複數個處理電路26a~26c之任一者。
控制節點22d連接於控制晶片20內之邏輯控制電路23。傳送開關22係於由控制節點22c接受到來自邏輯控制電路23之有效位準之傳送信號φTX時接通，而使線L22與線L23導通。傳送開關22係於由控制節點22c接收到來自邏輯控制電路23之非有效位準之傳送信號φTX時斷開，而電性切斷線L22與線L23。
記憶晶片10-1之傳送開關12-1電性連接於WPn端子2e。例如，傳送開關12-1具有：第1節點12a1、第2節點12b1、及控制節點12c1。
第1節點12a1經由線L25、L24、凸塊6、線L21、L1、TSV5、凸塊4、及焊盤3而連接於WPn端子2e。藉此，傳送開關12-1可將晶片內之監視結果(內部電壓之監視值)，自WPn端子2e輸出至外部。或者，傳送開關12-1可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
第2節點12b1經由線L26電性連接於內部電路(與內部電壓有關之電路)。內部電路例如具有：選擇器14、內部電壓產生電路15a~15c、記憶胞陣列16、控制電路17、讀取電路18、及資料高速緩衝存儲器19。內部電壓產生電路15a~15d產生位準互不相同之內部電壓，並分別供給至記憶胞陣列16、控制電路17、及讀取電路18。記憶胞陣列16中排列有複數個記憶胞。位準互不相同之內部電壓例如包含對記憶胞之資料寫入、自記憶胞之資料讀取、及記憶胞之資料抹除所需之內部電壓。選擇器14根據自邏輯控制電路13-1供給之選擇信號φS，選擇複數個內部電壓產生電路15a~15c之輸出之任一者，將其經由線L26而供給至第2節點12b1。或者，選擇器14根據自邏輯控制電路13-1供給之選擇信號φS，將自第2節點12b1供給之內部電壓供給至記憶胞陣列16、控制電路17、及讀取電路18之任一者。
控制節點12c1連接於記憶晶片10-1內之邏輯控制電路13-1。傳送開關12-1係於由控制節點12c1接收到來自邏輯控制電路13-1之有效位準之傳送信號φTX時接通，而使線L25與線L26導通。傳送開關12-1係於由控制節點12c1接收到來自邏輯控制電路13-1之非有效位準之傳送信號φTX時斷開，而電性切斷線L25與線L26。
記憶晶片10-2之傳送開關12-2電性連接於WPn端子2e。例如，傳送開關12-2具有：第1節點12a2、第2節點12b2、及控制節點12c2。
第1節點12a2係經由線L28、L27、凸塊8、TSV7、線L24、凸塊6、線L21、L1、TSV5、凸塊4、及焊盤3而連接於WPn端子2e。藉 此，傳送開關12-2可將晶片內之監視結果(內部電壓之監視值)自WPn端子2e輸出至外部。或者，傳送開關12-2可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
第2節點12b2經由線L29電性連接於內部電路(與內部電壓有關之電路)。內部電路例如具有：選擇器14、內部電壓產生電路15a~15c、記憶胞陣列16、控制電路17、讀取電路18、及資料高速緩衝存儲器19。內部電壓產生電路15a~15c產生位準互不相同之內部電壓，並分別供給至記憶胞陣列16、控制電路17、讀取電路18。於記憶胞陣列16中，排列有複數個記憶胞。位準互不相同之內部電壓例如包含對記憶胞之資料寫入、自記憶胞之資料讀取及記憶胞之資料抹除所需之內部電壓。選擇器14根據自邏輯控制電路13-2供給之選擇信號φS，選擇複數個內部電壓產生電路15a~15c之輸出之任一者，將其經由線L29而供給至第2節點12b2。或者，選擇器14根據自邏輯控制電路13-2供給之選擇信號φS，將自第2節點12b2供給之內部電壓供給至記憶胞陣列16、控制電路17、及讀取電路18之任一者。
控制節點12c2連接於記憶晶片10-2內之邏輯控制電路13-2。傳送開關12-2係於由控制節點12c2接收到來自邏輯控制電路13-2之有效位準之傳送信號φTX時接通，而使線L28與線L29導通。傳送開關12-2係於由控制節點12c2接收到來自邏輯控制電路13-2之非有效位準之傳送信號φTX時斷開，而電性切斷線L28與線L29。
即，於記憶裝置100中，於WPn端子2e與複數個記憶晶片10-1、10-2之間，設有傳送路徑TP1與傳送路徑TP2。傳送路徑TP1係經過輸入緩衝器21之傳送路徑。傳送路徑TP2係不經過輸入緩衝器21之傳送路徑。傳送路徑TP1包含：線L1、L2、輸入緩衝器21、線L3~L5、凸塊6、線L6、L7、TSV7、凸塊8、線L8、L9及TSV9。傳送路徑TP2包含：線L1、L21、L22、傳送開關22、線L23、凸塊6、線L24、L25、 傳送開關12-1、線L26、TSV7、凸塊8、線L27、L28、傳送開關12-2、線L29、及TSV9。
記憶裝置100具有通常動作模式及測試模式；於通常動作模式中，將WPn端子2e用作寫入保護信號WPn之外部輸入端子；於測試模式中，將WPn端子2e用作測試用之端子。即，記憶裝置100將WPn端子2e兼用作外部輸入端子與測試用之端子。
通常動作模式包含：利用傳送路徑TP1，自WPn端子2e，對控制晶片20及複數個記憶晶片10-1、10-2各自之邏輯控制電路，供給寫入保護信號WPn之模式。測試模式包含利用傳送路徑TP2，檢查控制晶片20及複數個記憶晶片10-1、10-2各者之動作的模式。
例如，控制晶片20之邏輯控制電路23於通常動作模式(第1模式)中，啟動輸入緩衝器21而激活傳送路徑TP1。例如，邏輯控制電路23於通常動作模式中，將有效位準之啟動信號φE供給至輸入緩衝器21之控制節點21c。於此時，各邏輯控制電路23、13-1、13-2將傳送開關22、12-1、12-2維持在斷開狀態，將傳送路徑TP2維持在非活性化之狀態。例如，各邏輯控制電路23、13-1、13-2將供給至傳送開關22、12-1、12-2之控制節點22c、12c1、12c2之傳送信號φTX維持在非有效位準。
控制晶片20之邏輯控制電路23於測試模式(第2模式)中，不啟動輸入緩衝器21而激活傳送路徑TP2。例如，於測試模式中，各邏輯控制電路23、13-1、13-2將有效位準之傳送信號φTX供給至傳送開關22、12-1、12-2之控制節點22c、12c1、12c2。於此時，邏輯控制電路23選擇控制晶片20及複數個記憶晶片10-1、10-2中之進行測試之任一個晶片，並對選定之晶片之邏輯控制電路供給有效位準之晶片位址選擇信號。若控制晶片20之晶片位址選擇信號為有效位準，則邏輯控制電路23將有效位準之傳送信號φTX供給至傳送開關22。若記憶晶片 10-1之晶片位址選擇信號為有效位準，則邏輯控制電路13-1將有效位準之傳送信號φTX供給至傳送開關12-1。若記憶晶片10-2之晶片位址選擇信號為有效位準，則邏輯控制電路13-2將有效位準之傳送信號φTX供給至傳送開關12-2。藉此，根據晶片位址選擇信號選定之任意晶片之傳送開關22、12-1、12-2接通。即，根據晶片位址選擇信號選定之晶片(控制晶片20或記憶晶片10-1、10-2)可將晶片內之監視結果(內部電壓之監視值)，自WPn端子2e輸出至外部。或者，根據晶片位址選擇信號選定之晶片(控制晶片20或記憶晶片10-1、10-2)可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
此時，邏輯控制電路23將輸入緩衝器21維持在不啟動狀態，將傳送路徑TP1維持在非活性化之狀態。例如，邏輯控制電路23將供給至輸入緩衝器21之控制節點21c之啟動信號φE維持在非有效位準。
供給至各傳送開關22、12-1、12-2之傳送信號φTX與供給至輸入緩衝器21之啟動信號φE係於互不重疊之期間，成為有效位準之信號。藉此，控制晶片20之邏輯控制電路23可於互不重疊之期間內將傳送路徑TP1與傳送路徑TP2激活。
如上所述，於第1實施形態中，於記憶裝置100中，對於控制晶片20及複數個記憶晶片10-1、10-2共通化之輸入緩衝器21配置於控制晶片20內。藉此，由於可降低應搭載於各記憶晶片10-1、10-2之元件數，故可減小各記憶晶片10-1、10-2之晶片面積。其結果，可容易地將記憶裝置100之封裝(參照圖1)小型化，從而可降低記憶裝置100之成本。又，與對控制晶片20及複數個記憶晶片10-1、10-2各者設置輸入緩衝器之情形(參照圖11)相比，可減少與外部端子2(輸入端子)連接之輸入緩衝器之數量。其結果，可減少自外部端子2之角度來看所需之電容，減少於信號輸入時用於對該電容進行充放電之消耗電流。
又，於第1實施形態中，於記憶裝置100中，於外部端子2與複數 個記憶晶片10-1、10-2之間，設有經過輸入緩衝器21之傳送路徑TP1、與不經過輸入緩衝器21之傳送路徑TP2。於通常動作模式中，控制晶片20啟動輸入緩衝器21而激活傳送路徑TP1；於測試模式中，不啟動輸入緩衝器21而激活傳送路徑TP2。藉此，即便為對於控制晶片20及複數個記憶晶片10-1、10-2將輸入緩衝器21共通化之情形時，亦可將外部端子2(WPn端子2e)兼用作外部輸入端子與測試用端子。藉此，由於可降低對記憶裝置100追加測試用端子之必要性，故可抑制記憶裝置100之端子數增加，從而可抑制裝置100之成本增加。
另，雖圖2係關於接收寫入保護信號WPn之輸入緩衝器21之例示，但第1實施形態之思路可同樣適用於接收其他控制信號之輸入緩衝器。
例如，如圖2所示，可將自CEn端子2a接收晶片啟動信號CEn之輸入緩衝器27a對於控制晶片20及複數個記憶晶片10共通化，而配置於控制晶片20內。又，於將CEn端子2a兼用作外部輸入端子與測試用端子之情形時，可將相當於傳送路徑TP2之構成，追加連接於輸入緩衝器27a之輸入側。
或者，例如，可將自CLE端子2b接收指令鎖存啟動信號CLE之輸入緩衝器27b對於控制晶片20及複數個記憶晶片10共通化，而配置於控制晶片20內。又，於將CLE端子2b兼用作外部輸入端子與測試用端子之情形時，可將相當於傳送路徑TP2之構成，追加連接於輸入緩衝器27b之輸入側。
或者，例如，可將自ALE端子2c接收位址鎖存啟動信號ALE之輸入緩衝器27c對於控制晶片20及複數個記憶晶片10共通化，而配置於控制晶片20內。又，於將ALE端子2c兼用作外部輸入端子與測試用端子之情形時，可將相當於傳送路徑TP2之構成，追加連接於輸入緩衝器27c之輸入側。
又，第1實施形態之思路亦可適用於I/O端子2d。例如，可將對I/O端子2d傳送I/O信號之輸入緩衝器27d及輸出緩衝器28d一組，對於控制晶片20及複數個記憶晶片10共通化，而配置於控制晶片20內。輸入緩衝器27d及輸出緩衝器28d並聯連接於I/O端子2d與I/O線L31之間。
又，於測試模式中，記憶裝置100亦可檢查各記憶晶片10-1、10-2之記憶胞的記憶胞閾值電壓。例如，控制晶片20及複數個記憶晶片10-1、10-2各者經由CEn端子2a接收有效位準之晶片啟動信號CEn，將晶片之所有功能有效化。各記憶晶片10-1、10-2經由CLE端子2b接收有效位準之指令鎖存啟動信號CLE，將晶片設為可接收指令之狀態。各記憶晶片10-1、10-2經由ALE端子2c接收有效位準之位址鎖存啟動信號ALE，將晶片設為可接收位址之狀態。各記憶晶片10-1、10-2經由I/O端子2d接收用於檢查記憶胞閾值電壓之指令及位址，根據指令及位址，選擇記憶胞陣列16之記憶胞。於測試模式中，控制晶片20激活傳送路徑TP2。於該狀態下，應施加至記憶胞之寫入電壓經由WPn端子2e，並經由傳送開關12-1、12-2而施加至選定之記憶胞。接著，寫入至選定之記憶胞之資料經由I/O端子2d被讀取至外部。藉此，可檢查記憶胞閾值電壓。
或者，如圖3所示，記憶裝置100i亦可為控制晶片20i之平面尺寸小於記憶晶片10-1之平面尺寸，且省略TSV5(參照圖1)之構成。圖3係表示記憶裝置100i之構成之剖面圖。於該情形時，例如，外部端子2與控制晶片20內之元件係經由焊盤3、凸塊4i、多層配線21及凸塊6而連接。凸塊4i具有與凸塊6之高度及控制晶片20i之厚度對應之高度，並電性連接焊盤3與多層配線21。例如，如圖4所示，控制晶片20i之線L1亦可經由凸塊6、線L11、凸塊4i及焊盤3而連接於WPn端子2e。圖4係表示與記憶裝置100i之輸入端子相關之構成的電路圖。即便於 該情形時，由於可減少應搭載於各記憶晶片10-1、10-2之元件數，故仍可減小各記憶晶片10-1、10-2之晶片面積。又，與對控制晶片20i及複數個記憶晶片10-1、10-2各者設置輸入緩衝器之情形(參照圖11)相比，可減少與外部端子2(輸入端子)連接之輸入緩衝器之數量。
(第2實施形態)
接著，對第2實施形態之記憶裝置200進行說明。以下，以與第1實施形態不同之部分為中心進行說明。
於第1實施形態中，於WPn端子2e連接有晶片個數量之開關，於第2實施形態中，進行用於減少連接於WPn端子2e之開關個數之努力。
圖5係表示記憶裝置200之構成之電路圖。記憶晶片210-2進而具有連接開關211-2。
記憶晶片210-1之連接開關211-1電性連接於WPn端子2e與各記憶晶片210-1、210-2之傳送開關12-1、12-2之間。
例如，連接開關211-1具有：第1節點211a1、第2節點211b1、及控制節點211c1。
第1節點211a1經由線L224、凸塊6、線L221、L1、TSV5、凸塊4及焊盤3而連接於WPn端子2e。藉此，連接開關211-1可將經由傳送開關12-1、12-2而傳送之監視結果(內部電壓之監視值)，自WPn端子2e輸出至外部。或者，連接開關211-1可將已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)傳送至傳送開關12-1、12-2。
第2節點211b1經由線L226、L25而連接於傳送開關12-1。藉此，連接開關211-1可接收經由傳送開關12-1而傳送之監視結果(內部電壓之監視值)。或者，連接開關211-1可將已輸出至WPn端子2e之測試用之信號(測試用之內部電壓)傳送至傳送開關12-1。
第2節點211b1經由線L226、L24、TSV7、凸塊8、線L27、L28而 連接於傳送開關12-2。藉此，連接開關211-1可接收經由傳送開關12-2而傳送之監視結果(內部電壓之監視值)。或者，連接開關211-1可將已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)傳送至傳送開關12-2。
控制節點211c1連接於記憶晶片210-1內之邏輯控制電路13-1。連接開關211-1係於由控制節點211c1接收到來自邏輯控制電路13-1之有效位準之連接信號φCN時接通，而使線L224與線L226導通。即，連接開關211-1將WPn端子2e與傳送開關12-1、12-2接通。連接開關211-1係於由控制節點211c1接收到來自邏輯控制電路13-1之非有效位準之連接信號φCN時斷開，而電性切斷線L224與線L226。即，連接開關211-1電性切斷WPn端子2e與傳送開關12-1、12-2。
記憶晶片210-2之連接開關211-2，其一端成為浮動狀態而無法用於信號傳送，其與記憶晶片210-1之連接開關211-1對應而設。藉此，可使各記憶晶片210-1、210-2之構成更緊湊，從而減少各記憶晶片210-1、210-2之製造成本。
例如，連接開關211-2具有：第1節點211a2、第2節點211b2、及控制節點211c2。第1節點211a2連接於線L227，並成為浮動狀態。第2節點211b2經由線L229、L28而連接於傳送開關12-2。又，第2節點211b2經由線L229、L27、凸塊8、TSV7、線L24、L25而連接於傳送開關12-1。控制節點211c2連接於記憶晶片210-2內之邏輯控制電路13-2。
於控制晶片220中，對應於複數個記憶晶片210-1、210-2中之最下方之記憶晶片210-1之連接開關211-1而變更其配線。即，於控制晶片220中，替代線L21(參照圖2)而設置有線L221。線L221並未與連接於線L24之凸塊6(參照圖2)連接而係與連接於線L224之凸塊6連接。
於記憶裝置200中，不經過輸入緩衝器21之傳送路徑TP202包含 線L221而替代線L21(參照圖2)，並進而包含線L224、連接開關211-1、及線L226。
控制晶片220之邏輯控制電路23於測試模式(第2模式)中，不啟動輸入緩衝器21而激活傳送路徑TP202。例如，記憶晶片210-1之邏輯控制電路13-1於測試模式中，將有效位準之連接信號φCN供給至連接開關211-1之控制節點211c1。又，根據晶片位址選擇信號選定之晶片之邏輯控制電路23、13-1、13-2於測試模式中，將有效位準之傳送信號φTX供給至傳送開關22、12-1、12-2之控制節點22c、12c1、12c2。藉此，根據晶片位址選擇信號選定之任意晶片之傳送開關22、12-1、12-2接通。即，根據晶片位址選擇信號選定之晶片(控制晶片220或記憶晶片210-1、210-2)可將晶片內之監視結果(內部電壓之監視值)自WPn端子2e輸出至外部。或者，根據晶片位址選擇信號選定之晶片(控制晶片220或記憶晶片210-1、210-2)可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
如上所述，於第2實施形態中，於記憶裝置200中，連接開關211-1電性連接於WPn端子2e與各記憶晶片210-1、210-2之傳送開關12-1、12-2之間。藉此，可將電性連接於WPn端子2e之開關之數量減少至傳送開關22與連接開關211-1之2個。即，與第1實施形態相比，可減少連接於外部端子2(輸入端子)之開關之數量。其結果，可進一步縮小自外部端子2之角度來看所需之電容，從而可進一步減少於信號輸入時，用於對該電容進行充放電之消耗電流。
又，於第2實施形態中，於記憶裝置200中，連接開關211-1設置於傳送路徑TP202上，將外部端子2(輸入端子)電性連接於傳送開關12-1、12-2。邏輯控制電路13-1於通常動作模式中，至少將連接開關211-1維持在斷開狀態。藉此，於通常動作模式中，可將傳送路徑TP202非活性化。邏輯控制電路13-1於測試模式中，將連接開關211-1 接通，各邏輯控制電路23、13-1、13-2於測試模式中，將傳送開關22、12-1、12-2接通。藉此，於電性連接於WPn端子2e之開關數量減少之情形時，可利用測試模式進行必要之動作。
(第3實施形態)
接著，對第3實施形態之記憶裝置300進行說明。以下，以與第2實施形態不同之部分為中心進行說明。
於第2實施形態中，進行用於減少連接於WPn端子2e之開關個數之努力，於第3實施形態中，進行用於進一步減少連接於WPn端子2e之開關個數之努力。
具體而言，於記憶裝置300中，如圖6所示，控制晶片320具有傳送開關322而替代傳送開關22(參照圖5)。圖6係表示記憶裝置300之構成之電路圖。傳送開關322電性連接於連接開關211-1與控制晶片320之內部電路(例如選擇器24)之間。與此相應，於控制晶片320中，設置線L322而替代線L22(參照圖5)。線L322與連接於線L24之凸塊6連接。
例如，傳送開關322具有：第1節點322a、第2節點322b、及控制節點322c。
第1節點322a經由線L322、凸塊6、線L24、L226而連接於連接開關211-1。藉此，傳送開關322可將晶片內之監視結果(內部電壓之監視值)，經由連接開關211-1，自WPn端子2e輸出至外部。或者，傳送開關322可經由連接開關211-1，接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
第2節點322b經由線L23而電性連接於內部電路(與內部電壓相關之電路)。
控制節點322d連接於控制晶片320內之邏輯控制電路23。傳送開關322係於由控制節點322c接收到來自邏輯控制電路23之有效位準之 傳送信號φTX時接通，而使線L322與線L23導通。傳送開關322係於由控制節點322c接收到來自邏輯控制電路23之非有效位準之傳送信號φTX時斷開，而電性切斷線L322與線L23。
於記憶裝置300中，不經過輸入緩衝器21之傳送路徑TP302包含線L322及傳送開關322，而替代線L22及傳送開關22(參照圖5)。
控制晶片320之邏輯控制電路23於測試模式(第2模式)中，不啟動輸入緩衝器21而激活傳送線路TP302。例如，記憶晶片210-1之邏輯控制電路13-1於測試模式中，將有效位準之連接信號φCN供給至連接開關211-1之控制節點211c1。又，根據晶片位址選擇信號選定之晶片之邏輯控制電路23、13-1、13-2於測試模式中，將有效位準之傳送信號φTX供給至傳送開關322、12-1、12-2之控制節點322c、12c1、12c2。藉此，根據晶片位址選擇信號選定之任意晶片之傳送開關22、12-1、12-2接通。即，根據晶片位址選擇信號選定之晶片(控制晶片320或記憶晶片210-1、210-2)可將晶片內之監視結果(內部電壓之監視值)自WPn端子2e輸出至外部。或者，根據晶片位址選擇信號選定之晶片(控制晶片320或記憶晶片210-1、210-2)可接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
如上所述，於第3實施形態中，於記憶裝置300中，控制晶片320之傳送開關322電性連接於連接開關211-1與控制晶片320之內部電路之間。藉此，可將電性連接於WPn端子2e之開關數量減少至連接開關211-1之1個。即，與第2實施形態相比，可減少連接於外部端子2(輸入端子)之開關數量。其結果，可進一步減少自外部端子2觀察得到之電容，從而可進一步減少於控制信號輸入時，用於對該電容進行充放電之消耗電流。
(第4實施形態)
接著，對第4實施形態之記憶裝置400進行說明。以下，以與第2 實施形態不同之部分為中心進行說明。
於第2實施形態中，進行用於減少連接於WPn端子2e之開關個數之努力，但於第4實施形態中，進行用於進一步減少連接於WPn端子2e之開關個數之努力。
具體而言，於記憶裝置400中，如圖7所示，控制晶片420具有傳送開關422，而替代傳送開關22(參照圖5)。圖7係表示記憶裝置400之構成之電路圖。記憶晶片410-1進而具有傳送開關412-1。記憶晶片410-2進而具有傳送開關412-2。
控制晶片420之傳送開關422電性連接於傳送開關412-1與控制晶片420之內部電路(例如選擇器24)之間。與此相應，於控制晶片420中，設置線L422而替代線L22(參照圖5)。線L422與連接於線L426之凸塊6連接。
例如，傳送開關422具有：第1節點422a、第2節點422b、及控制節點422c。
第1節點422a經由線L422、凸塊6、線L426、傳送開關412-1、線L425、L24、L226而連接於連接開關211-1。第2節點422b經由線L23而電性連接於內部電路(與內部電壓有關之電路)。藉此，傳送開關422可將晶片內之監視結果(內部電壓之監視值)，經由傳送開關412-1及連接開關211-1，自WPn端子2e輸出至外部。或者，傳送開關422可經由連接開關211-1及傳送開關412-1，接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)。
控制節點422c連接於控制晶片420內之邏輯控制電路23。傳送開關422係於由控制節點422c接收到來自邏輯控制電路23之有效位準之傳送信號φTX時接通，而使線L422與線L23導通。傳送開關422係於由控制節點422c接收到來自邏輯控制電路23之非有效位準之傳送信號φTX時斷開，而電性切斷線L422與線L23。
記憶晶片410-1之傳送開關412-1電性連接於連接開關211-1與傳送開關422之間。例如，傳送開關412-1具有：第1節點412a1、第2節點412b1、及控制節點412c1。
第1節點412a1經由線L425、L24、L226而連接於連接開關211-1。第2節點412b1經由線L426、凸塊6、L422而電性連接於傳送開關422。藉此，傳送開關412-1可將自傳送開關422所傳送之監視結果(內部電壓之監視值)，經由連接開關211-1，自WPn端子2e輸出至外部。或者，傳送開關412-1，可由連接開關211-1接收已輸入至WPn端子2e之測試用之信號(測試用之內部電壓)，而傳送至傳送開關422。
控制節點412c1連接於記憶晶片410-1內之邏輯控制電路13-1。傳送開關412-1係於由控制節點412c1接收到來自邏輯控制電路13-1之有效位準之傳送信號φTX2時接通，而使線L425與線L426導通。傳送開關412-1係於由控制節點412c1接收到來自邏輯控制電路13-1之非有效位準之傳送信號φTX2時斷開，而電性切斷線L425與線L426。
記憶晶片410-2之傳送開關412-2，其一端成為浮動狀態而無法用於信號傳送，其與記憶晶片410-1之傳送開關412-1對應而設。即，其係為精簡各記憶晶片410-1、410-2之構成，以期減少製造成本而設。
例如，傳送開關412-2具有：第1節點412a2、第2節點412b2、及控制節點412c2。第1節點412a2經由線L428、L27、凸塊8、TSV7、線L24、L226而連接於連接開關211-1。第2節點412b2連接於線L429，成為浮動狀態。控制節點412c2連接於記憶晶片410-2內之邏輯控制電路13-2。
於記憶裝置400中，不經過輸入緩衝器21之傳送路徑TP402包含線L422及傳送開關422，而替代線L22及傳送開關22(參照圖5)，其進而包含線L425、傳送開關412-1、及線L426。
控制晶片420之邏輯控制電路23於測試模式(第2模式)中，不啟動 輸入緩衝器21而激活傳送路徑TP402。例如，記憶晶片410-1之邏輯控制電路13-1於測試模式中，將有效位準之連接信號φCN供給至連接開關211-1之控制節點211c1。又，根據晶片位址選擇信號選定之晶片之邏輯控制電路23、13-1、13-2於測試模式中，將有效位準之傳送信號φTX供給至傳送開關422、12-1、12-2之控制節點422c、12c1、12c2。邏輯控制電路13-1係於對傳送開關422之傳送信號φTX為有效位準之期間，將有效位準之傳送信號φTX2供給至傳送開關412-1。藉此，根據晶片位址選擇信號選定之任意晶片之傳送開關422、12-1、12-2接通。即，根據晶片位址選擇信號選定之晶片(控制晶片420或記憶晶片410-1、410-2)可將晶片內之監視結果(內部電壓之監視值)，自WPn端子2e輸出至外部。或者，根據晶片位址選擇信號選定之晶片(控制晶片420或記憶晶片410-1、410-2)可接收已輸入至WPn端子2e之測試用信號(測試用內部電壓)。
如上所述，於第4實施形態中，於記憶裝置400中，控制晶片420之傳送開關422經由傳送開關412-1而電性連接於連接開關211-1與控制晶片420之內部電路之間。藉此，可將電性連接於WPn端子2e之開關之數量減少至連接開關211-1之1個。即，與第2實施形態相比，可減少連接於外部端子2(輸入端子)之開關數量。其結果，可進一步減少自外部端子2之角度來看所需之電容，從而可進一步減少於控制信號輸入時，用於對該電容進行充放電之消耗電流。
另，控制晶片420亦可為省略傳送開關422，而使線L422與線L23連接之構成。即便於該情形時，由於傳送開關412-1電性連接於連接開關211-1與控制晶片420之內部電路之間，故可將電性連接於WPn端子2e之開關數量減少至連接開關211-1之1個。
(第5實施形態)
接著，對第5實施形態之記憶裝置500進行說明。以下，以與第1 實施形態不同之部分為中心進行說明。
於第1實施形態中，係著眼於輸入端子而進行努力，但於第5實施形態中，係著眼於輸出端子而進行努力。
於記憶裝置500中，複數個記憶晶片510各者將輸出信號經由控制晶片520，自共通之外部端子2(輸出端子)輸出至外部。例如，如圖8所示，複數個記憶晶片510-1、510-2各者將表示對記憶胞陣列16之存取狀態之就緒/忙碌信號，經由控制晶片520，自RBn端子2f輸出給外部。圖8係表示記憶裝置500之構成之電路圖。
可設想如下情形：於記憶裝置900中，各記憶晶片910之輸出驅動器連接於外部端子2(輸出端子)。例如，如圖12所示，於複數個記憶晶片910-1、910-2各者，設有輸出驅動器941-1、941-2、驅動電路942-1、942-2、及邏輯控制電路913-1、913-2。圖12係表示基本形態之記憶裝置900之輸出端子之相關構成的圖。圖12中例示RBn端子2f作為輸出端子。
驅動電路941-1、942-2包含串聯連接之複數個反相器，且構成為將自邏輯控制電路913-1、913-2接收到之內部就緒/忙碌信號RBi傳送至輸出驅動器941-1、941-2。
輸出驅動器941-1經由凸塊6、TSV5、凸塊4、焊盤3而連接於RBn端子2f。輸出驅動器941-2經由凸塊8、TSV7、凸塊6、TSV5、凸塊4、及焊盤3而連接於RBn端子2f。於該構成中，對於RBn端子2f電性連接有記憶晶片910-1、910-2之個數量之輸出驅動器941-1、941-2。即，由於連接於外部端子2之元件數較多，故自外部端子2之角度來看之電容較大，而有於信號輸出時，用於對該電容進行充放電之消耗電流增大之可能性。
因此，於第5實施形態中，於記憶裝置500中，藉由將複數個記憶晶片510-1、510-2各自之輸出驅動器共通化，而配置於控制晶片 520內，可謀求記憶晶片面積之削減與消耗電力之減少。
具體而言，控制晶片520具有：驅動電路532及輸出驅動器531。記憶晶片510-1具有驅動電路542-1。記憶晶片510-2具有驅動電路542-2。複數個記憶晶片510-1、510-2各者係如下之構成：其等匯集自於上側鄰接之記憶晶片所傳送之信號與自邏輯控制電路所傳送之信號，而傳送至於下側鄰接之記憶晶片。輸出驅動器531對RBn端子2f輸出與自複數個記憶晶片510-1、510-2中之最下方之記憶晶片510-1所傳送之內部就緒/忙碌信號RBi對應之就緒/忙碌信號RBn。
記憶晶片510-1之驅動電路542-1經由驅動電路532而電性連接於輸出驅動器531。藉此，驅動電路542-1可將自邏輯控制電路13-1接收到之內部就緒/忙碌信號RBi，經由驅動電路532及輸出驅動器531，輸出至RBn端子2f。另，定電流源543-2電性連接於線L51之驅動電路542-1及TSV7之間之節點與基準電位VSS(例如接地電位)之間。線L51電性連接於驅動電路542-1與TSV7。定電流源543-1於線L51上不存在信號時，對線L51進行放電，而將線L51之電位設為[L](基準電位VSS)。
驅動電路542-1經由驅動電路532而電性連接於驅動電路542-2與輸出驅動器531之間。藉此，驅動電路542-1可將自記憶晶片510-2接收到之內部就緒/忙碌信號RBi，經由驅動電路532及輸出驅動器531，輸出至RBn端子2f。
例如，驅動電路542-1具有相互串聯連接之NOR閘極542a1、及奇數段之反相器542b1~542d1。NOR閘極542a1對自邏輯控制電路13-1接收到之內部就緒/忙碌信號RBi、與自記憶晶片510-2接收到之內部就緒/忙碌信號RBi之或邏輯進行計算後，傳送至反相器542b1。自邏輯控制電路13-1接收到之內部就緒/忙碌信號RBi、與自記憶晶片510-2接收到之內部就緒/忙碌信號RBi均為高有效信號。因此，NOR閘極 542a1發揮作為將有效的至少一內部就緒/忙碌信號RBi邏輯反轉而傳送之閘極的功能。各反相器542b1~542d1將傳送之內部就緒/忙碌信號RBi進行邏輯反轉後傳送至後段。
記憶晶片510-2之驅動電路542-2經由驅動電路542-1及驅動電路532而電性連接於輸出驅動器531。藉此，驅動電路542-2可將自邏輯控制電路13-2接收到之內部就緒/忙碌信號RBi，經由驅動電路542-1、驅動電路532及輸出驅動器531，輸出至RBn端子2f。另。定電流源543-2電性連接於線L52之驅動電路542-2及TSV9之間之節點、與基準電位VSS(例如接地電位)之間。線L52電性連接驅動電路542-2與TSV9。定電流源543-2係於線L52上不存在信號時，對線L52進行放電，而將線L52之電位設為[L](基準電位VSS)。
例如，驅動電路542-2具有相互串聯連接之NOR閘極542a2及奇數段之反相器542b2~542d2。NOR閘極542a2中，由於2個輸入中之連接於TSV9之一方連接於被定電流源543-2設為基準電位VSS之線L52，故等效地發揮作為反相器之功能。NOR閘極542a2將自邏輯控制電路13-2接收到之內部就緒/忙碌信號RBi邏輯反轉後，傳送至反相器542b2。各反相器542b2~542d2將傳送之內部就緒/忙碌信號RBi進行邏輯反轉後，傳送至後段。
控制晶片520之驅動電路532電性連接於各記憶晶片510-1、510-2之驅動電路542-1、542-2與輸出驅動器531之間。藉此，驅動電路532將自各記憶晶片510-1、510-2接收到之內部就緒/忙碌信號RBi傳送至輸出驅動器531。
例如，驅動電路532包含串聯連接之偶數段之反相器532a、532b。初段之反相器532a之輸入端子經由凸塊6而連接於記憶晶片510-1之驅動電路542-1。初段之反相器532a之輸入端子經由凸塊6、驅動電路542-1、TSV7、凸塊8而連接於驅動電路542-2。藉此，可放 大自各記憶晶片510-1、510-2接收到之就緒/忙碌信號，而傳送至輸出驅動器531。
控制晶片520之輸出驅動器531經由TSV5、凸塊4、焊盤3而電性連接於RBn端子2f。輸出驅動器531對於複數個記憶晶片510-1、510-2係共通化。
輸出驅動器531經由驅動電路532而電性連接於各記憶晶片510-1、510-2之驅動電路542-1、542-2與RBn端子2f之間。藉此，輸出驅動器531將與複數個記憶晶片510-1、510-2之內部就緒/忙碌信號RBi對應之就緒/忙碌信號RBn輸出至RBn端子2f。即，輸出驅動器531接收內部就緒/忙碌信號RBi，並輸出與內部就緒/忙碌信號RBi對應之就緒/忙碌信號RBn。內部就緒/忙碌信號RBi係高有效信號，於忙碌時成為H位準，於就緒時成為L位準。就緒/忙碌信號RBn係低有效信號，於忙碌時成為L位準，於就緒時成為H位準。下標[n]係表示為低有效信號之負值簡稱。
例如，輸出驅動器531具有NMOS電晶體531a。NMOS電晶體531a之源極連接於接地電位，汲極經由TSV5、凸塊4、焊盤3而連接於RBn端子2f，閘極連接於驅動電路532。
如上所述，於第5實施形態中，於記憶裝置500中，對於複數個記憶晶片510-1、510-2共通化之輸出驅動器531配置於控制晶片520內。藉此，由於可減少應搭載於各記憶晶片510-1、510-2之元件數，故可減小各記憶晶片510-1、510-2之晶片面積。其結果，可容易地將記憶裝置500之封裝(參照圖1)小型化，從而可減少記憶裝置500之成本。又，與將各記憶晶片910之輸出驅動器連接於外部端子2(輸出端子)之情形(參照圖12)相比，可減少連接於外部端子2(輸出端子)之輸出驅動器之數量。其結果，由於可減少自外部端子2之角度來看之電容，故可降低於信號輸出時，用於對該電容進行充放電之消耗電流。
(第6實施形態)
接著，對第6實施形態之記憶裝置600進行說明。以下，以與第5實施形態不同之部分為中心進行說明。
於第5實施形態中，各記憶晶片510-1、510-2係如下之構成：其等匯集自於上側鄰接之記憶晶片所傳送之信號與自邏輯控制電路所傳送之信號，而傳送至於下側鄰接之記憶晶片。藉此，若以TSV積層之記憶晶片個數增加，則將就緒/忙碌信號傳送至外部端子時所經由之邏輯閘極之段數增大，而有使輸出至外部端子所需之時間變長之可能性。
因此，於第6實施形態中，於控制晶片620內配置定電流源，將內部就緒/忙碌信號RBi預設為[H]，並對積層之各記憶晶片設置於內部就緒/忙碌信號RBi為表示忙碌之[H]時，將信號線拉低為[L]之輸出驅動器641。藉此，可削減信號傳送時所經由之邏輯閘極之段數，而可將就緒/忙碌信號高速傳送至外部端子。
具體而言，於記憶裝置600中，控制晶片620係如圖9所示，具有驅動電路632而替代驅動電路532(參照圖8)。圖9係表示記憶裝置600之構成之電路圖。記憶晶片610-1具有驅動電路642-1而替代驅動電路542-1(參照圖8)，且進而具有輸出驅動器641-1。記憶晶片610-2具有驅動電路642-2而替代驅動電路542-2(參照圖8)，且進而具有輸出驅動器641-2。各記憶晶片610-1、610-2中，信號線SL1、SL2作為共通信號線CSL相互連接。信號線SL1經由TSV7、凸塊8而連接於信號線SL2。另，亦可將凸塊6與反相器632a之間的線稱為信號線SL0，包含信號線SL0、SL1、SL2在內一併稱為共通信號線CSL。信號線SL0經由凸塊6而連接於信號線SL1。
記憶晶片610-1之驅動電路642-1電性連接於邏輯控制電路13-1與輸出驅動器641-1之間。藉此，驅動電路642-1可將自邏輯控制電路13- 1接收到之內部就緒/忙碌信號RBi傳送至輸出驅動器641-1。
例如，驅動電路642-1不具有NOR閘極542a1(參照圖8)，而具有相互串聯連接之偶數段之反相器642a1~642d1。即，驅動電路642-1係如下述之構成：不接收其他記憶晶片(記憶晶片610-2)之信號，接收來自邏輯控制電路13-1之內部就緒/忙碌信號RBi，並傳送至輸出驅動器641-1。
輸出驅動器641-1將與內部就緒/忙碌信號RBi對應之內部就緒/忙碌信號RBj輸出至共通信號線CSL。例如，輸出驅動器641-1係於內部就緒/忙碌信號RBi為H位準(忙碌)之情形時，將L位準之內部就緒/忙碌信號RBj輸出至共通信號線CSL。輸出驅動器641-1係於內部就緒/忙碌信號RBi為L位準(就緒)之情形時，將H位準之內部就緒/忙碌信號RBj輸出至共通信號線CSL。內部就緒/忙碌信號RBj係低有效信號，於忙碌時為L位準，於就緒時為H位準。
例如，輸出驅動器641-1具有NMOS電晶體641a1。NMOS電晶體641a1之源極連接於接地電位，汲極連接於共通信號線CSL，閘極連接於驅動電路642-1。
記憶晶片610-2之驅動電路642-2電性連接於邏輯控制電路13-2與輸出驅動器641-2之間。藉此，驅動電路642-2可將自邏輯控制電路13-2接收到之內部就緒/忙碌信號RBi傳送至輸出驅動器641-2。
例如，驅動電路642-2不具有NOR閘極542a2(參照圖8)，而具有相互串聯連接之偶數段之反相器642a2~642d2。即，驅動電路642-2不接收其他記憶晶片之信號，接收來自邏輯控制電路13-2之內部就緒/忙碌信號RBi，並傳送至輸出驅動器641-2。
輸出驅動器641-2將與內部就緒/忙碌信號RBi對應之內部就緒/忙碌信號RBj輸出至共通信號線CSL。例如，輸出驅動器641-2係於內部就緒/忙碌信號RBi為H位準時，將L位準之內部就緒/忙碌信號RBj輸出 至共通信號線CSL。輸出驅動器641-2係於內部就緒/忙碌信號RBi為L位準之情形時，將H位準之內部就緒/忙碌信號RBj輸出至共通信號線CSL。內部就緒/忙碌信號RBj係低有效信號，於忙碌時成為L位準，於就緒時成為H位準。
例如，輸出驅動器641-2具有NMOS電晶體641a2。NMOS電晶體641a2之源極連接於接地電位，汲極連接於共通信號線CSL，閘極連接於驅動電路642-2。
控制晶片620之驅動電路632具有奇數段之反相器632a，而替代偶數段之反相器532a、532b(參照圖8)，並進而具有定電流源632c。定電流源632d電性連接於電源電位VDD與共通信號線CSL之間。於各記憶晶片610-1、610-2之輸出驅動器641-1、641-2之任一者接通時，共通信號線CSL之電位藉由接通之輸出驅動器而成為[L]。而且，若各記憶晶片610-1、610-2之輸出驅動器641-1、641-2皆成為斷開之狀態，則定電流源632c對共通信號線CSL進行充電，而將共通信號線CSL之電位設為[H]。藉此，於自任一個輸出驅動器641-1、641-2接通之狀態轉變為輸出驅動器641-1、641-2全體皆斷開之狀態時，可將共通信號線CSL之電位自[L]急速拉昇為[H]。即，可將內部就緒/忙碌信號RBj經由共通信號線CSL，高速傳送至奇數段之反相器632a。奇數段之反相器632a生成將內部就緒/忙碌信號RBj邏輯反轉後之內部就緒/忙碌信號RBk，並傳送至輸出驅動器531。藉此，輸出驅動器531將與內部就緒/忙碌信號RBk對應之就緒/忙碌信號RBn輸出至RBn端子2f。
如上述，於第6實施形態中，於記憶裝置600中，各記憶晶片610-1、610-2係以將記憶晶片之信號經由輸出驅動器641-1、641-2輸出至共通信號線CSL之方式構成。藉此，由於可將各記憶晶片之信號分別經由共通信號線CSL而傳送至控制晶片620側，故與第5實施形態相比，可減少信號傳送時所經由之邏輯閘極之段數，從而可自各記憶晶 片對外部端子(輸出端子)2高速傳送信號。
又，於第6實施形態中，於記憶裝置600中，控制晶片620之驅動電路632包含電性連接於電源電位VDD與共通信號線CSL之間之定電流源632c。若自各記憶晶片610-1、610-2之輸出驅動器641-1、641-2中之至少一者接通之狀態成為輸出驅動器641-1、641-2全體皆斷開之狀態，則定電流源632c對共通信號線CSL進行充電，而將共通信號線CSL之電位設為[H]。藉此，於自任一個輸出驅動器641-1、641-2接通之狀態轉變為輸出驅動器641-1、641-2全體皆斷開之狀態時，可將共通信號線CSL之電位自[L]急速拉昇為[H]。藉此，可經由共通信號線CSL，高速進行信號之傳送。
(第7實施形態)
接著，對第7實施形態之記憶裝置700進行說明。以下，以與第6實施形態不同之部分為中心進行說明。
於第6實施形態中，由共通信號線CSL傳送之內部就緒/忙碌信號RBj為低有效信號，於忙碌時成為L位準，於就緒(待機狀態)時成為H位準。例如，於共通信號線CSL上之節點因製造步驟中之故障，而存在流向晶片基板之洩漏通道時，即使晶片為待機狀態，仍可能出現洩漏電流之流動。
因此，於第7實施形態中，於控制晶片720內配置定電流源，於待機狀態時，將共通信號線CSL上之節點預設為[L]，對積層之各記憶晶片連接於忙碌時將共通信號線CSL設為[H]之PMOS電晶體。藉此，即便不存在自共通信號線CSL上之節點流向晶片基板之洩漏通道，亦可抑制待機狀態之洩漏電流，從而可進一步減低消耗電流。
具體而言，於記憶裝置700中，控制晶片720如圖10所示，具有驅動電路732，而替代驅動電路632(參照圖9)。圖10係表示記憶裝置700之構成之電路圖。記憶晶片710-1具有驅動電路742-1及輸出驅動 器741-1，而替代驅動電路642-1及輸出驅動器641-1(參照圖9)。記憶晶片710-2具有驅動電路742-2及輸出驅動器741-2，而替代驅動電路642-2及輸出驅動器641-2(參照圖9)。
記憶晶片710-1之驅動電路742-1電性連接於邏輯控制電路13-1與輸出驅動器741-1之間。藉此，驅動電路742-1可根據自邏輯控制電路13-1接收到之內部就緒/忙碌信號RBi，生成內部就緒/忙碌信號RBj，而傳送至輸出驅動器741-1。
例如，驅動電路742-1具有相互串聯連接之奇數段之反相器742a1~742c1，而替代偶數段之反相器642a1~642d1(參照圖9)。即，驅動電路742-1不接收其他記憶晶片(記憶晶片710-2)之信號，而接收來自邏輯控制電路13-1之內部就緒/忙碌信號RBi。驅動電路742-1將內部就緒/忙碌信號RBi進行邏輯反轉，將內部就緒/忙碌信號RBj傳送至輸出驅動器741-1。
輸出驅動器741-1將與內部就緒/忙碌信號RBj對應之內部就緒/忙碌信號RBk輸出至共通信號線CSL。例如，輸出驅動器741-1係於內部就緒/忙碌信號RBj為L位準(忙碌)之情形時，將H位準之內部就緒/忙碌信號RBk輸出至共通信號線CSL。輸出驅動器741-1係於內部就緒/忙碌信號RBj為H位準(就緒)之情形時，將L位準之內部就緒/忙碌信號RBk輸出至共通信號線CSL。內部就緒/忙碌信號RBk係高有效信號，於忙碌時成為H位準，於就緒時成為L位準。
例如，輸出驅動器741-1具有PMOS電晶體741a1。PMOS電晶體741a1之源極連接於電源電位VDD，汲極連接於共通信號線CSL，閘極連接於驅動電路742-1。
記憶晶片710-2之驅動電路742-2電性連接於邏輯控制電路13-2與輸出驅動器741-2之間。藉此，驅動電路742-2可根據自邏輯控制電路13-2接收到之內部就緒/忙碌信號RBi，生成內部就緒/忙碌信號RBj， 而傳送至輸出驅動器741-2。
例如，驅動電路742-2具有相互串聯連接之奇數段之反相器742a2~742c2，而替代偶數段之反相器642a2~642d2(參照圖9)。即，驅動電路742-2不接收其他記憶晶片之信號，而接收來自邏輯控制電路13-2之內部就緒/忙碌信號RBi。驅動電路742-2將內部就緒/忙碌信號RBi進行邏輯反轉，將內部就緒/忙碌信號RBj傳送至輸出驅動器741-2。
輸出驅動器741-2將與內部就緒/忙碌信號RBj對應之內部就緒/忙碌信號RBk輸出至共通信號線CSL。例如，輸出驅動器741-2係於內部就緒/忙碌信號RBj為L位準(忙碌)之情形時，將H位準之內部就緒/忙碌信號RBk輸出至共通信號線CSL。輸出驅動器741-2係於內部就緒/忙碌信號RBj為H位準(就緒)之情形時，將L位準之內部就緒/忙碌信號RBk輸出至共通信號線CSL。內部就緒/忙碌信號RBk係高有效信號，於忙碌時成為H位準，於就緒時成為L位準。
例如，輸出驅動器741-2具有PMOS電晶體741a2。PMOS電晶體741a2之源極連接於電源電位VDD，汲極連接於共通信號線CSL，閘極連接於驅動電路742-2。
控制晶片720之驅動電路732具有定電流源732c，而替代定電流源632c(參照圖9)。定電流源732c電性連接於基準電位(例如接地電位)與共通信號線CSL之間。於各記憶晶片710-1、710-2之輸出驅動器741-1、741-2任一者接通時，利用接通之輸出驅動器，將共通信號線CSL之電位拉昇為[H]。又，若成為各記憶晶片710-1、710-2之輸出驅動器741-1、741-2皆斷開之狀態，則定電流源732c對共通信號線CSL進行放電，而將共通信號線CSL之電位設為[L]。藉此，於自任一個輸出驅動器741-1、741-2接通之狀態轉變為輸出驅動器741-1、741-2全體皆斷開之狀態時，可將共通信號線CSL之電位自[H]急速拉低為[L]。 即，可將內部就緒/忙碌信號RBk經由共通信號線CSL，高速傳送至偶數段之反相器532a、532b。偶數段之反相器532a、532b可將內部就緒/忙碌信號RBk傳送至輸出驅動器531。藉此，輸出驅動器531可將與內部就緒/忙碌信號RBk對應之就緒/忙碌信號RBn輸出至RBn端子2f。
如上所述，於第7實施形態中，於記憶裝置700中，各記憶晶片710-1、710-2係以將記憶晶片之信號經由輸出驅動器741-1、741-2而輸出至共通信號線CSL之方式構成。藉此，由於可將各記憶晶片之信號分別經由共通信號線CSL而傳送至控制晶片720側，故與第5實施形態相比，可減少信號傳送時所經由之邏輯閘極之段數，可自各記憶晶片對外部端子(輸出端子)2高速傳送信號。
又，於第7實施形態中，於記憶裝置700中，控制晶片720之驅動電路732包含電性連接於基準電位(接地電位)與共通信號線CSL之間之定電流源732c。若自各記憶晶片710-1、710-2之輸出驅動器741-1、741-2中之至少一者接通之狀態成為輸出驅動器741-1、741-2皆斷開之狀態，則定電流源732c對共通信號線CSL進行放電，而將共通信號線CSL之電位設為[L]。藉此，於自任一個輸出驅動器741-1、741-2接通之狀態轉變為輸出驅動器741-1、741-2全體皆斷開之狀態時，可將共通信號線CSL之電位自[H]急速拉低為[L]。藉此，可藉由共通信號線CSL，高速進行信號之傳送。
又，於第7實施形態中，於記憶裝置700中，由共通信號線CSL專送之內部就緒/忙碌信號RBk係高有效信號，於忙碌時成為H位準，於就緒(待機狀態)時，成為L位準。藉此，於存在自共通信號線CSL上之節點流向晶片基板之洩漏通道時，可減少晶片為待機狀態之洩漏電流。
雖已說明本發明之若干實施形態，但該等實施形態係作為範例而提示者，並非意在限定發明之範圍。該等新穎之實施形態可以其他 各種形態實施，且可在不脫離發明主旨之範圍內，進行各種省略、置換及變更。該等實施形態或其變形包含於發明範圍或要旨內，且亦包含於申請專利範圍所記載之發明與其之均等之範圍內。
2a‧‧‧CEn端子
2b‧‧‧CLE端子
2c‧‧‧ALE端子
2d‧‧‧I/O端子
2e‧‧‧WPn端子
3‧‧‧焊盤
4‧‧‧凸塊
5‧‧‧TSV
6‧‧‧凸塊
7‧‧‧TSV
8‧‧‧凸塊
9‧‧‧TSV
10-1‧‧‧記憶晶片
10-2‧‧‧記憶晶片
12-1‧‧‧基板
12-2‧‧‧基板
12a1‧‧‧第1節點
12b1‧‧‧第2節點
12c1‧‧‧控制節點
12a2‧‧‧第1節點
12b2‧‧‧第2節點
12c2‧‧‧控制節點
13-1‧‧‧邏輯控制電路
13-2‧‧‧邏輯控制電路
14‧‧‧選擇器
15a‧‧‧內部電壓產生電路
15b‧‧‧內部電壓產生電路
15c‧‧‧內部電壓產生電路
16‧‧‧記憶胞陣列
17‧‧‧控制電路
18‧‧‧讀取電路
19‧‧‧資料高速緩衝存儲器
20‧‧‧控制晶片
21‧‧‧輸入緩衝器/多層配線
21a‧‧‧輸入節點
21b‧‧‧輸出節點
21c‧‧‧控制節點
22‧‧‧傳送開關
22a‧‧‧第1節點
22b‧‧‧第2節點
22c‧‧‧控制節點
23‧‧‧邏輯控制電路
24‧‧‧選擇器
25a‧‧‧內部電壓產生電路
25b‧‧‧內部電壓產生電路
25c‧‧‧內部電壓產生電路
26a‧‧‧處理電路
26b‧‧‧處理電路
26c‧‧‧處理電路
27a‧‧‧輸入緩衝器
27b‧‧‧輸入緩衝器
27c‧‧‧輸入緩衝器
27d‧‧‧輸入緩衝器
28d‧‧‧輸出緩衝器
100‧‧‧記憶裝置
L1‧‧‧線
L2‧‧‧線
L3‧‧‧線
L4‧‧‧線
L5‧‧‧線
L6‧‧‧線
L7‧‧‧線
L9‧‧‧線
L21‧‧‧線
L22‧‧‧線
L23‧‧‧線
L24‧‧‧線
L25‧‧‧線
L26‧‧‧線
L27‧‧‧線
L28‧‧‧線
L29‧‧‧線
L31‧‧‧線
ALE‧‧‧位址鎖存啟動信號
CLE‧‧‧指令鎖存啟動信號
I/O‧‧‧端子
TP1‧‧‧傳送路徑
TP2‧‧‧傳送路徑
WPn‧‧‧寫入保護信號
φE‧‧‧啟動信號
φS‧‧‧選擇信號
φTX‧‧‧傳送信號

Claims (11)

  1. 一種記憶裝置，其包含控制晶片；及複數個記憶晶片；上述控制晶片具有輸入緩衝器，其電性連接於外部端子，且對於上述控制晶片及上述複數個記憶晶片係共通化；於上述外部端子與上述複數個記憶晶片之間，設有經過上述輸入緩衝器之第1傳送路徑、與不經過上述輸入緩衝器之第2傳送路徑；且上述控制晶片係於第1模式中，啟動上述輸入緩衝器而激活上述第1傳送路徑；於第2模式中，不啟動上述輸入緩衝器而激活上述第2傳送路徑。
  2. 如請求項1之記憶裝置，其中上述第1模式包含利用上述第1傳送路徑，自上述外部端子對上述控制晶片及上述複數個記憶晶片各者之控制電路供給控制信號之動作模式；且上述第2模式包含利用上述第2傳送路路徑，檢查上述控制晶片及上述複數個記憶晶片各者之動作之測試模式。
  3. 如請求項1之記憶裝置，其中上述控制晶片具有第1控制電路，其於上述第1模式中，啟動上述輸入緩衝器，於上述第2模式中，不啟動上述輸入緩衝器。
  4. 如請求項3之記憶裝置，其中上述控制晶片進而具有第1傳送開關，其設置於上述第2傳送路徑上，且電性連接於 上述外部端子；上述第1控制電路係於上述第1模式中，將上述第1傳送開關維持在斷開狀態，於上述第2模式中，將上述第1傳送開關接通；上述複數個記憶晶片各者具有第2傳送開關，其設置於上述第2傳送路徑上，且電性連接於上述外部端子；及第2控制電路，其於上述第1模式中，將上述第2傳送開關維持在斷開狀態，於第2模式中，將上述第2傳送開關接通。
  5. 如請求項3之記憶裝置，其中上述控制晶片進而具有第1傳送開關，其設置於上述第2傳送路徑上，且電性連接於上述外部端子；上述第1控制電路係於上述第1模式中，將上述第1傳送開關維持在斷開狀態，於上述第2模式中，將上述第1傳送開關接通；上述複數個記憶晶片各者具有第2傳送開關，其設置於上述第2傳送路徑上；連接開關，其設置於上述第2傳送路徑上，且將上述外部端子電性連接於上述第2傳送開關；及第2控制電路，其於上述第1模式中，至少將上述連接開關維持在斷開狀態，於上述第2模式中，將上述連接開關及上述第2傳送開關接通。
  6. 如請求項3之記憶裝置，其中上述控制晶片進而具有第1傳送開關，其設置於上述第2傳送路徑上；上述第1控制電路係於上述第1模式中，將上述第1傳送開關維持在斷開狀態，於上述第2模式中，將上述第1傳送開關接通； 上述複數個記憶晶片各者具有第2傳送開關，其設置於上述第2傳送路徑上；連接開關，其設置於上述第2傳送路徑上，且將上述外部端子電性連接於上述第1傳送開關及上述第2傳送開關各者；及第2控制電路，其於上述第1模式中，至少將上述連接開關維持在斷開狀態，於上述第2模式中，分別將上述連接開關及上述第2傳送開關接通。
  7. 一種記憶裝置，其包含控制晶片；及複數個記憶晶片，其等積層於上述控制晶片上；上述控制晶片具有輸出驅動器，其將上述複數個記憶晶片之信號輸出至輸出端子。
  8. 如請求項7之記憶裝置，其中上述控制晶片進而具有驅動電路，其將自上述複數個記憶晶片所傳送之信號傳送至上述輸出驅動器。
  9. 如請求項7之記憶裝置，其中上述複數個記憶晶片各者匯集記憶晶片之信號與自於上側鄰接之記憶晶片所傳送之信號，而傳送至於下側鄰接之記憶晶片；且上述輸出驅動器將與自上述複數個記憶晶片中之最下方之記憶晶片所傳送之信號對應之信號輸出至上述輸出端子。
  10. 如請求項7之記憶裝置，其中上述複數個記憶晶片各者，其信號線係作為共通信號線而相互連接，將各記憶晶片之信號經由第2驅動器輸出至上述共通信號線；上述控制晶片進而具有驅動電路，其包含電性連接於電源電 位與上述共通信號線之間之第1電流源；且上述輸出驅動器電性連接於上述共通信號線與上述輸出端子之間。
  11. 如請求項7之記憶裝置，其中上述複數個記憶晶片各者，其信號線係作為共通信號線相互連接，將各記憶晶片之信號經由第3驅動器輸出至上述共通信號線；上述控制晶片進而具有驅動電路，其包含電性連接於基準電位與上述共通信號線之間之第2電流源；且上述輸出驅動器電性連接於上述共通信號線與上述輸出端子之間。
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