CN106688039A - 存储装置 - Google Patents

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Abstract

根据一个实施方式，提供一种具有控制芯片与多个存储器芯片的存储装置。多个存储器芯片积层在控制芯片之上。控制芯片具有输入缓冲器。输入缓冲器电连接在外部端子。输入缓冲器对于控制芯片及多个存储器芯片共通化。在外部端子与多个存储器芯片之间，设有第一传输路径与第二传输路径。第一传输路径是经由输入缓冲器的传输路径。第二传输路径是不经由输入缓冲器的传输路径。控制芯片在第一模式下，对输入缓冲器赋能而激活第一传输路径。控制芯片在第二模式下，使输入缓冲器失能而激活第二传输路径。

Description

存储装置
技术领域
本实施方式涉及一种存储装置。
背景技术
就存储装置来说，为了提高安装密度，而在控制芯片上积层有多个存储器芯片。此时，期望减少存储装置的消耗电流。
[现有技术文献]
[专利文献]
专利文献1：日本专利特开2011-81730号公报
专利文献2：日本专利特开2011-81884号公报
发明内容
[发明所要解决的问题]
一个实施方式的目的在于提供一种能够减少消耗电流的存储装置。
[解决问题的技术手段]
根据一个实施方式，提供一种存储装置，包含控制芯片与多个存储器芯片。多个存储器芯片积层在控制芯片之上。控制芯片具有输入缓冲器。输入缓冲器电连接在外部端子。输入缓冲器对于控制芯片及多个存储器芯片共通化。在外部端子与多个存储器芯片之间，设有第一传输路径与第二传输路径。第一传输路径是经由输入缓冲器的传输路径。第二传输路径是不经由输入缓冲器的传输路径。控制芯片在第一模式下，对输入缓冲器赋能而激活第一传输路径。控制芯片在第二模式下，使输入缓冲器失能而激活第二传输路径。
附图说明
图1是表示第一实施方式的存储装置的构成的截面图。
图2是表示与第一实施方式的存储装置的输入端子相关联的构成的电路图。
图3是表示第一实施方式的变化例的存储装置的构成的截面图。
图4是表示与第一实施方式的变化例的存储装置的输入端子相关联的构成的电路图。
图5是表示与第二实施方式的存储装置的输入端子相关联的构成的电路图。
图6是表示与第三实施方式的存储装置的输入端子相关联的构成的电路图。
图7表示与第四实施方式的存储装置的输入端子相关联的构成的电路图。
图8表示与第五实施方式的存储装置的输出端子相关联的构成的电路图。
图9表示与第六实施方式的存储装置的输出端子相关联的构成的电路图。
图10表示与第七实施方式的存储装置的输出端子相关联的构成的电路图。
图11表示与基本实施方式的存储装置的输入端子相关联的构成的电路图。
图12表示与基本实施方式的存储装置的输出端子相关联的构成的电路图。
具体实施方式
以下，参照附图，对实施方式的存储装置进行详细说明。另外，本发明不因这些实施方式而受限定。
(第一实施方式)
使用图1对第一实施方式的存储装置100进行说明。图1是表示存储装置100的构成的截面图。
在存储装置100中，为了提高安装密度，而在控制芯片20上积层多个存储器芯片10。例如，如图1所示，在存储装置100中，在基盘1上依序积层控制芯片20、存储器芯片10-1、及存储器芯片10-2。将这些的周围的空间以密封树脂30密封。此时，例如，外部端子2与各芯片内的元件使用贯通芯片的衬底的TSV(Throuch Silicon Via：硅通孔)连接。
例如，外端端子2与控制芯片20内的元件经由焊盘3、凸块4、TSV5、及多层配线21连接。外部端子2设置在基盘1之下，且电连接在焊盘3。焊盘3从基盘1的下表面贯通到上表面。TSV5从控制芯片20的衬底22的背面贯通到正面，而电连接凸块4与多层配线21。
外部端子2与存储器芯片10-1内的元件经由焊盘3、凸块4、TSV5、多层配线21、凸块6、及多层配线11-1连接。凸块6与多层配线21的电极垫及多层配线11-1的电极垫接合。
外部端子2与存储器芯片10-2内的元件经由焊盘3、凸块4、TSV5、多层配线21、凸块6、多层配线11-1、TSV7、凸块8、及多层配线11-2连接。TSV7从存储器芯片10-1的衬底12-1的正面贯通到背面，而电连接凸块6与凸块8。凸块8与TSV7及多层配线11-2的电极垫接合。
另外，图1中例示TSV9从存储器芯片10-2的衬底12-2的正面贯通到背面的情况，但也可省略TSV9。此外，图1中例示有在控制芯片20上积层2个存储器芯片10-1、10-2的情况，但积层的存储器芯片10的个数也可为3个以上。
在存储装置100中，控制芯片20及多个存储器芯片10的各者经由共通的外部端子2(输入端子)接收控制信号，并按照所接收到的控制信号动作。例如，控制芯片20及多个存储器芯片10的各者当经由共通的CEn端子2a(参照图2)接收到芯片赋能信号CEn时，按照芯片赋能信号CEn而使所有功能有效化。控制芯片20及多个存储器芯片10的各者当经由共通的CLE端子2b(参照图2)接收到指令锁存赋能信号CLE时，按照指令锁存赋能信号CLE设为能接收指令的状态。控制芯片20及多个存储器芯片10的各者当经由共通的ALE端子2c(参照图2)接收到地址锁存赋能信号ALE时，按照地址锁存赋能信号ALE设为能接收地址的状态。控制芯片20经由共通的WPn端子2e(参照图2)接收写入保护信号WPn，当写入保护信号WPn成为有效电平(L电平)时，控制芯片20内转变为写入保护状态而停止向存储器芯片10的数据的写入/删除。多个存储器芯片10的各者当经由WPn端子2e接收到写入保护信号WPn时，在控制芯片20的控制下，按照写入保护信号WPn禁止向存储器单元的写入。
可设想如下情况：在存储装置900中，在控制芯片920及多个存储器芯片910的各者设置经由外部端子2(输入端子)接收控制信号的输入缓冲器。例如，如图11所示，在控制芯片920及多个存储器芯片910-1、910-2的各者，设置输入缓冲器921、911-1、911-2、传送开关922、912-1、912-2、及逻辑控制电路923、913-1、913-2。图11是表示与基本实施方式的存储装置900的输入端子相关联的构成的图。图11中例示WPn端子2e作为输入端子。
输入缓冲器921与传送开关922经由TSV5、凸块4、及焊盘3而连接在WPn端子2e。输入缓冲器911-1与传送开关912-1经由凸块6、TSV5、凸块4、及焊盘3而连接在WPn端子2e。输入缓冲器911-2与传送开关912-2经由凸块8、TSV7、凸块6、TSV5、凸块4、及焊盘3而连接在WPn端子2e。
存储装置900具有通常动作模式及测试模式，在通常动作模式下，将WPn端子2e用作写入保护信号WPn的外部输入端子，在测试模式下，将WPn端子2e用作测试用的端子。也就是说，存储装置900将WPn端子2e兼用作外部输入端子与测试用的端子。
在通常动作模式下，逻辑控制电路923、913-1、913-2对输入缓冲器921、911-1、911-2供给有效电平的赋能信号φE，对传送开关922、912-1、912-2的控制端子供给无效电平的传送信号φTX。由此，各输入缓冲器921、911-1、911-2成为能动作的状态，从而能够将写入保护信号WPn经由输入缓冲器921、911-1、911-2供给到逻辑控制电路923、913-1、913-2。各传送开关922、912-1、912-2维持断开状态。
在测试模式下，逻辑控制电路923、913-1、913-2对输入缓冲器921、911-1、911-2供给无效电平的赋能信号φE，对传送开关922、912-1、912-2的控制端子供给有效电平的传送信号φTX。此时，逻辑控制电路923选择控制芯片920及多个存储器芯片910-1、910-2中的进行测试的任一芯片，对所选择的芯片的逻辑控制电路供给有效电平的芯片地址选择信号。如果控制芯片920的芯片地址选择信号为有效电平，那么逻辑控制电路923对传送开关922供给有效电平的传送信号φTX。如果存储器芯片910-1的芯片地址选择信号为有效电平，那么逻辑控制电路913-1对传送开关912-1供给有效电平的传送信号φTX。如果存储器芯片910-2的芯片地址选择信号为有效电平，那么逻辑控制电路913-2对传送开关912-2供给有效电平的传送信号φTX。由此，利用芯片地址选择信号选择的任一芯片的传送开关922、912-1、912-2接通，成为能经由WPn端子2e及传送开关922、912-1、912-2进行芯片内部的测试的状态。各输入缓冲器921、911-1、911-2成为停止状态。
在该构成中，相对WPn端子2e，将输入缓冲器921、911-1、911-2及传送开关922、912-1、912-2的各者电连接有控制芯片920及多个存储器芯片910-1、910-2的个数量。也就是说，因为应搭载在各存储器芯片910-1、910-2的元件数较多，所以各存储器芯片910-1、910-2的芯片面积容易增加。如果各存储器芯片910-1、910-2的芯片面积增加，就会使存储装置900的封装(参照图1)大型化，而可能造成成本增大。此外，因为连接在外部端子2的元件数较多，所以就外部端子2来看的电容较大，在输入控制信号时用于对该电容进行充放电的消耗电流可能增大。
因此，在第一实施方式中，在存储装置100中，通过将控制芯片20及多个存储器芯片10-1、10-2的各者的输入缓冲器共通化而配置在控制芯片20内，谋求存储器芯片面积的削减与消耗电流的减少。
图2是表示与存储装置100的输入端子相关联的构成的电路图。图2中例示WPn端子2e作为输入端子。
控制芯片20具有输入缓冲器21、传送开关22、及逻辑控制电路23。存储器芯片10-1具有传送开关12-1、及逻辑控制电路13-1。存储器芯片10-2具有传送开关12-2、及逻辑控制电路13-2。
控制芯片20的输入缓冲器21电连接在WPn端子2e。输入缓冲器21对于控制芯片20及多个存储器芯片10-1、10-2共通化。
例如，输入缓冲器21具有输入节点21a、输出节点21b、及控制节点21c。输入节点21a经由线L2、线L1、TSV5、凸块4及焊盘3而连接在WPn端子2e。由此，输入缓冲器21能够接收已输入到WPn端子2e的写入保护信号WPn。
输出节点21b经由线L3、L4而连接在逻辑控制电路23。由此，输入缓冲器21能够对逻辑控制电路23供给写入保护信号WPn。
此外，输出节点21b经由线L3、L5、凸块6、线L7、L6而连接在逻辑控制电路13-1。由此，输入缓冲器21能够对存储器芯片10-1内的逻辑控制电路13-1供给写入保护信号WPn。
此外，输出节点21b经由线L3、L5、凸块6、线L7、TSV7、凸块8、线L9、L8而连接在逻辑控制电路13-2。由此，输入缓冲器21能够对存储器芯片10-2内的逻辑控制电路13-2供给写入保护信号WPn。
控制节点21c连接在控制芯片20内的逻辑控制电路23。输入缓冲器21在利用控制节点21c从逻辑控制电路23接收到有效电平的赋能信号φE时，成为能动作的状态。输入缓冲器21在利用控制节点21c从逻辑控制电路23接收到无效电平的赋能信号φE时，成为停止状态。
控制芯片20的传送开关22电连接在WPn端子2e。例如，传送开关22具有第一节点22a、第二节点22b、及控制节点22c。
第一节点22a经由线L22、L21、L1、TSV5、凸块4、及焊盘3而连接在WPn端子2e。由此，传送开关22能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，传送开关22能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
第二节点22b经由线L23而电连接在内部电路(与内部电压相关的电路)。内部电路例如具有选择器24、内部电压产生电路25a～25c、及处理电路26a～26c。内部电压产生电路25a～25c产生电平互不相同的内部电压，并供给到处理电路26a～26c。处理电路26a～26c在逻辑控制电路23的控制下，使用被供给的内部电压进行特定处理。选择器24按照从逻辑控制电路23供给的选择信号φS，选择多个内部电压产生电路25a～25c的输出的任一者并经由线L23供给到第二节点22b。或者，选择器24按照从逻辑控制电路23供给的选择信号φS，将从第二节点22b供给的内部电压供给到多个处理电路26a～26c的任一者。
控制节点22c连接在控制芯片20内的逻辑控制电路23。传送开关22在利用控制节点22c从逻辑控制电路23接收到有效电平的传送信号φTX时接通，而使线L22与线L23导通。传送开关22在利用控制节点22c从逻辑控制电路23接收到无效电平的传送信号φTX时断开，而使线L22与线L23电切断。
存储器芯片10-1的传送开关12-1电连接在WPn端子2e。例如，传送开关12-1具有第一节点12a1、第二节点12b1、及控制节点12c1。
第一节点12a1经由线L25、L24、凸块6、线L21、L1、TSV5、凸块4、及焊盘3而连接在WPn端子2e。由此，传送开关12-1能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，传送开关12-1能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
第二节点12b1经由线L26电连接在内部电路(与内部电压相关的电路)。内部电路例如具有选择器14、内部电压产生电路15a～15c、存储器单元阵列16、控制电路17、读取电路18、及数据高速缓冲存储器19。内部电压产生电路15a～15c产生电平互不相同的内部电压，并分别供给到存储器单元阵列16、控制电路17、及读取电路18。在存储器单元阵列16中排列有多个存储器单元。电平互不相同的内部电压例如包含向存储器单元的数据写入、从存储器单元的数据读取、及存储器单元的数据删除所需的内部电压。选择器14按照从逻辑控制电路13-1供给的选择信号φS，选择多个内部电压产生电路15a～15c的输出的任一者并经由线L26供给到第二节点12b1。或者，选择器14按照从逻辑控制电路13-1供给的选择信号φS，将从第二节点12b1供给的内部电压供给到存储器单元阵列16、控制电路17、及读取电路18的任一者。
控制节点12c1连接在存储器芯片10-1内的逻辑控制电路13-1。传送开关12-1在利用控制节点12c1从逻辑控制电路13-1接收到有效电平的传送信号φTX时接通，而使线L25与线L26导通。传送开关12-1在利用控制节点12c1从逻辑控制电路13-1接收到无效电平的传送信号φTX时断开，而使线L25与线L26电切断。
存储器芯片10-2的传送开关12-2电连接在WPn端子2e。例如，传送开关12-2具有第一节点12a2、第二节点12b2、及控制节点12c2。
第一节点12a2经由线L28、L27、凸块8、TSV7、线L24、凸块6、线L21、L1、TSV5、凸块4、及焊盘3而连接在WPn端子2e。由此，传送开关12-2能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，传送开关12-2能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
第二节点12b2经由线L29电连接在内部电路(与内部电压相关的电路)。内部电路例如具有选择器14、内部电压产生电路15a～15c、存储器单元阵列16、控制电路17、读取电路18、及数据高速缓冲存储器19。内部电压产生电路15a～15c产生电平互不相同的内部电压，并分别供给到存储器单元阵列16、控制电路17、及读取电路18。在存储器单元阵列16中排列有多个存储器单元。电平互不相同的内部电压例如包含向存储器单元的数据写入、从存储器单元的数据读取、及存储器单元的数据删除所需的内部电压。选择器14按照从逻辑控制电路13-2供给的选择信号φS，选择多个内部电压产生电路15a～15c的输出的任一者并经由线L29供给到第二节点12b2。或者，选择器14按照从逻辑控制电路13-2供给的选择信号φS，将从第二节点12b2供给的内部电压供给到存储器单元阵列16、控制电路17、及读取电路18的任一者。
控制节点12c2连接在存储器芯片10-2内的逻辑控制电路13-2。传送开关12-2在利用控制节点12c2从逻辑控制电路13-2接收到有效电平的传送信号φTX时接通，而使线L28与线L29导通。传送开关12-2在利用控制节点12c2从逻辑控制电路13-2接收到无效电平的传送信号φTX时断开，而使线L28与线L29电切断。
也就是说，在存储装置100中，在WPn端子2e与多个存储器芯片10-1、10-2之间，设有传输路径TP1与传输路径TP2。传输路径TP1是经由输入缓冲器21的传输路径。传输路径TP2是不经由输入缓冲器21的传输路径。传输路径TP1包含线L1、L2、输入缓冲器21、线L3～L5、凸块6、线L6、L7、TSV7、凸块8、线L8、L9、及TSV9。传输路径TP2包含：线L1、L21、L22、传送开关22、线L23、凸块6、线L24、L25、传送开关12-1、线L26、TSV7、凸块8、线L27、L28、传送开关12-2、线L29、及TSV9。
存储装置100具有通常动作模式及测试模式，在通常动作模式下，将WPn端子2e用作写入保护信号WPn的外部输入端子，在测试模式下，将WPn端子2e用作测试用的端子。也就是说，存储装置100将WPn端子2e兼用作外部输入端子与测试用的端子。
通常动作模式包含使用传输路径TP1从WPn端子2e对控制芯片20及多个存储器芯片10-1、10-2的各者的逻辑控制电路供给写入保护信号WPn的模式。测试模式包含使用传输路径TP2检查控制芯片20及多个存储器芯片10-1、10-2的各者的动作的模式。
例如，控制芯片20的逻辑控制电路23在通常动作模式(第一模式)下，对输入缓冲器21赋能而激活传输路径TP1。例如，逻辑控制电路23在通常动作模式下，将有效电平的赋能信号φE供给到输入缓冲器21的控制节点21c。此时，各逻辑控制电路23、13-1、13-2将传送开关22、12-1、12-2维持在断开状态，将传输路径TP2维持在失效的状态。例如，各逻辑控制电路23、13-1、13-2将供给到传送开关22、12-1、12-2的控制节点22c、12c1、12c2的传送信号φTX维持在无效电平。
控制芯片20的逻辑控制电路23在测试模式(第二模式)下，使输入缓冲器21失能而激活传输路径TP2。例如，在测试模式下，各逻辑控制电路23、13-1、13-2将有效电平的传送信号φTX供给到传送开关22、12-1、12-2的控制节点22c、12c1、12c2。此时，逻辑控制电路23选择控制芯片20及多个存储器芯片10-1、10-2中的进行测试的任一芯片，对所选择的芯片的逻辑控制电路供给有效电平的芯片地址选择信号。如果控制芯片20的芯片地址选择信号为有效电平，那么逻辑控制电路23将有效电平的传送信号φTX供给到传送开关22。如果存储器芯片10-1的芯片地址选择信号为有效电平，那么逻辑控制电路13-1将有效电平的传送信号φTX供给到传送开关12-1。如果存储器芯片10-2的芯片地址选择信号为有效电平，那么逻辑控制电路13-2将有效电平的传送信号φTX供给到传送开关12-2。由此，利用芯片地址选择信号选择的任一芯片的传送开关22、12-1、12-2接通。也就是说，利用芯片地址选择信号选择的芯片(控制芯片20或存储器芯片10-1、0-2)能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，利用芯片地址选择信号选择的芯片(控制芯片20或存储器芯片10-1、10-2)能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
此时，逻辑控制电路23将输入缓冲器21维持在失能状态，将传输路径TP1维持在失效的状态。例如，逻辑控制电路23将供给到输入缓冲器21的控制节点21c的赋能信号φE维持在无效电平。
供给到各传送开关22、12-1、12-2的传送信号φTX与供给到输入缓冲器21的赋能信号φE是在互不重合的期间成为有效电平的信号。由此，控制芯片20的逻辑控制电路23能够将传输路径TP1与传输路径TP2在互不重合的期间内激活。
如上所述，在第一实施方式中，在存储装置100中，对于控制芯片20及多个存储器芯片10-1、10-2共通化的输入缓冲器21配置在控制芯片20内。由此，因为能够减少应搭载在各存储器芯片10-1、10-2的元件数，所以能够减少各存储器芯片10-1、10-2的芯片面积。其结果，能够容易地将存储装置100的封装(参照图1)小型化，从而能够减少存储装置100的成本。此外，与在控制芯片20及多个存储器芯片10-1、10-2的各者设置输入缓冲器的情况(参照图11)相比，能够减少与外部端子2(输入端子)连接的输入缓冲器的数量。其结果，能够减少就外部端子2来看的电容，从而能够减少在输入信号时用于对该电容进行充放电的消耗电流。
此外，在第一实施方式中，在存储装置100中，在外部端子2与多个存储器芯片10-1、10-2之间，设有经由输入缓冲器21的传输路径TP1与不经由输入缓冲器21的传输路径TP2。控制芯片20在通常动作模式下，对输入缓冲器21赋能而激活传输路径TP1，在测试模式下，使输入缓冲器21失能而激活传输路径TP2。由此，即使在将输入缓冲器21对于控制芯片20及多个存储器芯片10-1、10-2共通化的情况下，也能够将外部端子2(WPn端子2e)兼用作外部输入端子与测试用的端子。由此，因为能够减少对存储装置100追加测试用的端子的必要性，所以能够抑制存储装置100的端子数增加，从而能够抑制装置100的成本增加。
另外，虽然图2中对接收写入保护信号WPn的输入缓冲器21予以例示，但第一实施方式的思路能够同样应用于接收其他控制信号的输入缓冲器。
例如，如图2所示，能够将从CEn端子2a接收芯片赋能信号CEn的输入缓冲器27a对于控制芯片20及多个存储器芯片10共通化而配置在控制芯片20内。此外，在将CEn端子2a兼用作外部输入端子与测试用的端子的情况下，能够将相当于传输路径TP2的构成追加性地连接在输入缓冲器27a的输入侧。
或者，例如，能够将从CLE端子2b接收指令锁存赋能信号CLE的输入缓冲器27b对于控制芯片20及多个存储器芯片10共通化而配置在控制芯片20内。此外，在将CLE端子2b兼用作外部输入端子与测试用的端子的情况下，能够将相当于传输路径TP2的构成追加性地连接在输入缓冲器27b的输入侧。
或者，例如，能够将从ALE端子2c接收地址锁存赋能信号ALE的输入缓冲器27c对于控制芯片20及多个存储器芯片10共通化而配置在控制芯片20内。此外，在将ALE端子2c兼用作外部输入端子与测试用的端子的情况下，能够将相当于传输路径TP2的构成追加性地连接在输入缓冲器27c的输入侧。
此外，第一实施方式的思路也能够应用于I/O端子2d。例如，能够将对I/O端子2d传送I/O信号的输入缓冲器27d及输出缓冲器28d的配对，对于控制芯片20及多个存储器芯片10共通化而配置在控制芯片20内。输入缓冲器27d及输出缓冲器28d并联连接在I/O端子2d与I/O线L31之间。
此外，在测试模式下，存储装置100也可检查各存储器芯片10-1、10-2的存储器单元的存储器单元阈值电压。例如，控制芯片20及多个存储器芯片10-1、10-2的各者经由CEn端子2a接收有效电平的芯片赋能信号CEn，而使芯片的所有功能有效化。各存储器芯片10-1、10-2经由CLE端子2b接收有效电平的指令锁存赋能信号CLE而使芯片为能接收指令的状态。各存储器芯片10-1、10-2经由ALE端子2c接收有效电平的地址锁存赋能信号ALE而使芯片为能接收地址的状态。各存储器芯片10-1、10-2经由I/O端子2d接收用于检查存储器单元阈值电压的指令及地址，按照指令及地址选择存储器单元阵列16的存储器单元。在测试模式下，控制芯片20激活传输路径TP2。在此状态下，应施加到存储器单元的写入电压经由WPn端子2e，并经由传送开关12-1、12-2而施加到所选择的存储器单元。接着，写入到所选择的存储器单元的数据经由I/O端子2d被读取到外部。由此，能够检查存储器单元阈值电压。
或者，如图3所示，存储装置100i也可为控制芯片20i的平面尺寸小于存储器芯片10-1的平面尺寸，且省略TSV5(参照图1)的构成。图3是表示存储装置100i的构成的截面图。在此情况下，例如，外部端子2与控制芯片20i内的元件经由焊盘3、凸块4i、多层配线21、及凸块6而连接。凸块4i具有与凸块6的高度及控制芯片20i的厚度对应的高度，电连接焊盘3与多层配线21。例如，如图4所示，控制芯片20i的线L1也可经由凸块6、线L11、凸块4i、及焊盘3而连接在WPn端子2e。图4是表示与存储装置100i的输入端子相关的构成的电路图。即使在此情况下，因为能减少应搭载在各存储器芯片10-1、10-2的元件数，所以仍能够减少各存储器芯片10-1、10-2的芯片面积。此外，与在控制芯片20i及多个存储器芯片10-1、10-2的各者设置输入缓冲器的情况(参照图11)相比，能够减少与外部端子2(输入端子)连接的输入缓冲器的数量。
(第二实施方式)
其次，对第二实施方式的存储装置200进行说明。以下，以与第一实施方式不同的部分为中心进行说明。
在第一实施方式中，在WPn端子2e连接有芯片个数量的开关，但在第二实施方式中，进行用于减少连接在WPn端子2e的开关个数的研究。
图5是表示存储装置200的构成的电路图。存储器芯片210-2还具有连接开关211-2。
存储器芯片210-1的连接开关211-1电连接在WPn端子2e与各存储器芯片210-1、210-2的传送开关12-1、12-2之间。
例如，连接开关211-1具有第一节点211a1、第二节点211b1、及控制节点211c1。
第一节点211a1经由线L224、凸块6、线L221、L1、TSV5、凸块4、及焊盘3而连接在WPn端子2e。由此，连接开关211-1能够将经由传送开关12-1、12-2传送的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，连接开关211-1能够将已输入到WPn端子2e的测试用的信号(测试用的内部电压)传送到传送开关12-1、12-2。
第二节点211b1经由线L226、L25而连接在传送开关12-1。由此，连接开关211-1能够接收经由传送开关12-1传送的监视结果(内部电压的监视值)。或者，连接开关211-1能够将已输入到WPn端子2e的测试用的信号(测试用的内部电压)传送到传送开关12-1。
第二节点211b1经由线L226、L24、TSV7、凸块8、线L27、L28而连接在传送开关12-2。由此，连接开关211-1能够接收经由传送开关12-2传送的监视结果(内部电压的监视值)。或者，连接开关211-1能够将已输入到WPn端子2e的测试用的信号(测试用的内部电压)传送到传送开关12-2。
控制节点211c1连接在存储器芯片210-1内的逻辑控制电路13-1。连接开关211-1在利用控制节点211c1从逻辑控制电路13-1接收到有效电平的连接信号φCN时接通，而使线L224与线L226导通。也就是说，连接开关211-1使WPn端子2e与传送开关12-1、12-2导通。连接开关211-1在利用控制节点211c1从逻辑控制电路13-1接收到无效电平的连接信号φCN时断开，而使线L224与线L226电切断。也就是说，连接开关211-1使WPn端子2e与传送开关12-1、12-2电切断。
存储器芯片210-2的连接开关211-2虽然一端成为浮动状态而无法用于信号传送，但是与存储器芯片210-1的连接开关211-1对应设置。由此，能够使各存储器芯片210-1、210-2的构成更一致，从而能够减少各存储器芯片210-1、210-2的制造成本。
例如，连接开关211-2具有第一节点211a2、第二节点211b2、及控制节点211c2。第一节点211a2连接在线L227，并成为浮动状态。第二节点211b2经由线L229、L28而连接在传送开关12-2。此外，第二节点211b2经由线L229、L27、凸块8、TSV7、线L24、L25而连接在传送开关12-1。控制节点211c2连接在存储器芯片210-2内的逻辑控制电路13-2。
在控制芯片220中，对应于多个存储器芯片210-1、210-2中的最下方的存储器芯片210-1的连接开关211-1而变更其配线。也就是说，在控制芯片220中，替代线L21(参照图2)而设置有线L221。线L221并未与连接在线L24的凸块6(参照图2)连接而是与连接在线L224的凸块6连接。
在存储装置200中，不经由输入缓冲器21的传输路径TP202包含线L221而替代线L21(参照图2)，且还包含线L224、连接开关211-1、及线L226。
控制芯片220的逻辑控制电路23在测试模式(第二模式)下，使输入缓冲器21失能而激活传输路径TP202。例如，存储器芯片210-1的逻辑控制电路13-1在测试模式下，将有效电平的连接信号φCN供给到连接开关211-1的控制节点211c1。此外，利用芯片地址选择信号选择的芯片的逻辑控制电路23、13-1、13-2在测试模式下，将有效电平的传送信号φTX供给到传送开关22、12-1、12-2的控制节点22c、12c1、12c2。由此，利用芯片地址选择信号选择的任一芯片的传送开关22、12-1、12-2接通。也就是说，利用芯片地址选择信号选择的芯片(控制芯片220或存储器芯片210-1、210-2)能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，利用芯片地址选择信号选择的芯片(控制芯片220或存储器芯片210-1、210-2)能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
如上所述，在第二实施方式中，在存储装置200中，连接开关211-1电连接在WPn端子2e与各存储器芯片210-1、210-2的传送开关12-1、12-2之间。由此，能够将电连接在WPn端子2e的开关的数量减少到传送开关22与连接开关211-1的两个。也就是说，与第一实施方式相比，能够减少连接在外部端子2(输入端子)的开关的数量。其结果，能够进一步缩小就外部端子2来看的电容，从而能够进一步减少在信号输入时用于对该电容进行充放电的消耗电流。
此外，在第二实施方式中，在存储装置200中，连接开关211-1设置在传输路径TP202上，将外部端子2(输入端子)电连接在传送开关12-1、12-2。逻辑控制电路13-1在通常动作模式下，至少将连接开关211-1维持在断开状态。由此，在通常动作模式下，能够使传输路径TP202失效。逻辑控制电路13-1在测试模式下，将连接开关211-1接通，各逻辑控制电路23、13-1、13-2在测试模式下，将传送开关22、12-1、12-2接通。由此，在电连接在WPn端子2e的开关数量减少的情况下，能够利用测试模式进行必要的动作。
(第三实施方式)
其次，对第三实施方式的存储装置300进行说明。以下，以与第二实施方式不同的部分为中心进行说明。
在第二实施方式中，进行用于减少连接在WPn端子2e的开关个数的研究，但在第三实施方式中，进行用于进一步减少连接在WPn端子2e的开关个数的研究。
具体来说，在存储装置300中，如图6所示，控制芯片320具有传送开关322而替代传送开关22(参照图5)。图6是表示存储装置300的构成的电路图。传送开关322电连接在连接开关211-1与控制芯片320的内部电路(例如选择器24)之间。与此对应，在控制芯片320中，设置线L322而替代线L22(参照图5)。线L322与连接在线L24的凸块6连接。
例如，传送开关322具有第一节点322a、第二节点322b、及控制节点322c。
第一节点322a经由线L322、凸块6、线L24、L226而连接在连接开关211-1。由此，传送开关322能够将芯片内的监视结果(内部电压的监视值)经由连接开关211-1从WPn端子2e输出到外部。或者，传送开关322能够经由连接开关211-1接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
第二节点322b经由线L23而电连接在内部电路(与内部电压相关的电路)。
控制节点322c连接在控制芯片320内的逻辑控制电路23。传送开关322在利用控制节点322c从逻辑控制电路23接收到有效电平的传送信号φTX时接通，而使线L322与线L23导通。传送开关322在利用控制节点322c从逻辑控制电路23接收到无效电平的传送信号φTX时断开，而使线L322与线L23电切断。
在存储装置300中，不经由输入缓冲器21的传输路径TP302包含线L322及传送开关322，而替代线L22及传送开关22(参照图5)。
控制芯片320的逻辑控制电路23在测试模式(第二模式)下，使输入缓冲器21失能而激活传输路径TP302。例如，存储器芯片210-1的逻辑控制电路13-1在测试模式下，将有效电平的连接信号φCN供给到连接开关211-1的控制节点211c1。此外，利用芯片地址选择信号选择的芯片的逻辑控制电路23、13-1、13-2在测试模式下，将有效电平的传送信号φTX供给到传送开关322、12-1、12-2的控制节点322c、12c1、12c2。由此，利用芯片地址选择信号选择的任一芯片的传送开关22、12-1、12-2接通。也就是说，利用芯片地址选择信号选择的芯片(控制芯片320或存储器芯片210-1、210-2)能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，利用芯片地址选择信号选择的芯片(控制芯片320或存储器芯片210-1、210-2)能够接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
如上所述，在第三实施方式中，在存储装置300中，控制芯片320的传送开关322电连接在连接开关211-1与控制芯片320的内部电路之间。由此，能够将电连接在WPn端子2e的开关数量减少到1个连接开关211-1。也就是说，与第二实施方式相比，能够减少连接在外部端子2(输入端子)的开关数量。其结果，能够进一步减少就外部端子2来看的电容，从而能够进一步减少在控制信号输入时用于对该电容进行充放电的消耗电流。
(第四实施方式)
其次，对第四实施方式的存储装置400进行说明。以下，以与第二实施方式不同的部分为中心进行说明。
在第二实施方式中，进行用于减少连接在WPn端子2e的开关个数的研究，但在第四实施方式中，进行用于进一步减少连接在WPn端子2e的开关个数的研究。
具体来说，在存储装置400中，如图7所示，控制芯片420具有传送开关422而替代传送开关22(参照图5)。图7是表示存储装置400的构成的电路图。存储器芯片410-1还具有传送开关412-1。存储器芯片410-2还具有传送开关412-2。
控制芯片420的传送开关422电连接在传送开关412-1与控制芯片420的内部电路(例如选择器24)之间。与此对应，在控制芯片420中，设置线L422而替代线L22(参照图5)。线L422与连接在线L426的凸块6连接。
例如，传送开关422具有第一节点422a、第二节点422b、及控制节点422c。
第一节点422a经由线L422、凸块6、线L426、传送开关412-1、线L425、L24、L226而连接在连接开关211-1。第二节点422b经由线L23而电连接在内部电路(与内部电压相关的电路)。由此，传送开关422能够将芯片内的监视结果(内部电压的监视值)经由传送开关412-1及连接开关211-1从WPn端子2e输出到外部。或者，传送开关422能够经由连接开关211-1及传送开关412-1接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)。
控制节点422c连接在控制芯片420内的逻辑控制电路23。传送开关422在利用控制节点422c从逻辑控制电路23接收到有效电平的传送信号φTX时接通，而使线L422与线L23导通。传送开关422在利用控制节点422c从逻辑控制电路23接收到无效电平的传送信号φTX时断开，而使线L422与线L23电切断。
存储器芯片410-1的传送开关412-1电连接在连接开关211-1与传送开关422之间。例如，传送开关412-1具有第一节点412a1、第二节点412b1、及控制节点412c1。
第一节点412a1经由线L425、L24、L226而连接在连接开关211-1。第二节点412b1经由线L426、凸块6、L422而电连接在传送开关422。由此，传送开关412-1能够将从传送开关422传送的监视结果(内部电压的监视值)经由连接开关211-1从WPn端子2e输出到外部。或者，传送开关412-1能够以连接开关211-1接收已输入到WPn端子2e的测试用的信号(测试用的内部电压)并传送到传送开关422。
控制节点412c1连接在存储器芯片410-1内的逻辑控制电路13-1。传送开关412-1在利用控制节点412c1从逻辑控制电路13-1接收到有效电平的传送信号φTX2时接通，而使线L425与线L426导通。传送开关412-1在利用控制节点412c1从逻辑控制电路13-1接收到无效电平的传送信号φTX2时断开，而使线L425与线L426电切断。
存储器芯片410-2的传送开关412-2虽然一端成为浮动状态而无法用于信号传送，但其与存储器芯片410-1的传送开关412-1对应设置。也就是说，其是为了使各存储器芯片410-1、410-2的构成一致以期减少制造成本而设。
例如，传送开关412-2具有第一节点412a2、第二节点412b2、及控制节点412c2。第一节点412a2经由线L428、L27、凸块8、TSV7、线L24、L226而连接在连接开关211-1。第二节点412b2连接在线L429，成为浮动状态。控制节点412c2连接在存储器芯片410-2内的逻辑控制电路13-2。
在存储装置400中，不经由输入缓冲器21的传输路径TP402包含线L422及传送开关422，而替代线L22及传送开关22(参照图5)，且还包含线L425、传送开关412-1、及线L426。
控制芯片420的逻辑控制电路23在测试模式(第二模式)下，使输入缓冲器21失能而激活传输路径TP402。例如，存储器芯片410-1的逻辑控制电路13-1在测试模式下，将有效电平的连接信号φCN供给到连接开关211-1的控制节点211c1。此外，利用芯片地址选择信号选择的芯片的逻辑控制电路23、13-1、13-2在测试模式下，将有效电平的传送信号φTX供给到传送开关422、12-1、12-2的控制节点422c、12c1、12c2。逻辑控制电路13-1在向传送开关422的传送信号φTX为有效电平的期间，将有效电平的传送信号φTX2供给到传送开关412-1。由此，利用芯片地址选择信号选择的任一芯片的传送开关422、12-1、12-2接通。也就是说，利用芯片地址选择信号选择的芯片(控制芯片420或存储器芯片410-1、410-2)能够将芯片内的监视结果(内部电压的监视值)从WPn端子2e输出到外部。或者，利用芯片地址选择信号选择的芯片(控制芯片420或存储器芯片410-1、410-2)能够接收已输入到WPn端子2e的测试用信号(测试用内部电压)。
如上所述，在第四实施方式中，在存储装置400中，控制芯片420的传送开关422经由传送开关412-1而电连接在连接开关211-1与控制芯片420的内部电路之间。由此，能够将电连接在WPn端子2e的开关的数量减少到1个连接开关211-1。也就是说，与第二实施方式相比，能够减少连接在外部端子2(输入端子)的开关数量。其结果，能够进一步减少就外部端子2来看的电容，从而能够进一步减少在控制信号输入时用于对该电容进行充放电的消耗电流。
另外，控制芯片420也可为省略传送开关422，而使线L422与线L23连接的构成。即使在此情况下，因为传送开关412-1电连接在连接开关211-1与控制芯片420的内部电路之间，所以能够将电连接在WPn端子2e的开关数量减少到1个连接开关211-1。
(第五实施方式)
接着，对第五实施方式的存储装置500进行说明。以下，以与第一实施方式不同的部分为中心进行说明。
在第一实施方式中，着眼在输入端子而进行研究，但在第五实施方式中，着眼在输出端子而进行研究。
在存储装置500中，多个存储器芯片510的各者将输出信号经由控制芯片520，从共通的外部端子2(输出端子)输出到外部。例如，如图8所示，多个存储器芯片510-1、510-2的各者将表示对存储器单元阵列16的存取状态的就绪/忙碌信号经由控制芯片520从RBn端子2f输出到外部。图8是表示存储装置500的构成的电路图。
可设想如下情况：在存储装置900中，各存储器芯片910的输出驱动器连接在外部端子2(输出端子)。例如，如图12所示，在多个存储器芯片910-1、910-2的各者，设有输出驱动器941-1、941-2、驱动电路942-1、942-2、及逻辑控制电路913-1、913-2。图12是表示与基本实施方式的存储装置900的输出端子相关的构成的图。图12中例示RBn端子2f作为输出端子。
驱动电路941-1、942-2包含串联连接的多个逆变器，且构成为将从逻辑控制电路913-1、913-2接收到的内部就绪/忙碌信号RBi传送到输出驱动器941-1、941-2。
输出驱动器941-1经由凸块6、TSV5、凸块4、焊盘3而连接在RBn端子2f。输出驱动器941-2经由凸块8、TSV7、凸块6、TSV5、凸块4、及焊盘3而连接在RBn端子2f。在此构成中，对于RBn端子2f电连接有存储器芯片910-1、910-2的个数量的输出驱动器941-1、941-2。也就是说，因为连接在外部端子2的元件数较多，所以就外部端子2来看的电容较大，在输出信号时用于对该电容进行充放电的消耗电流可能增大。
因此，在第五实施方式中，在存储装置500中，通过将多个存储器芯片510-1、510-2的各者的输出驱动器共通化而配置在控制芯片520内，谋求存储器芯片面积的削减与消耗电力的减少。
具体来说，控制芯片520具有驱动电路532及输出驱动器531。存储器芯片510-1具有驱动电路542-1。存储器芯片510-2具有驱动电路542-2。多个存储器芯片510-1、510-2的各者以如下方式构成：将从在上侧相邻的存储器芯片传送的信号与从逻辑控制电路传送的信号集中传送到在下侧相邻的存储器芯片。输出驱动器531对RBn端子2f输出与从多个存储器芯片510-1、510-2中的最下方的存储器芯片510-1所传送的内部就绪/忙碌信号RBi对应的就绪/忙碌信号RBn。
存储器芯片510-1的驱动电路542-1经由驱动电路532而电连接在输出驱动器531。由此，驱动电路542-1能够将从逻辑控制电路13-1接收到的内部就绪/忙碌信号RBi经由驱动电路532及输出驱动器531输出到RBn端子2f。另外，在线L51的驱动电路542-1及TSV7之间的节点与基准电位VSS(例如接地电位)之间，电连接有恒电流源543-2。线L51电连接驱动电路542-1与TSV7。恒电流源543-1于在线L51不存在信号时，对线L51进行放电而使线L51的电位为[L](基准电位VSS)。
驱动电路542-1经由驱动电路532而电连接在驱动电路542-2与输出驱动器531之间。由此，驱动电路542-1能够将从存储器芯片510-2接收到的内部就绪/忙碌信号RBi经由驱动电路532及输出驱动器531输出到RBn端子2f。
例如，驱动电路542-1具有相互串联连接的NOR栅极542a1、及奇数级的逆变器542b1～542d1。NOR栅极542a1对从逻辑控制电路13-1接收到的内部就绪/忙碌信号RBi、与从存储器芯片510-2接收到的内部就绪/忙碌信号RBi的逻辑或非进行计算并传送到逆变器542b1。从逻辑控制电路13-1接收到的内部就绪/忙碌信号RBi、与从存储器芯片510-2接收到的内部就绪/忙碌信号RBi均为高电平有效信号。因此，NOR栅极542a1作为将有效的至少一内部就绪/忙碌信号RBi逻辑反转而传送的栅极发挥功能。各逆变器542b1～542d1将传送的内部就绪/忙碌信号RBi进行逻辑反转并传送到后段。
存储器芯片510-2的驱动电路542-2经由驱动电路542-1及驱动电路532而电连接在输出驱动器531。由此，驱动电路542-2能够将从逻辑控制电路13-2接收到的内部就绪/忙碌信号RBi经由驱动电路542-1、驱动电路532及输出驱动器531输出到RBn端子2f。另外，在线L52的驱动电路542-2及TSV9之间的节点、与基准电位VSS(例如接地电位)之间，电连接有恒电流源543-2。线L52电连接驱动电路542-2与TSV9。恒电流源543-2于在线L52不存在信号时，对线L52进行放电而使线L52的电位为[L](基准电位VSS)。
例如，驱动电路542-2具有相互串联连接的NOR栅极542a2及奇数级的逆变器542b2～542d2。NOR栅极542a2因为2个输入中的连接在TSV9者连接在被恒电流源543-2设为基准电位VSS的线L52，所以等效地作为逆变器发挥功能。NOR栅极542a2将从逻辑控制电路13-2接收到的内部就绪/忙碌信号RBi逻辑反转并传送到逆变器542b2。各逆变器542b2～542d2将传送的内部就绪/忙碌信号RBi进行逻辑反转并传送到后段。
控制芯片520的驱动电路532电连接在各存储器芯片510-1、510-2的驱动电路542-1、542-2与输出驱动器531之间。由此，驱动电路532将从各存储器芯片510-1、510-2接收到的内部就绪/忙碌信号RBi传送到输出驱动器531。
例如，驱动电路532包含串联连接的偶数级的逆变器532a、532b。初级的逆变器532a的输入端子经由凸块6而连接在存储器芯片510-1的驱动电路542-1。初级的逆变器532a的输入端子经由凸块6、驱动电路542-1、TSV7、凸块8而连接在驱动电路542-2。由此，能够将从各存储器芯片510-1、510-2接收到的就绪/忙碌信号放大并传送到输出驱动器531。
控制芯片520的输出驱动器531经由TSV5、凸块4、焊盘3而电连接在RBn端子2f。输出驱动器531对于多个存储器芯片510-1、510-2共通化。
输出驱动器531经由驱动电路532而电连接在各存储器芯片510-1、510-2的驱动电路542-1、542-2与RBn端子2f之间。由此，输出驱动器531将与多个存储器芯片510-1、510-2的内部就绪/忙碌信号RBi对应的就绪/忙碌信号RBn输出到RBn端子2f。也就是说，输出驱动器531接收内部就绪/忙碌信号RBi，并输出与内部就绪/忙碌信号RBi对应的就绪/忙碌信号RBn。内部就绪/忙碌信号RBi是高电平有效信号，在忙碌时成为H电平，在就绪时成为L电平。就绪/忙碌信号RBn是低电平有效信号，在忙碌时成为L电平，在就绪时成为H电平。下标[n]是表示为低电平有效信号的负号的简写。
例如，输出驱动器531具有NMOS晶体管531a。NMOS晶体管531a的源极连接在接地电位，漏极经由TSV5、凸块4、焊盘3而连接在RBn端子2f，栅极连接在驱动电路532。
如上所述，在第五实施方式中，在存储装置500中，对于多个存储器芯片510-1、510-2共通化的输出驱动器531配置在控制芯片520内。由此，因为能够减少应搭载在各存储器芯片510-1、510-2的元件数，所以能够减少各存储器芯片510-1、510-2的芯片面积。其结果，能够容易地将存储装置500的封装(参照图1)小型化，从而能够减少存储装置500的成本。此外，与将各存储器芯片910的输出驱动器连接在外部端子2(输出端子)的情况(参照图12)相比，能够减少连接在外部端子2(输出端子)的输出驱动器的数量。其结果，因为能够减少就外部端子2来看的电容，所以能够减少在信号输出时用于对该电容进行充放电的消耗电流。
(第六实施方式)
其次，对第六实施方式的存储装置600进行说明。以下，以与第五实施方式不同的部分为中心进行说明。
在第五实施方式中，各存储器芯片510-1、510-2以如下方式构成：将从在上侧相邻的存储器芯片传送的信号与从逻辑控制电路传送的信号集中传送到在下侧相邻的存储器芯片。由此，如果以TSV积层的存储器芯片数增加，那么有将就绪/忙碌信号传送到外部端子时所经由的逻辑栅极的级数增大，而使输出到外部端子所需的时间变长的可能性。
因此，在第六实施方式中，在控制芯片620内配置恒电流源，将内部就绪/忙碌信号RBi预设为[H]，并对积层的各存储器芯片设置当内部就绪/忙碌信号RBi为表示忙碌的[H]时将信号线拉低为[L]的输出驱动器641。由此，能够削减信号传送时所经由的逻辑栅极的级数，从而能够将就绪/忙碌信号高速传输到外部端子。
具体来说，在存储装置600中，如图9所示，控制芯片620具有驱动电路632而替代驱动电路532(参照图8)。图9是表示存储装置600的构成的电路图。存储器芯片610-1具有驱动电路642-1而替代驱动电路542-1(参照图8)，且还具有输出驱动器641-1。存储器芯片610-2具有驱动电路642-2而替代驱动电路542-2(参照图8)，且还具有输出驱动器641-2。各存储器芯片610-1、610-2将信号线SL1、SL2作为共通信号线CSL相互连接。信号线SL1经由TSV7、凸块8而连接在信号线SL2。另外，也能将凸块6与逆变器632a之间的线称为信号线SL0，包含信号线SL0、SL1、SL2在内统一称为共通信号线CSL。信号线SL0经由凸块6而连接在信号线SL1。
存储器芯片610-1的驱动电路642-1电连接在逻辑控制电路13-1与输出驱动器641-1之间。由此，驱动电路642-1能够将从逻辑控制电路13-1接收到的内部就绪/忙碌信号RBi传送到输出驱动器641-1。
例如，驱动电路642-1不具有NOR栅极542a1(参照图8)，而具有相互串联连接的偶数级的逆变器642a1～642d1。也就是说，驱动电路642-1以如下方式构成：不接收其他存储器芯片(存储器芯片610-2)的信号，而接收来自逻辑控制电路13-1的内部就绪/忙碌信号RBi并传送到输出驱动器641-1。
输出驱动器641-1将与内部就绪/忙碌信号RBi对应的内部就绪/忙碌信号RBj输出到共通信号线CSL。例如，输出驱动器641-1在内部就绪/忙碌信号RBi为H电平(忙碌)的情况下，将L电平的内部就绪/忙碌信号RBj输出到共通信号线CSL。输出驱动器641-1在内部就绪/忙碌信号RBi为L电平(就绪)的情况下，将H电平的内部就绪/忙碌信号RBj输出到共通信号线CSL。内部就绪/忙碌信号RBj是低电平有效信号，在忙碌时成为L电平，在就绪时成为H电平。
例如，输出驱动器641-1具有NMOS晶体管641a1。NMOS晶体管641a1的源极连接在接地电位，漏极连接在共通信号线CSL，栅极连接在驱动电路642-1。
存储器芯片610-2的驱动电路642-2电连接在逻辑控制电路13-2与输出驱动器641-2之间。由此，驱动电路642-2能够将从逻辑控制电路13-2接收到的内部就绪/忙碌信号RBi传送到输出驱动器641-2。
例如，驱动电路642-2不具有NOR栅极542a2(参照图8)，而具有相互串联连接的偶数级的逆变器642a2～642d2。也就是说，驱动电路642-2以如下方式构成：不接收其他存储器芯片的信号，而接收来自逻辑控制电路13-2的内部就绪/忙碌信号RBi并传送到输出驱动器641-2。
输出驱动器641-2将与内部就绪/忙碌信号RBi对应的内部就绪/忙碌信号RBj输出到共通信号线CSL。例如，输出驱动器641-2在内部就绪/忙碌信号RBi为H电平时，将L电平的内部就绪/忙碌信号RBj输出到共通信号线CSL。输出驱动器641-2在内部就绪/忙碌信号RBi为L电平的情况时，将H电平的内部就绪/忙碌信号RBj输出到共通信号线CSL。内部就绪/忙碌信号RBj是低电平有效信号，在忙碌时成为L电平，在就绪时成为H电平。
例如，输出驱动器641-2具有NMOS晶体管641a2。NMOS晶体管641a2的源极连接在接地电位，漏极连接在共通信号线CSL，栅极连接在驱动电路642-2。
控制芯片620的驱动电路632具有奇数级的逆变器632a，而替代偶数级的逆变器532a、532b(参照图8)，且还具有恒电流源632c。恒电流源632c电连接在电源电位VDD与共通信号线CSL之间。在各存储器芯片610-1、610-2的输出驱动器641-1、641-2的任一者接通时，利用接通的输出驱动器将共通信号线CSL的电位拉低为[L]。而且，如果各存储器芯片610-1、610-2的输出驱动器641-1、641-2皆成为断开的状态，那么恒电流源632c就对共通信号线CSL进行充电，而使共通信号线CSL的电位为[H]。由此，在从任一输出驱动器641-1、641-2接通的状态转变为所有输出驱动器641-1、641-2断开的状态时，能够将共通信号线CSL的电位从[L]急速拉升为[H]。也就是说，能够将内部就绪/忙碌信号RBj经由共通信号线CSL高速传送到奇数级的逆变器632a。奇数级的逆变器632a产生将内部就绪/忙碌信号RBj逻辑反转而得的内部就绪/忙碌信号RBk，并传送到输出驱动器531。由此，输出驱动器531将与内部就绪/忙碌信号RBk对应的就绪/忙碌信号RBn输出到RBn端子2f。
如上所述，在第六实施方式中，在存储装置600中，各存储器芯片610-1、610-2是以将存储器芯片的信号经由输出驱动器641-1、641-2输出到共通信号线CSL的方式构成。由此，因为能够将各存储器芯片的信号分别经由共通信号线CSL传送到控制芯片620侧，所以与第五实施方式相比，能够减少传送信号时所经由的逻辑栅极的级数，从而能够从各存储器芯片对外部端子(输出端子)2高速传送信号。
此外，在第六实施方式中，在存储装置600中，控制芯片620的驱动电路632包含电连接在电源电位VDD与共通信号线CSL之间的恒电流源632c。如果从各存储器芯片610-1、610-2的输出驱动器641-1、641-2中的至少一者接通的状态变为全部都断开的状态，那么恒电流源632c就对共通信号线CSL进行充电，而使共通信号线CSL的电位为[H]。由此，在从任一输出驱动器641-1、641-2接通的状态转变为所有输出驱动器641-1、641-2断开的状态时，能够将共通信号线CSL的电位从[L]急速拉升为[H]。由此，能够经由共通信号线CSL高速地进行信号的传送。
(第七实施方式)
其次，对第七实施方式的存储装置700进行说明。以下，以与第六实施方式不同的部分为中心进行说明。
在第六实施方式中，利用共通信号线CSL传送的内部就绪/忙碌信号RBj为低电平有效信号，在忙碌时成为L电平，在就绪(待机状态)时成为H电平。例如，在共通信号线CSL上的节点因为制造步骤时的故障而存在向芯片衬底的泄漏路径时，即使芯片为待机状态，仍可能流动泄漏电流。
因此，在第七实施方式中，在控制芯片720内配置恒电流源，在待机状态下，将共通信号线CSL上的节点预设为[L]，对积层的各存储器芯片连接当忙碌时使共通信号线CSL为[H]的PMOS晶体管。由此，即使存在从共通信号线CSL上的节点向芯片衬底的泄漏路径，也能够抑制待机状态下的泄漏电流，从而能够进一步减少消耗电流。
具体来说，在存储装置700中，如图10所示，控制芯片720具有驱动电路732，而替代驱动电路632(参照图9)。图10是表示存储装置700的构成的电路图。存储器芯片710-1具有驱动电路742-1及输出驱动器741-1，而替代驱动电路642-1及输出驱动器641-1(参照图9)。存储器芯片710-2具有驱动电路742-2及输出驱动器741-2，而替代驱动电路642-2及输出驱动器641-2(参照图9)。
存储器芯片710-1的驱动电路742-1电连接在逻辑控制电路13-1与输出驱动器741-1之间。由此，驱动电路742-1能够根据从逻辑控制电路13-1接收到的内部就绪/忙碌信号RBi而产生内部就绪/忙碌信号RBj，并传送到输出驱动器741-1。
例如，驱动电路742-1具有相互串联连接的奇数级的逆变器742a1～742c1，而替代偶数级的逆变器642a1～642d1(参照图9)。也就是说，驱动电路742-1不接收其他存储器芯片(存储器芯片710-2)的信号，而接收来自逻辑控制电路13-1的内部就绪/忙碌信号RBi。驱动电路742-1将内部就绪/忙碌信号RBi进行逻辑反转而将内部就绪/忙碌信号RBj传送到输出驱动器741-1。
输出驱动器741-1将与内部就绪/忙碌信号RBj对应的内部就绪/忙碌信号RBk输出到共通信号线CSL。例如，输出驱动器741-1在内部就绪/忙碌信号RBj为L电平(忙碌)的情况下，将H电平的内部就绪/忙碌信号RBk输出到共通信号线CSL。输出驱动器741-1在内部就绪/忙碌信号RBj为H电平(就绪)的情况下，将L电平的内部就绪/忙碌信号RBk输出到共通信号线CSL。内部就绪/忙碌信号RBk是高电平有效信号，在忙碌时成为H电平，在就绪时成为L电平。
例如，输出驱动器741-1具有PMOS晶体管741a1。PMOS晶体管741a1的源极连接在电源电位VDD，漏极连接在共通信号线CSL，栅极连接在驱动电路742-1。
存储器芯片710-2的驱动电路742-2电连接在逻辑控制电路13-2与输出驱动器741-2之间。由此，驱动电路742-2能够根据从逻辑控制电路13-2接收到的内部就绪/忙碌信号RBi，产生内部就绪/忙碌信号RBj并传送到输出驱动器741-2。
例如，驱动电路742-2具有相互串联连接的奇数级的逆变器742a2～742c2，而替代偶数级的逆变器642a2～642d2(参照图9)。也就是说，驱动电路742-2不接收其他存储器芯片的信号，而接收来自逻辑控制电路13-2的内部就绪/忙碌信号RBi。驱动电路742-2将内部就绪/忙碌信号RBi进行逻辑反转而将内部就绪/忙碌信号RBj传送到输出驱动器741-2。
输出驱动器741-2将与内部就绪/忙碌信号RBj对应的内部就绪/忙碌信号RBk输出到共通信号线CSL。例如，输出驱动器741-2在内部就绪/忙碌信号RBj为L电平(忙碌)的情况下，将H电平的内部就绪/忙碌信号RBk输出到共通信号线CSL。输出驱动器741-2在内部就绪/忙碌信号RBj为H电平(就绪)的情况下，将L电平的内部就绪/忙碌信号RBk输出到共通信号线CSL。内部就绪/忙碌信号RBk是高电平有效信号，在忙碌时成为H电平，在就绪时成为L电平。
例如，输出驱动器741-2具有PMOS晶体管741a2。PMOS晶体管741a2的源极连接在电源电位VDD，漏极连接在共通信号线CSL，栅极连接在驱动电路742-2。
控制芯片720的驱动电路732具有恒电流源732c，而替代恒电流源632c(参照图9)。恒电流源732c电连接在基准电位(例如接地电位)与共通信号线CSL之间。在各存储器芯片710-1、710-2的输出驱动器741-1、741-2的任一者接通时，利用接通的输出驱动器将共通信号线CSL的电位拉升为[H]。此外，如果成为各存储器芯片710-1、710-2的输出驱动器741-1、741-2皆断开的状态，那么恒电流源732c就对共通信号线CSL进行放电，而使共通信号线CSL的电位为[L]。由此，在从任一输出驱动器741-1、741-2接通的状态转变为所有输出驱动器741-1、741-2断开的状态时，能够将共通信号线CSL的电位从[H]急速拉低为[L]。也就是说，能够将内部就绪/忙碌信号RBk经由共通信号线CSL高速传送到偶数级的逆变器532a、532b。偶数级的逆变器532a、532b能够将内部就绪/忙碌信号RBk传送到输出驱动器531。由此，输出驱动器531能够将与内部就绪/忙碌信号RBk对应的就绪/忙碌信号RBn输出到RBn端子2f。
如上所述，在第七实施方式中，在存储装置700中，各存储器芯片710-1、710-2是以将存储器芯片的信号经由输出驱动器741-1、741-2输出到共通信号线CSL的方式构成。由此，因为能够将各存储器芯片的信号分别经由共通信号线CSL传送到控制芯片720侧，所以与第五实施方式相比，能够减少信号传送时所经由的逻辑栅极的级数，从而能够从各存储器芯片对外部端子(输出端子)2高速传送信号。
此外，在第七实施方式中，在存储装置700中，控制芯片720的驱动电路732包含电连接在基准电位(接地电位)与共通信号线CSL之间的恒电流源732c。如果从各存储器芯片710-1、710-2的输出驱动器741-1、741-2中的至少一者接通的状态变为全部皆断开的状态，那么恒电流源732c就对共通信号线CSL进行放电，而使共通信号线CSL的电位为[L]。由此，在从任一输出驱动器741-1、741-2接通的状态转变为所有输出驱动器741-1、741-2断开的状态时，能够将共通信号线CSL的电位从[H]急速拉低为[L]。由此，能够经由共通信号线CSL高速进行信号的传送。
此外，在第七实施方式中，在存储装置700中，利用共通信号线CSL传送的内部就绪/忙碌信号RBk是高电平有效信号，在忙碌时成为H电平，在就绪(待机状态)时成为L电平。由此，在存在从共通信号线CSL上的节点向芯片衬底的泄漏路径时，能够减少芯片为待机状态下的泄漏电流。
虽然已说明本发明的若干实施方式，但这些实施方式是作为范例而提出，并非意欲限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能在不脱离发明主旨的范围内，进行各种省略、置换、及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (11)

1.一种存储装置，其特征在于具备：
控制芯片；及
多个存储器芯片；且
所述控制芯片具有：
输入缓冲器，电连接在外部端子，且对于所述控制芯片及所述多个存储器芯片共通化；
在所述外部端子与所述多个存储器芯片之间，设有经由所述输入缓冲器的第一传输路径、与不经由所述输入缓冲器的第二传输路径；且
所述控制芯片在第一模式下，对所述输入缓冲器赋能而激活所述第一传输路径，在第二模式下，使所述输入缓冲器失能而激活所述第二传输路径。
2.根据权利要求1所述的存储装置，其特征在于：
所述第一模式包含使用所述第一传输路径从所述外部端子对所述控制芯片及所述多个存储器芯片的各者的控制电路供给控制信号的动作模式；且
所述第二模式包含使用所述第二传输路径检查所述控制芯片及所述多个存储器芯片的各者的动作的测试模式。
3.根据权利要求1所述的存储装置，其特征在于：
所述控制芯片具有第一控制电路，该第一控制电路在所述第一模式下对所述输入缓冲器赋能，且在所述第二模式下使所述输入缓冲器失能。
4.根据权利要求3所述的存储装置，其特征在于：
所述控制芯片还具有第一传送开关，
该第一传送开关设置在所述第二传输路径上，且电连接在所述外部端子，
所述第一控制电路在所述第一模式下，将所述第一传送开关维持在断开状态，且在所述第二模式下，将所述第一传送开关接通，
所述多个存储器芯片的各者具有：
第二传送开关，设置在所述第二传输路径上，且电连接在所述外部端子；及
第二控制电路，在所述第一模式下，将所述第二传送开关维持在断开状态，在第二模式下，将所述第二传送开关接通。
5.根据权利要求3所述的存储装置，其特征在于：
所述控制芯片还具有第一传送开关，
该第一传送开关设置在所述第二传输路径上，且电连接在所述外部端子，
所述第一控制电路在所述第一模式下，将所述第一传送开关维持在断开状态，且在所述第二模式下，将所述第一传送开关接通，
所述多个存储器芯片的各者具有：
第二传送开关，设置在所述第二传输路径上；
连接开关，设置在所述第二传输路径上，且将所述外部端子电连接在所述第二传送开关；及
第二控制电路，在所述第一模式下，至少将所述连接开关维持在断开状态，且在所述第二模式下，将所述连接开关及所述第二传送开关接通。
6.根据权利要求3所述的存储装置，其特征在于：
所述控制芯片还具有第一传送开关，
该第一传送开关设置在所述第二传输路径上，
所述第一控制电路在所述第一模式下，将所述第一传送开关维持在断开状态，且在所述第二模式下，将所述第一传送开关接通；
所述多个存储器芯片的各者具有：
第二传送开关，设置在所述第二传输路径上；
连接开关，设置在所述第二传输路径上，且将所述外部端子电连接在所述第一传送开关及所述第二传送开关的各者；及
第二控制电路，在所述第一模式下，至少将所述连接开关维持在断开状态，在所述第二模式下，分别将所述连接开关及所述第二传送开关接通。
7.一种存储装置，其特征在于具备：
控制芯片；及
多个存储器芯片，积层在所述控制芯片之上；且
所述控制芯片具有将所述多个存储器芯片的信号输出到输出端子的输出驱动器。
8.根据权利要求7所述的存储装置，其特征在于：
所述控制芯片还具有驱动电路，该驱动电路将从所述多个存储器芯片传送的信号传送到所述输出驱动器。
9.根据权利要求7所述的存储装置，其特征在于：
所述多个存储器芯片的各者将存储器芯片的信号与从在上侧相邻的存储器芯片传送的信号集中传送到在下侧相邻的存储器芯片，且
所述输出驱动器将与从所述多个存储器芯片中的最下方的存储器芯片传送的信号对应的信号输出到所述输出端子。
10.根据权利要求7所述的存储装置，其特征在于：
所述多个存储器芯片的各者的信号线作为共通信号线而相互连接，且各存储器芯片的信号经由第二驱动器输出到所述共通信号线，
所述控制芯片还具有驱动电路，该驱动电路包含电连接在电源电位与所述共通信号线之间的第一电流源，且
所述输出驱动器电连接在所述共通信号线与所述输出端子之间。
11.根据权利要求7所述的存储装置，其特征在于：
所述多个存储器芯片的各者的信号线作为共通信号线相互连接，且各存储器芯片的信号经由第三驱动器输出到所述共通信号线，
所述控制芯片还具有驱动电路，该驱动电路包含电连接在基准电位与所述共通信号线之间的第二电流源，且
所述输出驱动器电连接在所述共通信号线与所述输出端子之间。
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