CN103137188A - 具有中继器件的存储器元件 - Google Patents

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Abstract

本发明涉及具有中继器件的存储器元件。提供了一种具有存储器元件的集成电路。集成电路可以包括形成在第一部分里的逻辑电路，第一部分具有互补金属氧化物半导体（CMOS）器件，并且可以包括形成在第二部分里的至少一部分存储器元件和关联的存储器电路，第二部分具有纳米机电（NEM）中继器件。NEM和CMOS器件可以通过电介质堆叠中的通孔互连。在第一部分与第二部分里的器件可以接收各自的电源电压。在一个合适的布置中，存储器元件可以包括两个中继开关，它们提供非易失性存储特性与软错误翻转（SEU）免疫性。在另一个合适的布置中，存储器元件可以包括第一与第二交叉耦合的反相电路。第一反相电路可以包括中继开关，而第二反相电路仅包括CMOS晶体管。以此方式配置的存储器元件可以用于提供易失性存储特性与SEU免疫性。

Description

具有中继器件的存储器元件
本申请要求2011年11月23日提交的美国专利申请No.13/304,226的优先权，其通过引用整体合并到此。
技术领域
背景技术
集成电路常常包括易失性存储器元件。典型的易失性存储器元件是基于交叉耦合的反相器（锁存器）。易失性存储器元件仅仅当集成电路通电时保持数据。在电力缺失的情况下，易失性存储器元件里的数据丢失。例如，静态随机访问存储器（SRAM）芯片包括SRAM单元，其为一种类型的易失性存储器元件。易失性存储器元件也用于可编程逻辑器件集成电路中。
易失性存储器元件面临称为软错误翻转的现象。软错误翻转事件由宇宙射线和嵌入集成电路及其封装中的放射性杂质所引起。宇宙射线与放射性杂质产生高能原子粒子，例如中子和alpha粒子。存储器元件包括晶体管和其他部件，它们形成自图形化的硅衬底。当原子粒子撞击存储器元件里的硅时，产生电子-空穴对。电子-空穴对生产导电路径，其会引起存储器元件内的已充电节点放电，并且引起存储器元件状态翻转。例如，如果“1”被存储于存储器元件内，软错误翻转事件可能引起“1”变为“0”。
集成电路中的翻转事件使存储于存储器元件内的数据损毁，并且会对系统性能有严重影响。在一些系统应用中，例如电信设备的远程安装，修复故障设备是极端繁重的。除非集成电路对软错误翻转事件展示出良好的免疫性，否则它们将不适合于这些类型的应用。
发明内容
提供了一种具有存储器单元的集成电路。集成电路可以包括可操作以控制存储器单元阵列的控制电路。控制电路可以包括以下电路，例如寻址电路、数据寄存器电路、写驱动电路、读感测电路以及其他控制电路。
集成电路可以包括第一部分与第二部分，所述第一部分具有用纳米机电（NEM）中继技术形成的器件，所述第二部分具有用互补金属氧化物半导体（CMOS）技术形成的器件。NEM器件可以被形成在CMOS器件的顶部并且可以通过电介质堆叠里的通孔耦合到CMOS电路，所述电介质堆叠插入在NEM器件与CMOS电路之间。存储器电路的至少一部分可以被形成在第一上部分中，而非存储器相关的电路（例如逻辑电路和其他处理电路）可以被形成在第二下部分中。集成电路的第一部分与第二部分中的电路可以接收各自的电源水平。
在本发明一个合适的实施例中，存储器单元可以包括第一与第二非易失性中继开关，它们串联耦合在一对电源线之间。第一与第二中继开关可以连接在中间节点处，在该中间节点上锁存单比特数据。第一与第二非易失性中继开关可以各自包括栅极端子与衬底端子，并且即使栅极-衬底电压为低，也可以保持其状态。栅极电压与衬底电压可以用控制电路分开控制，以加载“1”与“0”进存储器单元中。以此方式配置的存储器单元可以展现出非易失性行为、软错误翻转免疫性以及零待机电流。
在本发明另一个合适的实施例中，存储器单元可以包括交叉耦合的第一与第二反相电路。第一反相电路可以包括至少一个中继开关，其与第二中继开关或n沟道晶体管串联耦合在第一对电源线之间，而第二反相电路可以包括两个CMOS晶体管，它们串联耦合在第二对电源线之间。第一反相电路可以具有用作存储器单元的第一数据存储节点的输出，而第二反相电路可以具有用作存储器单元的第二数据存储节点的输出。至少一个访问晶体管可以耦合在数据线和第一与第二数据存储节点中的至少一个之间。访问晶体管可以用于从存储器单元中读取数据并且将数据写入存储器单元中。以此方式配置的存储器单元可以展现出软错误翻转免疫性和减小的功耗。
本发明的其他特征、其本质与各种优点从附图与以下的详述中将会更显而易见。
附图说明
图1是根据本发明实施例的说明性存储器阵列电路的图示。
图2是根据本发明实施例的集成电路横断面侧视图，所述集成电路具有用互补金属氧化物半导体（CMOS）技术与纳米机电（NEM）中继技术形成的电路。
图3是根据本发明实施例的非易失性中继开关的图示。
图4是根据本发明实施例的图3的中继开关的状态图。
图5是根据本发明实施例的说明性存储器单元的电路图，所述存储器单元用与图3和图4相关所示类型的中继开关形成。
图6是根据本发明实施例的说明性电压偏置值的表格，所述电压偏置值用于操作图3的中继开关。
图7是根据本发明实施例的易失性中继开关的图示。
图8是根据本发明实施例的梁位移对栅极-衬底电压的曲线图，其图解说明图7的中继开关的操作。
图9是根据本发明实施例的说明性存储器单元的电路图，所述存储器单元用与图7和图8相关所示类型的中继开关形成。
图10是根据本发明实施例的时序图，其示出图9的存储器单元如何对软错误翻转免疫。
图11是根据本发明实施例的说明性存储器单元的电路图，所述存储器单元用与图7和图8相关所示类型的至少一个中继开关形成。
具体实施方式
本发明实施例涉及对软错误翻转事件有抵抗性的集成电路存储器元件。存储器元件可以被用于使用存储器的任何合适的集成电路。这些集成电路可以是存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、可编程集成电路（例如可编程逻辑器件集成电路，其中存储器元件被用于配置存储器）或任何其他合适的集成电路。
在集成电路例如存储器芯片或需要存储器以存储处理数据的其他电路上，存储器元件可以是易失性存储器元件（例如，随机访问存储器单元，例如静态随机访问存储器单元）、非易失性存储器元件（例如，中继器件、熔丝、反熔丝、电可编程只读存储器元件等）或其他类型的存储器元件。在可编程集成电路的背景下，存储器元件可以被用于存储配置数据，因此在该情况下有时可以称为配置存储器单元。
图1示出可以包括存储器单元18的阵列的集成电路。任何合适的存储器阵列架构可以被用于存储器单元18。图1示出一种合适的布置。虽然在图1的说明性阵列里仅有三行与三列存储器单元18，但是通常在存储器阵列17中可以有数百或数千行与列。阵列17可以是给定的器件10上的数个阵列中的一个，可以是较大阵列的一部分的子阵列，或者可以是任何其他合适的一组存储器单元18。
每个存储器元件可以在对应的输出路径19上提供对应的输出信号OUT。在配置存储器阵列里，每个信号OUT是静态输出控制信号，其可以通过对应的路径26传递并且可以被用于配置对应的晶体管（例如晶体管24）或相关联的可编程逻辑电路里的其他电路元件。
集成电路10可以具有用于供应信号到存储器阵列17的控制电路12。控制电路12可以接收电源电压、数据，以及使用引脚14接收来自外部源的其他信号，使用诸如路径16的路径接收来自内部源的其他信号。控制电路12可以包括如下电路，例如寻址电路、数据寄存器电路、写电路、读电路等。控制电路12可以使用由引脚14供应的电源电压来在诸如路径20与22的路径上产生期望的时变信号和固定信号。
供应到存储器元件18的信号有时可以共同称为控制信号。在特定的背景下，这些信号里的一些可以被称为电源信号、清零信号、数据信号、地址信号等。这些不同的信号类型不是互相排斥的。例如，阵列17的清零信号可以用作一种类型的控制（地址）信号，其可以被用于对阵列17进行清零。该清零信号通过对单元18中的类似反相器的电路供电，也可以用作电源信号。同样，因为清零操作用来将逻辑零置于存储器单元18里，所以清零信号也可以用作一种类型的数据信号。
通常，可以有任何合适数目的与路径20和22关联的导线。例如，阵列17的每一行可以具有关联的地址线（例如，真值地址线与补值地址线）和在相应一条路径20（作为示例）中的关联的读/写使能线。阵列17的每一列可以具有相应的路径22，所述路径22包括数据线。术语“行”与“列”仅仅代表引用存储器阵列17里的各组特定单元18的一种方式，有时可以交换使用。如果期望，线路的其他模式可以用在路径20与22中。例如，可以使用不同数量的电源信号、数据信号以及地址信号。
清零信号可以经由公共清零线同时路由到阵列17里的所有单元。清零线可以垂直取向，以使每个路径22里有清零线的一个分支，或者可以水平取向，以使每个路径20里有清零线的一个分支。清零线不是必须的。
也可以以该类型的全局方式分配电源。例如，正电源电压Vcc可以使用共享的水平或垂直导体的模式并行地供应到每个单元18。地电压Vss可以同样使用共享的水平或垂直线路的模式并行地供应到单元18。控制线（例如地址线和数据线）通常彼此正交（例如，地址线是垂直的而数据线是水平的，或者反之亦然）。
可以经由正电源线提供正电源电压Vcc。可以经由地电源线提供地电压Vss。任何合适的值可以用于正电源电压Vcc和地电压Vss。例如，正电源电压Vcc可以是1.2伏，1.1伏，1.0伏，0.9伏，小于0.9伏，或任何其他合适的电压。地电压Vss可以是零伏（作为一个示例）。在通常的布置中，电源电压Vcc可以是1.0伏，Vss可以是零伏，地址信号、数据信号和清零信号的信号电平的范围可以从零伏（当低电平时）到1.0伏（当高电平时）。也可以使用如下布置，其中Vcc根据时间变化，其中Vss小于零伏，和其中控制信号被过驱动（即，其中控制信号具有大于Vcc-Vss的信号强度）。
图2是集成电路10的横截面侧视图，所述集成电路10具有形成在第二类型的电路10-2顶部上的第一类型的电路10-1。如图2所示，电路10-1可以包括机械电路，例如纳米机电（NEM）中继电路32，而电路10-2可以包括互补金属氧化物半导体电路30和关联的电介质堆叠50。
例如，CMOS电路30可以包括金属氧化物半导体场效应晶体管（MOSFET）（例如形成在半导体衬底40里的n沟道金属氧化物半导体（NMOS）晶体管和p沟道金属氧化物半导体（PMOS））、结构（例如用于将一个晶体管与衬底40里的另一个晶体管分离的浅槽隔离（STI）结构）、多晶硅电阻以及可以用CMOS技术形成的其他类型的电子器件。电介质堆叠50可以被形成在衬底40的表面上。电介质堆叠50可以包括二氧化硅层或在其内形成导电结构的其他电介质层。电介质堆叠50可以包括金属互连层（有时称为金属层或金属路由层）和通孔层52。
导电路由线（有时称为金属互连路径）可以形成在金属路由层里。通孔层52可以包括垂直导电结构（例如，导电通孔，例如钨通孔、铜通孔、铝通孔或其他金属通孔），其被配置为连接在每个导电通孔的相对端处形成的导电路由线。最靠近衬底40的金属路由层可以称为第一金属路由层M1。相继的金属路由层按顺序可以包括金属路由层M2，M3，...，Mtop，其中金属路由层M2最靠近层M1，金属路由层Mtop离层M1最远（即金属路由层M1代表电介质堆叠的底层，而金属路由层Mtop代表电介质堆叠的顶层）。电介质堆叠50可以被配置为交替布置，其中每一对相邻的金属路由层被通孔层52隔开。
电路32可以包括NEM中继开关（例如中继开关60）、非易失性器件和可以用NEM制造技术形成的其他类型的机电器件。中继开关60可以是静电致动的机械开关，其状态取决于施加在其端子处的电压水平。开关60可以例如包括在电介质层74（有时称为体电介质材料）的表面上形成的第一和第二源漏端子68。导电桥构件66（有时可以称为金属通道）可以具有在第一源漏端子上延伸的第一突出部分66-1和在第二源漏端子上延伸的第二突出部分66-2。桥构件66可以由栅构件62（例如，多晶硅栅结构或金属栅结构）支撑。桥构件66和栅构件62可以由电介质材料64隔离开。栅构件62可以用作梁，其悬浮在位于关联的第一和第二源漏区域68之间的沟道区域上方。栅构件62可以通过位于沟道区域外的锚定结构（未示出）附着到电介质74。可以在栅构件62下的电介质74的表面内形成导电体电极70。
可以通过施加适当的电压到栅极62与体端70来控制中继开关60的状态。作为示例，如果开关60的栅极端子与体端子之间的电压差大于预定的电压阈值水平，则开关60可以被置于开启状态（即，可以降低梁62，通过使突出部分66-1和66-2与第一和第二源漏端子68接触，以此来连接源漏端子）。如果开关60的栅极端子与体端子之间的电压差小于预定的电压阈值水平，则开关60可以被置于关闭状态（即，可以升高梁62，以使第一与第二源漏端子68不与部分66-1和66-2接触）。当开关60被置于关闭状态时，桥构件66与源漏结构68可以被空气隔开（作为示例）。
在本发明一个合适的布置里，存储器阵列17、存储器寻址电路、存储器数据寄存器电路、存储器写驱动电路、存储器读电路以及其他外围存储器控制电路可以被形成在部分10-1里，而可配置逻辑电路（例如传输晶体管24）、无源集成电路部件（例如，集成电路电阻器、电容器和电感器）、数字与模拟处理单元以及其他非存储器相关的电路可以被形成在部分10-2里（例如，部分10-1可以被形成在部分10-2的顶部上）。
考虑图2的示例，其中在上部分10-1的中继开关60形成配置存储器单元18的一部分。开关60的第一源漏区域68可以用作输出19，在其上提供静态控制信号OUT（例如，参看图1）。静态控制信号OUT可以被馈送到在下部分10-2中形成的对应的传输晶体管24。如图2所示，传输晶体管24包括在衬底40中形成的源漏区域46、在位于源漏区域46之间的通道区域上形成的栅极42、在栅极42与关联的沟道区域之间插入的栅绝缘层44。
上部分10-1里的开关60可以通过路径26耦合到对应的传输晶体管24。如图2所示，开关60的第一源漏端子68可以通过如下部件耦合到晶体管24：形成在电介质层74里的通孔69、形成在金属层M1-Mtop里的金属柱（stub）56、连接金属柱56的金属通孔58以及连接金属路由层M1里的金属柱56到栅极42的金属通孔58’。该示例仅仅是说明性的并且无意限制本发明的范围。如果期望，可以以此方式进行部分10-1与10-2里的电路之间的其他电连接。例如，形成在部分10-2里的处理电路30可以被配置为通过电介质堆叠50经由路径35发送控制信号Vctr到部分10-1里的电路34（例如，从而控制机械中继存储器元件）。
直接在部分10-2中的其他CMOS电路上形成部分10-1中的存储器电路，这可以显著地节约有价值的集成电路面积（real estate），因为存储器电路不再需要被形成在与逻辑和其他处理电路相同的平面上。在本发明的另一个合适的布置中，电路10-1可以包括电源和控制电路34，其可操作以提供第一正电源电压Vcc1到NEM中继电路32并且提供第二正电源电压Vcc2到CMOS电路30。可以用NEM器件形成电路34。使用该布置提供的电源域隔离可以允许在部分10-1里操作的存储器电路被过驱动，以便增加性能，同时降低在部分10-2里操作的电路的功率消耗。例如，电源与控制电路34可以提供1.2伏用于给上部分10-1里的存储器电路供电，以及提供0.85伏用于给下部分10-2里的电路30供电。
图3是第一类型的中继开关60-1的原理图。如图3所示，中继开关60-1可以具有源漏端子SD1与SD2，栅极端子G以及体（或衬底）端子B。中继开关60-1可以展示非易失性行为，在其中即使其栅极端子和体端子没有被供应任何电源，开关60-1的状态仍然被保持。
图4是状态图，其描述非易失性中继开关60-1的操作。如果开关60-1处于关闭状态80（即，SD1与SD2被断开的状态），则可以通过偏置端子G与B，以使端子G与B之间的电压差（VGB）超过预定的拉入（pull-in）电压阈值VPI，以此来开启开关60-1。如果开关60-1在开启状态82（即，SD1与SD2通过桥构件66在电气上与机械上连接的状态），则可以通过偏置端子G与B，以使VGB小于预定的拉出（pull-out）电压阈值VPO，以此来关闭开关60-2。开关60-1可以保持在关闭状态80，直到满足拉入标准（无论VGB是否小于VPO）。类似的，开关60-2可以保持在开启状态82，直到满足拉出条件（无论VGB是否大于VPI）。阈值VPI可以具有正值，而VPO可以具有负值（作为示例）。
例如，考虑器件10通电并且开关60-1初始处于关闭状态的情形。控制电路可以用于偏置开关60-1，以使VGB超过VPI，从而将开关60-1置于开启状态。接着可以将器件10断电。在器件10再次通电之后，开关60-1可以保持在开启状态。考虑另一种情景，其中器件10通电并且开关60-1初始处于开启状态。控制电路可以用于偏置开关60-1，以使VGB小于VPO，从而将开关60-1置于关闭状态。接着可以将器件10断电。在将器件10再次通电之后，开关60-1可以保持在关闭状态。具有这种操作特性的中继开关60-1可以用于形成非易失性存储器元件。
图5是示例性非易失性存储器单元18的电路图。如图15所示，中继开关90与92可以通过它们的源漏端子串联耦合在正电源线84（例如，在其上提供正电源电压Vcc1的电源线）与地电源线86（例如，在其上提供地电源电压Vss的地线）之间。开关90与92可以是与图3和图4相关描述类型的非易失性中继开关。开关90的状态可以由电压VG1与VB1的相对幅度控制，而开关92的状态可以由电压VG2与VB2的相对幅度控制。与图2相关描述的电路34可以用于控制存储器单元18里的开关90与92的这些电压。开关90与92可以串联连接在中间节点，在该中间节点上提供静态输出控制信号OUT。
图5的单元18可以是非易失性存储器单元（即，保持其状态而无论器件10是否被供电的存储器单元）。例如，考虑器件10通电并且给定的单元18初始存储“1”（即，信号OUT是高电平）的情形。控制电路可以用于关闭开关90并且开启开关92，以将“0”写入给定的单元中。接着可以将器件10断电。在将器件10再次上电之后，给定的单元将保持存储“0”（即，开关90与92将保持其状态，即便它们没有被供应任何电压）。考虑另一种情景，其中器件10通电并且给定的单元初始存储“0”（即，信号OUT是低电平）。控制电路可以用于开启开关90并且关闭开关92，以将“1”写入给定的单元中。在器件10的正常操作期间，栅极-衬底电压VGB1与VGB2可以等于零伏。即使VGB1小于VPI并且VGB2大于VPO，给定的单元也将保持存储“1”（即，只要没有满足拉入/拉出条件，开关90与92就将保持其状态）。
该类型的存储器单元18也可以展示软错误翻转免疫性，因为高能宇宙射线撞击中间输出节点不影响栅极端子与衬底端子。即使alpha粒子即将撞击栅极端子与衬底端子中的一个，该事件也很不可能能够驱动VGB，使得满足拉入条件或拉出条件，从而翻转单元18里的开关90与92中的一个的状态。
图6是用于操作图5的存储器单元18的说明性的电压偏置值的表格。为了将“1”写入单元中，VG1与VB1可以分别被驱动到1.0伏和-1.0伏，以开启上拉中继开关90，而VG2与VB2可以分别被驱动到-1.0伏与1.0伏，以关闭下拉中继开关92。在本示例中，VPI等于1.5伏而VPO等于-1.5伏。开关90保持闭合，直到满足拉出要求（即，直到VGB小于VPO）。类似的，开关92将保持打开，直到满足拉入阈值（即，直到VGB大于VPI）。
为了将“0”写入单元中，VG1与VB1可以分别被驱动到-1.0伏与1.0伏，以关闭上拉中继开关90（VGB小于VPO），而VG2与VB2可以分别被驱动到1.0伏与-1.0伏，以开启下拉中继开关92（VGB大于VPI）。开关90将保持打开，直到满足拉入要求（即，直到VGB大于VPI），而开关92将保持闭合，直到满足拉出阈值（即，直到VGB小于VPO）。通常，单元18的状态可以保持不变，直到满足加载“1”或加载“0”条件。例如，VG1、VB1、VG2和VB2可以在单元18的正常操作期间接地（即，VG1、VB1、VG2和VB2被驱动到零伏，并且单元18保持其当前状态）。
图7是第二类型的中继开关60-2的原理图。如图7所示，中继开关60-2可以具有源漏端子SD1与SD2、栅极端子G以及体（或衬底）端子B。中继开关60-2可以展示易失性行为，在其中如果其栅极端子与体端子没有被供应电源，则开关60-2的状态丢失。开关60-2的栅构件朝着源漏导体弯曲的量被定义为梁位移X。
图8是梁位移对栅极-衬底电压VGB的图示。如图8所示，当VGB小于拉出阈值VPO时，梁位移是最小的（即，当VGB小于VPO时，开关60-2将被关闭）。当VGB大于拉入阈值VPI时，梁位移被最大化（即，当VGB大于VPI时，开关60-2将被开启）。开关60-2可以展示迟滞行为，在其中开启/关闭电压转变是不同的（例如，开启/关闭转变要求取决于当前开关60-2的状态）。
例如，考虑开关60-2初始处于关闭状态的情形。如果VGB逐渐增加，梁位移X将增加。当VGB超过VPI时，开关60-2将被置于开启状态（参看转变100）。如果接着VGB逐渐降低，则即使VGB降到低于VPI（只要VGB仍然大于VPO），开关60-2也将保持在开启状态。一旦VGB被降低到低于VPO，开关60-2将被关闭（参看转变102）。在该示例中，VPI大于VPO。图8仅仅是说明性的并且无意限制本发明的范围。如果期望，VPI可以等于VPO或小于VPO。
图9是根据本发明一个实施例的存储器单元18的电路图，所述存储器单元18包括CMOS晶体管和NEM中继开关。如图9所示，单元18可以包括第一与第二交叉耦合的反相电路INV1与INV2。反相电路INV1可以包括中继开关112与114，其串联耦合在第一正电源线108（例如，在其上提供正电源电压Vcc1的电源线）与第一地线110（例如，在其上提供地电源电压Vss1的电源线）之间。开关112与114可以是与图7与图8相关描述类型的易失性中继开关60-2。开关112的衬底端子可以耦合到电源线108，而开关110的衬底端子可以耦合到电源线100。
反相电路INV2可以包括p沟道上拉晶体管PU（例如，p沟道金属氧化物半导体器件）和n沟道下拉晶体管PD（例如，n沟道金属氧化物半导体器件），它们串联耦合在第二正电源线104（例如，在其上提供正电源电压Vcc2的电源线）与第二地线106（例如，在其上提供地电源电压Vss2的电源线）之间。在该示例中，与中继开关112和114关联的Vcc1/Vss1在幅值上可以等于或不同于与CMOS晶体管PU和PD关联的Vcc2/Vss2（即，用分离电源线给中继器件和CMOS器件供电）。
反相电路INV1和INV2可以各自具有输入和输出。INV1的输出可以耦合到INV2的输入并且可以用作存储器单元18的第一数据存储节点nOUT。INV2的输出可以耦合到INV1的输入并且可以用作存储器单元18的第二数据存储节点OUT。以此方式交叉耦合的反相电路INV1和INV2可以用作锁存器，以分别在数据存储节点nOUT和OUT处存储单个数据位的真值和补值版本。例如，单元18可以用于存储“0”（即，节点OUT是低电平而节点nOUT是高电平）或可以用于存储“1”（即，节点OUT是高电平而节点nOUT是低电平）。因此，单元18的这个交叉耦合部分有时可以称为双稳态存储器元件。第一访问晶体管（例如晶体管AC1）可以耦合在数据存储节点nOUT和第一数据线（例如，在其上提供真值位线信号BL的数据线）之间。第二访问晶体管（例如晶体管AC2）可以耦合在数据存储节点OUT和第二数据线（例如，在其上提供补值位线信号nBL的数据线）之间。可以用对应的字线信号WL来控制晶体管AC1和AC2的栅极。访问晶体管可以用于从存储器单元18里读出数据以及将数据写入存储器单元18里（例如，通过使WL有效并且偏置位线信号到适当的电压水平）。字线信号WL有时可以称为地址信号，而晶体管AC1与AC2有时可以称为地址晶体管。
图9的单元18里的中继开关112和114可以被形成在上器件部分10-1中（例如，参看图2），而晶体管PU、PD、AC1和AC2被形成在下器件部分10-2中。中继反相电路INV的输入和输出可以通过电介质堆叠50里的通孔路径26向下耦合到晶体管AC1和CMOS反相器电路INV2。
因为中继器件的机械开关延迟的持续时间趋向于比单元处于高能宇宙射线引起的干扰下的时间量长得多，所以与图9相关描述类型的存储器单元18展示软错误翻转免疫性。例如，考虑单元18存储“0”并且冲击alpha粒子在时间t0撞击输出节点OUT（例如，参看图10的时序图）。该事件会导致在节点OUT注入电流IINJ_OUT的脉冲（例如，电流脉冲峰值是0.5μA）并且会引起节点OUT处的电压（VOUT）朝着1.2伏的正电源电压（作为示例）升高。VOUT的这个临时升高会引起开启开关114并且关闭开关112。然而，因为开关112和114的栅构件拉入或拉出所花的时间量（例如，时间t0到t2）是纳秒量级的，而注入的噪声电流的持续时间（例如，时间t0到t1）是皮秒量级的，所以节点nOUT将在t1保持高电平。在时间t1以后，晶体管PD开启并且将用作将VOUT放电回到地（即，单元18保持其存储的值“0”）。
图11根据本发明实施例示出存储器单元18的另一个合适的布置。如图11所示，单元18可以包括第一与第二交叉耦合的反相电路INV1与INV2。反相电路INV1可以包括中继开关112与n沟道晶体管PD1，它们串联耦合在第一正电源线108与公共地线107（例如，在其上提供地电压Vss的电源线）之间。开关112可以是与图7和图8相关描述类型的中继开关60-2。开关112的衬底端子可以耦合到电源线108。
反相电路INV2可以包括p沟道晶体管PU与n沟道晶体管PD2，它们串联耦合在第二正电源线104与公共地线107之间。在该示例中，与INV1关联的Vcc1在幅值上可以等于或不同于与INV2关联的Vcc2，但Vss可以提供到INV1与INV2两者。如果期望，INV1与INV2可以从各自的地电源线接收不同的地电压信号。
反相电路INV1与INV2可以各自具有输入与输出。INV1的输出可以耦合到INV2的输入并且可以用作存储器单元18的第一数据存储节点nOUT。INV2的输出可以耦合到INV1的输入并且可以用作存储器单元18的第二数据存储节点OUT。第一访问晶体管AC1可以耦合在数据存储节点nOUT与第一数据线之间，而第二访问晶体管AC2可以耦合在数据存储节点OUT与第二数据线之间。可以用对应的字线信号WL来控制晶体管AC1与AC2的栅极。访问晶体管可以用于从存储器单元18里读取数据以及将数据写入存储器单元18里。
可以将图11的单元18里的中继开关112形成在上器件部分10-2里（例如，参看图1），而用标准CMOS制造技术将晶体管PD1、PD2、PU、AC1以及AC2形成在下器件部分10-2里。中继开关112可以通过电介质堆叠50里的通孔路径26向下耦合到晶体管AC1、PD1和CMOS反相器电路INV2。
与图11相关描述类型的存储器单元18也可以用于展示软错误翻转免疫性。例如，考虑单元18正存储“0”并且冲击alpha粒子撞击输出节点OUT（如箭头200所示）。这将导致VOUT升高到高电平并开启晶体管PD1。因为中继器件的机械切换与CMOS晶体管的电气切换相比相对慢，所以开关112在VOUT为高电平期间保持开启。当开关112与晶体管PD1均开启时，因为开关112的导通电阻显著低于晶体管PD1的导通电阻（即，中继器件的机械电导显著高于CMOS晶体管的电气电导），所以VnOUT将保持相对高电平（例如，大于Vcc1的50%）。结果是，当粒子200的影响消散时，节点nOUT上的高电压使晶体管PD2能够将节点OUT放电回到地电压。
考虑另一种情景，其中单元18正存储“1”并且冲击alpha粒子200撞击输出节点OUT，从而引起VOUT降低并且关闭晶体管PD1。因为开关112的机械切换慢，所以开关112在VOUT为低电平期间保持关闭。当开关112与晶体管PD1均关闭时，节点nOUT将是悬浮的，并且因此OUT将保持低电平。结果是，当粒子200的影响消散时，节点nOUT上的低电压使晶体管PU将OUT充电回到Vcc2。
图9和图11的存储器单元配置仅仅是说明性的并且无意限制本发明的范围。如果期望，中继开关可以用在以下器件中：具有少于六个开关器件或多于六个开关器件的存储器单元，多端口存储器单元，具有读缓冲器电路的存储器单元，具有多于两个交叉耦合的反相电路的存储器单元以及其他类型的存储器元件。因为NEM中继器件相对于CMOS晶体管展示出显著更小的栅漏漏电流，所以包括中继器件的存储器单元也会展示出减小的功耗。
附加实施例：
附加实施例1.一种集成电路，其包含：形成在衬底里的电路；以及在所述电路顶部上的机械中继存储器电路。
附加实施例2.根据附加实施例1所述的集成电路，还包含：电介质堆叠，其插入在所述电路与所述机械中继存储器电路之间。
附加实施例3.根据附加实施例2所述的集成电路，其中所述电介质堆叠包含多个金属路由层与通孔层。
附加实施例4.根据附加实施例1所述的集成电路，其中所述电路包含互补金属氧化物半导体电路。
附加实施例5.根据附加实施例1所述的集成电路，其中所述电路可操作以产生用于所述机械中继存储器电路的控制信号。
附加实施例6.根据附加实施例5所述的集成电路，其中所述机械中继存储器电路中的至少一个包括一对机械中继开关，该对机械中继开关串联耦合在一对具有不同电压水平的电源线之间。
附加实施例7.根据附加实施例6所述的集成电路，其中该对机械中继开关包含一对非易失性机械中继开关。
附加实施例8.根据附加实施例5所述的集成电路，其中所述机械中继存储器电路包括至少一个机械中继开关，并且其中所述电路包括反相器，所述反相器耦合到所述至少一个机械中继开关以形成双稳态存储器元件。
附加实施例9.根据附加实施例8所述的集成电路，其中所述至少一个机械中继开关包含易失性机械中继开关。
附加实施例10.根据附加实施例1所述的集成电路，其中所述集成电路包含可编程集成电路，所述可编程集成电路可操作以从用户接收配置数据，并且其中所述机械中继存储器电路可操作以存储所述配置数据。
附加实施例11.一种存储器元件，其包含：第一反相电路，其至少具有串联耦合的n沟道晶体管与p沟道晶体管；以及第二反相电路，其具有至少一个机械中继开关。
附加实施例12.根据附加实施例11所述的存储器元件，其中所述第一反相电路与所述第二反相电路是交叉耦合在一起的。
附加实施例13.根据附加实施例11所述的存储器元件，其中所述第二反相电路还包括与所述至少一个机械中继开关串联耦合的电路。
附加实施例14.根据附加实施例13所述的存储器元件，其中所述电路包含机械中继开关。
附加实施例15.根据附加实施例13所述的存储器元件，其中所述电路包含金属氧化物半导体晶体管。
附加实施例16.根据附加实施例15所述的存储器元件，其中所述电路包含n沟道晶体管。
附加实施例17.根据附加实施例16所述的存储器元件，还包含：数据线；以及至少一个访问晶体管，其耦合在所述数据线与所述第一反相电路之间。
附加实施例18.一种存储器元件，其包含：第一反相电路，其具有耦合到第一电源线的p沟道晶体管，所述第一电源线可操作以供应第一电源电压；以及第二反相电路，其具有耦合到第二电源线的至少一个机械中继开关，所述第二电源线不同于所述第一电源线并且可操作以供应不同于所述第一电源电压的第二电源电压。
附加实施例19.根据附加实施例18所述的存储器元件，其中所述第一反相电路与所述第二反相电路是交叉耦合在一起的。
附加实施例20.根据附加实施例18所述的存储器元件，还包含：第三电源线；以及第一n沟道晶体管，其与所述p沟道晶体管串联耦合在所述第一电源线与所述第三电源线之间。
附加实施例21.根据附加实施例20所述的存储器元件，其中所述第二反相电路还包括第二n沟道晶体管，所述第二n沟道晶体管与所述至少一个机械中继开关串联耦合在所述第二电源线与所述第三电源线之间。
附加实施例22.根据附加实施例20所述的存储器元件，还包含第四电源线，其中所述第二反相电路还包括附加的机械中继开关，所述附加的机械中继开关与所述至少一个机械中继开关串联耦合在所述第二电源线与所述第四电源线之间，并且其中所述第三电源线与所述第四电源线可操作以供应不同的电源电压。
附加实施例23.一种可编程集成电路，其包含：双稳态存储器元件，其包括至少一个n沟道晶体管与至少一个机械中继开关，其中所述双稳态存储器元件具有输出，在所述输出上提供静态控制信号。
附加实施例24.根据附加实施例23所述的可编程集成电路，还包含：传输晶体管，其具有可操作以接收所述静态控制信号的栅极，其中所述传输晶体管形成所述可编程集成电路上的可编程逻辑电路的一部分。
附加实施例25.根据附加实施例23所述的可编程集成电路，其中所述双稳态存储器元件还包含：P沟道晶体管，其与所述至少一个n沟道晶体管串联耦合；以及附加的机械中继开关，其与所述至少一个机械中继开关串联耦合。
附加实施例26.根据附加实施例23所述的可编程集成电路，还包含：衬底；电介质层；以及至少一个金属路由层，其插入在所述衬底与所述电介质层之间，其中所述n沟道晶体管被形成在所述衬底里，并且其中所述机械中继开关被形成在所述电介质层里。
以上所述仅仅是说明本发明的原理，本领域技术人员在不背离本发明的范围与精神下可以进行各种修改。上述实施例可以单个实现或以任何组合方式实现。

Claims (26)

1.一种集成电路，其包含：
形成在衬底里的电路；以及
在所述电路顶部上的机械中继存储器电路。
2.根据权利要求1所述的集成电路，还包含：
电介质堆叠，其插入在所述电路与所述机械中继存储器电路之间。
3.根据权利要求2所述的集成电路，其中所述电介质堆叠包含多个金属路由层与通孔层。
4.根据权利要求1所述的集成电路，其中所述电路包含互补金属氧化物半导体电路。
5.根据权利要求1所述的集成电路，其中所述电路可操作以产生用于所述机械中继存储器电路的控制信号。
6.根据权利要求5所述的集成电路，其中所述机械中继存储器电路中的至少一个包括一对机械中继开关，该对机械中继开关串联耦合在一对具有不同电压水平的电源线之间。
7.根据权利要求6所述的集成电路，其中该对机械中继开关包含一对非易失性机械中继开关。
8.根据权利要求5所述的集成电路，其中所述机械中继存储器电路包括至少一个机械中继开关，并且其中所述电路包括反相器，所述反相器耦合到所述至少一个机械中继开关以形成双稳态存储器元件。
9.根据权利要求8所述的集成电路，其中所述至少一个机械中继开关包含易失性机械中继开关。
10.根据权利要求1所述的集成电路，其中所述集成电路包含可编程集成电路，所述可编程集成电路可操作以从用户接收配置数据，并且其中所述机械中继存储器电路可操作以存储所述配置数据。
11.一种存储器元件，其包含：
第一反相电路，其至少具有串联耦合的n沟道晶体管与p沟道晶体管；以及
第二反相电路，其具有至少一个机械中继开关。
12.根据权利要求11所述的存储器元件，其中所述第一反相电路与所述第二反相电路是交叉耦合在一起的。
13.根据权利要求11所述的存储器元件，其中所述第二反相电路还包括与所述至少一个机械中继开关串联耦合的电路。
14.根据权利要求13所述的存储器元件，其中所述电路包含机械中继开关。
15.根据权利要求13所述的存储器元件，其中所述电路包含金属氧化物半导体晶体管。
16.根据权利要求15所述的存储器元件，其中所述电路包含n沟道晶体管。
17.根据权利要求16所述的存储器元件，还包含：
数据线；以及
至少一个访问晶体管，其耦合在所述数据线与所述第一反相电路之间。
18.一种存储器元件，其包含：
第一反相电路，其具有耦合到第一电源线的p沟道晶体管，所述第一电源线可操作以供应第一电源电压；以及
第二反相电路，其具有耦合到第二电源线的至少一个机械中继开关，所述第二电源线不同于所述第一电源线并且可操作以供应不同于所述第一电源电压的第二电源电压。
19.根据权利要求18所述的存储器元件，其中所述第一反相电路与所述第二反相电路是交叉耦合在一起的。
20.根据权利要求18所述的存储器元件，还包含：
第三电源线；以及
第一n沟道晶体管，其与所述p沟道晶体管串联耦合在所述第一电源线与所述第三电源线之间。
21.根据权利要求20所述的存储器元件，其中所述第二反相电路还包括第二n沟道晶体管，所述第二n沟道晶体管与所述至少一个机械中继开关串联耦合在所述第二电源线与所述第三电源线之间。
22.根据权利要求20所述的存储器元件，还包含第四电源线，其中所述第二反相电路还包括附加的机械中继开关，所述附加的机械中继开关与所述至少一个机械中继开关串联耦合在所述第二电源线与所述第四电源线之间，并且其中所述第三电源线与所述第四电源线可操作以供应不同的电源电压。
23.一种可编程集成电路，其包含：
双稳态存储器元件，其包括至少一个n沟道晶体管与至少一个机械中继开关，其中所述双稳态存储器元件具有输出，在所述输出上提供静态控制信号。
24.根据权利要求23所述的可编程集成电路，还包含：
传输晶体管，其具有可操作以接收所述静态控制信号的栅极，其中所述传输晶体管形成所述可编程集成电路上的可编程逻辑电路的一部分。
25.根据权利要求23所述的可编程集成电路，其中所述双稳态存储器元件还包含：
P沟道晶体管，其与所述至少一个n沟道晶体管串联耦合；以及
附加的机械中继开关，其与所述至少一个机械中继开关串联耦合。
26.根据权利要求23所述的可编程集成电路，还包含：
衬底；
电介质层；以及
至少一个金属路由层，其插入在所述衬底与所述电介质层之间，其中所述n沟道晶体管被形成在所述衬底里，并且其中所述机械中继开关被形成在所述电介质层里。
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