JP2003209191A - 半導体記憶装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
(57)【要約】
【課題】 記憶保持のための電荷量が少ない場合でもソ
フトエラーに強く、かつスタンバイ不良を救済すること
ができる、構造及びその製造工程が簡素な半導体記憶装
置を提供する。 【解決手段】 行方向及び列方向に２次元配列で配置さ
れた複数のフルＣＭＯＳ型のメモリセル１を備えたＣＭ
ＯＳ−ＳＲＡＭには、ノードＮＤ１、ＮＤ２に容量を付
加してソフトエラーを低減する容量プレート２が設けら
れている。この容量プレート２は、列方向に並ぶ複数の
メモリセル１に対して共通化され、かつ列ごとに分離さ
れている。容量プレート２の容量導電膜は電源電圧線Ｖ
ＤＤに接続され、容量導電膜への電圧供給系統が簡素化
されている。また、ある列のメモリセル１にスタンバイ
不良が発生すると、このメモリセルは冗長メモリセルに
置換される。
フトエラーに強く、かつスタンバイ不良を救済すること
ができる、構造及びその製造工程が簡素な半導体記憶装
置を提供する。 【解決手段】 行方向及び列方向に２次元配列で配置さ
れた複数のフルＣＭＯＳ型のメモリセル１を備えたＣＭ
ＯＳ−ＳＲＡＭには、ノードＮＤ１、ＮＤ２に容量を付
加してソフトエラーを低減する容量プレート２が設けら
れている。この容量プレート２は、列方向に並ぶ複数の
メモリセル１に対して共通化され、かつ列ごとに分離さ
れている。容量プレート２の容量導電膜は電源電圧線Ｖ
ＤＤに接続され、容量導電膜への電圧供給系統が簡素化
されている。また、ある列のメモリセル１にスタンバイ
不良が発生すると、このメモリセルは冗長メモリセルに
置換される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであって、とくにソフトエラーに強くするた
めにメモリセルに容量を付加する容量プレートを備えた
半導体記憶装置に関するものである。さらには、不良メ
モリセルを冗長メモリセルで置換するようにした半導体
記憶装置に関するものである。
関するものであって、とくにソフトエラーに強くするた
めにメモリセルに容量を付加する容量プレートを備えた
半導体記憶装置に関するものである。さらには、不良メ
モリセルを冗長メモリセルで置換するようにした半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、ＩＣの集積化及び低電圧化によ
り、ＳＲＡＭ（スタティック・ランダム・アクセス・メ
モリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）等の半導体記憶装置においては、その記憶保
持のための電荷量が減少しつつある。これに伴い、記憶
保持の際に、宇宙線等の外的ストレスの影響により、保
持されたデータが容易に変化してしまう（データ化けを
起こす）といった現象、すなわちソフトエラーが生じや
すくなっている。このため、ソフトエラーに強い半導体
記憶装置が求められている。
り、ＳＲＡＭ（スタティック・ランダム・アクセス・メ
モリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）等の半導体記憶装置においては、その記憶保
持のための電荷量が減少しつつある。これに伴い、記憶
保持の際に、宇宙線等の外的ストレスの影響により、保
持されたデータが容易に変化してしまう（データ化けを
起こす）といった現象、すなわちソフトエラーが生じや
すくなっている。このため、ソフトエラーに強い半導体
記憶装置が求められている。
【０００３】とくに、ＳＲＡＭの場合、高抵抗負荷型や
ＴＦＴ型のメモリセルを用いたものでは、低電力化に伴
い動作特性が悪化する傾向が強い。そこで、近年、フル
ＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを
用いたＳＲＡＭ（以下、略して「ＣＭＯＳ−ＳＲＡＭ」
という。）が主流となりつつある。
ＴＦＴ型のメモリセルを用いたものでは、低電力化に伴
い動作特性が悪化する傾向が強い。そこで、近年、フル
ＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを
用いたＳＲＡＭ（以下、略して「ＣＭＯＳ−ＳＲＡＭ」
という。）が主流となりつつある。
【０００４】図１２（ａ）に示すように、ＣＭＯＳ−Ｓ
ＲＡＭのメモリセルは、２つのｎ型バルクアクセストラ
ンジスタＡＴ１、ＡＴ２（以下、略して「アクセストラ
ンジスタＡＴ１、ＡＴ２」という。）と、２つのｎ型バ
ルクドライバトランジスタＤＴ１、ＤＴ２（以下、略し
て「ドライブトランジスタＤＴ１、ＤＴ２」という。）
と、２つのｐ型バルクロードトランジスタＬＴ１、ＬＴ
２（以下、略して「ロードトランジスタＬＴ１、ＬＴ
２」という。）とを有している。
ＲＡＭのメモリセルは、２つのｎ型バルクアクセストラ
ンジスタＡＴ１、ＡＴ２（以下、略して「アクセストラ
ンジスタＡＴ１、ＡＴ２」という。）と、２つのｎ型バ
ルクドライバトランジスタＤＴ１、ＤＴ２（以下、略し
て「ドライブトランジスタＤＴ１、ＤＴ２」という。）
と、２つのｐ型バルクロードトランジスタＬＴ１、ＬＴ
２（以下、略して「ロードトランジスタＬＴ１、ＬＴ
２」という。）とを有している。
【０００５】そして、ワード線ＷＬを介してメモリセル
に入力される信号によってアクセストランジスタＡＴ
１、ＡＴ２がオンされたときに、ビット線ＢＬ、ＢＬ＃
を介して、第１、第２ノードＮ１、Ｎ２に単位情報が書
き込まれ、又は読み出されるようになっている。このＣ
ＭＯＳ−ＳＲＡＭは、ロードトランジスタＬＴ１、ＬＴ
２によってＨレベル側のノードＮ１、Ｎ２を充電するこ
とができるので、記憶ノードの充電力が弱い高抵抗型の
ＳＲＡＭやＴＦＴ型のＳＲＡＭと比べて、ソフトエラー
耐性に優れるといった利点がある。
に入力される信号によってアクセストランジスタＡＴ
１、ＡＴ２がオンされたときに、ビット線ＢＬ、ＢＬ＃
を介して、第１、第２ノードＮ１、Ｎ２に単位情報が書
き込まれ、又は読み出されるようになっている。このＣ
ＭＯＳ−ＳＲＡＭは、ロードトランジスタＬＴ１、ＬＴ
２によってＨレベル側のノードＮ１、Ｎ２を充電するこ
とができるので、記憶ノードの充電力が弱い高抵抗型の
ＳＲＡＭやＴＦＴ型のＳＲＡＭと比べて、ソフトエラー
耐性に優れるといった利点がある。
【０００６】しかしながら、ＣＭＯＳ−ＳＲＡＭにおい
ても、低電圧化や、集積化ないしはセルサイズの微細化
により、メモリセルの蓄積電荷（電圧×容量）が少なく
なり、ソフトエラーが起こりやすくなってきている。こ
のため、何らかのソフトエラー対策を施すことが必要で
ある。なお、ソフトエラーは、一般に、外的ストレス
（例えば、α線、中性子線）によって、半導体基板内及
びその近傍で電離電子が発生し、該電離電子がＨレベル
のノードＮ１、Ｎ２の電荷レベルを変化させてメモリセ
ルを誤動作させるといったことにより生じる。
ても、低電圧化や、集積化ないしはセルサイズの微細化
により、メモリセルの蓄積電荷（電圧×容量）が少なく
なり、ソフトエラーが起こりやすくなってきている。こ
のため、何らかのソフトエラー対策を施すことが必要で
ある。なお、ソフトエラーは、一般に、外的ストレス
（例えば、α線、中性子線）によって、半導体基板内及
びその近傍で電離電子が発生し、該電離電子がＨレベル
のノードＮ１、Ｎ２の電荷レベルを変化させてメモリセ
ルを誤動作させるといったことにより生じる。
【０００７】以下、図１２（ａ）、（ｂ）と、図１３
（ａ）、（ｂ）とを参照しつつ、ソフトエラーの発生態
様の一例を説明する。図１２（ａ）は、メモリセルが正
常なデータを保持している状態を示し、この状態では、
インバータラッチにより第１ノードＮ１はＨレベル（ハ
イレベル）に保持され、他方第２ノードＮ２はＬレベル
（ローレベル）に保持されている。この場合、第１ノー
ドＮ１はオン状態にあるアクセストランジスタＬＴ１を
介して電源電圧線ＶＤＤに接続され、他方第２ノードＮ
２はオン状態にあるドライブトランジスタＤＴ２を介し
て接地電圧線ＧＮＤに接続されている。
（ａ）、（ｂ）とを参照しつつ、ソフトエラーの発生態
様の一例を説明する。図１２（ａ）は、メモリセルが正
常なデータを保持している状態を示し、この状態では、
インバータラッチにより第１ノードＮ１はＨレベル（ハ
イレベル）に保持され、他方第２ノードＮ２はＬレベル
（ローレベル）に保持されている。この場合、第１ノー
ドＮ１はオン状態にあるアクセストランジスタＬＴ１を
介して電源電圧線ＶＤＤに接続され、他方第２ノードＮ
２はオン状態にあるドライブトランジスタＤＴ２を介し
て接地電圧線ＧＮＤに接続されている。
【０００８】ここで、瞬間的に、α線による電荷が第１
ノードＮ１に進入（衝突）すると、図１２（ｂ）に示す
ように、ロードトランジスタＬＴ１を介しての電源電圧
線ＶＤＤによる駆動が追いつかなくなり、第１ノードＮ
１はＨレベルからＬレベルに変化する。このように第１
ノードＮ１がＬレベルに変化すると、図１３（ａ）に示
すように、ロードトランジスタＬＴ２がオンされ、第２
ノードＮ２は、電源電圧線ＶＤＤに接続されて、Ｌレベ
ルからＨレベルに変化する。
ノードＮ１に進入（衝突）すると、図１２（ｂ）に示す
ように、ロードトランジスタＬＴ１を介しての電源電圧
線ＶＤＤによる駆動が追いつかなくなり、第１ノードＮ
１はＨレベルからＬレベルに変化する。このように第１
ノードＮ１がＬレベルに変化すると、図１３（ａ）に示
すように、ロードトランジスタＬＴ２がオンされ、第２
ノードＮ２は、電源電圧線ＶＤＤに接続されて、Ｌレベ
ルからＨレベルに変化する。
【０００９】そして、第１ノードＮ１がＬレベルに変化
すると、図１３（ｂ）に示すように、ロードトランジス
タＬＴ１がオフされ、その結果、第１ノードＮ１はＬレ
ベルに固定される。つまり、第１ノードＮ１がＬレベル
に保持され、第２ノードＮ２がＨレベルに保持された、
図１２（ａ）に示す状態とは逆の状態となり、誤ったデ
ータを保持し続ける状態（ソフトエラー）となる。
すると、図１３（ｂ）に示すように、ロードトランジス
タＬＴ１がオフされ、その結果、第１ノードＮ１はＬレ
ベルに固定される。つまり、第１ノードＮ１がＬレベル
に保持され、第２ノードＮ２がＨレベルに保持された、
図１２（ａ）に示す状態とは逆の状態となり、誤ったデ
ータを保持し続ける状態（ソフトエラー）となる。
【００１０】また、ＣＭＯＳ−ＳＲＡＭ等の半導体記憶
装置においては、メモリセルが記憶保持動作は正常に行
うことができる場合でも、スタンバイ不良（スタンバイ
電流不良）を起こすことがある。すなわち、例えばＣＭ
ＯＳ−ＳＲＡＭのメモリセル内で、製造工程時における
異物等の付着により、わずかにショート（短絡）が発生
した場合、記憶保持動作には支障は生じないものの、ス
タンバイモード時においてはこのわずかなショートによ
り電流が流れるといった現象、すなわちスタンバイ不良
が生じる。この場合、記憶保持動作は正常に行われるの
で、かかるスタンバイ不良が生じたメモリセルは、製品
出荷前における通常の検査では発見できず、これを救済
することができない。このため、歩留まりを低下させる
といった問題が生じる。このようなスタンバイ不良も、
ＩＣの低電圧化や集積化（セルサイズの微細化）により
助長されるのはもちろんである。
装置においては、メモリセルが記憶保持動作は正常に行
うことができる場合でも、スタンバイ不良（スタンバイ
電流不良）を起こすことがある。すなわち、例えばＣＭ
ＯＳ−ＳＲＡＭのメモリセル内で、製造工程時における
異物等の付着により、わずかにショート（短絡）が発生
した場合、記憶保持動作には支障は生じないものの、ス
タンバイモード時においてはこのわずかなショートによ
り電流が流れるといった現象、すなわちスタンバイ不良
が生じる。この場合、記憶保持動作は正常に行われるの
で、かかるスタンバイ不良が生じたメモリセルは、製品
出荷前における通常の検査では発見できず、これを救済
することができない。このため、歩留まりを低下させる
といった問題が生じる。このようなスタンバイ不良も、
ＩＣの低電圧化や集積化（セルサイズの微細化）により
助長されるのはもちろんである。
【００１１】なお、このようなショートとしては、例え
ば次のものがあげられる。 ノードと他のノードとの間のショート ノードと電源電圧線ＶＤＤとの間のショート ノードと接地電圧線Ｖｓｓとの間のショート ノードとワード線との間のショート ノードとビット線との間のショート ビット線とワード線との間のショート ワード線と電源電圧線ＶＤＤとの間のショート ビット線と接地電圧線Ｖｓｓとの間のショート 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショ
ート
ば次のものがあげられる。 ノードと他のノードとの間のショート ノードと電源電圧線ＶＤＤとの間のショート ノードと接地電圧線Ｖｓｓとの間のショート ノードとワード線との間のショート ノードとビット線との間のショート ビット線とワード線との間のショート ワード線と電源電圧線ＶＤＤとの間のショート ビット線と接地電圧線Ｖｓｓとの間のショート 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショ
ート
【００１２】ところで一方、大記憶容量の半導体記憶装
置においては、一般に、歩留まりの向上を図るため、正
常に動作しない不良メモリセルと置換するための冗長メ
モリセルが設けられる。そして、半導体記憶装置内に不
良メモリセルが発見されたときには、該不良メモリセル
を冗長メモリセルで置換するようにしている。この不良
メモリセルを冗長メモリセルで置換する作業は、例えば
次のような手順で行なわれる。
置においては、一般に、歩留まりの向上を図るため、正
常に動作しない不良メモリセルと置換するための冗長メ
モリセルが設けられる。そして、半導体記憶装置内に不
良メモリセルが発見されたときには、該不良メモリセル
を冗長メモリセルで置換するようにしている。この不良
メモリセルを冗長メモリセルで置換する作業は、例えば
次のような手順で行なわれる。
【００１３】すなわち、まず不良メモリセルのアドレス
を特定ないしは指定する。そして、冗長プログラム回路
内にある不良メモリセルのヒューズをレーザなどにより
切断する。これにより、不良メモリセルは、常時非選択
状態に保持され、無効化される。この後、冗長メモリセ
ルに、無効化された不良メモリセルのアドレスを割り当
てる。これにより、無効化された不良メモリセルが冗長
メモリセルによって置換される。
を特定ないしは指定する。そして、冗長プログラム回路
内にある不良メモリセルのヒューズをレーザなどにより
切断する。これにより、不良メモリセルは、常時非選択
状態に保持され、無効化される。この後、冗長メモリセ
ルに、無効化された不良メモリセルのアドレスを割り当
てる。これにより、無効化された不良メモリセルが冗長
メモリセルによって置換される。
【００１４】
【発明が解決しようとする課題】かくして、このような
ＣＭＯＳ−ＳＲＡＭ等の半導体記憶装置は、まず、ＩＣ
の低電圧化や、集積化ないしはセルサイズの微細化にも
かかわらず、ソフトエラーの発生を低減することができ
る構造とすることが必要である。
ＣＭＯＳ−ＳＲＡＭ等の半導体記憶装置は、まず、ＩＣ
の低電圧化や、集積化ないしはセルサイズの微細化にも
かかわらず、ソフトエラーの発生を低減することができ
る構造とすることが必要である。
【００１５】そこで、記憶ノードに容量を付加すること
により、メモリセルの蓄積容量を増加させ、ソフトエラ
ー等を低減するようにしたＳＲＡＭが提案されている
（例えば、米国特許第５,５４１,４２７号、特開平６−
３０２７８５号公報、特開昭６３−１６６５８号公報参
照）。しかしながら、これらの先行技術文献に開示され
ている、記憶ノードに容量を付加した従来のＳＲＡＭで
は、その構造及び製造工程が複雑化するといった問題が
ある。
により、メモリセルの蓄積容量を増加させ、ソフトエラ
ー等を低減するようにしたＳＲＡＭが提案されている
（例えば、米国特許第５,５４１,４２７号、特開平６−
３０２７８５号公報、特開昭６３−１６６５８号公報参
照）。しかしながら、これらの先行技術文献に開示され
ている、記憶ノードに容量を付加した従来のＳＲＡＭで
は、その構造及び製造工程が複雑化するといった問題が
ある。
【００１６】また、ＣＭＯＳ−ＳＲＡＭ等の半導体記憶
装置においては、スタンバイ不良を低減することができ
ても、これを完全になくすことは困難である。したがっ
て、該半導体記憶装置を、メモリセル内にスタンバイ不
良が生じたときには、このメモリセルを容易にないしは
簡単に冗長メモリセルと置換することができる構造とす
ることもまた必要である。
装置においては、スタンバイ不良を低減することができ
ても、これを完全になくすことは困難である。したがっ
て、該半導体記憶装置を、メモリセル内にスタンバイ不
良が生じたときには、このメモリセルを容易にないしは
簡単に冗長メモリセルと置換することができる構造とす
ることもまた必要である。
【００１７】本発明は、上記従来の問題を解決するため
になされたものであって、ＩＣの低電圧化や集積化等に
より記憶保持のための電荷量が少なくなった場合でも、
ソフトエラーの発生を有効に低減することができる、そ
の構造及びその製造工程が簡素な半導体記憶装置を提供
することを解決すべき課題とする。
になされたものであって、ＩＣの低電圧化や集積化等に
より記憶保持のための電荷量が少なくなった場合でも、
ソフトエラーの発生を有効に低減することができる、そ
の構造及びその製造工程が簡素な半導体記憶装置を提供
することを解決すべき課題とする。
【００１８】さらには、メモリセルのスタンバイ不良が
生じたときには、該メモリセルを容易にないしは簡単に
冗長メモリセルで置換することができる半導体記憶装置
を提供することをも解決すべき課題とする。
生じたときには、該メモリセルを容易にないしは簡単に
冗長メモリセルで置換することができる半導体記憶装置
を提供することをも解決すべき課題とする。
【００１９】
【課題を解決するための手段】上記課題を解決するため
になされた本発明にかかる半導体記憶装置は、その基本
的な態様においては、（ｉ）それぞれ記憶ノードに単位
情報（例えば、Ｈ、Ｌの２値情報）を記憶するようにな
っている複数のメモリセルが行方向（ロー方向）及び列
方向（コラム方向）に２次元配列で配置される一方、ソ
フトエラーに強くするための容量を付加する容量プレー
トが設けられている半導体記憶装置であって、（ii）上
記容量プレートが、列方向に並ぶ複数のメモリセルに対
して共通化（ないしは共有化）され、かつ列ごとに分離
されていることを特徴とするものである。
になされた本発明にかかる半導体記憶装置は、その基本
的な態様においては、（ｉ）それぞれ記憶ノードに単位
情報（例えば、Ｈ、Ｌの２値情報）を記憶するようにな
っている複数のメモリセルが行方向（ロー方向）及び列
方向（コラム方向）に２次元配列で配置される一方、ソ
フトエラーに強くするための容量を付加する容量プレー
トが設けられている半導体記憶装置であって、（ii）上
記容量プレートが、列方向に並ぶ複数のメモリセルに対
して共通化（ないしは共有化）され、かつ列ごとに分離
されていることを特徴とするものである。
【００２０】上記の基本的な態様の半導体記憶装置にお
いては、列方向に並ぶメモリセルにスタンバイ不良が発
生したときには、容量プレートの容量導電膜が電源電圧
部（ＶＤＤ）に接続され、該メモリセルがセル冗長信号
によりスイッチングされて、冗長メモリセルと置換され
るようになっているのが好ましい。
いては、列方向に並ぶメモリセルにスタンバイ不良が発
生したときには、容量プレートの容量導電膜が電源電圧
部（ＶＤＤ）に接続され、該メモリセルがセル冗長信号
によりスイッチングされて、冗長メモリセルと置換され
るようになっているのが好ましい。
【００２１】ここで、記憶ノードが、第１ドライバトラ
ンジスタ及び第１ロードトランジスタの各ドレインと第
２ドライバトランジスタ及び第２ロードトランジスタの
各ゲートとに接続された第１ノードと、第２ドライバト
ランジスタ及び第２ロードトランジスタの各ドレインと
第１ドライバトランジスタ及び第１ロードトランジスタ
の各ゲートとに接続された第２ノードとで構成されてい
る場合は、容量導電膜を第１、第２ロードトランジスタ
のソースに接続することにより、該容量導電膜が電源電
圧部（ＶＤＤ）に接続されるようになっているのが好ま
しい。
ンジスタ及び第１ロードトランジスタの各ドレインと第
２ドライバトランジスタ及び第２ロードトランジスタの
各ゲートとに接続された第１ノードと、第２ドライバト
ランジスタ及び第２ロードトランジスタの各ドレインと
第１ドライバトランジスタ及び第１ロードトランジスタ
の各ゲートとに接続された第２ノードとで構成されてい
る場合は、容量導電膜を第１、第２ロードトランジスタ
のソースに接続することにより、該容量導電膜が電源電
圧部（ＶＤＤ）に接続されるようになっているのが好ま
しい。
【００２２】また、上記の基本的な態様の半導体記憶装
置においては、列方向に並ぶメモリセルにスタンバイ不
良が発生したときには、容量プレートの容量導電膜が接
地電圧部（ＧＮＤ又はＶｓｓ）に接続され、該メモリセ
ルがセル冗長信号によりスイッチングされて、冗長メモ
リセルと置換されるようになっていてもよい。
置においては、列方向に並ぶメモリセルにスタンバイ不
良が発生したときには、容量プレートの容量導電膜が接
地電圧部（ＧＮＤ又はＶｓｓ）に接続され、該メモリセ
ルがセル冗長信号によりスイッチングされて、冗長メモ
リセルと置換されるようになっていてもよい。
【００２３】ここで、記憶ノードが、第１ドライバトラ
ンジスタ及び第１ロードトランジスタの各ドレインと第
２ドライバトランジスタ及び第２ロードトランジスタの
各ゲートとに接続される第１ノードと、第２ドライバト
ランジスタ及び第２ロードトランジスタの各ドレインと
第１ドライバトランジスタ及び第１ロードトランジスタ
の各ゲートとに接続される第２ノードとで構成されてい
る場合は、容量導電膜を第１、第２ドライバトランジス
タのソースに接続することにより、該容量導電膜が接地
電圧部（ＧＮＤ又はＶｓｓ）に接続されるようになって
いるのが好ましい。
ンジスタ及び第１ロードトランジスタの各ドレインと第
２ドライバトランジスタ及び第２ロードトランジスタの
各ゲートとに接続される第１ノードと、第２ドライバト
ランジスタ及び第２ロードトランジスタの各ドレインと
第１ドライバトランジスタ及び第１ロードトランジスタ
の各ゲートとに接続される第２ノードとで構成されてい
る場合は、容量導電膜を第１、第２ドライバトランジス
タのソースに接続することにより、該容量導電膜が接地
電圧部（ＧＮＤ又はＶｓｓ）に接続されるようになって
いるのが好ましい。
【００２４】上記半導体記憶装置においては、いずれ
も、メモリセルとしてフルＣＭＯＳ型（バルク６トラン
ジスタ）のＳＲＡＭを用いることができる。
も、メモリセルとしてフルＣＭＯＳ型（バルク６トラン
ジスタ）のＳＲＡＭを用いることができる。
【００２５】
【発明の実施の形態】実施の形態１．図１（ａ）は、本
発明にかかる容量プレートを備えたＣＭＯＳ−ＳＲＡＭ
（フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭ）を構
成する１つのメモリセルのレイアウト構造を示す平面図
である。図１（ｂ）は、図１（ａ）に示すメモリセルの
電気的接続形態を示す回路図である。図２（ａ）〜
（ｃ）及び図３（ａ）、（ｂ）は、それぞれ、図１
（ａ）に示すメモリセルを、下層側から上層側に層状に
分割して示した平面図である。なお、以下では、便宜
上、図１（ａ）〜図３（ｂ）における位置関係におい
て、右側及び左側を、それぞれ、「右」及び「左」とい
う。また、手前側及び向こう側を、それぞれ、「前」及
び「後」という。
発明にかかる容量プレートを備えたＣＭＯＳ−ＳＲＡＭ
（フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭ）を構
成する１つのメモリセルのレイアウト構造を示す平面図
である。図１（ｂ）は、図１（ａ）に示すメモリセルの
電気的接続形態を示す回路図である。図２（ａ）〜
（ｃ）及び図３（ａ）、（ｂ）は、それぞれ、図１
（ａ）に示すメモリセルを、下層側から上層側に層状に
分割して示した平面図である。なお、以下では、便宜
上、図１（ａ）〜図３（ｂ）における位置関係におい
て、右側及び左側を、それぞれ、「右」及び「左」とい
う。また、手前側及び向こう側を、それぞれ、「前」及
び「後」という。
【００２６】図１（ａ）、（ｂ）に示すように、セルプ
レート１には、容量プレート２と、第１及び第２のｎ型
のアクセストランジスタＡＴｒ１、ＡＴｒ２と、第１及
び第２のｎ型のドライバトランジスタＤＴｒ１、ＤＴｒ
２と、第１及び第２のｐ型のロードトランジスタＬＴｒ
１、ＬＴｒ２と、第１及び第２のノードＮＤ１、ＮＤ２
とが設けられている。
レート１には、容量プレート２と、第１及び第２のｎ型
のアクセストランジスタＡＴｒ１、ＡＴｒ２と、第１及
び第２のｎ型のドライバトランジスタＤＴｒ１、ＤＴｒ
２と、第１及び第２のｐ型のロードトランジスタＬＴｒ
１、ＬＴｒ２と、第１及び第２のノードＮＤ１、ＮＤ２
とが設けられている。
【００２７】ここで、第１ノードＮＤ１は、第１ドライ
バトランジスタＤＴｒ１及び第１ロードトランジスタＬ
Ｔｒ１の各ドレインと、第２ドライバトランジスタＤＴ
ｒ２及び第２ロードトランジスタＬＴｒ２の各ゲート
と、第１アクセストランジスタＡＴｒ１のドレインとに
接続されている。他方、第２ノードＮＤ２は、第２ドラ
イバトランジスタＤＴｒ２及び第２ロードトランジスタ
ＬＴｒ２の各ドレインと、第１ドライバトランジスタＤ
Ｔｒ１及び第１ロードトランジスタＬＴｒ１の各ゲート
と、第２アクセストランジスタＡＴｒ２のドレインとに
接続されている。
バトランジスタＤＴｒ１及び第１ロードトランジスタＬ
Ｔｒ１の各ドレインと、第２ドライバトランジスタＤＴ
ｒ２及び第２ロードトランジスタＬＴｒ２の各ゲート
と、第１アクセストランジスタＡＴｒ１のドレインとに
接続されている。他方、第２ノードＮＤ２は、第２ドラ
イバトランジスタＤＴｒ２及び第２ロードトランジスタ
ＬＴｒ２の各ドレインと、第１ドライバトランジスタＤ
Ｔｒ１及び第１ロードトランジスタＬＴｒ１の各ゲート
と、第２アクセストランジスタＡＴｒ２のドレインとに
接続されている。
【００２８】両アクセストランジスタＡＴｒ１、ＡＴｒ
２の各ゲートは、それぞれ、ワード線ＷＬに接続されて
いる。第１アクセストランジスタＡＴｒ１のソースはビ
ット線ＢＬに接続されている。第２アクセストランジス
タＡＴｒ２のソースは、ビット線ＢＬとは相補であるビ
ット線ＢＬ＃に接続されている。両ロードトランジスタ
ＬＴｒ１、ＬＴｒ２の各ソースは、それぞれ、電源電圧
線Ｍ−ＣＶＤＤに接続されている。また、両ドライバト
ランジスタＤＴｒ１、ＤＴｒ２の各ソースは、それぞ
れ、接地電圧線Ｖｓｓ（ＧＮＤ）に接続されている。
２の各ゲートは、それぞれ、ワード線ＷＬに接続されて
いる。第１アクセストランジスタＡＴｒ１のソースはビ
ット線ＢＬに接続されている。第２アクセストランジス
タＡＴｒ２のソースは、ビット線ＢＬとは相補であるビ
ット線ＢＬ＃に接続されている。両ロードトランジスタ
ＬＴｒ１、ＬＴｒ２の各ソースは、それぞれ、電源電圧
線Ｍ−ＣＶＤＤに接続されている。また、両ドライバト
ランジスタＤＴｒ１、ＤＴｒ２の各ソースは、それぞ
れ、接地電圧線Ｖｓｓ（ＧＮＤ）に接続されている。
【００２９】図２（ａ）は、メモリセル１の最下層を示
している。図２（ａ）に示すように、メモリセル１のこ
の層には、４つの活性層３ａ〜３ｄと、該活性層３ａ〜
３ｄの上に配置された４つのゲート配線４ａ〜４ｄとが
設けられている。そして、これらの活性層３ａ〜３ｄ及
びゲート配線４ａ〜４ｄには、前記の各トランジスタＡ
Ｔｒ１、ＡＴｒ２、ＤＴｒ１、ＤＴｒ２、ＬＴｒ１、Ｌ
Ｔｒ２が形成されている。
している。図２（ａ）に示すように、メモリセル１のこ
の層には、４つの活性層３ａ〜３ｄと、該活性層３ａ〜
３ｄの上に配置された４つのゲート配線４ａ〜４ｄとが
設けられている。そして、これらの活性層３ａ〜３ｄ及
びゲート配線４ａ〜４ｄには、前記の各トランジスタＡ
Ｔｒ１、ＡＴｒ２、ＤＴｒ１、ＤＴｒ２、ＬＴｒ１、Ｌ
Ｔｒ２が形成されている。
【００３０】ここで、メモリセル１の後部には、左側か
ら右側に向かって順に直線状に、第１ドライバトランジ
スタＤＴｒ１と、第１ロードトランジスタＬＴｒ１と、
第２アクセストランジスタＡＴｒ２とが配置されてい
る。また、メモリセル１の前部には、左側から右側に向
かって順に直線状に、第１アクセストランジスタＡＴｒ
１と、第２ロードトランジスタＬＴｒ２と、第２ドライ
ブトランジスタＤＴｒ２とが配置されている。
ら右側に向かって順に直線状に、第１ドライバトランジ
スタＤＴｒ１と、第１ロードトランジスタＬＴｒ１と、
第２アクセストランジスタＡＴｒ２とが配置されてい
る。また、メモリセル１の前部には、左側から右側に向
かって順に直線状に、第１アクセストランジスタＡＴｒ
１と、第２ロードトランジスタＬＴｒ２と、第２ドライ
ブトランジスタＤＴｒ２とが配置されている。
【００３１】かかる配置においては、ゲート配線４ａに
より、第１ドライバトランジスタＤＴｒ１と第１ロード
トランジスタＬＴｒ１とが同電位となる。そして、ゲー
ト配線４ｄにより、第２ドライバトランジスタＤＴｒ２
と第２ロードトランジスタＬＴｒ２とが同電位となる。
また、２つのゲート配線４ｂ、４ｃは、それぞれ、第２
アクセストランジスタＡＴｒ２及び第１アクセストラン
ジスタＡＴｒ１を形成している。
より、第１ドライバトランジスタＤＴｒ１と第１ロード
トランジスタＬＴｒ１とが同電位となる。そして、ゲー
ト配線４ｄにより、第２ドライバトランジスタＤＴｒ２
と第２ロードトランジスタＬＴｒ２とが同電位となる。
また、２つのゲート配線４ｂ、４ｃは、それぞれ、第２
アクセストランジスタＡＴｒ２及び第１アクセストラン
ジスタＡＴｒ１を形成している。
【００３２】図２（ｂ）は、メモリセル１の下から２番
目の層を示している。図２（ｂ）に示すように、メモリ
セル１のこの層には、タングステンダマシンプロセスに
より形成された１０個のタングステンダマシン層５ａ〜
５ｊ（以下、略して「ダマシン層５ａ〜５ｊ」とい
う。）が設けられている。ここで、２つのダマシン層５
ｅ、５ｆは、それぞれ、第１ノードＮＤ１及び第２ノー
ドＮＤ２を構成している。その他のダマシン層ａ〜ｄ、
ｇ〜ｊは、各トランジスタＡＴｒ１、ＡＴｒ２、ＤＴｒ
１、ＤＴｒ２、ＬＴｒ１、ＬＴｒ２を、ワード線ＷＬ、
ビット線ＢＬ、ビット線ＢＬ＃、電源電圧線ＶＤＤ、接
地電圧線Ｖｓｓ（ＧＮＤ）に接続させるための配線であ
る。
目の層を示している。図２（ｂ）に示すように、メモリ
セル１のこの層には、タングステンダマシンプロセスに
より形成された１０個のタングステンダマシン層５ａ〜
５ｊ（以下、略して「ダマシン層５ａ〜５ｊ」とい
う。）が設けられている。ここで、２つのダマシン層５
ｅ、５ｆは、それぞれ、第１ノードＮＤ１及び第２ノー
ドＮＤ２を構成している。その他のダマシン層ａ〜ｄ、
ｇ〜ｊは、各トランジスタＡＴｒ１、ＡＴｒ２、ＤＴｒ
１、ＤＴｒ２、ＬＴｒ１、ＬＴｒ２を、ワード線ＷＬ、
ビット線ＢＬ、ビット線ＢＬ＃、電源電圧線ＶＤＤ、接
地電圧線Ｖｓｓ（ＧＮＤ）に接続させるための配線であ
る。
【００３３】具体的には、ダマシン層５ａは、第１ドラ
イバトランジスタＤＴｒ１のソースと接地線Ｖｓｓとを
接続する。ダマシン層５ｂは、第１ロードトランジスタ
ＬＴｒ１のソースと電源電圧線ＶＤＤとを接続する。ダ
マシン層５ｃは、第２アクセストランジスタＡＴｒ２の
ソースとビット線ＢＬ＃とを接続する。ダマシン層５ｄ
は、第１アクセストランジスタＡＴｒ１のゲートとビッ
ト線ＢＬとを接続する。ダマシン層５ｅは、第１アクセ
ストランジスタＡＴｒ１のドレインと、第１ドライバト
ランジスタＤＴｒ１のドレインと、第１ロードトランジ
スタＬＴｒ１のドレインと、第２ロードトランジスタＬ
Ｔｒ２及び第２ドライバトランジスタＤＴｒ２の各ゲー
トとに接続され、かつゲート配線４ｄにつながる「Ｌ」
字型のタングステンダマシンノードである。
イバトランジスタＤＴｒ１のソースと接地線Ｖｓｓとを
接続する。ダマシン層５ｂは、第１ロードトランジスタ
ＬＴｒ１のソースと電源電圧線ＶＤＤとを接続する。ダ
マシン層５ｃは、第２アクセストランジスタＡＴｒ２の
ソースとビット線ＢＬ＃とを接続する。ダマシン層５ｄ
は、第１アクセストランジスタＡＴｒ１のゲートとビッ
ト線ＢＬとを接続する。ダマシン層５ｅは、第１アクセ
ストランジスタＡＴｒ１のドレインと、第１ドライバト
ランジスタＤＴｒ１のドレインと、第１ロードトランジ
スタＬＴｒ１のドレインと、第２ロードトランジスタＬ
Ｔｒ２及び第２ドライバトランジスタＤＴｒ２の各ゲー
トとに接続され、かつゲート配線４ｄにつながる「Ｌ」
字型のタングステンダマシンノードである。
【００３４】ダマシン層５ｆは、第２アクセストランジ
スタＡＴｒ２のドレインと、第２ドライバトランジスタ
ＤＴｒ２のドレインと、第２ロードトランジスタＬＴｒ
２のドレインと、第１ロードトランジスタＴｒ１及び第
１ドライバトランジスタＤＴｒ１のゲートとに接続さ
れ、かつゲート配線４ａにつながる「Ｌ」字型のタング
ステンダマシンノードである。ダマシン層５ｇは、第２
アクセストランジスタＡＴｒ２のゲートとビット線ＢＬ
＃とを接続する。ダマシン層５ｈは、第１アクセストラ
ンジスタＡＴｒ１のソースとビット線ＢＬとを接続す
る。ダマシン層５ｉは、第２ロードトランジスタＴｒ２
のソースと電源電圧線ＶＤＤとを接続する。ダマシン層
５ｊは、第２ドライバトランジスタＤＴｒ２のソースと
接地電圧線Ｖｓｓとを接続する。なお、ダマシン層５
ｅ、ｆ以外のダマシン層ａ〜ｄ、ｇ〜ｊは、隣り合うメ
モリセル（図示せず）と共通である。
スタＡＴｒ２のドレインと、第２ドライバトランジスタ
ＤＴｒ２のドレインと、第２ロードトランジスタＬＴｒ
２のドレインと、第１ロードトランジスタＴｒ１及び第
１ドライバトランジスタＤＴｒ１のゲートとに接続さ
れ、かつゲート配線４ａにつながる「Ｌ」字型のタング
ステンダマシンノードである。ダマシン層５ｇは、第２
アクセストランジスタＡＴｒ２のゲートとビット線ＢＬ
＃とを接続する。ダマシン層５ｈは、第１アクセストラ
ンジスタＡＴｒ１のソースとビット線ＢＬとを接続す
る。ダマシン層５ｉは、第２ロードトランジスタＴｒ２
のソースと電源電圧線ＶＤＤとを接続する。ダマシン層
５ｊは、第２ドライバトランジスタＤＴｒ２のソースと
接地電圧線Ｖｓｓとを接続する。なお、ダマシン層５
ｅ、ｆ以外のダマシン層ａ〜ｄ、ｇ〜ｊは、隣り合うメ
モリセル（図示せず）と共通である。
【００３５】図２（ｃ）は、メモリセル１の下から３番
目の層を示している。図２（ｃ）に示すように、メモリ
セル１のこの層には、容量プレート２（セルプレート）
が配置されている。この容量プレート２は、両ノードＮ
Ｄ１、ＮＤ２の直上に形成され、両ノードＮＤ１、ＮＤ
２に容量を付加している。容量プレート２は、容量導電
膜１１（図４（ｂ）参照）と、容量絶縁膜１２（図４
（ｂ）参照）とで構成され、両者１１、１２は同じ形を
している。容量プレート２の形成工程においては、まず
容量絶縁膜１２が形成され、続いて容量絶縁膜１２の直
上に容量導電膜１１が形成される。なお、容量導電膜１
１は、ダマシン層５ａ、５ｃ、５ｄ、５ｇ、５ｈ、５ｊ
に接触しないように、充分なマージンがとられている。
このように、ノードＮＤ１、ＮＤ２と、容量絶縁膜１２
と、容量導電膜１１とからなる積層構造により、ノード
ＮＤ１、ＮＤ２の直上に容量を形成している。
目の層を示している。図２（ｃ）に示すように、メモリ
セル１のこの層には、容量プレート２（セルプレート）
が配置されている。この容量プレート２は、両ノードＮ
Ｄ１、ＮＤ２の直上に形成され、両ノードＮＤ１、ＮＤ
２に容量を付加している。容量プレート２は、容量導電
膜１１（図４（ｂ）参照）と、容量絶縁膜１２（図４
（ｂ）参照）とで構成され、両者１１、１２は同じ形を
している。容量プレート２の形成工程においては、まず
容量絶縁膜１２が形成され、続いて容量絶縁膜１２の直
上に容量導電膜１１が形成される。なお、容量導電膜１
１は、ダマシン層５ａ、５ｃ、５ｄ、５ｇ、５ｈ、５ｊ
に接触しないように、充分なマージンがとられている。
このように、ノードＮＤ１、ＮＤ２と、容量絶縁膜１２
と、容量導電膜１１とからなる積層構造により、ノード
ＮＤ１、ＮＤ２の直上に容量を形成している。
【００３６】図３（ａ）は、メモリセル１の下から４番
目の層を示している。図３（ａ）に示すように、メモリ
セル１のこの層には、それぞれ行方向（ロウ方向）に伸
びる７つの１層金属配線６ａ〜６ｇが設けられている。
なお、１層金属配線６ｄは、ワード線ＷＬを構成する。
メモリセル１の後部において、１層金属配線６ａ近傍に
は、接地線Ｖｓｓとの接続のために、１層金属配線６ａ
とダマシン層５ａとを接続するスタックドヴィアコンタ
クト７ａが設けられている。１層金属配線６ｂ近傍に
は、電源電圧線ＶＤＤとの接続のために、１層金属配線
６ｂとダマシン層５ｂとを接続するスタックドヴィアコ
ンタクト７ｂが設けられている。１層金属配線６ｃ近傍
には、ビット線ＢＬ＃との接続のために、１層金属配線
６ｃとダマシン層５ｃとを接続するスタックドヴィアコ
ンダクト７ｃが設けられている。
目の層を示している。図３（ａ）に示すように、メモリ
セル１のこの層には、それぞれ行方向（ロウ方向）に伸
びる７つの１層金属配線６ａ〜６ｇが設けられている。
なお、１層金属配線６ｄは、ワード線ＷＬを構成する。
メモリセル１の後部において、１層金属配線６ａ近傍に
は、接地線Ｖｓｓとの接続のために、１層金属配線６ａ
とダマシン層５ａとを接続するスタックドヴィアコンタ
クト７ａが設けられている。１層金属配線６ｂ近傍に
は、電源電圧線ＶＤＤとの接続のために、１層金属配線
６ｂとダマシン層５ｂとを接続するスタックドヴィアコ
ンタクト７ｂが設けられている。１層金属配線６ｃ近傍
には、ビット線ＢＬ＃との接続のために、１層金属配線
６ｃとダマシン層５ｃとを接続するスタックドヴィアコ
ンダクト７ｃが設けられている。
【００３７】前後方向にみてメモリセル１の中部におい
て、１層金属配線６ｄ近傍には、左側で１層金属配線６
ｄとダマシン層５ｄとを接続するスタックドヴィアコン
タクト７ｄと、右側で１層金属配線６ｄとダマシン層５
ｇとを接続するスタックドヴィアコンタクト７ｅとが設
けられている。
て、１層金属配線６ｄ近傍には、左側で１層金属配線６
ｄとダマシン層５ｄとを接続するスタックドヴィアコン
タクト７ｄと、右側で１層金属配線６ｄとダマシン層５
ｇとを接続するスタックドヴィアコンタクト７ｅとが設
けられている。
【００３８】メモリセル１の前部において、１層金属配
線６ｅ近傍には、ビット線ＢＬとの接続のために、１層
金属配線６ｅとダマシン層５ｈとを接続するスタックド
ヴィアコンタクト７ｆが設けられている。１層金属配線
６ｆ近傍には、電源電圧線ＶＤＤとの接続のために、１
層金属配線６ｆとダマシン層５ｉとを接続するスタック
ドヴィアコンタクト７ｇが設けられている。１層金属配
線６ｇ近傍には、接地線Ｖｓｓとの接続のために、１層
金属配線６ｇとダマシン層５ｊとを接続するスタックド
ヴィアコンタクト７ｈが設けられている。なお、１層金
属配線６ａ〜６ｇ及びスタックドヴィアコンタクト７ａ
〜７ｈは、隣り合うメモリセル（図示せず）と共通であ
る。また、１層金属配線６ｄ、すなわちワード線ＷＬ
は、行方向につながっている。
線６ｅ近傍には、ビット線ＢＬとの接続のために、１層
金属配線６ｅとダマシン層５ｈとを接続するスタックド
ヴィアコンタクト７ｆが設けられている。１層金属配線
６ｆ近傍には、電源電圧線ＶＤＤとの接続のために、１
層金属配線６ｆとダマシン層５ｉとを接続するスタック
ドヴィアコンタクト７ｇが設けられている。１層金属配
線６ｇ近傍には、接地線Ｖｓｓとの接続のために、１層
金属配線６ｇとダマシン層５ｊとを接続するスタックド
ヴィアコンタクト７ｈが設けられている。なお、１層金
属配線６ａ〜６ｇ及びスタックドヴィアコンタクト７ａ
〜７ｈは、隣り合うメモリセル（図示せず）と共通であ
る。また、１層金属配線６ｄ、すなわちワード線ＷＬ
は、行方向につながっている。
【００３９】図３（ｂ）は、メモリセル１の最上層（下
から５番目の層）を示している。図３（ｂ）に示すよう
に、メモリセル１のこの層には、それぞれ列方向（カラ
ム方向）に伸びる５つの２層金属配線８ａ〜８ｅが設け
られている。これらの２層金属配線８ａ〜８ｅは、それ
ぞれ、左側の接地電圧線Ｖｓｓと、ビット線ＢＬと、電
源電圧線ＶＤＤ（Ｍ−Ｃ ＶＤＤ）と、ビット線ＢＬ＃
と、右側の接地電圧線Ｖｓｓとを構成する。
から５番目の層）を示している。図３（ｂ）に示すよう
に、メモリセル１のこの層には、それぞれ列方向（カラ
ム方向）に伸びる５つの２層金属配線８ａ〜８ｅが設け
られている。これらの２層金属配線８ａ〜８ｅは、それ
ぞれ、左側の接地電圧線Ｖｓｓと、ビット線ＢＬと、電
源電圧線ＶＤＤ（Ｍ−Ｃ ＶＤＤ）と、ビット線ＢＬ＃
と、右側の接地電圧線Ｖｓｓとを構成する。
【００４０】ここで、２層金属配線８ａ近傍には、２層
金属配線８ａ（Ｖｓｓ）と１層金属配線６ａとを接続す
るヴィアコンタクト９ａが設けられている。２層金属配
線８ｂ近傍には、２層金属配線８ｂ（ＢＬ）と１層金属
配線６ｅとを接続するヴィアコンタクト９ｄが設けられ
ている。２層金属配線８ｃ近傍には、それぞれ、２層金
属配線８ｃ（ＶＤＤ）と１層金属配線６ｂ、６ｆとを接
続するヴィアコンタクト９ｂ、９ｅが設けられている。
２層金属配線８ｄ近傍には、２層金属配線８ｄ（ＢＬ
＃）と１層金属配線６ｃとを接続するヴィアコンタクト
９ｃが設けられている。２層金属配線８ｅ近傍には、２
層金属配線８ｅ（Ｖｓｓ）と１層金属配線６ｇとを接続
するヴィアコンタクト９ｆが設けられている。なお、２
層金属配線８ａ〜８ｅは、カラム方向に隣り合うメモリ
セル（図示せず）につながっている。また、ヴィアコン
タクト９ａ〜９ｆは、周囲のメモリセル（図示せず）と
共通である。
金属配線８ａ（Ｖｓｓ）と１層金属配線６ａとを接続す
るヴィアコンタクト９ａが設けられている。２層金属配
線８ｂ近傍には、２層金属配線８ｂ（ＢＬ）と１層金属
配線６ｅとを接続するヴィアコンタクト９ｄが設けられ
ている。２層金属配線８ｃ近傍には、それぞれ、２層金
属配線８ｃ（ＶＤＤ）と１層金属配線６ｂ、６ｆとを接
続するヴィアコンタクト９ｂ、９ｅが設けられている。
２層金属配線８ｄ近傍には、２層金属配線８ｄ（ＢＬ
＃）と１層金属配線６ｃとを接続するヴィアコンタクト
９ｃが設けられている。２層金属配線８ｅ近傍には、２
層金属配線８ｅ（Ｖｓｓ）と１層金属配線６ｇとを接続
するヴィアコンタクト９ｆが設けられている。なお、２
層金属配線８ａ〜８ｅは、カラム方向に隣り合うメモリ
セル（図示せず）につながっている。また、ヴィアコン
タクト９ａ〜９ｆは、周囲のメモリセル（図示せず）と
共通である。
【００４１】そして、前記のとおりの構造を備えたメモ
リセル１が、行方向及び列方向に２次元配列で配置さ
れ、これにより本発明にかかるソフトエラー対策容量が
付加されたＣＭＯＳ−ＳＲＡＭが構築されている。以
下、このＣＭＯＳ−ＳＲＡＭの構成及び機能を説明す
る。図４（ａ）は、８個のメモリセル１が、行方向に２
個並び、列方向に４個並ぶように２次元配列されたＣＭ
ＯＳ−ＳＲＡＭ（２×４レイアウト）の平面図である。
図４（ｂ）は、図４（ａ）に示すＣＭＯＳ−ＳＲＡＭを
折れ線Ｊに沿った、おおむね列方向に切断した立面断面
図である。また、図５（ａ）は、図４（ａ）、（ｂ）に
示すＣＭＯＳ−ＳＲＡＭの等価回路を示す図である。
リセル１が、行方向及び列方向に２次元配列で配置さ
れ、これにより本発明にかかるソフトエラー対策容量が
付加されたＣＭＯＳ−ＳＲＡＭが構築されている。以
下、このＣＭＯＳ−ＳＲＡＭの構成及び機能を説明す
る。図４（ａ）は、８個のメモリセル１が、行方向に２
個並び、列方向に４個並ぶように２次元配列されたＣＭ
ＯＳ−ＳＲＡＭ（２×４レイアウト）の平面図である。
図４（ｂ）は、図４（ａ）に示すＣＭＯＳ−ＳＲＡＭを
折れ線Ｊに沿った、おおむね列方向に切断した立面断面
図である。また、図５（ａ）は、図４（ａ）、（ｂ）に
示すＣＭＯＳ−ＳＲＡＭの等価回路を示す図である。
【００４２】図４（ａ）、（ｂ）及び図５（ａ）に示す
ように、このＣＭＯＳ−ＳＲＡＭでは、各メモリセル１
の容量プレート２は、列方向、すなわち図４（ａ）にお
いて矢印Ｙで示す方向につながっている。すなわち、列
方向に並ぶ複数のメモリセル１については、容量プレー
ト２が共通化ないしは共有化されている。つまり、実質
的には、各列毎に１つずつ容量プレート２が設けられて
いるともいえる。しかしながら、各メモリセル１の容量
プレート２は、行方向、すなわち図４（ａ）において矢
印Ｘで示す方向にはつながっていない。すなわち、行方
向に隣り合う容量プレート２は、互いに独立している
（分離されている）。
ように、このＣＭＯＳ−ＳＲＡＭでは、各メモリセル１
の容量プレート２は、列方向、すなわち図４（ａ）にお
いて矢印Ｙで示す方向につながっている。すなわち、列
方向に並ぶ複数のメモリセル１については、容量プレー
ト２が共通化ないしは共有化されている。つまり、実質
的には、各列毎に１つずつ容量プレート２が設けられて
いるともいえる。しかしながら、各メモリセル１の容量
プレート２は、行方向、すなわち図４（ａ）において矢
印Ｘで示す方向にはつながっていない。すなわち、行方
向に隣り合う容量プレート２は、互いに独立している
（分離されている）。
【００４３】容量プレート２は、ＣＭＯＳ−ＳＲＡＭを
構成する各メモリセル１の記憶保持部である両ノードＮ
Ｄ１、ＮＤ２につながっている。なお、各ノードＮＤ
１、ＮＤ２は、層間膜１３によって互いに確実に絶縁さ
れている。そして、各ノードＮＤ１、ＮＤ２の直上に容
量絶縁膜１２が配置され、この容量絶縁膜１２の直上に
容量導電膜１１が形成されている。すなわち、容量プレ
ート２は、容量導電膜１１と容量絶縁膜１２とが積層さ
れた２層構造のものである。この容量プレート２によっ
てノードＮＤ１、ＮＤ２の容量が増加している。
構成する各メモリセル１の記憶保持部である両ノードＮ
Ｄ１、ＮＤ２につながっている。なお、各ノードＮＤ
１、ＮＤ２は、層間膜１３によって互いに確実に絶縁さ
れている。そして、各ノードＮＤ１、ＮＤ２の直上に容
量絶縁膜１２が配置され、この容量絶縁膜１２の直上に
容量導電膜１１が形成されている。すなわち、容量プレ
ート２は、容量導電膜１１と容量絶縁膜１２とが積層さ
れた２層構造のものである。この容量プレート２によっ
てノードＮＤ１、ＮＤ２の容量が増加している。
【００４４】ここで、容量プレート２を容量として機能
させるには、容量導電膜１１に定電圧（例えば、ＶＤ
Ｄ、ＧＮＤ等）を印加する必要がある。このため、容量
導電膜１１は、所定の定電圧印加用電源に接続される。
そして、このＣＭＯＳ−ＳＲＡＭでは、前記のとおり、
列方向に並ぶ複数のメモリセル１について容量プレート
２が共通化されているので、容量導電膜１１の定電圧印
加用電源への接続は、同一列内の複数のメモリセル１に
対して１つのみでよい。したがって、容量プレート２に
定電圧を供給するための配線構造（例えば、コンタク
ト）ないしその製造プロセスが非常に簡素化される。ま
た、歩留まりも大幅に高められる。
させるには、容量導電膜１１に定電圧（例えば、ＶＤ
Ｄ、ＧＮＤ等）を印加する必要がある。このため、容量
導電膜１１は、所定の定電圧印加用電源に接続される。
そして、このＣＭＯＳ−ＳＲＡＭでは、前記のとおり、
列方向に並ぶ複数のメモリセル１について容量プレート
２が共通化されているので、容量導電膜１１の定電圧印
加用電源への接続は、同一列内の複数のメモリセル１に
対して１つのみでよい。したがって、容量プレート２に
定電圧を供給するための配線構造（例えば、コンタク
ト）ないしその製造プロセスが非常に簡素化される。ま
た、歩留まりも大幅に高められる。
【００４５】例えば、図５（ｂ）に示すように、容量プ
レート２（容量導電膜１１）が列方向につながっていな
い場合は、各メモリセル１の容量プレート２の容量導電
膜１１に、それぞれ、個別に定電圧を供給する必要があ
る。このため、容量用配線１４と多数のコンタクト１５
とを設けなければならず、容量プレート２に定電圧を供
給するための配線構造が非常に複雑なものなる。このた
め、歩留まりの低下を招き、かつ冗長メモリセルを構築
しにくくなる
レート２（容量導電膜１１）が列方向につながっていな
い場合は、各メモリセル１の容量プレート２の容量導電
膜１１に、それぞれ、個別に定電圧を供給する必要があ
る。このため、容量用配線１４と多数のコンタクト１５
とを設けなければならず、容量プレート２に定電圧を供
給するための配線構造が非常に複雑なものなる。このた
め、歩留まりの低下を招き、かつ冗長メモリセルを構築
しにくくなる
【００４６】このように、実施の形態１にかかるＣＭＯ
Ｓ−ＳＲＡＭないしメモリセル１では、ノード接続配線
の上側に容量プレート２が設けられているので、メモリ
セルサイズを増加させることなく、ソフトエラー対策容
量を形成することができる。ここで、ノードＮＤ１、Ｎ
Ｄ２の直上に形成される容量プレート２の容量導電膜１
１に印加する電位を、両ロードトランジスタＬＴｒ１、
ＬＴｒ２のソース電位ＶＤＤに設定した場合は、該ソー
スの直上に形成される電源電圧線ＶＤＤとの接続のため
のダマシン層５ｂ、５ｉと、容量プレート２とのマージ
ンは必要とされない。このため、容量プレート２を大き
く形成することができ、より大きな容量を得ることがで
きる。したがって、メモリセルの面積を増やさずに、容
易に容量を追加することができ、ソフトエラーに強いＣ
ＭＯＳ−ＳＲＡＭが得られる。
Ｓ−ＳＲＡＭないしメモリセル１では、ノード接続配線
の上側に容量プレート２が設けられているので、メモリ
セルサイズを増加させることなく、ソフトエラー対策容
量を形成することができる。ここで、ノードＮＤ１、Ｎ
Ｄ２の直上に形成される容量プレート２の容量導電膜１
１に印加する電位を、両ロードトランジスタＬＴｒ１、
ＬＴｒ２のソース電位ＶＤＤに設定した場合は、該ソー
スの直上に形成される電源電圧線ＶＤＤとの接続のため
のダマシン層５ｂ、５ｉと、容量プレート２とのマージ
ンは必要とされない。このため、容量プレート２を大き
く形成することができ、より大きな容量を得ることがで
きる。したがって、メモリセルの面積を増やさずに、容
易に容量を追加することができ、ソフトエラーに強いＣ
ＭＯＳ−ＳＲＡＭが得られる。
【００４７】なお、容量プレート２の容量導電膜１１に
印加する電位を、電源電圧線ＶＤＤと異なる電位、例え
ば接地電圧線Ｖｓｓ（ＧＮＤ）に設定した場合は、容量
導電膜１１が電源電圧線ＶＤＤとショートする可能性が
高くなる。このため、両ダマシン層５ｂ、５ｉと容量プ
レート２との間隔を大きくする必要がある。ただし、こ
の場合は、容量プレート２の容量導電膜１１が接地電圧
（Ｖｓｓ）であるので、容量プレート２と、ダマシン層
５ａ、５ｊとのマージンは必要とされない。このため、
総合的には、メモリセルの面積を増やすことなく容易に
容量を追加することができ、ソフトエラーに強いＳＲＡ
Ｍが得られる。
印加する電位を、電源電圧線ＶＤＤと異なる電位、例え
ば接地電圧線Ｖｓｓ（ＧＮＤ）に設定した場合は、容量
導電膜１１が電源電圧線ＶＤＤとショートする可能性が
高くなる。このため、両ダマシン層５ｂ、５ｉと容量プ
レート２との間隔を大きくする必要がある。ただし、こ
の場合は、容量プレート２の容量導電膜１１が接地電圧
（Ｖｓｓ）であるので、容量プレート２と、ダマシン層
５ａ、５ｊとのマージンは必要とされない。このため、
総合的には、メモリセルの面積を増やすことなく容易に
容量を追加することができ、ソフトエラーに強いＳＲＡ
Ｍが得られる。
【００４８】以上、実施の形態１にかかるＣＭＯＳ−Ｓ
ＲＡＭ（半導体記憶装置）よれば、ＩＣの低電圧化や集
積化等により記憶保持のための電荷量が少なくなった場
合でも、ソフトエラーの発生を有効に低減することがで
きる。また、容量プレート２に定電圧を供給するための
配線構造及びその製造プロセスを簡素化することができ
る。さらに、スタンバイ不良が発生したメモリセルを冗
長メモリセルで置換することにより、スタンバイ不良を
救済することができ、歩留まりを大幅に高めることがで
きる。
ＲＡＭ（半導体記憶装置）よれば、ＩＣの低電圧化や集
積化等により記憶保持のための電荷量が少なくなった場
合でも、ソフトエラーの発生を有効に低減することがで
きる。また、容量プレート２に定電圧を供給するための
配線構造及びその製造プロセスを簡素化することができ
る。さらに、スタンバイ不良が発生したメモリセルを冗
長メモリセルで置換することにより、スタンバイ不良を
救済することができ、歩留まりを大幅に高めることがで
きる。
【００４９】実施の形態２．以下、主として図６を参照
しつつ、また適宜図１〜図５を参照しつつ、本発明の実
施の形態２にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装
置）を説明する。ただし、この実施の形態２にかかるＣ
ＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、
図１〜図５に示す、実施の形態１にかかるＣＭＯＳ−Ｓ
ＲＡＭないしそのメモリセルの場合と同様であるので、
説明の重複を避けるため、以下では主として実施の形態
１と異なる点を説明する。なお、図６に示す実施の形態
２において、実施の形態１と共通する構成要素には、実
施の形態１の場合と同一の参照番号が付されている。
しつつ、また適宜図１〜図５を参照しつつ、本発明の実
施の形態２にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装
置）を説明する。ただし、この実施の形態２にかかるＣ
ＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、
図１〜図５に示す、実施の形態１にかかるＣＭＯＳ−Ｓ
ＲＡＭないしそのメモリセルの場合と同様であるので、
説明の重複を避けるため、以下では主として実施の形態
１と異なる点を説明する。なお、図６に示す実施の形態
２において、実施の形態１と共通する構成要素には、実
施の形態１の場合と同一の参照番号が付されている。
【００５０】図６に示すように、実施の形態２にかかる
ＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセ
ル１に対して共通化された容量プレート２の容量導電膜
１１が電源電圧線ＶＤＤに接続され、これにより容量プ
レート２がノードＮＤ１、ＮＤ２にソフトエラー対策用
容量を付加するようになっている。このＣＯＭＳ−ＳＲ
ＡＭには、歩留まりの向上を図るため、不良なメモリセ
ル１と置換するための冗長メモリセル（図示せず）が設
けられている。そして、ＣＭＯＳ−ＳＲＡＭ内に不良な
メモリセル１が発見されたときには、該メモリセル１を
冗長メモリセルで置換するようにしている。なお、不良
なメモリセル１を冗長メモリセルで置換する手法は、後
で説明する。
ＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセ
ル１に対して共通化された容量プレート２の容量導電膜
１１が電源電圧線ＶＤＤに接続され、これにより容量プ
レート２がノードＮＤ１、ＮＤ２にソフトエラー対策用
容量を付加するようになっている。このＣＯＭＳ−ＳＲ
ＡＭには、歩留まりの向上を図るため、不良なメモリセ
ル１と置換するための冗長メモリセル（図示せず）が設
けられている。そして、ＣＭＯＳ−ＳＲＡＭ内に不良な
メモリセル１が発見されたときには、該メモリセル１を
冗長メモリセルで置換するようにしている。なお、不良
なメモリセル１を冗長メモリセルで置換する手法は、後
で説明する。
【００５１】また、このＣＭＯＳ−ＳＲＡＭにおいて
は、電源電圧線Ｍ−ＣＶＤＤ、接地電圧線Ｖｓｓ（ＧＮ
Ｄ）及び容量プレート２は、それぞれ、ビット線ＢＬ、
ＢＬ＃と平行な方向に伸長するように配置されている。
他方、ワード線ＷＬは、ビット線ＢＬ、ＢＬ＃と垂直な
方向に伸長するように配置されている。なお、容量プレ
ート２は、行方向には連結されていない（すなわち、列
毎に分離されている）。そして、各ワード線ＷＬをスイ
ッチングするワード線ドライバ１６と、各ビット線Ｂ
Ｌ、ＢＬ＃をスイッチングするビット線ドライバ１７と
が設けられている。なお、ワード線ドライバ１６は単純
化され、ワード線プルアップ素子を省略してＮＭＯＳの
形態で示されている。このワード線ドライバ１６では、
スタンバイ時には、ＮＭＯＳのゲート信号は電源電圧
（ＶＤＤ電圧）とされている。また、ビット線ドライバ
１７も単純化され、ＰＭＯＳの形態で示されている。こ
のビット線ドライバ１７では、スタンバイ時には、ＰＭ
ＯＳのゲート信号が接地電圧（Ｖｓｓ電圧）とされてい
る。
は、電源電圧線Ｍ−ＣＶＤＤ、接地電圧線Ｖｓｓ（ＧＮ
Ｄ）及び容量プレート２は、それぞれ、ビット線ＢＬ、
ＢＬ＃と平行な方向に伸長するように配置されている。
他方、ワード線ＷＬは、ビット線ＢＬ、ＢＬ＃と垂直な
方向に伸長するように配置されている。なお、容量プレ
ート２は、行方向には連結されていない（すなわち、列
毎に分離されている）。そして、各ワード線ＷＬをスイ
ッチングするワード線ドライバ１６と、各ビット線Ｂ
Ｌ、ＢＬ＃をスイッチングするビット線ドライバ１７と
が設けられている。なお、ワード線ドライバ１６は単純
化され、ワード線プルアップ素子を省略してＮＭＯＳの
形態で示されている。このワード線ドライバ１６では、
スタンバイ時には、ＮＭＯＳのゲート信号は電源電圧
（ＶＤＤ電圧）とされている。また、ビット線ドライバ
１７も単純化され、ＰＭＯＳの形態で示されている。こ
のビット線ドライバ１７では、スタンバイ時には、ＰＭ
ＯＳのゲート信号が接地電圧（Ｖｓｓ電圧）とされてい
る。
【００５２】ビット線ＢＬ（ＢＬ＃）と、容量プレート
２の容量導電膜１１を電源電圧線ＶＤＤに接続するプレ
ート接続線１８と、電源電圧線Ｍ−ＣＶＤＤとには、そ
れぞれ、ｐ型ＭＯＳトランジスタからなるビット線負荷
用スイッチ１９と、セルプレート用スイッチ２０と、Ｍ
−ＣＶＤＤ用スイッチ２１とが介設されている。これら
の各スイッチは、それぞれ、ヒューズプログラム信号線
２２を介して印加されるヒューズプログラム出力信号に
よって制御されるようになっている。これら３つのスイ
ッチ１９〜２１の制御信号は、共通化されている。
２の容量導電膜１１を電源電圧線ＶＤＤに接続するプレ
ート接続線１８と、電源電圧線Ｍ−ＣＶＤＤとには、そ
れぞれ、ｐ型ＭＯＳトランジスタからなるビット線負荷
用スイッチ１９と、セルプレート用スイッチ２０と、Ｍ
−ＣＶＤＤ用スイッチ２１とが介設されている。これら
の各スイッチは、それぞれ、ヒューズプログラム信号線
２２を介して印加されるヒューズプログラム出力信号に
よって制御されるようになっている。これら３つのスイ
ッチ１９〜２１の制御信号は、共通化されている。
【００５３】かくして、このＣＭＯＳ−ＳＲＡＭでは、
列方向に並ぶメモリセル１にスタンバイ不良が発生した
ときには、容量プレート２の容量導電膜１１が電源電圧
線ＶＤＤに接続され、該メモリセル１がセル冗長信号に
よりスイッチングされて冗長メモリセルと置換される。
以下、スタンバイ不良の場合について、スタンバイ不良
の検出手法ないし不良なメモリセル１の冗長カラム（冗
長メモリセル）への置換手法を説明する。
列方向に並ぶメモリセル１にスタンバイ不良が発生した
ときには、容量プレート２の容量導電膜１１が電源電圧
線ＶＤＤに接続され、該メモリセル１がセル冗長信号に
よりスイッチングされて冗長メモリセルと置換される。
以下、スタンバイ不良の場合について、スタンバイ不良
の検出手法ないし不良なメモリセル１の冗長カラム（冗
長メモリセル）への置換手法を説明する。
【００５４】まず、スタンバイ不良の検出方法ないし不
良なメモリセル１の冗長カラム（冗長メモリセル）への
置換方法の概要を説明する。すなわち、テストモード時
において、スイッチ回路をすべて非導通状態に設定した
場合、メモリセル１の列方向の配列（以下、「メモリセ
ルアレイ１」という。）中にスタンバイ電流不良のメモ
リセル１が存在すれば、電源電圧線Ｍ−ＣＶＤＬの電圧
が、そのリーク電流により低下する。したがって、この
電圧降下を検出することにより、スタンバイ電流不良の
メモリセルアレイ１を検出することができる。電源電圧
線Ｍ−ＶＶＤＤの電圧レベルが接地電圧レベルになる
と、これに対応するメモリセル１の記憶データが消失
し、このメモリセル１が動作不良状態となる。そこで、
メモリセル１のデータを読出し、メモリセル１の記憶デ
ータがテスト書込データと異なっているか否か（又は、
正常データを読み出せないか否か）を判定することによ
り、不良なメモリセルアレイ１ないしメモリセル１を特
定することができる。
良なメモリセル１の冗長カラム（冗長メモリセル）への
置換方法の概要を説明する。すなわち、テストモード時
において、スイッチ回路をすべて非導通状態に設定した
場合、メモリセル１の列方向の配列（以下、「メモリセ
ルアレイ１」という。）中にスタンバイ電流不良のメモ
リセル１が存在すれば、電源電圧線Ｍ−ＣＶＤＬの電圧
が、そのリーク電流により低下する。したがって、この
電圧降下を検出することにより、スタンバイ電流不良の
メモリセルアレイ１を検出することができる。電源電圧
線Ｍ−ＶＶＤＤの電圧レベルが接地電圧レベルになる
と、これに対応するメモリセル１の記憶データが消失
し、このメモリセル１が動作不良状態となる。そこで、
メモリセル１のデータを読出し、メモリセル１の記憶デ
ータがテスト書込データと異なっているか否か（又は、
正常データを読み出せないか否か）を判定することによ
り、不良なメモリセルアレイ１ないしメモリセル１を特
定することができる。
【００５５】スタンバイ電流不良のメモリセルアレイ１
を特定した後、ヒューズプログラム回路（図示せず）を
プログラムし、不良なメモリセルアレイ１に対応する電
源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離す。この
ように、スタンバイ電流不良／動作正常のメモリセルア
レイ１を確実に検出し、対応する電源電圧線ＭＣ−ＶＤ
Ｄを電源ノードから切り離すことにより、スタンバイ電
流不良／動作正常のメモリセルアレイ１を冗長置換によ
り救済することができ、かつスタンバイ電流を低減する
ことができる。
を特定した後、ヒューズプログラム回路（図示せず）を
プログラムし、不良なメモリセルアレイ１に対応する電
源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離す。この
ように、スタンバイ電流不良／動作正常のメモリセルア
レイ１を確実に検出し、対応する電源電圧線ＭＣ−ＶＤ
Ｄを電源ノードから切り離すことにより、スタンバイ電
流不良／動作正常のメモリセルアレイ１を冗長置換によ
り救済することができ、かつスタンバイ電流を低減する
ことができる。
【００５６】以下、図７に示すフローチャートを参照し
つつ、具体的なスタンバイ不良の検出方法ないし冗長メ
モリセルへの置換方法を説明する。すなわち、まず、通
常の使用状態での電圧レベルの電源電圧で、メモリセル
アレイ１の各メモリセル１にテストデータを書き込む
（ステップＳ１）。そして、メモリセル１へのテストデ
ータの書き込みが完了した後、電源電圧（ＶＤＤ電圧）
を、通常の使用状態よりも高い状態に保持し、このメモ
リセルアレイ１をスタンバイ状態にする（ステップＳ
２）。
つつ、具体的なスタンバイ不良の検出方法ないし冗長メ
モリセルへの置換方法を説明する。すなわち、まず、通
常の使用状態での電圧レベルの電源電圧で、メモリセル
アレイ１の各メモリセル１にテストデータを書き込む
（ステップＳ１）。そして、メモリセル１へのテストデ
ータの書き込みが完了した後、電源電圧（ＶＤＤ電圧）
を、通常の使用状態よりも高い状態に保持し、このメモ
リセルアレイ１をスタンバイ状態にする（ステップＳ
２）。
【００５７】これらの動作は、外部のテスタ（図示せ
ず）から電源端子に印加される電源電圧レベルを調整す
ることにより行われる。また、ステップＳ２で電源電圧
（ＶＤＤ電圧）を通常使用時よりも高くすることによ
り、スタンバイ電流不良／動作正常のメモリセルアレイ
１ないしはメモリセル１の存在を顕著化させることがで
きる。
ず）から電源端子に印加される電源電圧レベルを調整す
ることにより行われる。また、ステップＳ２で電源電圧
（ＶＤＤ電圧）を通常使用時よりも高くすることによ
り、スタンバイ電流不良／動作正常のメモリセルアレイ
１ないしはメモリセル１の存在を顕著化させることがで
きる。
【００５８】続いて、テストモード指示信号ＴＥＳＴ１
をＨレベルに設定し、電源電圧線Ｍ−ＣＶＤＤを電源ノ
ードから分離する（ステップＳ３）。電源電圧線Ｍ−Ｃ
ＶＤＤに、スタンバイ電流不良のメモリセル１が接続さ
れている場合、該電源電圧線Ｍ−ＣＶＤＤの電圧レベル
が低下する。
をＨレベルに設定し、電源電圧線Ｍ−ＣＶＤＤを電源ノ
ードから分離する（ステップＳ３）。電源電圧線Ｍ−Ｃ
ＶＤＤに、スタンバイ電流不良のメモリセル１が接続さ
れている場合、該電源電圧線Ｍ−ＣＶＤＤの電圧レベル
が低下する。
【００５９】次に、テストモード指示信号ＴＥＳＴ２を
Ｈレベルに設定し、各電源電圧線Ｍ−ＣＶＤＤの電圧レ
ベルを検出し、その検出結果に応じて、対応する電源電
圧線の電圧レベルをそれぞれ設定する（ステップＳ
４）。すなわち、異常スタンバイ電流によりその電圧レ
ベルが低下した電源電圧線Ｍ−ＣＶＤＤの電圧レベル
を、接地電圧レベルに駆動する。そして、これらのテス
トモード指示信号ＴＥＳＴ１及びＴＥＳＴ２をともにＬ
レベルに設定し、スタンバイ電流不良のメモリセル１を
顕在化させて動作不良状態とする動作ステップを完了す
る（ステップＳ５）。スタンバイ電流不良のメモリセル
１は、その電源ノードに接地電圧が供給されており、記
憶データは消失している。次に、このメモリセルの記憶
データを順次読み出す（ステップＳ６）。
Ｈレベルに設定し、各電源電圧線Ｍ−ＣＶＤＤの電圧レ
ベルを検出し、その検出結果に応じて、対応する電源電
圧線の電圧レベルをそれぞれ設定する（ステップＳ
４）。すなわち、異常スタンバイ電流によりその電圧レ
ベルが低下した電源電圧線Ｍ−ＣＶＤＤの電圧レベル
を、接地電圧レベルに駆動する。そして、これらのテス
トモード指示信号ＴＥＳＴ１及びＴＥＳＴ２をともにＬ
レベルに設定し、スタンバイ電流不良のメモリセル１を
顕在化させて動作不良状態とする動作ステップを完了す
る（ステップＳ５）。スタンバイ電流不良のメモリセル
１は、その電源ノードに接地電圧が供給されており、記
憶データは消失している。次に、このメモリセルの記憶
データを順次読み出す（ステップＳ６）。
【００６０】読み出したメモリセルデータが、書き込ん
だテストデータと異なる場合は、この不良のメモリセル
１のアドレス（列アドレス）を特定する（ステップＳ
７）。なお、このメモリセル１の記憶データは、その記
憶ノードがともにＬレベルであり、読み出データは不定
データとなる。ここで、動作不良が生じたメモリセル１
のアドレスは動作不良を検出するテストモード時に検出
され、スタンバイ電流不良／動作正常のメモリセル１
と、動作不良のメモリセル１との識別が行われる。動作
不良のメモリセル１が、スタンバイ電流不良を生じさせ
るとは限らないからである。
だテストデータと異なる場合は、この不良のメモリセル
１のアドレス（列アドレス）を特定する（ステップＳ
７）。なお、このメモリセル１の記憶データは、その記
憶ノードがともにＬレベルであり、読み出データは不定
データとなる。ここで、動作不良が生じたメモリセル１
のアドレスは動作不良を検出するテストモード時に検出
され、スタンバイ電流不良／動作正常のメモリセル１
と、動作不良のメモリセル１との識別が行われる。動作
不良のメモリセル１が、スタンバイ電流不良を生じさせ
るとは限らないからである。
【００６１】ステップＳ７で不良のメモリセル１の特定
が行われた後、この不良のメモリセル１の列アドレス
（以下、「不良列アドレス」という。）をプログラム
し、プログラム回路において、この不良のメモリセル１
に対応するプログラム回路のリンク素子を溶断する。こ
れにより、スタンバイ電流不良のメモリセル１に接続さ
れた電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離
す。
が行われた後、この不良のメモリセル１の列アドレス
（以下、「不良列アドレス」という。）をプログラム
し、プログラム回路において、この不良のメモリセル１
に対応するプログラム回路のリンク素子を溶断する。こ
れにより、スタンバイ電流不良のメモリセル１に接続さ
れた電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離
す。
【００６２】これにより、通常動作モード時において、
スタンバイ電流不良のメモリセル１が、異常なスタンバ
イリーク電流を引き起こすのを防止することができる。
不良の列アドレスを用いるのは、電源電圧線Ｍ−ＣＶＤ
Ｄが列方向に延在しており、各メモリセルアレイ１に対
応して電源電圧線Ｍ−ＣＶＤＤが配置されるからであ
る。なお、動作不良のメモリセルアレイ１ないしメモリ
セル１に対しては、スタンバイ電流の不良／正常にかか
わらず、対応する電源電圧線Ｍ−ＣＶＤＤの電源ノード
からの切り離しを行ってもよい。
スタンバイ電流不良のメモリセル１が、異常なスタンバ
イリーク電流を引き起こすのを防止することができる。
不良の列アドレスを用いるのは、電源電圧線Ｍ−ＣＶＤ
Ｄが列方向に延在しており、各メモリセルアレイ１に対
応して電源電圧線Ｍ−ＣＶＤＤが配置されるからであ
る。なお、動作不良のメモリセルアレイ１ないしメモリ
セル１に対しては、スタンバイ電流の不良／正常にかか
わらず、対応する電源電圧線Ｍ−ＣＶＤＤの電源ノード
からの切り離しを行ってもよい。
【００６３】そして、ステップＳ８における不良列アド
レスのプログラムにより、スタンバイ電流不良／動作正
常のメモリセルアレイ１ないしメモリセル１が、冗長メ
モリセルに置換される。なお、一般的には、各メモリセ
ルアレイ１に対応してスイッチゲートが設けられ、メモ
リセルアレイ単位で電源電圧線Ｍ−ＣＶＤＤの分離が行
われる。しかしながら、このスイッチゲートは、複数列
の電源電圧線Ｍ−ＣＶＤＤに対して１つ設けられてもよ
い。この場合、複数列単位でスタンバイ電流不良のメモ
リセル１の置換救済が行われる。
レスのプログラムにより、スタンバイ電流不良／動作正
常のメモリセルアレイ１ないしメモリセル１が、冗長メ
モリセルに置換される。なお、一般的には、各メモリセ
ルアレイ１に対応してスイッチゲートが設けられ、メモ
リセルアレイ単位で電源電圧線Ｍ−ＣＶＤＤの分離が行
われる。しかしながら、このスイッチゲートは、複数列
の電源電圧線Ｍ−ＣＶＤＤに対して１つ設けられてもよ
い。この場合、複数列単位でスタンバイ電流不良のメモ
リセル１の置換救済が行われる。
【００６４】また、ステップＳ６において、メモリセル
１のデータ読み出し時にテストモード指示信号ＴＥＳＴ
１及びＴＥＳＴ２が活性状態に保持されていてもよい。
すなわち、電源電圧線Ｍ−ＣＶＤＤの電圧を検出保持回
路（図示せず）によりラッチした状態で、メモリセル１
のデータの読出が行なわれてもよい。
１のデータ読み出し時にテストモード指示信号ＴＥＳＴ
１及びＴＥＳＴ２が活性状態に保持されていてもよい。
すなわち、電源電圧線Ｍ−ＣＶＤＤの電圧を検出保持回
路（図示せず）によりラッチした状態で、メモリセル１
のデータの読出が行なわれてもよい。
【００６５】このように、列方向に延在する電源電圧線
Ｍ−ＣＶＤＤを、テストモード時に電源ノードから分離
し、この電源電圧線Ｍ−ＣＶＤＤの電圧レベルを検出す
る。そして、電源電圧線Ｍ−ＣＶＤＤの電圧レベルが低
下している場合は、電源電圧線Ｍ−ＣＶＤＤを接地電圧
レベルに駆動し、スタンバイ電流不良のメモリセルアレ
イ１ないしメモリセル１を確実に動作不良状態に設定す
ることができる。これにより、スタンバイ電流不良／動
作正常のメモリセルアレイ１ないしメモリセル１を、動
作不良状態に設定することができ、容易に、この列アド
レスを特定することができる。また、スタンバイ電流不
良の電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離し
ておくことにより、スタンバイ電流不良を確実に救済す
ることができる。
Ｍ−ＣＶＤＤを、テストモード時に電源ノードから分離
し、この電源電圧線Ｍ−ＣＶＤＤの電圧レベルを検出す
る。そして、電源電圧線Ｍ−ＣＶＤＤの電圧レベルが低
下している場合は、電源電圧線Ｍ−ＣＶＤＤを接地電圧
レベルに駆動し、スタンバイ電流不良のメモリセルアレ
イ１ないしメモリセル１を確実に動作不良状態に設定す
ることができる。これにより、スタンバイ電流不良／動
作正常のメモリセルアレイ１ないしメモリセル１を、動
作不良状態に設定することができ、容易に、この列アド
レスを特定することができる。また、スタンバイ電流不
良の電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離し
ておくことにより、スタンバイ電流不良を確実に救済す
ることができる。
【００６６】つまり、前記の構造を備えたＣＭＯＳ−Ｓ
ＲＡＭにおいて、例えば、ある列（カラム）にスタンバ
イ不良が見つかると、ヒューズプログラム信号がＨレベ
ルになる。これにより、ビット線負荷用スイッチ１９
と、セルプレート用スイッチ２０と、Ｍ−ＣＶＤＤ用ス
イッチ２１とがオフされ、その列のメモリセル１にはス
タンバイ電流が流れなくなり、冗長カラム（冗長メモリ
セル）に置換される。これにより、例えば次のような原
因によるカラム系スタンバイ不良や容量プレート２に関
する不良を救済することができる。
ＲＡＭにおいて、例えば、ある列（カラム）にスタンバ
イ不良が見つかると、ヒューズプログラム信号がＨレベ
ルになる。これにより、ビット線負荷用スイッチ１９
と、セルプレート用スイッチ２０と、Ｍ−ＣＶＤＤ用ス
イッチ２１とがオフされ、その列のメモリセル１にはス
タンバイ電流が流れなくなり、冗長カラム（冗長メモリ
セル）に置換される。これにより、例えば次のような原
因によるカラム系スタンバイ不良や容量プレート２に関
する不良を救済することができる。
【００６７】 ノードＮＤ１、ＮＤ２と他のノードＮ
Ｄ１、ＮＤ２との間のショート ノードＮＤ１、ＮＤ２と電源電圧線ＶＤＤとの間の
ショート ノードＮＤ１、ＮＤ２と接地電圧線Ｖｓｓとの間の
ショート ノードＮＤ１、ＮＤ２とワード線ＷＬとの間のショ
ート ノードＮＤ１、ＮＤ２とビット線ＢＬ、ＢＬ＃との
間のショート ビット線ＢＬ、ＢＬ＃とワード線ＷＬとの間のショ
ート ワード線ＷＬと電源電圧線ＶＤＤとの間のショート ビット線ＢＬ、ＢＬ＃と接地電圧線Ｖｓｓとの間の
ショート 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショ
ート
Ｄ１、ＮＤ２との間のショート ノードＮＤ１、ＮＤ２と電源電圧線ＶＤＤとの間の
ショート ノードＮＤ１、ＮＤ２と接地電圧線Ｖｓｓとの間の
ショート ノードＮＤ１、ＮＤ２とワード線ＷＬとの間のショ
ート ノードＮＤ１、ＮＤ２とビット線ＢＬ、ＢＬ＃との
間のショート ビット線ＢＬ、ＢＬ＃とワード線ＷＬとの間のショ
ート ワード線ＷＬと電源電圧線ＶＤＤとの間のショート ビット線ＢＬ、ＢＬ＃と接地電圧線Ｖｓｓとの間の
ショート 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショ
ート
【００６８】以上、実施の形態２によれば、スタンバイ
不良が生じたカラムの冗長カラムへのライン置換を、ビ
ット線ＢＬ（ＢＬ＃）と、プレート接続線１８と、電源
電圧線Ｍ−ＣＶＤＤ容量の一括置換により、容易に行う
ことができる。よって、メモリセル１のスタンバイ不良
が生じたときには、該メモリセル１を容易にないしは簡
単に冗長メモリセルで置換することができ、歩留まりを
向上させることができる。
不良が生じたカラムの冗長カラムへのライン置換を、ビ
ット線ＢＬ（ＢＬ＃）と、プレート接続線１８と、電源
電圧線Ｍ−ＣＶＤＤ容量の一括置換により、容易に行う
ことができる。よって、メモリセル１のスタンバイ不良
が生じたときには、該メモリセル１を容易にないしは簡
単に冗長メモリセルで置換することができ、歩留まりを
向上させることができる。
【００６９】実施の形態３．以下、主として図８を参照
しつつ、また適宜図１〜図６を参照しつつ、本発明の実
施の形態３にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装
置）を具体的に説明する。ただし、この実施の形態３に
かかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本
構成は、実施の形態１、２にかかるＣＭＯＳ−ＳＲＡＭ
ないしそのメモリセルの場合と同様であるので、説明の
重複を避けるため、以下では主として実施の形態１、２
と異なる点を説明する。なお、図８に示す実施の形態３
において、実施の形態１、２と共通する構成要素には、
実施の形態１、２の場合と同一の参照番号が付されてい
る。
しつつ、また適宜図１〜図６を参照しつつ、本発明の実
施の形態３にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装
置）を具体的に説明する。ただし、この実施の形態３に
かかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本
構成は、実施の形態１、２にかかるＣＭＯＳ−ＳＲＡＭ
ないしそのメモリセルの場合と同様であるので、説明の
重複を避けるため、以下では主として実施の形態１、２
と異なる点を説明する。なお、図８に示す実施の形態３
において、実施の形態１、２と共通する構成要素には、
実施の形態１、２の場合と同一の参照番号が付されてい
る。
【００７０】図８に示すように、実施の形態３にかかる
ＣＭＯＳ−ＳＲＡＭでは、容量プレート２の容量導電膜
１１を、非常に短い接続導線２３を介して、電源電圧線
Ｍ−ＣＶＤＤ（第１、第２ロードトランジスタＬＴｒ
１、ＬＴｒ２のソース）に接続することにより、容量導
電膜１１に電源電圧（ＶＤＤ）が印加されるようになっ
ている。そして、図６に示す実施の形態２における容量
プレート用スイッチ２０は省かれている。つまり、電源
電圧線ＭＣ−ＶＤＤと容量プレート２の容量導電膜１１
とが接続され、Ｍ−ＣＶＤＤ用スイッチ２１は、実施の
形態２におけるセルプレート用スイッチ２０を兼ねてい
る（容量プレート２と第１、第２ロードトランジスタＬ
Ｔｒ１、ＬＴｒ２とに対して共通化されている）。その
他の構成は、実施の形態２の場合と同様である。
ＣＭＯＳ−ＳＲＡＭでは、容量プレート２の容量導電膜
１１を、非常に短い接続導線２３を介して、電源電圧線
Ｍ−ＣＶＤＤ（第１、第２ロードトランジスタＬＴｒ
１、ＬＴｒ２のソース）に接続することにより、容量導
電膜１１に電源電圧（ＶＤＤ）が印加されるようになっ
ている。そして、図６に示す実施の形態２における容量
プレート用スイッチ２０は省かれている。つまり、電源
電圧線ＭＣ−ＶＤＤと容量プレート２の容量導電膜１１
とが接続され、Ｍ−ＣＶＤＤ用スイッチ２１は、実施の
形態２におけるセルプレート用スイッチ２０を兼ねてい
る（容量プレート２と第１、第２ロードトランジスタＬ
Ｔｒ１、ＬＴｒ２とに対して共通化されている）。その
他の構成は、実施の形態２の場合と同様である。
【００７１】この実施の形態３においても、実施の形態
２の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源
電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易
に行うことができる。よって、メモリセル１のスタンバ
イ不良が生じたときには、メモリセル１を容易にないし
は簡単に冗長メモリセルで置換することができ、歩留ま
りを向上させることができる。
２の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源
電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易
に行うことができる。よって、メモリセル１のスタンバ
イ不良が生じたときには、メモリセル１を容易にないし
は簡単に冗長メモリセルで置換することができ、歩留ま
りを向上させることができる。
【００７２】さらに、プレート接続線１８及び容量プレ
ート用スイッチ２０を必要としないので、配線及びトラ
ンジスタの数が低減され、該ＣＭＯＳ−ＳＲＡＭの構造
ないしはその製造工程が簡素化される。また、ヒューズ
プログラム回路出力信号により、同時にフローティング
を行うことができる。
ート用スイッチ２０を必要としないので、配線及びトラ
ンジスタの数が低減され、該ＣＭＯＳ−ＳＲＡＭの構造
ないしはその製造工程が簡素化される。また、ヒューズ
プログラム回路出力信号により、同時にフローティング
を行うことができる。
【００７３】実施の形態４．以下、主として図９、図１
１（ａ）、（ｂ）を参照しつつ、また適宜図１〜図６を
参照しつつ、本発明の実施の形態４にかかるＣＭＯＳ−
ＳＲＡＭ（半導体記憶装置）を具体的に説明する。ただ
し、この実施の形態４にかかるＣＭＯＳ−ＳＲＡＭない
しそのメモリセルの基本構成は、実施の形態１、２にか
かるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と
同様であるので、説明の重複を避けるため、以下では主
として実施の形態１、２と異なる点を説明する。なお、
図９に示す実施の形態４において、実施の形態１、２と
共通する構成要素には、実施の形態１、２の場合と同一
の参照番号が付されている。
１（ａ）、（ｂ）を参照しつつ、また適宜図１〜図６を
参照しつつ、本発明の実施の形態４にかかるＣＭＯＳ−
ＳＲＡＭ（半導体記憶装置）を具体的に説明する。ただ
し、この実施の形態４にかかるＣＭＯＳ−ＳＲＡＭない
しそのメモリセルの基本構成は、実施の形態１、２にか
かるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と
同様であるので、説明の重複を避けるため、以下では主
として実施の形態１、２と異なる点を説明する。なお、
図９に示す実施の形態４において、実施の形態１、２と
共通する構成要素には、実施の形態１、２の場合と同一
の参照番号が付されている。
【００７４】図９に示すように、実施の形態４にかかる
ＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセ
ル１に対して共通化された容量プレート２の容量導電膜
１１が接地電圧線ＧＮＤに接続され、これにより容量プ
レート２がノードＮＤ１、ＮＤ２にソフトエラー対策用
容量を付加するようになっている。そして、ヒューズプ
ログラム信号線２２が、ビット線負荷用スイッチ１９及
びＭ−ＣＶＤＤ用スイッチ２１にヒューズプログラム信
号を印加する分岐線と、セルプレート用スイッチ２０に
ヒューズプログラム信号を印加する分岐線とに分岐して
いる。ここで、セルプレート用スイッチ２０用の分岐線
にはインバータ回路２５が介設されている。なお、セル
プレート用スイッチ２０は、Ｎｃｈ型のトランジスタで
ある。その他の構成は、実施の形態２の場合と同様であ
る。
ＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセ
ル１に対して共通化された容量プレート２の容量導電膜
１１が接地電圧線ＧＮＤに接続され、これにより容量プ
レート２がノードＮＤ１、ＮＤ２にソフトエラー対策用
容量を付加するようになっている。そして、ヒューズプ
ログラム信号線２２が、ビット線負荷用スイッチ１９及
びＭ−ＣＶＤＤ用スイッチ２１にヒューズプログラム信
号を印加する分岐線と、セルプレート用スイッチ２０に
ヒューズプログラム信号を印加する分岐線とに分岐して
いる。ここで、セルプレート用スイッチ２０用の分岐線
にはインバータ回路２５が介設されている。なお、セル
プレート用スイッチ２０は、Ｎｃｈ型のトランジスタで
ある。その他の構成は、実施の形態２の場合と同様であ
る。
【００７５】この実施の形態４にかかるＣＭＯＳ−ＳＲ
ＡＭでは、容量プレート２の容量導電膜１１は、Ｎｃｈ
型のトランジスタである容量プレート用スイッチ２０を
介して接地電圧部（ＧＮＤ）に接続され、容量導電膜１
１は接地電位となっている。かくして、このＣＭＯＳ−
ＳＲＡＭでは、例えば、ある列（カラム）にスタンバイ
不良が見つかると、ヒューズプログラム信号がＨレベル
になる。そして、ヒューズプログラム信号がＨレベルの
時に、インバータ回路２５によってＬレベルに反転した
信号が容量プレート用スイッチ２０に入力され、該容量
プレート用スイッチ２０はオフされる。なお、ビット線
負荷用スイッチ１９及びＭ−ＣＶＤＤ用スイッチ２１
は、実施の形態２の場合と同様にオフされる。これによ
り、実施の形態２の場合と同様に、該カラム（メモリセ
ル）が冗長カラム（冗長メモリセル）に置換される。こ
れにより、カラム系スタンバイ不良や容量プレート２に
関する不良を救済することができる。
ＡＭでは、容量プレート２の容量導電膜１１は、Ｎｃｈ
型のトランジスタである容量プレート用スイッチ２０を
介して接地電圧部（ＧＮＤ）に接続され、容量導電膜１
１は接地電位となっている。かくして、このＣＭＯＳ−
ＳＲＡＭでは、例えば、ある列（カラム）にスタンバイ
不良が見つかると、ヒューズプログラム信号がＨレベル
になる。そして、ヒューズプログラム信号がＨレベルの
時に、インバータ回路２５によってＬレベルに反転した
信号が容量プレート用スイッチ２０に入力され、該容量
プレート用スイッチ２０はオフされる。なお、ビット線
負荷用スイッチ１９及びＭ−ＣＶＤＤ用スイッチ２１
は、実施の形態２の場合と同様にオフされる。これによ
り、実施の形態２の場合と同様に、該カラム（メモリセ
ル）が冗長カラム（冗長メモリセル）に置換される。こ
れにより、カラム系スタンバイ不良や容量プレート２に
関する不良を救済することができる。
【００７６】ところで、本発明にかかるＣＭＯＳ−ＳＲ
ＡＭでは、容量プレート２ないし容量導電膜１１は、列
方向に連結されるが、行方向には分離される必要があ
る。そして、この実施の形態４の場合ように、容量用導
電膜１１が接地電圧部ＧＮＤ（Ｖｓｓ）とつながる場
合、容量プレート２ないし容量導電膜１１を図１１
（ａ）に示すような形状ないしはレイアウトとすると、
行方向に隣り合うメモリセル１同士では、ダマシン層５
ａ、５ｊを介して容量プレート２ないし容量導電膜１１
が行方向につながってしまう。このため、図１１（ｂ）
に示すように、容量プレート２から、２７ａ及び２７ｂ
で示す部分を切除するなどして、容量プレート２ないし
容量導電膜１１と、ダマシン層５ａ、５ｊとの間にマー
ジンをとることが必要である。
ＡＭでは、容量プレート２ないし容量導電膜１１は、列
方向に連結されるが、行方向には分離される必要があ
る。そして、この実施の形態４の場合ように、容量用導
電膜１１が接地電圧部ＧＮＤ（Ｖｓｓ）とつながる場
合、容量プレート２ないし容量導電膜１１を図１１
（ａ）に示すような形状ないしはレイアウトとすると、
行方向に隣り合うメモリセル１同士では、ダマシン層５
ａ、５ｊを介して容量プレート２ないし容量導電膜１１
が行方向につながってしまう。このため、図１１（ｂ）
に示すように、容量プレート２から、２７ａ及び２７ｂ
で示す部分を切除するなどして、容量プレート２ないし
容量導電膜１１と、ダマシン層５ａ、５ｊとの間にマー
ジンをとることが必要である。
【００７７】この実施の形態４においても、実施の形態
２の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源
電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易
に行うことができる。よって、メモリセル１のスタンバ
イ不良が生じたときには、メモリセル１を容易にないし
は簡単に冗長メモリセルで置換することができ、歩留ま
りを向上させることができる。
２の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源
電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易
に行うことができる。よって、メモリセル１のスタンバ
イ不良が生じたときには、メモリセル１を容易にないし
は簡単に冗長メモリセルで置換することができ、歩留ま
りを向上させることができる。
【００７８】実施の形態５．以下、主として図１０を参
照しつつ、また適宜図１〜図６、図９を参照しつつ、本
発明の実施の形態５にかかるＣＭＯＳ−ＳＲＡＭ（半導
体記憶装置）を具体的に説明する。ただし、この実施の
形態５にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセ
ルの基本構成は、実施の形態１、２、４にかかるＣＭＯ
Ｓ−ＳＲＡＭないしそのメモリセルの場合と同様である
ので、説明の重複を避けるため、以下では主として実施
の形態１、２、４と異なる点を説明する。なお、図１０
に示す実施の形態５において、実施の形態１、２、４と
共通する構成要素には、実施の形態１、２、４の場合と
同一の参照番号が付されている。
照しつつ、また適宜図１〜図６、図９を参照しつつ、本
発明の実施の形態５にかかるＣＭＯＳ−ＳＲＡＭ（半導
体記憶装置）を具体的に説明する。ただし、この実施の
形態５にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセ
ルの基本構成は、実施の形態１、２、４にかかるＣＭＯ
Ｓ−ＳＲＡＭないしそのメモリセルの場合と同様である
ので、説明の重複を避けるため、以下では主として実施
の形態１、２、４と異なる点を説明する。なお、図１０
に示す実施の形態５において、実施の形態１、２、４と
共通する構成要素には、実施の形態１、２、４の場合と
同一の参照番号が付されている。
【００７９】図１０に示すように、実施の形態５にかか
るＣＭＯＳ−ＳＲＡＭでは、Ｎｃｈ型トランジスタであ
る容量プレート用スイッチ２０のソースを、固有の接地
電圧部ＧＮＤではなく接続導線２６を介して、接地電圧
線Ｖｓｓ（第１、第２ドライバトランジスタＤＴｒ１、
ＤＴｒ２のソース）に接続することにより、容量導電膜
１１が接地電位Ｖｓｓ（ＧＮＤ）に接続されている。そ
の他の構成は、実施の形態４の場合と同様である。
るＣＭＯＳ−ＳＲＡＭでは、Ｎｃｈ型トランジスタであ
る容量プレート用スイッチ２０のソースを、固有の接地
電圧部ＧＮＤではなく接続導線２６を介して、接地電圧
線Ｖｓｓ（第１、第２ドライバトランジスタＤＴｒ１、
ＤＴｒ２のソース）に接続することにより、容量導電膜
１１が接地電位Ｖｓｓ（ＧＮＤ）に接続されている。そ
の他の構成は、実施の形態４の場合と同様である。
【００８０】この実施の形態５においても、実施の形態
４の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、プレート接続線１８
と、電源電圧線Ｍ−ＣＶＤＤとを一括置換することによ
り、容易に行うことができる。よって、メモリセル１の
スタンバイ不良が生じたときには、メモリセル１を容易
にないしは簡単に冗長メモリセルで置換することがで
き、歩留まりを向上させることができる。
４の場合と同様に、ヒューズプログラム信号のオン・オ
フにより、スタンバイ不良が生じたカラム（メモリセ
ル）の冗長カラム（冗長メモリセル）へのライン置換
を、ビット線ＢＬ（ＢＬ＃）と、プレート接続線１８
と、電源電圧線Ｍ−ＣＶＤＤとを一括置換することによ
り、容易に行うことができる。よって、メモリセル１の
スタンバイ不良が生じたときには、メモリセル１を容易
にないしは簡単に冗長メモリセルで置換することがで
き、歩留まりを向上させることができる。
【００８１】さらに、容量プレート用スイッチ２０のた
めの特別の接地電圧部ＧＮＤを必要としないので、該Ｃ
ＭＯＳ−ＳＲＡＭの構造ないしはその製造工程が簡素化
される。また、ヒューズプログラム回路出力信号によ
り、同時にフローティングを行うことができる。
めの特別の接地電圧部ＧＮＤを必要としないので、該Ｃ
ＭＯＳ−ＳＲＡＭの構造ないしはその製造工程が簡素化
される。また、ヒューズプログラム回路出力信号によ
り、同時にフローティングを行うことができる。
【００８２】
【発明の効果】本発明の基本的な態様にかかる半導体記
憶装置においては、ソフトエラーに強くするための容量
を付加する容量プレートが、列方向に並ぶ複数のメモリ
セルに対して共通化され、かつ列ごとに分離されてい
る。このため、ＩＣの低電圧化や集積化等により記憶保
持のための電荷量が少なくなった場合でも、ソフトエラ
ーの発生を有効に低減することができる。また、容量プ
レートに定電圧を供給するための配線構造及びその製造
プロセスを簡素化することができる。さらに、スタンバ
イ不良が発生したメモリセルを冗長メモリセルで置換す
ることにより、置換スタンバイ不良を救済することがで
き、歩留まりを大幅に高めることができる。
憶装置においては、ソフトエラーに強くするための容量
を付加する容量プレートが、列方向に並ぶ複数のメモリ
セルに対して共通化され、かつ列ごとに分離されてい
る。このため、ＩＣの低電圧化や集積化等により記憶保
持のための電荷量が少なくなった場合でも、ソフトエラ
ーの発生を有効に低減することができる。また、容量プ
レートに定電圧を供給するための配線構造及びその製造
プロセスを簡素化することができる。さらに、スタンバ
イ不良が発生したメモリセルを冗長メモリセルで置換す
ることにより、置換スタンバイ不良を救済することがで
き、歩留まりを大幅に高めることができる。
【００８３】上記の基本的な態様の半導体記憶装置にお
いて、列方向に並ぶメモリセルにスタンバイ不良が発生
したときに、容量プレートの容量導電膜を電源電圧部
（ＶＤＤ）に接続し、メモリセルをセル冗長信号により
スイッチングして、冗長セルと置換すれば、メモリセル
のスタンバイ不良が生じたときには、該メモリセルを容
易にないしは簡単に冗長メモリセルで置換することがで
き、歩留まりを向上させることができる。
いて、列方向に並ぶメモリセルにスタンバイ不良が発生
したときに、容量プレートの容量導電膜を電源電圧部
（ＶＤＤ）に接続し、メモリセルをセル冗長信号により
スイッチングして、冗長セルと置換すれば、メモリセル
のスタンバイ不良が生じたときには、該メモリセルを容
易にないしは簡単に冗長メモリセルで置換することがで
き、歩留まりを向上させることができる。
【００８４】ここで、記憶ノードが、第１ノードと第２
ノードとで構成されている場合、容量導電膜をロードト
ランジスタのソースに接続することにより、該容量導電
膜を電源電圧部（ＶＤＤ）に接続すれば、配線及びトラ
ンジスタの数を低減することができ、該半導体記憶装置
の構造ないしはその製造工程を簡素化することができ
る。
ノードとで構成されている場合、容量導電膜をロードト
ランジスタのソースに接続することにより、該容量導電
膜を電源電圧部（ＶＤＤ）に接続すれば、配線及びトラ
ンジスタの数を低減することができ、該半導体記憶装置
の構造ないしはその製造工程を簡素化することができ
る。
【００８５】上記の基本的な態様の半導体記憶装置にお
いては、列方向に並ぶメモリセルにスタンバイ不良が発
生したときに、容量プレートの容量導電膜を接地電圧部
（ＧＮＤ又はＶｓｓ）に接続し、該メモリセルをセル冗
長信号によりスイッチングして冗長セルと置換すれば、
メモリセルのスタンバイ不良が生じたときには、該メモ
リセルを容易にないしは簡単に冗長メモリセルで置換す
ることができ、歩留まりを向上させることができる。
いては、列方向に並ぶメモリセルにスタンバイ不良が発
生したときに、容量プレートの容量導電膜を接地電圧部
（ＧＮＤ又はＶｓｓ）に接続し、該メモリセルをセル冗
長信号によりスイッチングして冗長セルと置換すれば、
メモリセルのスタンバイ不良が生じたときには、該メモ
リセルを容易にないしは簡単に冗長メモリセルで置換す
ることができ、歩留まりを向上させることができる。
【００８６】ここで、記憶ノードが、第１ノードと第２
ノードとで構成されている場合、容量導電膜を第１、第
２ドライバトランジスタのソースに接続することによ
り、該容量導電膜が接地電圧部（Ｖｓｓ）に接続すれ
ば、該半導体記憶装置の構造ないしはその製造工程を簡
素化することができる。
ノードとで構成されている場合、容量導電膜を第１、第
２ドライバトランジスタのソースに接続することによ
り、該容量導電膜が接地電圧部（Ｖｓｓ）に接続すれ
ば、該半導体記憶装置の構造ないしはその製造工程を簡
素化することができる。
【００８７】上記半導体記憶装置において、メモリセル
としてフルＣＭＯＳ型（バルク６トランジスタ）のメモ
リセルを用いた場合は、配線構造及びその製造プロセス
の簡素化、あるいは不良メモリセルの冗長セルへの置換
が容易となり、歩留まり向上効果が大きくなる。
としてフルＣＭＯＳ型（バルク６トランジスタ）のメモ
リセルを用いた場合は、配線構造及びその製造プロセス
の簡素化、あるいは不良メモリセルの冗長セルへの置換
が容易となり、歩留まり向上効果が大きくなる。
【図１】 （ａ）は本発明の実施の形態１にかかるＣＭ
ＯＳ−ＳＲＡＭのメモリセルの平面図であり、（ｂ）
は、（ａ）に示すメモリセルの回路図である。
ＯＳ−ＳＲＡＭのメモリセルの平面図であり、（ｂ）
は、（ａ）に示すメモリセルの回路図である。
【図２】 （ａ）〜（ｃ）は、それぞれ、図１（ａ）に
示すメモリセルの、最下層並びに下側から２番目及び３
番目の層の構造を示す平面図である。
示すメモリセルの、最下層並びに下側から２番目及び３
番目の層の構造を示す平面図である。
【図３】 （ａ）、（ｂ）は、それぞれ、図１（ａ）に
示すメモリセルの、下側から４番目の層及び最上層の構
造を示す平面図である。
示すメモリセルの、下側から４番目の層及び最上層の構
造を示す平面図である。
【図４】 （ａ）は、図１（ａ）に示すメモリセルが２
次元配列で配置されてＣＭＯＳ−ＳＲＡＭの平面図であ
り、（ｂ）は（ａ）に示すＣＭＯＳ−ＳＲＡＭの折れ線
Ｊに沿って切断した立面断面図である。
次元配列で配置されてＣＭＯＳ−ＳＲＡＭの平面図であ
り、（ｂ）は（ａ）に示すＣＭＯＳ−ＳＲＡＭの折れ線
Ｊに沿って切断した立面断面図である。
【図５】 （ａ）は、図４（ｂ）に示すＣＭＯＳ−ＳＲ
ＡＭの等価回路図であり、（ｂ）は容量プレートが列方
向に連結されていないＣＭＯＳ−ＳＲＡＭの立面断面図
である。
ＡＭの等価回路図であり、（ｂ）は容量プレートが列方
向に連結されていないＣＭＯＳ−ＳＲＡＭの立面断面図
である。
【図６】 本発明の実施の形態２にかかるＣＭＯＳ−Ｓ
ＲＡＭの回路図である。
ＲＡＭの回路図である。
【図７】 スタンバイ不良のメモリセルの検出方法及び
冗長メモリセルへの置換方法を示すフローチャートであ
る。
冗長メモリセルへの置換方法を示すフローチャートであ
る。
【図８】 本発明の実施の形態３にかかるＣＭＯＳ−Ｓ
ＲＡＭの回路図である。
ＲＡＭの回路図である。
【図９】 本発明の実施の形態４にかかるＣＭＯＳ−Ｓ
ＲＡＭの回路図である。
ＲＡＭの回路図である。
【図１０】 本発明の実施の形態５にかかるＣＭＯＳ−
ＳＲＡＭの回路図である。
ＳＲＡＭの回路図である。
【図１１】 （ａ）、（ｂ）は、それぞれ、本発明にか
かるメモリセルの変形例を示す平面図である。
かるメモリセルの変形例を示す平面図である。
【図１２】 （ａ）、（ｂ）は、それぞれ、従来のＣＭ
ＯＳ−ＳＲＡＭの回路図である。
ＯＳ−ＳＲＡＭの回路図である。
【図１３】 （ａ）、（ｂ）は、それぞれ、従来のＣＭ
ＯＳ−ＳＲＡＭの回路図である。
ＯＳ−ＳＲＡＭの回路図である。
１ メモリセル、 ２ セルプレート、 ３ａ〜３ｄ
活性層、 ４ａ〜４ｄゲート配線、 ５ａ〜５ｊ ダマ
シン層、 ６ａ〜６ｇ １層金属配線、 ７ａ〜７ｈ
スタックドヴィアコンタクト、 ８ａ〜８ｅ ２層金属
配線、 ９ａ〜９ｆ ヴィアコンタクト、 １１ 容量
導電膜、 １２ 容量絶縁膜、 １３層間膜、 １４
容量用配線、 １５ コンタクト、 １６ ワード線ド
ライバ、 １７ ビット線ドライバ、 １８ プレート
接続線、 １９ ビット線負荷用スイッチ、２０ 容量
プレート用スイッチ、 ２１ ＭＣ−ＶＤＤ用スイッ
チ、 ２２ ヒューズプログラム信号線、 ２３ 接続
導線、 ２５ インバータ回路、 ２６ 接続導線、
ＡＴｒ１ 第１アクセストランジスタ、 ＡＴｒ２第２
アクセストランジスタ、 ＤＴｒ１ 第１ドライバトラ
ンジスタ、 ＤＴｒ２ 第２ドライバトランジスタ、
ＬＴｒ１ 第１ロードトランジスタ、 ＬＴｒ２ 第２
ロードトランジスタ、 ＮＤ１ 第１ノード、 ＮＤ２
第２ノード、 ＢＬ ビット線、 ＢＬ＃ ビット
線、 ＶＤＤ 電源電圧線、 Ｖｓｓ接地線、 ＷＬ
ワード線。
活性層、 ４ａ〜４ｄゲート配線、 ５ａ〜５ｊ ダマ
シン層、 ６ａ〜６ｇ １層金属配線、 ７ａ〜７ｈ
スタックドヴィアコンタクト、 ８ａ〜８ｅ ２層金属
配線、 ９ａ〜９ｆ ヴィアコンタクト、 １１ 容量
導電膜、 １２ 容量絶縁膜、 １３層間膜、 １４
容量用配線、 １５ コンタクト、 １６ ワード線ド
ライバ、 １７ ビット線ドライバ、 １８ プレート
接続線、 １９ ビット線負荷用スイッチ、２０ 容量
プレート用スイッチ、 ２１ ＭＣ−ＶＤＤ用スイッ
チ、 ２２ ヒューズプログラム信号線、 ２３ 接続
導線、 ２５ インバータ回路、 ２６ 接続導線、
ＡＴｒ１ 第１アクセストランジスタ、 ＡＴｒ２第２
アクセストランジスタ、 ＤＴｒ１ 第１ドライバトラ
ンジスタ、 ＤＴｒ２ 第２ドライバトランジスタ、
ＬＴｒ１ 第１ロードトランジスタ、 ＬＴｒ２ 第２
ロードトランジスタ、 ＮＤ１ 第１ノード、 ＮＤ２
第２ノード、 ＢＬ ビット線、 ＢＬ＃ ビット
線、 ＶＤＤ 電源電圧線、 Ｖｓｓ接地線、 ＷＬ
ワード線。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 横山 岳宏
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B015 HH04 JJ13 KA13 NN09 PP02
5F083 BS27 BS38 BS48 BS49 GA18
GA28 JA39 KA20 LA19 MA01
MA16 ZA10 ZA20
5L106 AA02 CC04 CC17 CC26 DD11
GG06
Claims (6)
- 【請求項１】 それぞれ記憶ノードに単位情報を記憶す
るようになっている複数のメモリセルが行方向及び列方
向に２次元配列で配置される一方、ソフトエラーに強く
するための容量を付加する容量プレートが設けられてい
る半導体記憶装置であって、 上記容量プレートが、列方向に並ぶ複数のメモリセルに
対して共通化され、かつ列ごとに分離されていることを
特徴とする半導体記憶装置。 - 【請求項２】 列方向に並ぶ上記メモリセルにスタンバ
イ不良が発生したときには、上記容量プレートの容量導
電膜が電源電圧部に接続され、該メモリセルがセル冗長
信号によりスイッチングされて冗長メモリセルと置換さ
れるようになっていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 上記記憶ノードが、第１ドライバトラン
ジスタ及び第１ロードトランジスタの各ドレインと第２
ドライバトランジスタ及び第２ロードトランジスタの各
ゲートとに接続された第１ノードと、第２ドライバトラ
ンジスタ及び第２ロードトランジスタの各ドレインと第
１ドライバトランジスタ及び第１ロードトランジスタの
各ゲートとに接続された第２ノードとで構成されてい
て、 上記容量導電膜を上記第１、第２ロードトランジスタの
ソースに接続することにより、該容量導電膜が電源電圧
部に接続されるようになっていることを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項４】 列方向に並ぶ上記メモリセルにスタンバ
イ不良が発生したときには、上記容量プレートの容量導
電膜が接地電圧部に接続され、該メモリセルがセル冗長
信号によりスイッチングされて冗長メモリセルと置換さ
れるようになっていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項５】 上記記憶ノードが、第１ドライバトラン
ジスタ及び第１ロードトランジスタの各ドレインと第２
ドライバトランジスタ及び第２ロードトランジスタの各
ゲートとに接続される第１ノードと、第２ドライバトラ
ンジスタ及び第２ロードトランジスタの各ドレインと第
１ドライバトランジスタ及び第１ロードトランジスタの
各ゲートとに接続される第２ノードとで構成されてい
て、 上記容量導電膜を上記第１、第２ドライバトランジスタ
のソースに接続することにより、該容量導電膜が接地電
圧部に接続されるようになっていることを特徴とする請
求項４に記載の半導体記憶装置。 - 【請求項６】 上記メモリセルがフルＣＭＯＳ型のＳＲ
ＡＭであることを特徴とする請求項１〜５のいずれか１
つに記載の半導体記憶装置。
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| US5541427A (en) | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| TW297158B (ja) | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
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2002
- 2002-01-17 JP JP2002008663A patent/JP4065694B2/ja not_active Expired - Fee Related
- 2002-07-16 US US10/195,381 patent/US6891743B2/en not_active Expired - Lifetime
- 2002-09-17 DE DE10243119A patent/DE10243119A1/de not_active Ceased
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