CN104335281B - 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法 - Google Patents

一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法 Download PDF

Info

Publication number
CN104335281B
CN104335281B CN201280069506.7A CN201280069506A CN104335281B CN 104335281 B CN104335281 B CN 104335281B CN 201280069506 A CN201280069506 A CN 201280069506A CN 104335281 B CN104335281 B CN 104335281B
Authority
CN
China
Prior art keywords
bit line
local
line
transmission gate
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280069506.7A
Other languages
English (en)
Other versions
CN104335281A (zh
Inventor
李新猷
董曾明
舒立伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GSI Technology Inc
Original Assignee
GSI Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/316,391 external-priority patent/US8593860B2/en
Application filed by GSI Technology Inc filed Critical GSI Technology Inc
Publication of CN104335281A publication Critical patent/CN104335281A/zh
Application granted granted Critical
Publication of CN104335281B publication Critical patent/CN104335281B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Abstract

描述了一种SRAM存储器件的分段位线和相关联的系统和方法，包括具有分层方面的分段位线的实施例，所述SRAM存储器件具有分段位线。在一个说明性实施方式中，每个分段位线可以包括局部位线、与局部位线连接的存储器单元、以及与局部位线耦接的传输门，其中，传输门被配置成与全局位线耦接。另外，在一些实施例中，分段位线被布置成分层阵列。在其他的实施方式中，SRAM存储器件可以被配置成包括全局位线和分段位线，分段位线包括分层，其中传输门被配置成将分段位线和全局位线连接和隔离。

Description

一些包括分层和/或其他特征的分段位线存储器阵列的系统 和方法
LeeLean Shu,Chenming W.Tung,Hsin You S.Lee
相关申请的交叉引用
本申请要求2011年12月9日提交的申请号为13/316,391和2012年2月17日提交的申请号为13/399,986的美国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本文的创新涉及静态随机存取存储器，更具体而言，涉及与在存储器阵列中包括分段位线的SRAM相关联的系统和方法，包括采用分层方式布置的实施例。
背景技术
在高密度静态存储器阵列中，针对最小化位线电容付诸了相当大的努力。位线电容影响存储器单元感测的速度和存储器单元的整体稳定性。减小位线电容的一种方法是减小存储器单元的尺寸，尽管受到技术上的限制但有时也是可行的。通过减小存储器单元的尺寸，位线被缩短，而存储器单元的激活电流也减小。因此，存储器阵列的整体性能通常可以保持相同。也可以通过减少任意指定位线上的存储器单元的数目来改善性能。然而，在传统的SRAM中保持感测速度的已知的通常做法典型地需要减小存储器阵列的密度，从而产生较大的阵列面积。总之，这种现有的系统和方法遭遇有关在期望的较高密度的存储器阵列中实现较小的位线电容方面失败的缺点。
其他已知的系统和方法，诸如具有一些DRAM和在传统的DRAM中使用的折叠位线结构，可以包括局部位线，其与存取晶体管的栅极连接，将局部位线的表象传输至全局位线上。然而，这种传统的系统和方法可具有各种缺点中的一个或更多个，诸如受限于每个位线具有很少数量的存储器单元、且因而由于其降低的感测性能而具有很短的位线。与这种系统和方法中的位线相关联的电压摆动由于栅极的阈值电压也趋向于变大。另外，这种系统还遭受有关如下缺点：传输门(pass gates)栅连接局部位线，使局部位线上的信号的反相通过，和/或被预充电成高而不是低。
而且，DRAM实施方式和在传统的DRAM中使用和折叠位线结构涉及各种不同的结构或操作问题和/或限制。其中之一是，在DRAM中位线典型地被充电至VCC的一半。另外，例如，与传统的DRAM相关联的折叠位线结构受限于布置在相关联的感测放大器的任一侧上的两对位线。此外，由于DRAM单元读取的破坏性本质，所以一旦存储器单元导通就需要感测各种DRAM单元。因此，针对每个感测放大器只能有一个DRAM单元被选中。因此，由于要么真正位线要么互补位线上只能存在一个存储器单元被选中，所以不存在涉及同时选择真正位线和互补位线二者上的存储器单元的分散问题。此外，关于DRAM，字线不被真正位线和互补位线上的存储器单元所共享。在分层位线DRAM中，例如，当在真正局部位线上选中一个存储器单元时，同时在互补局部位线上没有存储器单元被选中。以及也不存在涉及将互补局部位线和互补全局位线耦接的传输门的选择的问题。例如，互补全局位线在一些情况下简单地用作感测参考。因此，在以上关注的其他问题之中，与在真正局部位线上不仅仅选择传输栅有关的设计考虑没有被遇到/克服。
总之，如在以下创新中所详述的，需要本发明的系统和方法，其可以实现更小的位线电容、改善的存储器单元稳定性和/或更高密度的存储器阵列。
附图说明
构成本申请的一部分的附图说明了本发明的各种实施方式和特征，并且与说明书一起帮助解释本发明的各方面。在附图中：
图1A和图1B分别是可以用于本文中创新的实施例中的6-晶体管(6T)存储器单元和8-晶体管(8T)存储器单元的示意图。
图1C是可以用于本发明的实施例的双端口存储器单元的示意图。
图2是根据公开的实施方式的包括分段位线(SBL)和相关联的传输门的说明性静态随机存取存储器(SRAM)的示意图。
图3是根据公开的实施方式的包括多个SBL的说明性SRAM的示意图。
图4是根据公开的实施方式的包括SBL和相关联的读取和写入传输门的说明性SRAM的示意图。
图5是根据公开的实施方式的包括具有说明性传输门电路以及说明性均衡和/或写入恢复电路的SBL的说明性SRAM的示意图。
图6是根据公开的实施方式的具有感测放大器的、包括沿着位线方向以单行配置的多个SBL的说明性SRAM的示意图。
图7是根据公开的实施方式包括以矩阵布置的多个SBL的说明性SRAM的示意图。
图8是示出根据公开的实施方式与示例性SRAM存储器相关联的多个SBL的说明性矩阵(诸如图7中的)的局部连接的示意图。
图9A是不具有SBL的SRAM的示意图。
图9B是根据公开的实施方式的包括多个SBL的说明性SRAM的示意图。
图9C是根据公开的实施方式的包括多个SBL的说明性SRAM的示意图。
图10是根据公开的实施方式包括具有说明性传输门电路以及说明性均衡和/或写入恢复电路的SBL的说明性SRAM的示意图。
图11和图12是根据公开的实施方式的包括SBL、8T存储器单元以及相关联的读取和写入传输门的说明性SRAM的示意图。
图13和图14是根据公开的实施方式的包括SBL、双端口存储器单元以及相关联的读取和写入传输门的说明性SRAM的示意图。
图15A至图15D是根据公开的实施方式的包括SRAM结构的示例性分层细节的说明性SRAM单元的示意图。
图16是根据公开的实施方式的具有SBL的局部连接的全局位线的示意图。
图17是根据公开的实施方式的具有多个行和列的SBL的全局位线的示意图。
图18是根据公开的实施方式的具有局部感测放大器和局部数据驱动器的全局位线的分层列阵列的示意图。
图19A和图19B是说明根据公开的实施方式的包括局部感测放大器和局部数据驱动器的局部连接性的示意图。
图20A和图20B是根据公开的实施方式的局部分段位线块的示意图。
图21是根据公开的实施方式的具有感测放大器和局部数据线驱动器的全局位线的示意图。
图22是根据公开的实施方式的分层列存储器阵列的示意图。
具体实施方式
将详细地参照本文中的创新，其中的实例在附图中说明。在下面的描述中所陈列的实施方式不代表根据要求保护的发明的全部实施方式。相反，它们仅是根据与本创新相关的某些方面的一些实例。只要可能，将在附图中使用相同的附图标记来表示相同或相似的部分。
描述了与包括一个或更多个分段位线(SBL)的静态随机存取存储器(SRAM)相关的系统和方法。可以提供多个SBL，并且多个SBL可以都与全局位线(GBL)通信。每个分段位线也可以与一个或更多个个体存储器单元通信。在其他的情况下，与具有相同数目个存储器单元的现有配置相比，本文中根据本发明的配置可以提供位线电容减小的GBL。
另外，在一些实施方式中，与SBL相关联的多个存储器单元中的每个可以被连接至SBL的真正局部位线和互补局部位线。局部位线中的每个可以与可用作SBL与GBL之间的导体和绝缘体的传输门(pass gate)耦接。
图1A和图1B分别是可用于本发明的实施例中的6-晶体管(6T)存储器单元和8-晶体管(8T)存储器单元的示意图。图1A是6晶体管(6T)存储器单元100的示意图，其可用于本文中的示例性SRAM中的存储器单元的实例。根据本创新的方面，可以使用具有不同数目个晶体管、不同配置和/或不同部件的其他存储器单元。这个示例性单元100可以将在形成两个反相器的四个晶体管110、120、130和140上储存比特位。存取晶体管150、160可以在读取或写入操作期间控制对储存晶体管110、120、130和140的存取。字线170可以控制存取晶体管150、160，且由此将单元100连接至位线180和互补位线190。位线180、190可以在读取和写入操作期间将数据传送至单元100和传送来自单元100的数据。图1B是8晶体管(8T)存储器单元的示意图，其可用于本文中的示例性SRAM的存储器单元的另一个实例。图1B中的8T存储器单元101可以包括采用相似方式布置的图1A中的6个晶体管，以及被串联布置在读取位线和地之间的两个附加晶体管194、198，其中，第一附加晶体管194的栅极可以与读取字线耦接，且第二附加晶体管198的栅极可以与储存晶体管耦接，例如与第四储存晶体管140的栅极耦接。
图1C是可以用于本文中的创新的实施例的双端口存储器单元的示意图。这个示例性单元102可以在形成两个反相器的四个晶体管171、172、173和174上储存比特位。存取晶体管175、176、177和178可以在读取或写入操作期间控制对储存晶体管的存取。字线A 183和字线B 184可以控制存取晶体管，且由此将单元102连接至位线(位线A181A和位线B181B)和互补位线(互补位线A 182A和互补位线B 182B)。相应地，位线在读取和写入操作期间将数据传送至单元102和传送来自单元102的数据。
图2是根据本文中的创新的实施方式的包括分段位线(SBL)205的静态随机存取存储器(SRAM)200的示意图。参见图2，一个或更多个存储器单元100可以与LBL(局部位线)210和LBLb(互补局部位线)220连接。在图2的实例中，存储器单元被示为6T存储器单元100，尽管根据本文中的创新的方面可以利用其他的存储器单元。另外，LBL 210可以与传输门晶体管215连接，且LBLb 220可以与互补传输门晶体管225连接。在一些实施例中，LBL 210可以与传输门晶体管215的漏极连接，且LBLb 220可以与互补传输门晶体管225的漏极连接。传输门晶体管215可以与GBL(全局位线)230连接，且互补传输门晶体管225可以与GBLb(互补全局位线)240连接。传输门使能信号可以控制传输门晶体管215和互补传输门晶体管225来允许在读取或写入操作期间LBL 210和GBL 230之间以及LBLb 220和GBLb 240之间的通信。在一些实施例中，局部位线210、220上的真正信号可以被传输至全局位线230、240，与局部位线信号的表示相对(诸如反相)。在图2中所示的说明性实施方式中，传输门使能线260控制传输门晶体管对250，当被使能时将局部位线耦接于全局线。在操作中，期望的存储器单元100被选中，且使能信号260被使能，以在选中的存储器单元和全局位线230之间传输期望的读取或写入。
此外，在一些实施方式中，诸如本文中的存储器单元被配置成NMOS且利用NMOS的存储器单元设计和特性(例如，电子迁移率等)时，SBL 250可以在操作之前被预充电至高。在这种实施方式中，本文中的局部位线可以被预充电至高，以将NMOS晶体管保持在激活区(active region)中。因此，本系统和方法可以具有一个或更多个局部位线被预充电至高，以使得相关联的存储器单元中的主动NMOS晶体管的对应的改善操作能够进行。另外，本系统和方法也可以被配置成位线被预充电至高，以例如在包括NMOS电压感测放大器的实施方式中通过感测放大器来使得这种改善的操作能够进行。
图3是根据公开的实施方式的包括多个SBL 205的SRAM 300的示意图。在这个实例中，示出四个SBL 205与GBL 230和GBLb 240连接，尽管其他数量的SBL 205可以被提供在任意给定子组的SBL中。在操作期间，在任何时间仅一个SBL 205连接至GBL230和/或GBLb240。如以下更详细所述的，这种分段位线结构提供较大的灵活性、减小的整体位线电容、减小的位线长度以及改善的存储器单元稳定性和减小的功率。
图4是根据本开的实施方式的包括SBL 405的SRAM 400的示意图。如同图2中的SBL205，图4中的SBL 405可以具有多个存储器单元100、LBL 219和LBLb 220。在这个实施例中，提供了独立的读取传输门电路450和写入传输门电路455。这里，例如，说明性的读取传输门电路450可以包括两个晶体管410、420，诸如PMOS晶体管，其漏极耦接于相应的局部位线。说明性的写入传输门电路455可以包括两个晶体管415、425，诸如NMOS晶体管，其漏极类似地耦接于相应的局部位线。另外，在一些实施方式中，这种独立的读取传输门电路450和写入传输门电路455可以加速循环时间，诸如写入操作接着读取操作时。LBL 210可以与读取传输门晶体管410和写入传输门晶体管415连接，且LBLb 220可以与互补读取传输门晶体管420和互补写入传输门晶体管425连接。
读取传输门晶体管410可以与GBL 230连接，且互补读取传输门晶体管420可以与GBLb 240连接。读取传输门使能信号可以控制读取传输门晶体管410和互补读取传输门晶体管420来允许在读取操作期间LBL 210与GBL 230之间以及LBLb 220与GBLb240之间的通信。在这个实例中，单个读取传输门使能信号460采用同一命令来控制读取传输门晶体管对450。在这个实例中，读取传输门晶体管450为PMOS器件，尽管可以使用其他类型的晶体管。例如，根据本文中的创新的读取和写入传输门配置的其他实施方式包括以下配置：读取和写入传输门两者都利用NMOS晶体管的配置、读取和写入传输门两者都利用PMOS晶体管的配置、以及读取和写入传输门两者都一起利用NMOS晶体管和PMOS晶体管的配置。
在这个实施例中，还可以提供局部数据线470。写入传输门晶体管415可以与第一局部数据线471连接，且互补写入传输门晶体管425可以与第二局部数据线472连接。在其他的实施例中，读取传输门晶体管450可以与局部数据线470连接，且写入传输门晶体管455可以与GBL 230和GBLb 240连接。写入传输门使能信号可以控制写入传输门晶体管415和互补写入传输门晶体管425来允许在写入操作期间LBL 210和第一局部数据线471之间以及LBLb220和第二局部数据线472之间的通信。在这个实例中，单个写入传输门使能信号465用同一命令来控制写入传输门晶体管对455。在所说明的实施方式中，写入传输门晶体管455可以为NMOS晶体管，尽管可以使用其他类型的晶体管。
图5是根据公开的实施方式的包括具有说明性的传输门电路以及说明性的均衡和/或写入恢复电路的SBL的示例性SRAM的示意图。图5中的SRAM可以包括如本文中其他地方所陈列的各种传输门(读取和/或写入)电路。图5中所说明的传输门电路具有如以上所讨论的独立的读取和写入使能控制，并且具有可比较的位线连接，如在上下文中所示的，包括各种读取/写入传输门晶体管的互补传输门单元515分别将读取/写入传输门使能信号耦接于局部位线和互补局部位线。在一个说明性实施方式中，互补传输门单元515可以包括具有第一PMOS晶体管502和第二PMOS晶体管504的读取传输门电路，其中第一PMOS晶体管502将局部位线210与全局位线230耦接，且第二PMOS晶体管504将互补局部位线220与互补全局位线240耦接。另外，这种互补传输门单元515还可以包括第一NMOS晶体管506和第二NMOS晶体管508，其中第一NMOS晶体管506将局部位线210与局部数据线420耦接，第二NMOS晶体管508将互补局部位线220与局部数据线420耦接。此外，所有的这些耦接晶体管502、504、506和508可以被配置使得局部线上的实际信号通过它们的源极-漏极连接直接耦接于相关联的全局位线或者局部数据线，即它们的实际值而不是互补值被提供为输出。参见图5，根据本文中的创新的方面，还示出了均衡和/或写入恢复电路520。这个电路520可以被配置成位线均衡电路、写入恢复电路、或者二者。在所说明的实施方式中，这种电路520包括：第一晶体管522，其漏极耦接于局部位线；第二晶体管524，其漏极耦接于局部互补位线；以及第三晶体管526，其源极耦接于局部位线并且漏极耦接于局部互补位线，其中，第一晶体管、第二晶体管和第三晶体管的栅极一起与均衡使能信号耦接。另外，在一些实施方式中，第一晶体管522、第二晶体管524和第三晶体管526可以是PMOS晶体管。
这里，由于这种配置的功能，所以只要SBL的读取传输门导通就可以通过将全局位线均衡的方式来实现局部位线均衡。另外，这种系统和方法的优点在于通过去除对于局部均衡部件的需要来减小芯片表面面积。但是，在一些操作/实施方式中，可存在其他的问题，诸如更长的循环时间，因为直到完成位线的感测之后才能开始均衡。然而，在本文中的实施方式中，通过将位线均衡包括在分段位线中，可以通过关断读取传输门来较早地开始位线均衡，而不影响对全局位线的未完成的感测。另外，由于分段位线短，所以相关联的局部均衡响应相应地小。因此，对于这种实施方式面积损失也小，尽管减小循环时间/操作的优点足够多来保证额外的面积。
图6是根据公开的实施方式的包括被配置成与感测放大器成行的多个SBL205的SRAM 600的示意图。在所说明的实施方式中，SRAM 600具有与图3中的SRAM 300相似的配置，但具有所示的感测放大器610。感测放大器610可以检测并放大GBL 230和GBLb 240上的信号，用于传输至存取SRAM的电路。多个SBL 205可以沿形成GBL230和GBLb 240的位线方向被布置成单行。
可以给出在这种SRAM电路中的位线长度(即，整体位线长度或有效位线长度)，大约为SBL长度和GBL长度之和。为了减小整体位线长度，本文中的实施方式包括被布置成多列和行的矩阵的SBL，从而优化全局位线长度。图7是根据本文中的创新的一个这种说明性的实施方式的包括多个SBL 205的SRAM 700的示意图。参见图7，SBL 205可以被布置成可以减小整体位线长度的多列和行的矩阵，或者另外存在的方式。在图7的示例性SRAM 700中，所示的SRAM部分被布置成四列SBL，尽管不同的布置也是可以的。每列可以被示为部分710。因而，如本文中所使用的，部分710和全局位线230、240之间的连接可以通过局部分段线720来提供。
图7说明全局位线可以通过实施这种多个被布置成多行和列的SBL来缩短，以减小全局位线长度，同时保持存储器阵列密度。另外，这种配置需要用于实现SBL矩阵所需的附加列解码。由于存在许多与GBL直接连接的SBL，所以在任意时间仅存在一个SBL可以与GBL连接。
另外，根据本文中所陈列的这种配置和考虑以及创新，本实施方式可以包括与选中的多个SRAM单元共享感测放大器的多个位线。另外，这种选中的SRAM单元可以与真正的位线和互补位线都连接。在一些这种实施例中，在真正局部位线和互补局部位线上的传输门可以被配置成同时选择。在其他的实施方式中，字线可以选择多个位线对上的多个存储器单元。此外，在本文中的各种实施方式中的位线可以被充电至SRAM的全Vcc。
此外，从制造角度来看，根据本文中的创新的SRAM可以被配置使得全局位线和/或控制信号形成在存储器单元之上或之下的层中，即形成在更高的层/更低的层上。例如参见图15A至图15D。这种配置结合相关联的控制信号提供了更好的跟踪，特别是相对于用于SRAM的感测放大器使能信号和SBL选择信号。
图8是根据本发明的一个实施例的SRAM 800中的多个SBL 205的局部连接的示意图。图8更详细地示出图7中的实施例的局部连接。SRAM可以包括可与LBL 210和LBLb 220连接的多个SBL 205。在这里所示的说明性实施方式中，提供了八对LBL 210和LBLb 220。每个LBL 210可以具有至少一个相关联的读取传输门410和写入传输门415，且每个LBLb 220可以具有至少一个相关联的读取传输门420和写入传输门425。如以上所述，读取传输门410、420可以通过读取传输门使能信号460来控制，并且写入传输门415、425可以通过写入传输门使能信号465来控制。
如图8中所示，局部分段线720可以包括LSL 722、LSLb 724、LDL 820和LDLb 830。在本实施例中，LSL 722和LSLb 724可以用于写入操作，且可以不与GBL 230和GBLb240连接。如果他们不与GBL 230和GBLb 240连接，则LSL 722和LSLb 724不对GBL230和GBLb 240直接构成任何负载。另外，在一些特定实施方式中，LDL 820和LDLb830甚至可以用于读取操作。与SBL 205相关联的传输门410、415、420、425可以被绘制在SRAM 700的位线节距中，所以多个SBL 205可以被并排地布置。
参见图8，既然lsl和lslb的长度仅仅是很少的存储器单元的，局部分段线720可以比SBL更短且电容更小。在一个说明性的实施方式中，例如，系统可以被配置成8个SBL与lsl和lslb连接(例如，见图8)，其中，lsl或lslb的长度仅仅大约4个位线节距宽度，与局部分段位线的长度或全局位线长度相比是微不足道的。
关于诸如图7和图8中所示的实施方式，图7中的分段位线的一些简化说明被示出在图5和图10中，如以上和以下更详细地解释的。
图9A至图9C示出传统的SRAM位线方案(图9A)与具有两个SBL配置(图9B至图9C)的示例性比较。在图9A中示出具有多个存储器单元100和位线900、910的传统的SRAM 900。例如，SRAM 900可以具有N个存储器单元100。图9B是根据本发明的一个实施例的包括多个SBL205的SRAM 950的示意图。SRAM 950还可以具有N个存储器单元100，但是在本实例中存储器单元100可以被布置在四个SBL 205中。在其他的实施例中，存储器单元可以被划分在其他数目个SBL 205之中。对于没有局部位线的SRAM 900和包括局部位线的SRAM 950的全局位线长度可以相似。然而，包括局部位线和四个SBL 205的SRAM 950的总的结电容可以是没有局部位线的SRAM 900的结电容的大约四分之一。全局位线长度和电容可以通过将四个SBL205布置成两行和两列来进一步减小，如图9C中的SRAM 980所示。SRAM 980的全局位线长度可以是SRAM 950的全局位线长度的大约一半，而SRAM 980的全局位线长度可以与SBL 205的全局位线长度大致相同。分段位线架构可以提供许多方法来布置部件以影响速度和功耗。
图10是根据公开的实施方式的包括具有说明性传输门电路和说明性均衡和/或写入恢复电路的SBL的说明性SRAM的示意图。参见图10，公开了示例性的SRAM电路，其可以包括具有如以上所讨论的独立的读取和写入使能使能控制的传输门电路，且可以具有可比较的位线连接。另外，如本中其他地方所陈列的，可以包括各种传输门(读取和/或写入)或其他电路。例如，SRAM电路可以包括根据本文中的创造的方面的诸如图5中的均衡和/或写入恢复电路520。这种电路520可以被配置为位线均衡电路、写入恢复电路、或者二者。在所说明的实施方式中，这种电路520可以包括：第一晶体管，其漏极耦接于局部位线；第二晶体管，其漏极耦接于局部互补位线；以及第三晶体管，其源极耦接于局部位线并且漏极耦接于局部互补位线，其中，第一晶体管、第二晶体管和第三晶体管的栅极一起与均衡使能信号耦接。另外，在一些实施方式中，这些晶体管可以是PMOS晶体管。然而，对于传输门电路，图10说明互补传输门单元1015包括各种读取/写入传输门晶体管的另一种示例性实施方式，其中各种读取/写入传输门晶体管将读取/写入传输门使能信号分别与局部位线和互补局部位线耦接。
在一个说明性实施方式中，这种互补传输门单元1015可以在局部位线和全局位线之间包括具有晶体管对的读取传输门电路，这种晶体管对包括第一晶体管1004、1008，其具有分别与局部位线和互补局部位线连接的栅极，以及与第二晶体管1002、1006的漏极耦接的源极，第二晶体管1002、1006具有分别与读取传输使能信号耦接的栅极以及与互补全局位线240和全局位线230耦接的源极。另外，这种互补传输门单元1015还可以包括第一NMOS晶体管1010，其将局部位线210耦接于局部数据线420；以及第二NMOS晶体管1012，其将互补局部位线220耦接于局部数据线420。此外，这些耦接晶体管或耦接晶体管的这些组合可以被配置使得局部线上的实际信号通过其源极-漏极连接直接耦接于相关联的全局位线或局部数据线，即它们的实际值而不是互补值被提供为输出。
另外，例如在诸如图8的实施方式中，可以利用多级列解码(multiple levelcolumn decoding)来提供对GBL的正确连接，GBL可以被配置成在与局部位线相同的方向上。另外，如通过图18中的一种说明所示，对于存储器单元布局，局部感测放大器使能信号和/或局部数据驱动器使能信号还可以被配置成在与局部位线相同的方向上。确实，在一些实施方式中，局部感测放大器使能和局部数据驱动器使能是全局位线的Y(列)解码的部分。此外，本文中的这种SRAM和相关联的方法可以被实施使得局部选择(LS)是X解码的功能。另外，在一些实施方法中，局部选择(LS)和局部传输门使能信号(Rpb和Wp)可以被配置在字线方向上。
图11和图12是根据公开的实施方式的包括SBL、8T存储器单元和相关联的读取和写入传输门的说明性SRAM的示意图。如同之前的实施方式，图11和图12中的SBL可以具有多个8T存储器单元101、局部数据线1170以及局部和全局位线。图11和图12中的实施方式包括：写入局部位线1110、读取局部位线1112和互补写入局部位线1120。在图11中的实施方式中，提供了独立的读取传输门电路1132A和写入传输门电路1131A。这里，例如，说明性的写入传输门电路1131A可以包括诸如NMOS晶体管的两个晶体管1115A、1125A，其漏极耦接于相应的局部位线、写入局部位线1110和互补写入局部位线1120。说明性的读取传输门电路1132A可以包括诸如PMOS晶体管的晶体管1130A，其漏极耦接于相应的读取局部位线1112。再者，在一些实施例中，这种独立的读取传输门电路和写入传输门电路可以加速循环时间，诸如写入操作接着读取操作时。
参见图11，读取传输门晶体管1130A可以与GBL 1105连接。另外，读取传输门使能信号1160可以控制读取传输门晶体管来允许在读取操作期间局部位线和全局位线之间的通信。在这个实例中，读取传输门晶体管1130A可以是PMOS晶体管，尽管可以使用其他类型的晶体管。
在本实施例中，还可以提供局部数据线1170。第一写入传输门晶体管1115A可以与第一个局部数据线连接，且互补写入传输门晶体管1125A可以与第二个局部数据线连接。在这个实例中，单个写入传输门使能信号1140可以采用同一命令来控制写入传输门晶体管对。在所说明的实施方式中，写入传输门晶体管1115A、1125A可以是NMOS器件，尽管可以使用其他类型的晶体管。
在图12中的实施例中，可以提供集成的和/或“互补的”传输门电路1134。这里，例如，以上陈列的读取/写入晶体管和控制功能可以被集成在结构、功能和/或电气单一的模块或部件中。具体地，被提供至这种集成电路的控制和信号可以被配置为互补电路，以提供更高的效率、减小的尺寸、降低的成本等。
总之，要使用哪种传输门结构的决定可以是作为结构功能和/或布局考虑所进行的判断，诸如读取位线与写入位线的分开问题，存储器单元稳定性更好、更高速度、和/或更低功率的需要、以及其他期望。
图13和图14是根据公开的实施方式的包括SBL、双端口存储器单元以及相关联的读取和写入传输门的说明性SRAM的示意图。参见图13，示出包括双端口存储器单元102的第一实施方式。这里，每个分段位线可以包括与存储器单元102耦接的局部位线A及其互补1302、1304，以及局部位线B及其互补1306、1308。另外，写入传输门电路1320可以连接在局部位线和局部数据线1318之间，而读取传输门电路1330可以连接在局部位线和全局位线(全局位线A及其互补1310、1312和全局位线B及其互补1314、1316)之间。
写入传输门电路1320可以包括与第一个写入传输门信号1329耦接的晶体管/部件，其包括连接在局部位线A 1302和局部数据线1318之间的第一耦接晶体管1322和连接在互补局部位线A 1304和局部数据线1318之间的第二耦接晶体管1324。写入传输门电路还可以包括与第二个写入传输门信号1329耦接的晶体管/部件，其包括连接在局部位线B1306和局部数据线1318之间的第一耦接晶体管1326和连接在互补局部位线B 1308和局部数据线1318之间的第二耦接晶体管1328。在一些实施例中，这种耦接晶体管1322、1324、1326和1328可以是NMOS晶体管。另外，在某些实施方式中，这种耦接晶体管可以通过它们的漏极连接至局部位线，以使真正的(不是反相的)局部位线值能传输至全局位线。
读取传输门电路1330可以包括与第一个读取传输门信号1339耦接的晶体管/部件，其包括连接在局部位线A 1302和全局位线B 1314之间的第一耦接晶体管1332和连接在互补局部位线A 1304和互补全局位线B 1316之间的第二耦接晶体管1334。读取传输门电路1330还可以包括与第二个读取传输门信号1339耦接的晶体管/部件，其包括连接在局部位线B 1306和全局位线A 1310之间的第一耦接晶体管1336和连接在互补局部位线B 1308和全局位线A 1312之间的第二耦接晶体管1338。在一些实施例中，这种耦接晶体管1332、1334、1336、1338可以是PMOS晶体管。另外，在某些实施方式中，这种耦接晶体管可以通过其漏极连接至局部位线，以使真正的(不是反相的)局部位线值能传输至全局位线。
参见图14，示出包括双端口存储器单元102的第二实施方式。这里，每个分段位线可以包括与存储器单元102耦接的局部位线A及其互补1402、1404、以及局部位线B及其互补1406、1408。另外，包括写入传输门电路和读取传输门电路的互补传输门单元1420可以连接在局部位线与全局位线1410、1412、1414、1416或者局部数据线1418之间。
在互补传输门单元1420中，写入传输门电路可以包括与写入传输门信号1429中的第一个耦接的晶体管/部件，其包括连接在局部位线A 1402和局部数据线1418之间的第一耦接晶体管1422、和连接在互补局部位线A 1404和局部数据线1418之间的第二耦接晶体管1424。这种写入传输门电路还可以包括与第二写入传输门信号1429耦接的晶体管/部件，其包括连接在局部位线B 1406和局部数据线1418之间的第一耦接晶体管1426、和连接在互补局部位线B 1408和局部数据线1418之间的第二耦接晶体管1428。在一些实施例中，这种耦接晶体管1422、1424、1426、1428可以是NMOS晶体管。另外，在某些实施方式中，这种耦接晶体管可以通过其漏极连接至局部位线，以使真正的(不是反相的)局部位线值能传输至全局位线。
还是在互补传输门单元1420中，读取传输门电路可以包括与读取传输门信号1439中的第一个耦接的晶体管/部件，其包括连接在局部位线A 1420和全局位线B 1414之间的第一耦接晶体管1430、和连接在互补局部位线A 1404和互补全局位线B 1416之间的第二耦接晶体管1432。这种读取传输门电路还可以包括与读取传输门信号1439中的第二个耦接的晶体管/部件，其包括连接在局部位线B 1406和全局位线A 1410之间的第一耦接晶体管1434、和连接在互补局部位线B 1408和全局位线A 1412之间的第二耦接晶体管1436。在一些实施例中，这种耦接晶体管1430、1432、1434、1436可以是PMOS晶体管。另外，在某些实施方式中，这种耦接晶体管可以通过其漏极连接在局部位线，以使真正的(不是反相的)局部位线值能传输至全局位线。
另外，从制造/结构的角度来看，根据本文中的创造的SRAM可以被配置使得全局位线和/或控制信号线形成在存储器单元之上或之下的层中，即形成在更高的层上/在更低的层上。这里，例如，图15A至图15D说明各种说明性实施方式，其中，局部位线和/或全局位线或控制信号形成在存储器单元阵列之上或之下。如所说明的实施例中所示的，局部位线和电力总线可以形成在金属21506中，字线和电力总线可以形成在金属31504中，以及全局位线、控制信号线和电力总线可以形成在金属41502中。此外，根据一些这种配置，除了节约诸如芯片面积和/或成本之外，还可以结合具有这种结构的控制信号来提供改善的跟踪，尤其是相对于用于SRAM的感测放大器使能信号和SBL选择信号。
另外，根据在相关技术中的仿真分析，相比于传统的1K存储器单元位线，根据本文中的创造的以2×2矩阵布置在四个SBL中的1K存储器单元块(1024)具有大约少50％的电容。在一些实施方式中，根据前述分析的位线寄生电容减少为传统位线的大约45％，以及根据前述分析的结电容减少约为传统位线的60％少。照此，本文中的实施方式可以实现大约50％的总的组合电容减少。这种分析也示出根据本文中的创造的使用了说明性的2×2SBL矩阵的2K存储器单元块(2048)可以具有比传统的2K存储器单元位线少大约50％的位线电容。因此，作为利用以上所陈列的分段位线架构的本创造的结果，本文中的系统和方法可以在保持相同的速度和操作的同时使存储器阵列密度大约加倍。
此外，在另一组实施例中，可以提供在分层列存储器阵列中利用分段位线的SRAM系统和方法。根据这些实施例，本文中的系统和方法可以减小位线电容和/或改善速度。这里，例如，分段位线可以包括连接在真正局部位线和互补局部位线上的多个存储器单元，其中，每个局部位线耦接全局位线。在一些实施方式中，局部感测放大器可以被添加在分段位线和全局位线之间，可以进一步地减小整体的位线长度，因为激活的分段位线进一步与全局位线隔离。局部数据驱动器可以沿着局部感测放大器添加，以促进新数据写入SBL中的存储器单元。具有局部感测放大器和局部数据驱动器的SBL可以在全局位线上形成最小的阵列。然后，在结构上，示例性分层列存储器阵列可以包括这种SBL和GBL。
图16说明根据一种示例性实施方式的具有被布置成多行和列的SBL的局部连接的全局位线。如之前结合图3和图6所讨论的，多个SBL可以连接在全局位线和全局互补位线上，其中SBL被布置成单行。在这种布置中，全局位线必须被实施在SBL的局部位线的顶部上，且全局位线的宽度也受限于SBL的局部位线宽度。图16公开了通过将SBL布置成多行和列使得全局位线宽度不受限于局部位线宽度来改善全局位线的RC时间常数的实施方式。在图16中，两行和四列的SBL 205通过局部连接1600连接在局部位线230、240上。在这种配置中，全局位线的RC时间常数可以用较宽的宽度优化，使得全局位线更短。此外，通过将SBL布置成包括多行和列，多个SBL可以容纳在单列的同一全局位线长度上。
在一些实施方式中，例如，在四行中的八个SBL可以在与相应的GBL连接之前局部连接。在图8中说明了八个SBL的详细局部连接的一种实施方式。在局部连接中，八对读取传输门被提供成与局部数据线Ldl和Ldlb耦接。当八对读取传输门中的一对被使能时，选中的局部位线与Ldl和Ldlb连接。无论读取或写入，在任意时间仅一对传输门被使能，且因而在任意时间仅一个SBL与GBL耦接。SBL和传输门的选择可以经由列解码来实现。局部连接不限于八个SBL，且可以扩展至十六个SBL、三十二个SBL等。然而，更多数目个SBL需要更大的空间来容纳更多数目列解码线，且也增加局部连接的电容。照此，对于某些实施方式，局部连接1600中的SBL的总数目可以限于八或十六。
接着，图17说明根据一个示例性实施方式的包括在全局位线上的多个局部连接的配置。因为在局部连接中SBL的选择和去选择仅通过列解码来实现，这意味着每个局部连接的列解码必须唯一，所以在大型阵列上提供多个局部连接是困难的。随着局部连接数目的增加困难也增加。因此，需要简化局部连接的解码且改善RC时间常数。本创新的方面可以通过包括被实施用于局部连接的局部感测放大器和局部数据驱动器作为工具增加控制来解决这种问题。
图18、19A和19B公开了根据示例性实施方式的具有局部感测放大器和数据驱动器1800的局部连接1600的实施方式。图18中的局部连接1600通过解码的局部选择LS[0]和LS[1]来控制。因此，所示的两个局部连接都能够共享同一列解码，而GBL上未发生总线连接。另外，利用感测放大器使能SAE和写入使能WE，可以在每个局部连接1600中单独地控制读取和写入操作。
图19A和图19B说明了根据示例性实施方式的局部感测放大器1920和局部数据驱动器1940(1940A或1940B)的一种详细布置。由于局部连接1600中局部感测放大器1920和局部数据驱动器1940而引起的面积增加可以通过图19中所示的配置来最小化。解码的局部信号LS[0]要么将感测放大器(读取操作)使能要么将数据驱动器(写入操作)使能。由于SBL的多列格式，所以图18中的读取和写入使能信号SAE和WE能够通过SBL的顶部到达每个局部连接1800中的局部感测放大器1920和数据驱动器1940。因此，从GBL的角度看，读取和写入使能成为传统的GBL解码。
此外，在图19A和图19B中，具有局部感测放大器1920和数据驱动器1940的SBL的读取和写入操作等同于规则的存储器阵列的而操作。在读取操作开始之前，SBL中的局部位线以及Lsl和Lslb被预充电至Vdd。例如，存储器单元通过激活的字线WL0导通。同时，诸如Rpbp[0:7]中的Rpb[0]的读取传输门使能将八对读取传输门中的一对使能。因而，具有选中的存储器单元的选中的SBL被耦接在Lsl和Lslb上。局部感测放大器1920的激活的先决条件是信号LS[0]的激活。当LS[0]和SAE都被激活(在这个实例中为逻辑高)时，局部电压感测放大器被使能。尽管在本实例中使用电压感测放大器，但是基于设计要求可以实施其他类型的感测放大器。利用合适的定时，感测放大器将SAE信号使能以导通局部电压感测放大器，以将通过存储器单元存在于Lsl和Lslb上的电压变化放大。同时，Lsl和Lslb上的放大信号被传送至全局位线。
类似地，对于写入操作，SBL中开始的局部位线、Ldl和Ldlb被预充电至Vdd。存储器单元通过激活的字线，例如WL0来导通。同时，诸如Rpb[0:7]中的Rpb[0]的写入传输门使能将八对写入传输门中的一对使能。因而，具有选中的存储器单元的选中的SBL耦接于Ldl和Ldlb。所有的其他传输门应当在这个时间期间被去激活，以保证正确的写入操作。当LS[0]和WE都被激活(在本实例中为逻辑高)时，局部数据驱动器将全局数据线GDL上的数据转换成用于写入操作所需的Ldl和Ldlb上的差分数据。在WE被激活时对存储器单元的写入由此开始。如在图19A和图19B中的说明性实施方式中所示，全局位线可以用作全局数据线，因而消除对全局数据线的需要。
在图20中说明了局部分段位线块LSBL 2000。LSBL 2000包括：多个SBL、局部感测放大器1920、数据驱动器1940以及相应的使能信号WE和SAE。图21说明具有局部列选择、局部选择以及读取和写入使能的LSBL的阵列。全局感测放大器2140可以被提供在GBL的端部处，以从LSBL中的局部感测放大器1920中接收放大的信号。局部感测放大器1920可以用作用于GBL感测放大器2140的前置放大器。在传统的存储器阵列中，在GBL和全局位线感测放大器2140之间将提供有传输门。然而，利用本发明的配置，传输门是不必要的。SAE2和WE2分别是用于全局感测放大器2140和全局数据线驱动器2120的读取使能和写入使能。
接着，图22是具有局部感测放大器和数据驱动器的SBL的分层列阵列的示意图。具体地，局部选择LS、写入使能WE和感测使能信号SAE形成XY网格来提供LSBL阵列解码。字线解码产生解码的字线以将SBL中的存储器单元导通。局部列解码在LSBL阵列的字线方向上产生解码的读取和写入传输门使能以及解码的局部选择信号。GBL列解码分别在列方向上产生GBL读取和写入使能WE1和SAE1、以及GBL感测放大器使能和全局数据驱动器使能SAE2和WE2。GBL感测放大器2140将从GBL上的局部感测放大器1920接收放大的信号以完成读取操作，然后将读取数据传送至存储器阵列的外围。分层列方案将LSBL组织成大的分层阵列，其中LSBL被连接在一起，LSBL由多个SBL、局部感测放大器以及局部数据驱动器来形成。
包括SBL、局部感测放大器和/或局部数据驱动器的系统和方法提供了很多优点。例如，局部感测放大器将来自SBL的信号放大，并且将SBL与全局位线隔离，以不仅改善SBL的RC时间常数，还改善GBL的RC时间常数。局部数据驱动器可以将全局数据线GDL转换成局部数据线Ldl和Ldlb，由此改善在大阵列之上的数据分布。由于消除了局部数据线的不必要的充电和放电，所以还可以降低功耗。因而，改善了存储器单元的稳定性，且另外SBL的局部位线可以具有更小的电容性。照此，以上所述的分层列阵列系统和方法可以提供灵活性，降低位线电容、位线长度和电力使能、和/或改善的存储器单元稳定性的结果。
尽管以上已经描述了各种实施例，但是应当理解的是，这些实施例仅表示实例，并非限制。对于相关领域的技术人员将理解的是，在不脱离精神和范围的情况下可以对其中的形式和细节进行各种变化。例如，在分段位线中可以使用除了6T存储器单元之外的其他的存储器单元，诸如4T存储器单元、双端口存储器单元、以及1T存储器单元。此外，本文中所述的分段位线结构可以适用于不同的存储器阵列配置和存储器编译器。事实上，在读完以上描述之后，对于相关领域的技术人员来说如何实施可替选的实施例会是显然的。因而，本实施例不应限制于任何以上所述的实施例。
除了以上SRAM和SRAM架构之外，本发明还包括尤其是，根据本文中的特征和/或功能的SRAM操作的方法、制造SRAM器件的方法，产品(诸如SRAM或实施SRAM的产品)、以及通过这种工艺产生的产品。作为实例而非限制，本文中SRAM制造方法可以包括已知的SRAM制造工艺，诸如CMOS技术，包括诸如p-mos和n-mos晶体管形成、多个金属层和/或局部互连的方面。这里的各种示例性/主要工艺例如在如下文献的背景/公开中得到阐述：US专利号4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356和7,910,427，以及美国专利申请公开号US2007/0287239A1，其全部内部通过引用合并于此。
另外，应当理解的是，突出功能性和优点的任意附图仅表示示例性的目的。公开的方法论和系统每个都是充分灵活的，且可被配置使得它们可以采用除了所示的这些以外的方式来利用。
本文中所述的方法和系统的方面，诸如逻辑方面可以被实施为与各种电路中的任意一种相关联的指令/信号或相关的功能性，包括可编程的逻辑器件(“PLD”)，诸如现场可编程门阵列(“FPGA”)、可编程阵列逻辑(“PAL”)器件，电可编程逻辑和存储器件以及基于标准单元的器件、以及专用集成电路。用于实施这些方面的一些其他的可能包括：存储器件、具有存储器(诸如，EEPROM)的微控制器、嵌入式微处理器、固件、软件等。此外，这些方面可以在具有基于软件的电路仿真、离散逻辑(顺序和组合)、定制器件、模糊(神经)逻辑、量子器件和以上器件类型的任意混合的微处理器中实施。底层的器件技术可以被提供成各种部件类型，例如，如同互补金属氧化物半导体(“CMOS”)的金属氧化物半导体场效应晶体管(“MOSFET”)技术、如同射极耦合逻辑(“ECL”)的双极技术、聚合物技术(例如，硅-共轭聚合物结构和金属-共轭聚合物-金属结构)、混合的模拟和数字等。
除非上下文清楚地规定，否则在整个说明书和权利要求中，词语“包括”、“包括有”等被解释为包括的含义，并非是排除或详尽无遗的含义；也就是说，被解释为“包括，但不限于”的含义。使用单数或复数的词语也分别包括多个数目或单个数目。另外，词语“本文”、“下文”、“以上”、“以下”以及类似含义的词语表示本申请作为一个整体，并非本申请的任意特定部分。当关于具有两项或更多项的列表中使用词语“或”时，该词语覆盖该词语的以下全部解释：列表中的任意项、列表中的所有项和列表中的项的任意组合。
还应当注意的是，术语“一个”、“所述”等在本公开和权利要求中表示“至少一个”或“所述至少一个”。
尽管在本文中具体描述了本发明呈现的某些优选的实施方式，但是本领域的技术人员将理解的是，本发明属于在不脱离本发明的精神和范围的情况下对本文中所示和所述的各种实施方式的变化和修改。因此，意图在于本发明仅限于所附权利要求和适用的法律规则所要求的范围。

Claims (76)

1.一种SRAM存储器件，包括：
局部分段位线，其包括：
多个分段位线，每个所述分段位线包括：
局部位线；
一个或更多个存储器单元，其与所述局部位线连接；
局部互补位线，其与所述存储器单元连接；以及
传输门，其与所述局部位线耦接；
局部感测放大器；
局部共享数据驱动器；
全局位线；
其中，所述局部感测放大器被配置成将局部感测线上的信号放大，并且将输出提供至所述全局位线；
其中，一个或更多个局部分段位线垂直于局部位线方向布置；以及
其中，所述局部共享数据驱动器被配置成将数据写入到所述局部位线上。
2.如权利要求1所述的器件，其中，所述传输门被配置成将所述分段位线与局部感测线连接和/或隔离。
3.如权利要求1所述的器件，其中，所述一个或更多个存储器单元包括：
两个或更多个局部分段位线，其被布置在沿着位线的方向上。
4.如权利要求1所述的器件，其中，所述一个或更多个存储器单元包括：
至少一个局部分段位线，其被布置在字线的方向上。
5.如权利要求1所述的器件，还包括至少一个局部感测放大器和/或至少一个局部数据驱动器。
6.如权利要求1所述的器件，其中，至少两个或更多个局部感测放大器和/或至少两个或更多个局部数据驱动器被配置成通过X地址和Y地址来选择。
7.如权利要求1所述的器件，还包括全局数据线。
8.如权利要求1所述的器件，其中，所述全局位线被配置成用作全局数据线。
9.如权利要求1所述的器件，还包括在所述全局位线上的多级列解码电路。
10.如权利要求9所述的器件，其中，所述全局位线被布置在与所述局部位线相同的方向上。
11.如权利要求1所述的器件，还包括至少一个多级感测放大器，所述至少一个多级感测放大器与所述全局位线和/或所述分段位线中的一个或更多个耦接。
12.如权利要求1所述的器件，还包括至少一个多级数据驱动器，所述至少一个多级数据驱动器与所述全局位线和/或所述分段位线中的一个或更多个耦接。
13.如权利要求1所述的器件，还包括单个全局位线感测放大器，所述单个全局位线感测放大器用于所述局部分段位线中的一个或更多个。
14.如权利要求1所述的器件，还包括单个全局数据驱动器，所述单个全局数据驱动器用于所述局部分段位线中的一个或更多个。
15.如权利要求1所述的器件，其中，存储器单元布局上的所述全局位线、局部感测放大器使能线以及局部数据驱动器使能线被布置在与所述局部位线相同的方向上。
16.如权利要求1所述的器件，还包括局部感测放大器使能线和/或局部数据驱动器使能线，其被配置为所述全局位线的Y解码的部分。
17.如权利要求1所述的器件，还包括局部选择LS线，其被配置为和/或连接为X解码的功能。
18.如权利要求1所述的器件，还包括被配置在字线方向上的一个或更多个局部选择LS线和/或一个或更多个局部传输门使能线。
19.如权利要求1所述的器件，其中，所述传输门的漏极耦接于所述局部位线。
20.如权利要求1所述的器件，还包括多个分段位线，所述多个分段位线被配置成沿着与所述多个分段位线相关联的局部位线平行的方向。
21.如权利要求1所述的器件，还包括多个分段位线，所述多个分段位线被配置成沿着与所述多个分段位线相关联的字线平行的方向。
22.如权利要求1所述的器件，还包括分段位线的第一模块，其被配置成沿着与所述分段位线相关联的局部位线平行的方向；以及分段位线的第二模块，其被配置成沿着与所述分段位线相关联的字线平行的方向。
23.如权利要求1所述的器件，其中，所述全局位线和所述局部位线以相同的方向取向。
24.如权利要求1所述的器件，还包括多个局部分段线；
其中，所述全局位线具有与所述局部分段线的取向正交的取向。
25.如权利要求1所述的器件，其中，分段位线与所述多个局部分段线中的每个连接。
26.如权利要求1所述的器件，其中，所述传输门是限定写入路径的写入传输门。
27.如权利要求26所述的器件，其中，所述写入传输门是NMOS器件。
28.如权利要求1所述的器件，还包括限定读取路径的读取传输门。
29.如权利要求28所述的器件，其中，所述读取传输门是PMOS器件。
30.如权利要求1所述的器件，其中，所述局部位线形成在所述存储器单元之上或之下的层上。
31.如权利要求1所述的器件，还包括提供位线均衡的均衡电路。
32.如权利要求31所述的器件，其中，所述均衡电路包括：第一晶体管，其具有与所述局部位线耦接的漏极；第二晶体管，其具有与所述局部互补位线耦接的漏极；以及第三晶体管，其具有与所述局部位线耦接的源极和与所述局部互补位线耦接的漏极，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管中的栅极一起与均衡使能信号耦接。
33.如权利要求32所述的器件，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管是PMOS晶体管。
34.如权利要求1所述的器件，还包括写入恢复电路，所述写入恢复电路提供所述SRAM存储器件的写入恢复。
35.如权利要求34所述的器件，其中，所述写入恢复电路包括：第一晶体管，其具有与所述局部位线耦接的漏极；第二晶体管，其具有与所述局部互补位线耦接的漏极；以及第三晶体管，其具有与所述局部位线耦接的源极和与所述局部互补位线耦接的漏极，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管中的栅极一起与写入恢复使能信号耦接。
36.如权利要求35所述的器件，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管是PMOS晶体管。
37.如权利要求1所述的器件，其中，所述传输门是限定写入路径的写入传输门；并且还包括：
读取传输门，其限定读取路径。
38.如权利要求37所述的器件，其中：
所述写入传输门包括NMOS器件；以及
所述读取传输门包括PMOS器件。
39.如权利要求37所述的器件，其中，所述写入传输门被配置成通过写入操作信号来控制。
40.如权利要求37所述的器件，其中，所述读取传输门被配置成通过读取操作信号来控制。
41.如权利要求1所述的器件，其中，所述局部位线和所述全局位线被设置在所述SRAM存储器件的顶侧上。
42.如权利要求1所述的器件，还包括位线均衡电路。
43.如权利要求1所述的器件，还包括写入恢复电路。
44.如权利要求1所述的器件，其中，存储器单元包括6T存储器单元。
45.如权利要求1所述的器件，其中，所述存储器单元包括8T存储器单元。
46.如权利要求1所述的器件，其中，所述存储器单元包括4T存储器单元或1T存储器单元。
47.如权利要求1所述的器件，其中，所述多个分段位线被布置成多个行和列。
48.如权利要求1所述的器件，还包括感测放大器，所述感测放大器耦接于所述全局位线和/或所述局部位线。
49.如权利要求1所述的器件，还包括数据驱动器，所述数据驱动器耦接于所述全局位线和/或所述局部位线。
50.如权利要求1所述的器件，其中，所述全局位线的电容小于与所述存储器单元直接耦接的可比较的全局位线的电容。
51.如权利要求1所述的器件，其中，所述存储器单元的激活电流和与所述存储器单元直接耦接的可比较的全局位线的激活电流一样大。
52.如权利要求1所述的器件，其中，有效全局位线长度小于与所述存储器单元直接耦接的可比较的全局位线的有效全局位线长度。
53.如权利要求37所述的器件，其中，NMOS晶体管被用于所述读取传输门和所述写入传输门二者。
54.如权利要求37所述的器件，其中，PMOS晶体管被用于所述读取传输门和所述写入传输门二者。
55.如权利要求37所述的器件，其中，NMOS晶体管和PMOS晶体管被用于所述读取传输门和所述写入传输门二者。
56.如权利要求1所述的器件，还包括互补传输门单元，所述互补传输门单元包括读取传输门电路和写入传输门电路，所述读取传输门电路包括第一晶体管，所述第一晶体管具有与所述局部位线和互补局部位线连接的栅极、以及与第二晶体管的漏极耦接的源极，所述第二晶体管具有与读取传输使能信号耦接的栅极；所述写入传输门电路包括晶体管，所述晶体管具有与所述局部位线和互补局部位线耦接的漏极、与局部数据线连接的源极以及与所述写入传输使能信号连接的栅极。
57.如权利要求1所述的器件，其中，所述局部共享数据驱动器与所述局部感测放大器连接。
58.如权利要求1所述的器件，其中，所述传输门经由与至少一个选择信号线耦接而被配置成：将所述分段位线连接至所述局部感测线，使得选中的分段位线的选中的传输门在导通时将所述选中的分段位线的多个存储器单元的数据选择性传输至所述局部感测线、而未选中的分段位线的未选中的传输门在关断时将所述未选中的分段位线与所述局部感测线隔离。
59.如权利要求2所述的器件，其中，所述一个或更多个存储器单元包括：
两个或更多个局部分段位线，其被布置在沿着位线的方向上。
60.如权利要求2所述的器件，其中，所述一个或更多个存储器单元包括：
至少一个局部分段位线，其被布置在字线的方向上。
61.如权利要求2所述的器件，还包括至少一个局部感测放大器和/或至少一个局部数据驱动器。
62.如权利要求2所述的器件，其中，至少两个或更多个局部感测放大器和/或至少两个或更多个局部数据驱动器被配置成通过X地址和Y地址来选择。
63.如权利要求2所述的器件，还包括全局数据线。
64.如权利要求2所述的器件，其中，所述全局位线被配置成用作全局数据线。
65.如权利要求2所述的器件，还包括在所述全局位线上的多级列解码电路。
66.如权利要求65所述的器件，其中，所述全局位线被布置在与所述局部位线相同的方向上。
67.如权利要求2所述的器件，还包括至少一个多级感测放大器，所述至少一个多级感测放大器与所述全局位线和/或所述分段位线中的一个或更多个耦接。
68.如权利要求2所述的器件，还包括至少一个多级数据驱动器，所述至少一个多级数据驱动器与所述全局位线和/或所述分段位线中的一个或更多个耦接。
69.如权利要求2所述的器件，还包括单个全局位线感测放大器，所述单个全局位线感测放大器用于所述局部分段位线中的一个或更多个。
70.如权利要求2所述的器件，还包括单个全局数据驱动器，所述单个全局数据驱动器用于所述局部分段位线中的一个或更多个。
71.如权利要求2所述的器件，其中，存储器单元布局上的所述全局位线、局部感测放大器使能线以及局部数据驱动器使能线被布置在与所述局部位线相同的方向上。
72.如权利要求2所述的器件，还包括局部感测放大器使能线和/或局部数据驱动器使能线，其被配置为所述全局位线的Y解码的部分。
73.如权利要求2所述的器件，还包括局部选择LS线，其被配置为和/或连接为X解码的功能。
74.如权利要求2所述的器件，还包括被配置在字线方向上的一个或更多个局部选择LS线和/或一个或更多个局部传输门使能线。
75.如权利要求2所述的器件，其中所述局部共享数据驱动器与所述局部感测放大器连接。
76.如权利要求2所述的器件，其中，所述传输门经由与至少一个选择信号线耦接而被配置成：将所述分段位线连接至所述局部感测线，使得选中的分段位线的选中的传输门在导通时将所述选中的分段位线的多个存储器单元的数据选择性传输至所述局部感测线、而未选中的分段位线的未选中的传输门在关断时将所述未选中的分段位线与所述局部感测线隔离。
CN201280069506.7A 2011-12-09 2012-12-10 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法 Active CN104335281B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13/316,391 2011-12-09
US13/316,391 US8593860B2 (en) 2011-12-09 2011-12-09 Systems and methods of sectioned bit line memory arrays
US13/399,986 US8693236B2 (en) 2011-12-09 2012-02-17 Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US13/399,986 2012-02-17
PCT/US2012/068833 WO2013086538A1 (en) 2011-12-09 2012-12-10 Systems and methods of sectioned bit line memory arrays, some including hierarchical and/or other features

Publications (2)

Publication Number Publication Date
CN104335281A CN104335281A (zh) 2015-02-04
CN104335281B true CN104335281B (zh) 2018-10-30

Family

ID=48571867

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280069506.7A Active CN104335281B (zh) 2011-12-09 2012-12-10 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法

Country Status (4)

Country Link
US (3) US8693236B2 (zh)
EP (1) EP2788986B1 (zh)
CN (1) CN104335281B (zh)
WO (1) WO2013086538A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
WO2014080756A1 (ja) * 2012-11-22 2014-05-30 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20150138876A1 (en) * 2013-11-18 2015-05-21 Lsi Corporation Global bitline write assist for sram architectures
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9275686B2 (en) * 2014-05-28 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory banks with shared input/output circuitry
TWI552162B (zh) * 2014-07-31 2016-10-01 Zhi-Cheng Xiao Low power memory
US9496026B1 (en) * 2015-04-29 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with stable writing and/or reading operation
US10403338B2 (en) 2015-08-30 2019-09-03 Chih-Cheng Hsiao Low power memory device with column and row line switches for specific memory cells
US20160189755A1 (en) 2015-08-30 2016-06-30 Chih-Cheng Hsiao Low power memory device
GB201603590D0 (en) 2016-03-01 2016-04-13 Surecore Ltd Memory unit
US9792967B1 (en) * 2016-06-13 2017-10-17 International Business Machines Corporation Managing semiconductor memory array leakage current
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10770133B1 (en) * 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US11114446B2 (en) * 2016-12-29 2021-09-07 Intel Corporation SRAM with hierarchical bit lines in monolithic 3D integrated chips
KR102379706B1 (ko) 2017-10-25 2022-03-28 삼성전자주식회사 가변 저항 메모리 소자
US10727275B2 (en) * 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting
GB2583121B (en) * 2019-04-17 2021-09-08 Surecore Ltd In memory computation
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
CN114255802B (zh) * 2020-09-22 2023-09-15 长鑫存储技术有限公司 集成电路
US11527283B2 (en) 2021-01-15 2022-12-13 International Business Machines Corporation Single ended bitline current sense amplifiers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1485852A (zh) * 2002-08-20 2004-03-31 富士通株式会社 半导体存储器
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0258715B1 (en) * 1986-08-15 1994-06-08 Nec Corporation Static random access memory having bi-cmos construction
US5291444A (en) 1991-12-23 1994-03-01 Texas Instruments Incorporated Combination DRAM and SRAM memory array
US5355343A (en) 1992-09-23 1994-10-11 Shu Lee Lean Static random access memory with self timed bit line equalization
US5521874A (en) * 1994-12-14 1996-05-28 Sun Microsystems, Inc. High speed differential to single ended sense amplifier
US5914906A (en) 1995-12-20 1999-06-22 International Business Machines Corporation Field programmable memory array
JP3579205B2 (ja) * 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
EP0834881A1 (en) 1996-10-01 1998-04-08 STMicroelectronics S.r.l. A multi-block memory
US5949732A (en) 1997-09-11 1999-09-07 International Business Machines Corporation Method of structuring a multi-bank DRAM into a hierarchical column select line architecture
US5923605A (en) 1997-09-29 1999-07-13 Siemens Aktiengesellschaft Space-efficient semiconductor memory having hierarchical column select line architecture
JP3938808B2 (ja) 1997-12-26 2007-06-27 株式会社ルネサステクノロジ 半導体記憶装置
US6452851B1 (en) * 1998-10-29 2002-09-17 Hitachi, Ltd. Semiconductor integrated circuit device
US6198682B1 (en) * 1999-02-13 2001-03-06 Integrated Device Technology, Inc. Hierarchical dynamic memory array architecture using read amplifiers separate from bit line sense amplifiers
KR20010065694A (ko) 1999-12-30 2001-07-11 박종섭 반도체 메모리장치
JP3381698B2 (ja) 2000-02-04 2003-03-04 日本電気株式会社 半導体記憶装置
WO2002001574A1 (fr) 2000-06-29 2002-01-03 Fujitsu Limited Memoire a semi-conducteurs
JP2002208277A (ja) 2001-01-05 2002-07-26 Toshiba Corp 半導体記憶装置のセンスアンプ制御回路
KR100487417B1 (ko) 2001-12-13 2005-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법
US6760243B2 (en) * 2002-03-19 2004-07-06 Broadcom Corporation Distributed, highly configurable modular predecoding
US6930902B2 (en) 2002-12-06 2005-08-16 International Business Machines Corporation Device for storing information and a method for partial write and restore
JP2004213829A (ja) 2003-01-08 2004-07-29 Renesas Technology Corp 半導体記憶装置
JP2004326974A (ja) 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
KR100568544B1 (ko) 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
ITMI20041957A1 (it) 2004-10-15 2005-01-15 St Microelectronics Srl Dispositivo di memoria
US7102946B2 (en) * 2005-02-09 2006-09-05 International Business Machines Corporation Local bit select circuit with slow read recovery scheme
US7313023B2 (en) 2005-03-11 2007-12-25 Sandisk Corporation Partition of non-volatile memory array to reduce bit line capacitance
US8270193B2 (en) 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
JP2007058957A (ja) 2005-08-23 2007-03-08 Toshiba Corp 半導体記憶装置
KR100745368B1 (ko) 2005-11-22 2007-08-02 삼성전자주식회사 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치
US20080080259A1 (en) 2006-10-02 2008-04-03 International Business Machines Corporation 6 Transistor Memory Circuit Pair Supporting Simultaneous Read/Write and Method Therefore
US7376027B1 (en) 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US7561462B2 (en) 2006-11-16 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a high speed dynamic RAM
JP4965981B2 (ja) * 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
JP2008171525A (ja) 2007-01-15 2008-07-24 Toshiba Corp 半導体記憶装置
JP2008198243A (ja) 2007-02-08 2008-08-28 Toshiba Corp 半導体記憶装置
JP2008294310A (ja) 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
EP2201569A4 (en) 2007-09-06 2011-07-13 Tabula Inc CONFIGURATION CONTEXT SWITCH
US7885138B2 (en) 2007-10-19 2011-02-08 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US7443714B1 (en) 2007-10-23 2008-10-28 Juhan Kim DRAM including segment read circuit
KR100853481B1 (ko) 2007-11-01 2008-08-21 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 독출방법
US7952946B2 (en) 2007-11-30 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. No-disturb bit line write for improving speed of eDRAM
JP2009140558A (ja) 2007-12-05 2009-06-25 Toshiba Corp 半導体記憶装置
US8437213B2 (en) 2008-01-03 2013-05-07 Texas Instruments Incorporated Characterization of bits in a functional memory
US7791976B2 (en) 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation
JP5222619B2 (ja) 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
US7733711B2 (en) 2008-09-08 2010-06-08 Freescale Semiconductor, Inc. Circuit and method for optimizing memory sense amplifier timing
US7933160B2 (en) 2008-12-13 2011-04-26 Juhan Kim High speed carbon nanotube memory
US8233330B2 (en) 2008-12-31 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier used in the write operations of SRAM
US8014211B2 (en) 2009-06-08 2011-09-06 Apple Inc. Keeperless fully complementary static selection circuit
JP5666108B2 (ja) 2009-07-30 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びこれを備えるシステム
US9042173B2 (en) 2010-01-29 2015-05-26 Texas Instruments Incorporated Efficient memory sense architecture
WO2011106262A2 (en) 2010-02-23 2011-09-01 Rambus Inc. Hierarchical memory architecture
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1485852A (zh) * 2002-08-20 2004-03-31 富士通株式会社 半导体存储器
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法

Also Published As

Publication number Publication date
EP2788986B1 (en) 2017-09-20
US20140219011A1 (en) 2014-08-07
EP2788986A4 (en) 2015-08-05
WO2013086538A1 (en) 2013-06-13
US8693236B2 (en) 2014-04-08
EP2788986A1 (en) 2014-10-15
US9135986B2 (en) 2015-09-15
US20130148415A1 (en) 2013-06-13
CN104335281A (zh) 2015-02-04
US20160005458A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
CN104335281B (zh) 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法
US8593860B2 (en) Systems and methods of sectioned bit line memory arrays
CN101923892B (zh) 稳定sram单元
CN102655024B (zh) 半导体器件
US7813161B2 (en) Dual port SRAM with dedicated read and write ports for high speed read operation and low leakage
US5923593A (en) Multi-port DRAM cell and memory system using same
CN110390981A (zh) 存储器电路、其操作方法及数据读取方法
CN101727971B (zh) 一种集成电路结构
US7969811B2 (en) Semiconductor memory device highly integrated in direction of columns
CN102483956B (zh) 提供自旋转移矩随机存取存储器的层级数据路径的方法和系统
CN104952482A (zh) 半导体存储器件
US8576655B2 (en) Semiconductor memories
US20130064007A1 (en) Disturb-free static random access memory cell
CN104599700B (zh) 高密度存储器结构
CN104464800B (zh) 三维两端口位单元
JP3880839B2 (ja) 複数のバンクを有するデータメモリ
CN100559504C (zh) 具有存储器单元的集成电路器件及其实现方法和半导体存储器单元
CN109390005A (zh) 半导体存储器件
CN104637532B (zh) Sram 存储单元阵列、sram 存储器及其控制方法
CN102117653A (zh) 静态随机存取存储器
CN102024816B (zh) 半导体存储器件
CN103035278B (zh) 存储单元布局
JP5289469B2 (ja) ワード線デコーダ・レイアウトのための方法と装置
CN206075820U (zh) 大容量存储器
US7511983B2 (en) Memory device with hierarchy bit line

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant