CN109390005A - 半导体存储器件 - Google Patents
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Abstract
本发明的目的在于提供一种半导体存储器件，其可以被高度集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。半导体存储器件包括：第一字线；第二字线；第一匹配线；第二匹配线；第一存储器单元，接合至第一字线、第二字线和第一匹配线；以及第二存储器单元，接合至第一字线、第二字线和第二匹配线。第一存储器单元和第二存储器单元布置为在平面图中彼此相邻，并且第一字线和第二字线是使用第一布线层中的布线形成的。第一匹配线和第二匹配线是使用设置为与第一布线层相邻的第二布线层中的布线形成的。第一字线和第二字线被设置为彼此平行地位于两条第一布线之间。第一匹配线和第二匹配线被设置为彼此平行地位于两条第二布线之间。
Description
相关申请的交叉参考
2017年8月7日提交的日本专利申请第2017-152780号的包括说明书、附图和摘要的公开通过引证并入本文。
技术领域
本公开涉及一种半导体存储器件，并且具体可以应用于可结合到半导体器件中的内容可寻址存储器以及包括内容可寻址存储器的半导体器件。
背景技术
在称为相关存储器或CAM(内容可寻址存储器)的半导体存储器件中存储的内容中搜索与搜索线(搜索数据)匹配的数据字(条目)。在可以找到与搜索字匹配的字数据的情况下，输出其地址。
作为CAM，存在BCAM(二元CAM)和TCAM(三元CAM)。BCAM的每个存储单元存储“0”或“1”的信息。另一方面，TCAM的每个存储单元不仅存储“0”和“1”的信息，而且还存储“不关心”。“不关心”表示可以存储“0”和“1”中任一个。
近年来，使用TCAM的TCAM器件被广泛用于诸如因特网的网络的路由器中的地址搜索和访问控制。
日本未审查专利申请公开第2007-19166号的第二实施例公开了两个存储单元共享搜索线的技术。
发明内容
在结合到半导体器件中的TCAM中需要大存储容量。因此，需要通过减小TCAM的存储单元的布局的面积来提供一种高度集成且大容量的TCAM。此外，TCAM在搜索操作时消耗大量的电流。电流流入提供存储单元中的地电位VSS的VSS布线中。因此，一种目标在于减小由于VSS布线的寄生电容值而导致的电位波动(IR压降)。
本公开的目的在于提供一种半导体存储器件，其可以被高度集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。
其他目的和新颖特征将从说明书和附图的描述中变得容易理解。
以下是本公开的代表性总结。
即，一种半导体存储器件包括：第一字线；第二字线；第一匹配线；第二匹配线；第一存储器单元，接合至第一字线、第二字线和第一匹配线；以及第二存储器单元，接合至第一字线、第二字线和第二匹配线。第一存储器单元和第二存储器单元布置为在平面视图中彼此相邻，并且第一字线和第二字线是使用第一布线层中的布线形成的。第一匹配线和第二匹配线是使用设置为与第一布线层相邻的第二布线层中的布线形成的。第一字线和第二字线被设置为彼此平行地位于两条第一布线之间，第一参考电位被提供至这两条第一布线。第一匹配线和第二匹配线被设置为彼此平行地位于两条第二布线之间，第一参考电位被提供至这两条第二布线。
根据上述半导体存储器件，可以高速集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。
附图说明
图1是用于示出根据一个示例的TCAM单元的配置的示例的电路图；
图2是用于以表格形式示出存储在图1的MCX单元和MCY单元中的内容与TCAM单元的数据之间的对应关系的示图；
图3是用于示出根据该示例的存储阵列的配置示例的示图；
图4是用于示出在图3的存储阵列CRAY中彼此相邻的存储单元MC0#0和MC0#1的电路图；
图5示出了根据该示例的内容可寻址存储器(TCAM器件)的概念框图；
图6概念性地示出了图4所示存储单元MC0#0和MC0#1的单元布局；
图7是用于示出第一布线层的每条布线、第二布线层的每条布线、用作耦合部分的通孔电极的示图；
图8是用于示出图7所示第二布线层的布线(VSS、ML0和ML1)和第三布线层的布线(VSS、ML0和ML1)之间的耦合关系的示图；
图9是用于示出图8所示第三布线层的布线(VSS、ML0和ML1)和第四布线层的布线(VSS、ML0和ML1)之间的耦合关系的示图；
图10是用于示出图8的匹配线ML0和ML1的修改示例的示图；
图11示出了图7的修改示例并且是提供屏蔽布线的示图；
图12示出了图8的修改示例并且是提供屏蔽布线的示图；
图13是用于示出在存储阵列CRAY的上部中设置多条信号布线的配置的示图；
图14示出了根据该示例的TCAM单元的布局，并且是用于示出FinFET、耦合布线和通孔电极的示图；
图15示出了配置图14的存储单元MC0#0和MC0#1的晶体管(参见图1和图4)、耦合至存储单元的布线以及用作耦合部分的通孔电极的布置；
图16是用于示出第一布线层的布线与通孔电极V0之间的关系的示图；
图17是用于示出第一布线层的布线、第二布线层的布线和通孔电极之间的裸片的示图；
图18是用于示出第二布线层的布线(VSS、WL0、WL1、VSS、ML0和ML1)与通孔电极V2之间的关系的示图；
图19是用于示出第三布线层的布线与通孔电极V2之间的关系的示图；
图20是在图14以及图16至图19相互重叠的情况下沿着线A-A截取的存储单元的第一截面图；
图21是在图14以及图16至图19相互重叠的情况下沿着线B-B截取的存储单元的第二截面图；
图22是在图14以及图16至图19相互重叠的情况下沿着线C-C截取的存储单元的第三截面图；
图23是在图14以及图16至图19相互重叠的情况下沿着线D-D截取的存储单元的第四截面图；
图24示出了根据修改示例的内容可寻址存储器(TCAM器件)的概念框图；
图25是根据图24的修改示例的示意性电路图；
图26是根据图24的字线的布局配置的示图；
图27是沿着图26的线F-F截取的截面图；
图28是使用栅极电容的电容元件的配置示例的示图；
图29是使用MIM电容的电容元件的配置示例的示图，其中图29A示出了通过使图29B和图29C相互重叠而配置的MIM电容元件的平面图，图29B是第一布线层的布局配置示图，以及图29C是第二布线层的布局配置示图；
图30是沿着图29A的线G-G截取的截面图；以及
图31是沿着图29A的线F-F截取的截面图。
具体实施方式
下面，将使用附图描述示例和修改示例。然而，在以下描述中，相同的组成元件跟有相同的符号，并且偶尔将省略其重复解释。应该注意，每个单元的宽度、厚度、形状等在附图中示意性示出，在一些情况下与实际模式相比，以更加阐明解释。然而，这些仅仅是示例，并且不限制本发明的解释。
[示例]
[TCAM单元的配置]
图1是用于示出根据一个示例的TCAM单元的配置的示例的电路图。参照图1，TCAM单元MC0#0(也称为存储单元)包括两个SRAM单元(静态随机存取存储单元)11和12以及数据比较单元13。SRAM单元11还被称为MCX单元，并且SRAM单元12也被称为MCY单元。MCX单元11在MCX单元11的一对存储节点A1和B1中存储1位互补数据的多片(当一个数据为“1”时，另一个为“0”)。MCY单元12在MCY单元12的一对存储节点A0和B0中存储1位互补数据的多片。
TCAM单元耦合至一对位线BL0和/BL0、一对搜索线SL0和/SL0、匹配线ML0以及字线WL0和WL1。一对位线BL0和/BL0在图5的TCAM单元阵列20的列方向(Y方向)上延伸，并且被列方向上阵列排布的多个TCAM单元共享。一对搜索线SL0和/SL0在TCAM单元阵列20的列方向(Y方向)上延伸，并且被列方向上阵列排布的TCAM单元共享。
匹配线ML在TCAM单元阵列20的行方向(X方向)上延伸，并且被行方向上阵列排布的TCAM单元共享。字线WL0和WL1在TCAM单元阵列20的行方向(X方向)上延伸，并且被行方向上阵列排布的TCAM单元共享。字线WL0和WL1还可以称为第一字线和第二字线。
MCX单元11包括配置反相器INV1的P沟道MOS(金属氧化物半导体)晶体管P12和N沟道MOS(金属氧化物半导体)晶体管N12、配置反相器INV2的P沟道MOS晶体管P11和N沟道MOS晶体管N11、以及N沟道MOS晶体管N13和N14。
反相器INV1耦合在存储节点A1和存储节点B1之间，使得从存储节点A1到存储节点B1的方向变为正向。反相器INV2与反相器INV1并联且在反相器INV1的反向上耦合，并且耦合在存储节点A1和存储节点B1之间，使得从存储节点B1到存储节点A1的方向变为正向。即，晶体管P11的栅极、源极和漏极分别接合至存储节点B1、用作第一参考电位的电源电位节点VDD和存储节点A1。晶体管N11的栅极、源极和漏极分别接合至存储节点B1、用作第二参考电位的地电位节点VSS和存储节点A1。晶体管P12的栅极、源极和漏极分别接合至存储节点A1、电源电位节点VDD和存储节点B1。晶体管N12的栅极、源极和漏极分别接合至存储节点A1、地电位节点VSS和存储节点B1。
晶体管N14耦合在存储节点B1与位线/BL0之间。晶体管N13耦合在存储节点A1与位线BL0之间。MOS晶体管N14和N13中的每个栅极都耦合至字线WL1。
MCY单元12包括配置反相器INV3的P沟道MOS晶体管P02和N沟道MOS晶体管N02、配置反相器INV4的P沟道MOS晶体管P01和N沟道MOS晶体管N01、以及N沟道MOS晶体管N03和N04。
反相器INV3耦合在存储节点A0和存储节点B0之间，使得从存储节点A0到存储节点B0的方向变为正向。反相器INV4与反相器INV3并联且在反相器INV3的反向上耦合，并且耦合在存储节点A0和存储节点B0之间，使得从存储节点B0到存储节点A0的方向变为正向。即，晶体管P01的栅极、源极和漏极分别接合至存储节点B0、电源电位节点VDD和存储节点A0。晶体管N01的栅极、源极和漏极分别接合至存储节点B0、地电位节点VSS和存储节点A0。晶体管P02的栅极、源极和漏极分别接合至存储节点A0、电源电位节点VDD和存储节点B0。晶体管N02的栅极、源极和漏极分别接合至存储节点A0、地电位节点VSS和存储节点B0。
晶体管N04耦合在存储节点B0和位线/BL0之间。晶体管N03耦合在存储节点A0和位线BL0之间。晶体管N03和N04的每个栅极都耦合至字线WL0。
数据比较单元13包括N沟道MOS晶体管N15、N16、N06和N05。晶体管N15和N16串联耦合在匹配线ML0与地电位节点VSS之间。晶体管N06和N05串联耦合在匹配线ML0与地电位节点VSS之间，并且与串联耦合的晶体管N15和N16的整体并联耦合。晶体管N15和N05的栅极分别耦合至存储节点B1和B0。晶体管N16和N06的栅极分别耦合至搜索线SL0和/SL0。
图2是用于以表格形式示出存储在图1的MCX单元和MCY单元中的内容与TCAM单元的数据之间的对应关系的示图。
参照图1和图2，TCAM单元可以使用2位SRAM单元存储三种值，诸如“0”、“1”和“x”(不关心)。具体地，假设当“1”存储在MCX单元11的存储节点B1且“0”存储在MCY单元12的存储节点B0中时，“0”存储在TCAM单元中。假设当“0”存储在MCX单元11的存储节点B1且“1”存储在MCY单元12的存储节点B0中时，“1”存储在TCAM单元中。假设当“0”存储在MCX单元11的存储节点B1且“0”存储在MCY单元12的存储节点B0中时，“x”(不关心)存储在TCAM单元中。在“1”存储在MCX单元11的存储节点B1且“1”存储在MCY单元12的存储节点B0中的情况下，不使用TCAM单元。
根据上述TCAM单元的配置，在搜索数据为“1”(即，搜索线SL0为“1”且搜索线/SL0为“0”)且TCAM数据为“0”(存储节点B1为“1”且存储节点B0为“0”)的情况下，晶体管N15和N16导通。因此，预充电的匹配线ML0的电位被提取到地电位VSS。在搜索数据为“0”(即，搜索线SL0为“0”且搜索线/SL0为“1”)且TCAM数据为“1”(存储节点B1为“0”且存储节点B0为“1”)的情况下，MOS晶体管N05和N06导通。因此，预充电的匹配线ML0的电位被提取到地电位VSS。即，在搜索数据和TCAM数据不相互匹配时，匹配线ML的电位被提取到地电位VSS。
相反，在输入搜索数据为“1”且TCAM数据为“1”或“x”的情况下或者在搜索数据为“0”且TCAM数据为“0”或“x”的情况下(即，在二者相互匹配的情况下)，保持预充电的匹配线ML0的电位(电源电位VDD的电平)。
如上所述，在TCAM的情况下，匹配线ML0中累积的电荷被提取，除非耦合至对应于一个条目(行)的匹配线ML0的所有TCAM单元的数据与输入搜索数据匹配。
[存储阵列的配置]
图3是用于示出根据该示例的存储阵列的配置示例的示图。图4是用于示出在图3的存储阵列CRAY中彼此相邻的存储单元MC0#0和MC0#1的电路图。
在该示例中，在存储阵列CRAY中布置两行和四列TCAM单元。图1所示的存储单元MC0#0被用于每个TCAM单元。地址#0和#1被分配给下面的第一行，并且地址#2和#3被分配给上面的第二行。在每一行中，在行方向上相邻的存储单元的地址相互之间是不同的。
另一方面，两条匹配线被布置用于在一行的四个单元中物理布置的TCAM单元。具体地，匹配线ML0和ML1被布置用于第一行中的存储单元。在这些线中，匹配线ML0耦合至与地址#0相关联的存储单元MC0#0和MC1#0。此外，匹配线ML1耦合至与地址#1相关联的存储单元MC0#1和MC1#1。
此外，匹配线ML2和ML3被布置用于第二行中的存储单元。在这些线中，匹配线ML2耦合至与地址#2相关联的存储单元MC0#2和MC1#2。此外，匹配线ML3耦合至与地址#2相关联的存储单元MC0#3和MC1#3。
如上所述，以通过每行中的匹配线以两个单元为单位交替耦合存储单元的这种方式来配置该示例。即，布置两对搜索线SL0和/SL0以及SL1和/SL1，并且布置四条匹配线ML0至ML3。
在图3中，以共享方式布置用于存储单元MC0#0和存储单元MC0#1的两个单元的字线，并且分别布置一对位线。因此，两个单元的数据可以被同时读取或写入。
因此，由于在一个循环中可以同时向/从两个地址写入/读取数据，所以可以有利地减少写入数据的循环数。此外，由于每条搜索线的长度较短，所以可以抑制写入容量。从而，可以实现高速和低功耗。
如图4所示，搜索线SL0和/SL0的对被彼此相邻的存储单元MC0#0和MC0#1以及彼此相邻的存储单元MC0#2和MC0#3共享。此外，搜索线SL1和/SL1的对被彼此相邻的存储单元MC1#0和MC1#1以及彼此相邻的存储单元MC1#2和MC1#3共享。可以通过采用这种配置来减小存储阵列CRAY的面积。从而，存储阵列CRAY可以结合到大容量内容可寻址存储器的半导体器件(TCAM器件)中。
[存储阵列的操作]
将参照图3和图4更详细地描述存储单元的操作。
首先，在数据被同时写入具有地址#0和#1的MCY单元的情况下，字线WL0被激活为H电平，并且字线WL1被取消激活为L电平。字线WL2和WL3被取消激活为L电平，因为地址彼此不同。
然后，位线BL0A被设置为与写入地址#0的第0位的数据D0#0相对应的电平，并且位线/BL0A被设置为反相电平。位线BL0B被设置为与写入地址#1的第0位的数据D0#1相对应的电平，并且位线/BL0B被设置为反相电平。
此外，位线BL1A被设置为与写入地址#0的第1位的数据D1#0相对应的电平，并且位线/BL1A被设置为反相电平。位线BL1B被设置为与写入地址#1的第1位的数据D1#1相对应的电平，并且位线/BL1B被设置为反相电平。
当写入数据时，所有的搜索线SL0和/SL0以及SL1和/SL1的对被取消激活为L电平。然后，尽管电平可以是H电平或L电平，但匹配线ML优选保持为被预充电为H电平的状态。
接下来，将描述数据被同时写入具有地址#0和#1的MCX单元的情况。在这种情况下，字线WL0被取消激活为L电平，并且字线WL1被激活为H电平。由于数据没有写入地址，所以字线WL2和WL3被取消激活为L电平。
此时，位线BL0A被设置为与写入地址#0的第0位数据的数据MD0#0相对应的电平，并且位线/BL0A被设置为反相电平。位线BL0B被设置为与写入地址#1的第0位数据的数据MD0#1相对应的电平，并且位线/BL0B被设置为反相电平。
此外，位线BL1A被设置为与写入地址#0的第1位数据的数据MD1#0相对应的电平，并且位线/BL1A被设置为反相电平。位线BL1B被设置为与写入地址#1的第1位掩膜数据的数据MD1#1相对应的电平，并且位线/BL1B被设置为反相电平。
此时，搜索线SL0、/SL0、SL1和/SL1被取消激活为L电平。尽管电平可以是H电平或L电平，但匹配线ML优选被预充电至H电平。
相反，当搜索数据时，比较存储阵列MA1的所有存储单元的数据。此时，所有字线WL0-WL3被取消激活为L电平。尽管电平可以是H电平或L电平，但是所有位线BL0A、BL0B、BL1A、BL1B、/BL0A、/BL0B、B/L1A和/BL1B优选处于被预充电至H电平的状态。
此时，搜索线SL0被设置为与搜索数据的第0位的数据SD0相对应的电平，并且搜索线/SL0被设置为反相电平。此外，搜索线SL1被设置为与搜索数据的第1位的数据SD1相对应的电平，并且搜索线/SL1被设置为反相电平。
然后，在所有搜索数据在对应地址处相互匹配的情况下，匹配线ML变为H电平。在任何一个对应的地址处发生失配的情况下，提取预充电匹配线的电荷，并且匹配线输出L电平作为输出信号OUT。
[内容可寻址存储器(TCAM器件)的块配置]
图5示出了根据该示例的内容可寻址存储器(TCAM器件)的概念框图。通过将图3所述的两行四列存储阵列CRAY扩展为(M+1)行(n+1)列存储阵列CRAY来得到图5的存储阵列CRAY。应该注意，存储单元(MC0#0、MC0#1、MC0#2、MC0#3等)在图5中未示出以避免附图的复杂化。
TCAM器件1结合到形成在半导体衬底(诸如单晶硅)上的半导体器件中。TCAM器件1包括TCAM宏单元10和优先级编码器(PREN)30。TCAM宏单元10包括TCAM单元阵列(CRAY)20(还简称为单元阵列)、输入/输出电路单元IO(其具有写入驱动器和读取感测放大器(WD/SA)21以及搜索线驱动器(SD)22)、匹配线输出电路单元(MO)23、控制逻辑电路(CNT)24以及用于字线驱动器(WLD)以驱动字线WL0-WL(2M-1)的形成区域25。应该注意，在以下描述中，在以下情况下将字线驱动器(WLD)表示为25。
单元阵列20包括以矩阵方式阵列排布的TCAM单元(M行；n+1列)。在单元阵列20中，行数为M(M为正整数)，以及列数为n+1(n为正整数)。
设置n+1对位线(BL0A、/BL0A-BLnB、/BLnB)以及n+1对搜索线(SL0、/SL0-SL、/SLn)，同时对应于单元阵列20的对应列。设置用于X单元的2M条匹配线(ML0、ML1-ML(2M-2)、ML(2M-1))、M条字线(WL1-Wl(2M-1))以及用于Y单元的M条字线(WL0-WL(2M-2))，同时对应于单元阵列20的相应行。
写入驱动器和读取感测放大器21包括写入驱动器WD和读取感测放大器SA。写入驱动器WD在写入时通过位线对(BL0A、/BL0A-BLnB、/BLnB)将写入数据提供给每个TCAM单元。读取感测放大器SA在读取时通过位线对(BL0A、/BL0A-BLnB、/BLnB)放大并输出从每个TCAM单元读取的数据。
搜索线驱动器22在搜索时通过搜索线对(SL0、/SL0-SLn、/SLn)向每个TCAM单元提供搜索数据。
控制逻辑电路(CNT)24控制整个TCAM宏单元10的操作。例如，控制逻辑电路24通过接收搜索命令并且将控制信号输出至搜索线驱动器22和匹配放大单元23来在搜索时控制搜索线驱动器(SD)22、匹配线输出电路单元(MO)23和预充电电路PC的操作。控制逻辑电路24通过向写入驱动器WD和字线驱动器(WLD)25输出控制信号来在写入时控制写入驱动器WD和字线驱动器(WLD)25的操作。此外，控制逻辑电路25通过向字线驱动器(WLD)25和读取感测放大器SA输出控制信号来在读取时控制字线驱动器(WLD)25和读取感测放大器SA的操作。
控制逻辑电路24输出用于指示向稍后描述的预充电电路PC进行预充电的预充电使能信号PCE，并且输出用于指示对搜索线驱动器22执行搜索操作或搜索访问操作的搜索线使能信号SLE。
匹配线输出电路单元(MO)23具有多个匹配线输出电路MO0-MOm。匹配线输出电路MO0-MOm的相应输入耦合至对应的匹配线ML(ML0、ML1-ML(2M-2)、ML(2M-1))，并且匹配线输出电路MO0-MOm的相应输出耦合至对应的匹配信号输出线MLo(MLo0-MLom)。在搜索时，匹配线输出电路MO0-MOm生成检测信号，以基于对应匹配线ML(ML0、ML1-ML(2M-2)、ML(2M-1))的电位检测对应的TCAM单元是否与输入搜索数据的对应部分相匹配，并且将它们输出至对应的匹配信号输出线MLo(MLo0-MLom)。在该示例中，匹配线输出电路MO0-MOm中的每一个都包括预充电电路PC，以在搜索时将对应的匹配线ML[0]-ML[M]设置为预充电电位。
优先级编码器(PREN)30被设置为在一些匹配信号输出线MLo0-MLom处于指示搜索时的匹配处于正常操作的信号电平的情况下根据预定的优先级来选择一条匹配信号输出线。
[TCAM单元的配置示例1]
图6至图9是分别示出根据该示例的TCAM单元的概况平面图，同时将其平面布局配置在层压方向上划分。
图6概念性地示出图4中的存储单元MC0#0和MC0#1的单元布局。图6示出了配置存储单元MC0#0和MC0#1的每个晶体管、耦合至存储单元的每条布线以及用作耦合部分的接触件CT的布局。布线是第一电源布线VDD、第二电源布线VSS、字线WL0和WL1、位线BL0A、/BL01A、BL0B和/BL0B、搜索线SL0和/SL0以及匹配线ML0和ML1。
如图6所示，在相对于Y-Y线线性对称的同时布置配置存储单元MC0#0的晶体管和配置存储单元MC0#1的晶体管。然后，虽然图6所示的长矩形单元布局被用作一个单位，但存储阵列(CRAY)20通过以矩阵方式布置单位来配置。如图1所述，使用晶体管(N01-N06、P01、P02、N11-N06、P11和P12)来配置存储单元MC0#0。尽管图6中未示出，但存储单元MC0#1还具有与配置存储单元MC0#0的那些(N01-N06、P01、P02、N11-N06、P11和P12)类似的晶体管。
在该示例中，通过使用MOS晶体管的已知制造方法，存储单元MC0#0和MC0#1被配置在半导体衬底(诸如单晶硅)的主面上形成的P型阱区PW0、N型阱区NW0、P型区阱PW1和N型区阱NW1和P型区阱PW2中。即，在该示例中，存储单元MC0#0和MC0#1使用平面型MOS晶体管来配置，并且在半导体衬底的主面上彼此相邻布置。
存储单元MC0#0的晶体管N02、N04和N12形成在P型阱区PW0中。存储单元MC0#0的晶体管P01、P02、P11和P12形成在N型阱区NW0中。存储单元MC0#0的晶体管N01、N03、N05、N06、N11、N13、N15和N16形成在存储单元MC0#0的形成P型区阱PW1的部分中。与配置存储单元MC0#1相似，配置存储单元MC0#1的晶体管还形成在P型区阱PW1、N型区阱NW1和P型区阱PW2中。
应该注意，尽管图中未示出，但N沟道MOS晶体管具有通过绝缘膜形成在N型源极区、N型漏极区以及N型源极区与N型漏极区之间的半导体衬底上的栅极(诸如多晶硅)。与上述类似，P沟道MOS晶体管具有通过绝缘膜形成在P型源极区、P型漏极区以及P型源极区与P型漏极区之间的半导体衬底上的栅极(诸如多晶硅)。
图7是用于示出第一布线层的每条布线、第二布线层的每条布线、用作耦合部分的通孔电极的示图。应该注意，第一布线层和第二布线层既不表示首先设置在半导体器件中的布线层，也不表示第二设置在半导体器件中的布线层。在垂直方向上与层间绝缘膜相邻层压的布线层中，下布线层被称为第一布线层，并且设置在第一布线层上方的布线层称为第二布线层。例如，在图6的配置中，在使用首先设置在半导体器件中的布线层的情况下，第一布线层是第二设置在半导体器件中的布线层，并且第二布线层是第三设置在半导体器件中的布线层。为了将垂直方向上与层间绝缘膜相邻层压的布线相互电耦合，可以通过将金属材料嵌入孔部来形成通孔电极VE1，其中孔部通过蚀刻方法等部分地去除层间绝缘膜来得到。
参照图7，第一布线层具有由实线表示且基本在平面图中的横向上延伸的多条布线。第一布线层的布线包括第一电源布线VDD、第二电源布线VSS、位线BL0A、/BL01A、BL0B和/BL0B、搜索线SL0和/SL0、字线WL0和WL1以及匹配线ML0和ML1。第一布线层的每条布线都通过图6所示的接触件CT耦合至图6所示的晶体管。
第二布线层具有由虚线表示且在平面图中沿着垂直方向延伸的多条布线。第二布线层的布线包括两条第二电源布线(第一布线)VSS以及布置在两条第二电源布线(第一布线)VSS之间的字线(第一字线和第二字线)WL0和WL1。此外，使用第二布线层配置的两条第二电源布线VSS以及两条字线WL0和WL1在平面图中沿着垂直方向相互基本平行延伸地进行布置。此外，两条第二电源布线VSS被布置在存储单元MC0#0和MC0#1之间的左和右边界上方。
第一布线层的布线(VSS、WL0、WL1、ML0和ML1)分别通过通孔电极VE1耦合至第二布线层。应该注意，第二布线层的布线(ML0和ML1)可以认为是基础(pedestal)电极。
图8是用于示出图7所示的第二布线层的布线(VSS、ML0和ML1)与第三布线层的布线(VSS、ML0和ML1)之间的耦合关系的示图。第二布线层的布线(VSS、ML0和ML1)由虚线表示，并且第三布线层的布线(VSS、ML0和ML1)由实线表示。应该注意，第二布线层和第三布线层既不表示第二设置在半导体器件中的布线层，也不表示第三设置在半导体器件中的布线层。在垂直方向上与层间绝缘膜相邻层压的布线层中，下布线层被称为第二布线层，并且设置在第二布线层上方的布线层被称为第三布线层。为了将垂直方向上与层间绝缘膜相邻层压的布线相互电耦合，可以通过将金属材料嵌入孔部来形成通孔电极VE2，其中该孔部通过蚀刻方法等部分地去除层间绝缘膜来得到。此外，图8的下部中描述的VSS、ML0和ML1是与第三布线层的布线相关的参考符号。
使用第三布线层配置的两条第二布线(VSS)被布置在使用第二布线层配置的两条第一布线(VSS)上方。使用第二布线层配置的两条第二电源布线(第一布线)VSS以及使用第三布线层配置的两条第二电源布线(第二布线)VSS通过具有低阻抗的通孔电极VE2相互电耦合。
第三布线层的布线(匹配线ML0和ML1)被布置在使用第二布线层配置的两条布线(字线WL0和WL1)上方。然而，为了将第二布线层的布线(ML0和ML1)的基础电极与第三布线层的布线(匹配线ML0和ML1)通过通孔电极VE2相互电耦合，第三布线层的每条布线(匹配线ML0和ML1)的一部分具有反向C形状，以布置在第二布线层的布线(ML0和ML1)的基础电极上方。第三布线层的布线(匹配线ML0和ML1)被布置在使用第三布线层配置的两条第二布线(VSS)之间。此外，使用第三布线层配置的两条第二电源布线(第二布线)VSS以及两条匹配线ML0和ML1在平面图中沿垂直方向基本相互平行延伸地进行布置。
图9是用于示出图8所示的第三布线层的布线(VSS、ML0和ML1)与第四布线层的布线(VSS)之间的耦合关系的示图。第三布线层的布线由细实线表示，并且第四布线层的布线由粗实线表示。应该注意，第三布线层和第四布线层既不表示第三设置在半导体器件中的布线层，也不表示第四设置在半导体器件中的布线层。在垂直方向上与层间绝缘膜相邻层压的布线层中，下布线层被称为第三布线层，并且设置在第三布线层上方的布线层被称为第四布线层。为了将垂直方向上与层间绝缘膜相邻层压的布线相互电耦合，可以通过将金属材料嵌入孔部来形成通孔电极VE3，其中该孔部通过蚀刻方法等部分地去除层间绝缘膜来得到。此外，图9的下部中描述的VSS是与第四布线层的布线相关的参考符号。
使用第四布线层配置的两条布线(VSS)被布置在使用第三布线层配置的两条布线(VSS)上方。使用第四布线层配置的两条第二电源布线(第三布线)在平面图中沿垂直方向基本相互平行延伸地进行布置。使用第四布线层配置的两条第三布线(VSS)中的每一条的宽度宽于使用第三布线层配置的两条第二布线(VSS)中的每一条的宽度，并且被配置为覆盖使用第三布线层配置的两条第二布线(VSS)。此外，使用第三布线层配置的两条第二布线(VSS)和使用第四布线层配置的两条第三布线(VSS)通过具有低阻抗的通孔电极VE3相互电耦合。使用第四布线层配置的两条第四布线(VSS)的每一条的宽度被制造得宽于使用第三布线层配置的两条第二布线(VSS)的每一条的宽度，使得使用第三布线层配置的匹配线ML0和ML1的布线的最上部被覆盖。因此，第四布线层的两条第三布线(VSS)可以设置有屏蔽使用第三布线层配置的匹配线ML0和ML1免受向上方向影响的功能。从而，可以通过第四布线层的两条第三布线(VSS)的屏蔽功能降低由于来自第四布线层的上层侧的噪声对第三布线层的匹配线ML0和ML1的影响。
如上面使用图6至图9所述，在第二布线层中布置两条第二电源布线VSS以及布置在两条第二电源布线VSS之间的字线WL0和WL1。在第三布线层中，使用第三布线层配置的两条布线(VSS)通过通孔电极VE2耦合至使用具有低阻的第二布线层配置的两条布线(VSS)。此外，使用第三布线层配置的匹配线ML0和ML1被布置在使用第三布线层配置的两条布线(VSS)之间。此外，使用第四布线层配置的两条布线(VSS)通过通孔电极VE3耦合至使用具有低阻的第三布线层配置的两条布线(VSS)。
通过上述配置，可以为存储单元MC0#0和MC0#1的地电位VSS提供低阻。即使在搜索操作时电流大量流动的情况下，也可以降低由于提供地电位VSS的布线的寄生电阻而引起的电位波动(IR压降)。此外，提供地电位VSS的布线可以改进电迁移(EM)电阻。
[匹配线ML0和ML的修改示例]
图10是用于示出图8的匹配线ML0和ML1的修改示例的示图。在图8中，使用第三布线层配置的匹配线ML0和ML1的每一条的一部分具有反向C形状。然而，如图10所示，使用第三布线层配置的匹配线ML0和ML1的每一条的一部分可以被配置为具有凸起部分。在这种情况下，使用第二布线层配置的匹配线ML0和ML1的每个基础电极的形状也需要根据凸起部分来进行配置。
[图7和图8的修改示例：屏蔽布线]
图11和图12是用于示出图7和图8的修改示例的示图。如图11和图12所示，提供耦合至地电位VSS的屏蔽布线SE。其他配置与图7和图8所示的配置相同。在第三布线层中设置匹配线ML0和ML1。由于第三布线层的匹配线ML0和ML1被设置为基本相互平行，所以存在由于匹配线ML0和ML1之间的信号干扰而引起故障的可能性。为了防止故障，耦合至地电位VSS的屏蔽布线SE被设置在第二布线层(参见图11)和第三布线层(参见图12)中。第二布线层的屏蔽布线SE经由通孔电极VE1耦合至第一布线层的VSS布线。此外，第二布线层的屏蔽布线SE通过通孔电极VE2耦合至第三布线层的屏蔽布线SE。尽可能根据图9所述的第四布线层的两条布线(VSS)的屏蔽功能来执行匹配线ML0和ML1之间的屏蔽。因此，可以减少由于匹配线ML0和ML1之间的信号干扰而引起的故障的发生。
[图11和图12以及图9的修改示例：信号布线区]
图13是用于示出图11、图12和图9的修改示例的示图。在图11、图12和图9中，作为屏蔽布线的第二布线层的屏蔽布线SE和第三布线层的屏蔽布线SE以及第四布线层的两条布线(VSS)被用于匹配线ML0和ML1。因此，在图9的配置中，每条均具有大宽度且使用第四布线层配置的VSS布线被布置在存储阵列CRAY的整个上部中。根据屏蔽匹配线ML，该配置是有效的。然而，还需要在存储阵列CRAY的上部中布置信号布线。
图13是用于示出在存储阵列CRAY的上部中设置多条信号布线的配置的示图。图13示出了四行的存储单元的布局布置中的第三布线层的布线(参见图12)和第四布线层的布线(VSS和SGIL)。布置第四布线层的八条VSS布线，并且在每一对VSS布置之间设置七条信号布线SIGL。八条VSS布线中定位在两端处的VSS布线通过通孔电极VE3耦合至使用下层的第三布线层配置的VSS布线。另一方面，夹置在定位于两端处的VSS布线之间的六条VSS布线不通过通孔电极VE3耦合至使用下层的第三布线配置的VSS布线，而是耦合至通过其在存储阵列CRAY的其他部分中提供地电位VSS的布线。
尽管存在屏蔽功能被稍稍劣化的可能性，但可以通过上述配置在存储阵列CRAY上保护设置信号布线SIGL的区域。因此，可以补偿存储阵列CRAY上信号布线区域的缺乏。
[TCAM单元的配置示例2]
图14至图23是分别示出根据该示例的TCAM单元的配置的示图。图14至图24示出了在使用鳍形晶体管(FinFET)形成图4中所示的存储单元MC0#0和MC0#1的情况下的配置示例。图14和图16至图19是分别示出TCAM单元的平面布局配置的概况平面图，同时在层压方向上被划分。图20是在图14以及图16至图19相互重叠的情况下沿着线A-A截取的存储单元的第一截面图。图21是在图14以及图16至图19相互重叠的情况下沿着线B-B截取的存储单元的第二截面图。图22是在图14以及图16至图19相互重叠的情况下沿着线C-C截取的存储单元的第三截面图。图23是在图14以及图16至图19相互重叠的情况下沿着线D-D截取的存储单元的第四截面图。在图20和图21中，作为每个布线层的解释，在每幅图左侧从下方开始顺序描述了栅极(gate)、耦合布线(M0)、通孔电极(V0)、第一布线层(M1)、通孔电极(V1)、第二布线层(M2)、通孔电极(V2)和第三布线层(M3)。应该注意，在图20和图21的每一幅中由虚线表示的区域RR对应于第一耦合电极M01设置在两个栅极之间的部分，并且该配置引起使用FinFET晶体管的存储单元中的寄生电容的增加。在图22和图23中，作为每个布线层的解释，在每幅图左侧从下方开始顺序描述半导体衬底(sub)、栅极(gate)、耦合布线(M0)、通孔电极(V0)、第一布线层(M1)、通孔电极(V1)、第二布线层(M2)、通孔电极(V2)和第三布线层(M3)。在图20至图23可以在以下解释中适当地参考。
图14是用于示出TCAM单元的平面布局中的FinFET、耦合布线和通孔电极的布置的示图。图15示出了配置图14的存储单元MC0#0和MC0#1的晶体管(参见图1和图4)、耦合至存储单元的布线以及用作耦合部分的通孔电极的布置。
参照图14，每个FinFET的鳍部FI被布置为在平面图的横向上相互基本平行。在平面图的垂直方向上布置FinFET的栅极G。在栅极G与鳍部FI交叉的部分中，栅极氧化物膜形成在栅极G和鳍部FI之间，并且在鳍部FI中配置FinFET的沟道区域。此外，FinFET的源极区域和漏极区域被配置在鳍部FI的沟道区域的两侧上。第一耦合布线M01是主要将鳍FI相互耦合的布线，并且在平面图中沿垂直方向延伸地进行布置。第二耦合布线M02主要用于将栅极G耦合至通孔电极VE0以及将栅极G耦合至第一耦合布线M01。
在图14中，描述了耦合至通孔电极VE0的布线的信号。该布线是第一电源布线VDD、第二电源布线VSS、字线WL0和WL1、位线BL0A、/BL01A、BL0B和/BL0B、搜索线SL0和/Sl0以及匹配线ML0和ML1。
图15示出了配置图14的存储单元MC0#0和MC0#1的晶体管(参见图1和图4)、耦合至存储单元的布线以及用作耦合部分的通孔电极的布置。在图15中，描述了配置存储单元MC0#0的晶体管(N01-N06、P01、P02、N11-N06、P11和P12)以及通孔电极VE0的耦合和布置。应该注意，尽管图15中未示出，但存储单元MC0#1也具有类似于配置存储单元MC0#0的晶体管。
在图15中，以从图14中明白的两个MOS晶体管相互并联耦合的这种方式来配置部分符号加粗的晶体管(N02、N04、N14、N12、N03、N01、N11、N13、N06、N05、N15和N16)。因此，驱动能量是适当的。
图16是用于示出第一布线层的布线以及通孔电极V0之间的关系的示图。在平面图的横向上，相互平行地设置第一布线层的布线(VDD、VSS、BL0A、/BL01A、BL0B、/BL0B、SL0和/SL0)。此外，使用第一布线层配置的字线WL0和WL1以及匹配线ML0和ML1的布线被设置为基础电极。
图17是用于示出第一布线层的布线、第二布线层的布线和通孔电极V1之间的关系的示图。通过虚线示出第二布线层的布线(VSS、WL0、WL1、VSS、ML0和ML1)。在平面图的垂直方向上相互平行地设置第二布线层的布线(VSS、WL0、WL1和VSS)。两条字线WL0和WL1设置在两条VSS布线之间。第二布线层的布线(ML0和ML1)是基础电极。通孔电极V1用于将第一布线层的布线(VSS、WL0、WL1、ML0和ML1)耦合至第二布线层的布线(VSS、WL0、WL1、VSS、ML0和ML1)。
图18是用于示出由虚线表示的第二布线层的布线(VSS、WL0、WL1、VSS、ML0和ML1)与通孔电极V2之间的关系的示图。图19是用于示出由实线示出的第三布线层的布线与通孔电极V2之间的关系的示图。通孔电极V2用于将第二布线层的布线(VSS、ML0、ML1和VSS)耦合至第三布线层的布线(VSS、ML0、ML1和VSS)。在图19中，第三布线层的布线(VSS、ML0、ML1和VSS)在平面图的垂直方向上相互平行设置。使用第三布线层配置的两条匹配线ML0和ML1设置在两条VSS布线之间。
应该注意，图10至图13的配置可以应用于图17至图19。
[内容可寻址存储器(TCAM器件)的块配置的修改示例]
图24示出了根据修改示例的内容可寻址存储器(TCAM器件)的概念框图。在图5中，耦合电容没有设置在存储阵列20(CRAY)20和字线驱动器(WLD)25之间以及存储阵列(CRAY)和匹配线输出电路单元(MO)23之间。图24示出了TCAM器件1的TCAM宏单元10的修改示例。在图24中，用于解耦电容(DEC_CAP1)的形成区域26被设置在存储阵列(CRAY)20和字线驱动器(WLD)25之间，并且用于作为功能块的解耦电容(DEC_CAP2)的形成区域27被设置在存储阵列(CRAY)20和匹配输出电路单元(MO)23之间。其他配置与图5的配置相同。应该注意，功能块可以是除解耦电容之外的功能。例如，可以设置用于增加匹配线的电位的速度的电路。
图24例示了TCAM存储单元MC0#0以及耦合至TCAM存储单元MC0#0的字线WL0、匹配线ML0、一对位线BL0和/BL0以及一对搜索线SL0和/SL0。为了简化附图，未示出耦合至TCAM存储单元MC0#0的字线WL1。字线驱动器(WLD)25具有耦合至字线WL0以驱动字线的字线驱动器WLD0。匹配线输出电路单元(MO)23包括匹配线输出电路MO和预充电电路PC。匹配线输出电路MO包括耦合至匹配线ML0的匹配线输出电路MO0，并且匹配线输出电路MO0的输出接合至匹配信号输出线MLo0。预充电电路PC包括耦合至匹配线ML0的预充电电路PC0。
应该注意，在该示例中，控制逻辑电路24被划分为第一控制电路CNT1和第二控制电路CNT2，并且第二控制电路CNT2具有生成用于匹配线输出电路MO0和预充电电路PC0的控制信号MEN和PCE。控制信号MEN指示匹配线输出电路MO0的操作定时。此外，控制信号PCE指示预充电电路PC0的操作定时。
图25是根据图24的修改示例的示意性电路图。字线驱动器(WLD)25具有耦合至字线WL0以驱动字线的字线驱动器WLD0。字线驱动器WLD0接合至第一电源电位VDD的电源布线和第二电源电位VSS的电源布线。用于解耦电容(DEC_CAP1)的形成区域26具有接合在第一电源电位VDD的电源布线与第二电源电位VSS的电源布线之间的解耦电容DEC_CAP1。解耦电容DEC_CAP1是解耦电容器，用作临时保持电力的部分，通过字线驱动器WLD0吸收电源电压(VDD和VSS)的电流改变，并且用于防止电源电压(VDD和VSS)的波动和噪声的生成。
预充电电路PC中的预充电电路PC0以及匹配线输出电路MO中的匹配线输出电路MO0接合至存储阵列(CARY)20中形成的匹配线ML0。用于解耦电容(DEC_CAP2)的形成区域27被设置在存储阵列(CARY)20和预充电电路PC之间。与解耦电容DEC_CAP1相似，解耦电容(DEC_CAP2)是解耦电容器，用作临时保持电力的部分，通过预充电电路PC0吸收电源电压(VDD和VSS)的电流改变，并且用于防止电源电压(VDD和VSS)的波动和噪声的生成。
使用P沟道MOS晶体管PM4来配置预充电电路PC0。P沟道MOS晶体管PM4被设置为将匹配线ML0充电至诸如高电平的预充电电位。P沟道MOS晶体管PM4的栅极例如接收预充电使能信号PCE。预充电使能信号PCE是诸如用于指示搜索操作或搜索访问操作的搜索线使能信号SLE的反相信号的信号。即，在操作并不是搜索操作或搜索访问操作的情况下，预充电使能信号PCE被设置为诸如低电平的选择电平，并且预充电电路PC0对匹配线ML0进行预充电。另一方面，在操作是搜索操作或搜索访问操作的情况下，预充电使能信号PCE被设置为诸如高电平的非选择电平，并且预充电电平PC0停止匹配线ML0的预充电。
匹配线输出电路MO0包括反相器电路IV1-IV4，并且使用反相器电路IV1和IV2来配置锁存器电路LT0。锁存器电路LT0的输入通过反相器电路IV3耦合至匹配线ML0。锁存器电路LT0的输出通过反相器电路IV4耦合至匹配信号输出线MLo0。反相器电路IV2和IV3的操作通过匹配输出使能信号MEN和由反相器电路IV5生成的匹配输出使能信号MEN的反相信号来控制。当匹配输出使能信号MEN被设置为诸如高电平的选择电平时，反相器电路IV3接通，反相器电路IV2断开，并且匹配线ML0的电平进入锁存器电路LT0。当匹配输出使能信号MEN被设置为诸如低电平的非选择电平时，反相器电路IV3断开，反相器电路IV2接通，并且通过锁存器电路LT0保持匹配线ML0的电平。
如上所述，用于解耦电容(DEC_CAP1)的形成区域26被设置在存储阵列(CARY)20和字线驱动器(WLD)25之间，并且用于解耦电容(DEC_CAP2)的形成区域27被设置在存储阵列(CARY)20和匹配线输出电路单元(MO)23之间。电源电压(VDD和VSS)的电流改变被该配置吸收，并且可以防止电源电压(VDD和VSS)的波动以及噪声的生成。
当匹配线ML(ML0)被预充电时，TCAM器件1消耗大量的电能。由于寄生电阻，电能消耗引起提供电源电位VDD和VSS的电源布线中的压降(IR压降)。尽管布置解耦电容(DEC_CAP2)以对此进行抑制，可以实现有效的解耦，并且可以通过在匹配线预充电单元(PC)和单元阵列单位(CARY：20)之间布置电容(DEC_CAP2)来有效抑制IR压降。
图26示出了根据图24的字线的布局配置。图27是沿着图26的线F-F截取的截面图。
参照图26和图27，在平面图的垂直方向上，相互平行地设置字线WL0至WL3。使用用于字线驱动器(WLD)25的形成区域和用于存储阵列(CARY)20的形成区域中的布线层Mx来配置字线WL0至WL3。另一方面，使用设置在布线层Mx上方的布线层Mx+1来配置用于解耦电容(DEC_CAP1)的形成区域26上方设置的字线WL0至WL3。使用布线层Mx配置的字线WL0至WL3以及使用布线层Mx+1配置的字线WL0至WL3通过通孔电极VEx相互电耦合。尽管没有具体限制，但布线层Mx例如是图7中的第一布线层的布线，并且布线层Mx+1是第二布线层的布线。应该注意，图7的VSS布线没有在图26中示出。在平面图中的图7中的存储阵列(CARY)20的形成区域中，使用布线层Mx配置的VSS布线被布置在字线WL0的左侧上、在字线WL1和WL2之间以及在字线WL3的右侧上。
通过上述配置，可以在用于字线驱动器(WLD)25的形成区域与用于存储阵列(CARY)20的形成区域之间的区域中布置用于解耦电容(DEC_CAP1)的形成区域26，而不被字线(WL0+WL3)的布线层所影响。
图28和图29示出了根据解耦电容的电容元件的配置示例。图28是根据FinFET技术的使用栅极电容的电容元件的配置示例的示图，以及图29是使用MIM电容的电容元件的配置示例的示图。
在图28中，上侧示出了存储阵列(CARY)20中的存储单元MC0#0的一部分，以及下侧示出了解耦电容(DEC_CAP1和DEC_CAP2)。该示例的解耦电容(DEC_CAP1和DEC_CAP2)以以下方式进行配置：横向上布置的三个鳍部FI电接合至垂直方向上布置的五条耦合布线M01并且耦合至VSS电位，并且垂直方向上设置的四个栅极G被设置在五条耦合布线M01之间。四个栅极G通过下侧用作VDD电位的第二耦合布线M02来耦合。因此，解耦电容(DEC_CAP1和DEC_CAP2)使用鳍部FI、栅极G以及设置在鳍部FI与栅极G的交叉部分之间的栅极氧化物膜来配置。
在图29中，图29A示出了通过使图28B和图29C相互重叠而配置的MIM电容元件的平面图。图29B示出了第一布线层的布局布置。图29C示出了第二布线层的布局布置。图30是沿着图29A的线G-G截取的截面图。图31是沿着图29A的线F-F截取的截面图。应该注意，MIM电容是使用金属(M)/绝缘膜(I)/金属(M)配置电容元件的技术。应该注意，绝缘膜(I)表示层间绝缘膜。
图29B具有使用第一布线层的两条布线M1VDD和M1VSS。具有T形的布线M1VDD耦合至第一电源电位VDD，并且包括在平面图中沿垂直方向设置的第一布线M110以及设置在横向上且几乎耦合至第一布线M110的中部的第二布线M111。此外，形成具有U形的布线M1VSS，以便在平面图中环绕第二布线M111的三个方向(上、下和右方向)。图29B示出了第一通孔电极V1。第一通孔电极V1设置在第一层间绝缘膜(其被设置为覆盖布线M1VDD和M1VSS的上侧)，并且用于耦合至第二布线层。
图29C具有使用第二布线层的两条布线M2VDD和M2VSS。具有T形的布线M2VSS耦合至第二电源电位VSS，并且包括在平面图中沿垂直方向设置的第一布线M210以及设置在横向上且几乎耦合至第一布线M210的中部的第二布线M211。此外，形成具有U形的布线M2VDD以在平面图中环绕第二布线M211的三个方向(上、下和左方向)。如图30和图31所示，具有U形的布线M2VDD通过第一通孔电极V1耦合至具有T形的布线M1VDD。此外，如图30和图31所示，具有T形的布线M2VSS通过第一通孔电极V1耦合至具有U形的布线M1VSS。
上面已经基于示例描述了由发明人实现的本发明。然而，应该明白，本发明不限于上述实施例和示例，而是可以进行各种改变。
Claims (10)
1.一种半导体存储器件，包括：
第一字线；
第二字线；
第一匹配线；
第二匹配线；
第一存储器单元，接合至所述第一字线、所述第二字线和所述第一匹配线；以及
第二存储器单元，接合至所述第一字线、所述第二字线和所述第二匹配线；
其中所述第一存储器单元和所述第二存储器单元布置为在平面视图中彼此相邻，
其中所述第一字线和所述第二字线是使用第一布线层中的布线形成的；
其中所述第一匹配线和所述第二匹配线是使用设置为与所述第一布线层相邻的第二布线层中的布线形成的，
其中所述第一字线和所述第二字线被设置为彼此平行地位于两条第一布线之间，第一参考电位被提供至所述两条第一布线，并且
其中所述第一匹配线和所述第二匹配线被设置为彼此平行地位于两条第二布线之间，所述第一参考电位被提供至所述两条第二布线。
2.根据权利要求1所述的半导体存储器件，包括使用所述第二布线层中的布线形成的第一屏蔽布线，
其中所述第一匹配线和所述第二匹配线具有所述第一匹配线与所述第二匹配线平行的部分以及所述第一屏蔽布线设置在所述第一匹配线和所述第二匹配线之间的部分。
3.根据权利要求1所述的半导体存储器件，包括：
两个第二屏蔽布线，使用设置为与所述第二布线层相邻的第三布线层中的布线形成，
其中所述两个第二屏蔽布线设置在所述第一匹配线和所述第二匹配线的上侧上。
4.根据权利要求1所述的半导体存储器件，包括：
两个第二屏蔽布线，使用设置为与所述第二布线层相邻的第三布线层中的布线形成，并且设置在所述第一匹配线和所述第二匹配线的上侧上，以及
信号布线，使用所述第三布线层中的布线形成，并且设置在所述两个第二屏蔽布线之间。
5.根据权利要求1所述的半导体存储器件，
其中所述第一字线和所述第二字线具有使用所述第一布线层中的布线形成的部分以及使用所述第二布线层中的布线形成的部分。
6.根据权利要求5所述的半导体存储器件，
其中在使用所述第一字线和所述第二字线的所述第二布线层中的布线形成的部分的下侧上形成功能块。
7.根据权利要求1所述的半导体存储器件，包括：
存储器阵列，其中布置有所述第一存储器单元和所述第二存储器单元；
用于预充电电路的形成区域，所述预充电电路为所述第一匹配线和所述第二匹配线进行预充电；以及
解耦电容，布置在所述存储器阵列与用于所述预充电电路的形成区域之间。
8.根据权利要求1所述的半导体存储器件，包括：
存储器阵列，其中布置有所述第一存储器单元和所述第二存储器单元；
用于字线驱动器电路的形成区域，所述字线驱动器电路驱动所述第一字线和所述第二字线；以及
解耦电容，布置在所述存储器阵列与用于所述字线驱动器电路的形成区域之间。
9.根据权利要求1所述的半导体存储器件，包括一对搜索线，
其中所述一对搜索线通过被接合至所述第一存储器单元和所述第二存储器单元而被共享。
10.根据权利要求9所述的半导体存储器件，
其中所述一对搜索线布置在所述第一存储器单元和所述第二存储器单元之间。
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