JP2003346481A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 実質的な素子数の増加を防止しつつ、合理的
にメモリ動作の高速化と低消費電力化を可能にしたメモ
リ回路を搭載した半導体集積回路装置を提供する。 【解決手段】 プリチャージ信号によりＭＯＳＦＥＴを
制御してビット線を所定電圧にプリチャージし、記憶情
報に従ってオン／オフ状態にされる第１ＭＯＳＦＥＴ
と、上記ビット線と直交するワード線によりスイッチ制
御される第２ＭＯＳＦＥＴによりビット線の放電経路を
構成して上記記憶情報に対応した読み出し信号を出力さ
せるとともに、上記ビット線の両端に上記第１及び第２
ＭＯＳＦＥＴによるビット線の放電動作によるビット線
電位の変化を抑制するクランプ回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば読み出し専用のポートを備えた高速
メモリ回路を備えたものに利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】本願発明を成した後の公知例調査におい
て、本願発明に関連するものとして(１）特開平０５−
２１７３７４号公報、（２）特開平０６−０６０６６５
号公報の存在が報告された。（１）の公報では、ＳＲＡ
Ｍビット線対（ＳＢＬ）に設けられたクランプ回路（Ｃ
ＲＳ）とＤＲＡＭＩＯ線（ＤＩＯ）に設けられたクラン
プ回路（ＣＲＤ）のうち、双方向転送ゲートＢＴＧが動
作するとき、少なくともデータ転送を受ける側のクラン
プ回路のクランプ機能が停止される。（２）の公報で
は、ＳＲＡＭのビット線に、プリチャージトランジスタ
Ｐ１，Ｐ２及びＰ３とビット線レベル補償用トランジス
タＮ７，Ｎ８を設けて読み出し速度低下を防ぐものであ
る。

【０００３】

【発明が解決しようとする課題】ＳＲＡＭマクロセルを
構成するようなメモリセル回路のレイアウトは、小面積
化を実現する上で、隣接するメモリセル回路と拡散（Ｌ
ＯＣＯＳ、ＦＧ）を共有する箇所が存在する為、図９に
示したようにメモリセルアレイの外周には回路的に動作
していないトランジスタからなる斜線を付したようなダ
ミー領域が存在する。つまり、メモリセル回路のレイア
ウトは、メモリセル周辺回路のレイアウトと比較して、
拡散の形状が微小、且つ拡散の密度が高い為、製造工程
（露光、ＣＭＰ等）における外周メモリセルと内部メモ
リセルの加工形状を同じにする工夫が必要であり、メモ
リセルアレイの外周には、形状維持の為のダミーメモリ
セルを付加している。小記憶容量のＳＲＡＭマクロセル
における小面積化を検討する上で、形状ダミーメモリセ
ルのマクロセル面積に占める割合が大きくなるという問
題を有する。

【０００４】本願発明者等においては、高速なＳＲＡＭ
マクロセルの実現のために読み出し専用ポート、書き込
み専用ポートとを備えた２ポートないし４ポートのＳＲ
ＡＭマクロセルを検討した。係る多ポートＳＲＡＭにお
いて、読み出し専用経路として用いられる読み出しビッ
ト線の放電電流として作用する情報読み出し電流（Ｉds
n)が大きく、ビット線の負荷容量が小さい場合には、ビ
ット線電位が高速に低下してフル振幅する為、ビット線
電位を増幅する読み出し回路のアクセス時間における遅
延時間を大きくすることは無いが、ビット線の充電電流
として作用するプリチャージ電流（Ｉdsn)が小さい場合
には、フル振幅で低下したビット線電位の立上り時間が
大きくなり、限界周波数の性能はビット線のプリチャー
ジ回路の性能に依存するようになる。すなわち、素子の
製造ばらつきが周波数性能のばらつきに影響する為、限
界周波数の性能向上が難しい。

【０００５】ビット線プリチャージ開始時間をビット線
がフル振幅する前に動作させるようにワード線パルス幅
を狭くする場合、ビット線電位をセンス（増幅）するイ
ンバータが正常に読み出せる時間（読み出し時間マージ
ン）を小さくすると共に、ノイズ起因によりビット線電
位の低下が遅延したときに誤情報を出力する可能性が大
きい。そこで、ビット線にクランプ回路を付加すること
を検討したが、クランプ回路を設ける分だけ更に素子数
が増大してしまうし、一律にクランプ回路を設けるとそ
の分消費電流を増大させてしまうという問題が生じる。

【０００６】この発明の目的は、実質的な素子数の増加
を防止しつつ、合理的にメモリ動作の高速化と低消費電
力化を可能にしたメモリ回路を搭載した半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。プリチャージ信号によりＭＯＳＦＥＴ
を制御してビット線を所定電圧にプリチャージし、記憶
情報に従ってオン／オフ状態にされる第１ＭＯＳＦＥＴ
と、上記ビット線と直交するワード線によりスイッチ制
御される第２ＭＯＳＦＥＴによりビット線の放電経路を
構成して上記記憶情報に対応した読み出し信号を出力さ
せるとともに、上記ビット線の両端に上記第１及び第２
ＭＯＳＦＥＴによるビット線の放電動作によるビット線
電位の変化を抑制するクランプ回路を設ける。

【０００８】

【発明の実施の形態】図１には、この発明に係るＳＲＡ
Ｍマクロセル一実施例の回路配置図が示されている。メ
モリセルアレイ（Memory Cell Array)は、２ポートのス
タティック型メモリセルがワード線とビット線の交点に
マトリックス配置されて構成される。メモリセルアレイ
のビット線方向の上下には、斜線を付したようにメモリ
セルアレイの外周における形状維持の為のダミーメモリ
セルを構成するための素子を利用してクランプ回路が設
けられる。つまり、この実施例では面積効率と周波数性
能向上の為、メモリセルアレイ内でビット線につながっ
ている動作していないＭＯＳＦＥＴを使用してビット線
電位クランプ回路を構成するものである。

【０００９】上記メモリセルアレイのビット線方向の上
下には、スイッチＭＯＳ（ＳＷ−ＭＯＳ）が設けられ
る。このスイッチＭＯＳは、個々のＭＯＳＦＥＴにおけ
る基板（バルク）電位Ｖｂとソース電位Ｖｓとを同電位
に短絡させるか（Ｖｂ＝Ｖｓ）、あるいは独立な異電位
に設定させるか（｜Ｖｂ−Ｖｓ｜＞０）を制御する回路
であり、ＬＳＩの通常動作時には短絡接続して使用する
が、ＬＳＩ全体での故障検出テスト（ＩＤＤＱ試験にお
ける電源電流測定）時には、上記電位を独立の設定にさ
せて使用するのためのものである。

【００１０】メモリセルアレイには、ビット線方向にお
いて上下に、ワード線方向において左右に分割されて構
成される。上記上下に分割されたメモリセルアレイの間
には、それぞれのメモリセルアレイに対応してビット線
プリチャージ回路（Bit LinePreCharge) 、カラム選択
回路(Column Select Circuits)及び両者に共通に用いら
れる入出力回路（I/O circuits) が設けられる。上記左
右に分割されたメモリセルアレイの間には、ワード線選
択駆動回路（Word Driver)が設けられ、ＳＲＡＭマクロ
セルの中央部には、制御回路（Control Circuits) が設
けられる。この制御回路には、ワード線選択のためのＸ
デコーダ、ビット線選択のためのＹデコーダ及びビット
線プリチャージ回路、入出力回路の動作のための各種タ
イミング信号を形成する回路も含まれる。

【００１１】図２には、図１のメモリセルアレイの一実
施例の回路図が示されている。代表として例示的に示さ
れているように、メモリセルＭＣは、ＮチャネルＭＯＳ
ＦＥＴＱ１、Ｑ３と、ＰチャネルＭＯＳＦＥＴＱ２とＱ
４からなる２つのＣＭＯＳインバータ回路の入力と出力
とが交差接続されてなるラッチ回路と、上記ラッチ回路
の一対の入出力ノードと、書き込み用の相補ビット線Ｗ
ＢＬＴ＜０＞、ＷＢＬＢ＜０＞との間に設けられたＮチ
ャネル型の選択ＭＯＳＦＥＴＱ５、Ｑ６及び上記ラッチ
回路の一方の入出力ノードにゲートが接続されたＮチャ
ネルの増幅ＭＯＳＦＥＴＱ７と、このＭＯＳＦＥＴＱ７
のドレインと読み出し用ビット線ＲＢＬ＜０＞との間に
設けられたＮチャネルの選択ＭＯＳＦＥＴＱ８を含む。
また、ラッチ回路の一対の入出力ノードの容量バランス
のために、ラッチ回路の他方の入出力ノードには上記Ｍ
ＯＳＦＥＴＱ７に対応したＭＯＳＦＥＴのゲート容量が
付加される。

【００１２】上記書き込み用の選択ＭＯＳＦＥＴＱ５と
Ｑ６のゲートは、書き込み用のワード線ＷＷＬ＜０＞に
接続され、上記読み出し用の選択ＭＯＳＦＥＴＱ８のゲ
ートは、読み出し用のワード線ＲＷＬ＜０＞に接続され
る。同様なメモリセルＭＣがが複数のワード線ＷＷＬ＜
１〜ｎ＞、ＲＷＬ＜１〜ｎ＞及び複数のビット線ＷＢＬ
Ｔ＜１〜ｎ＞，ＷＢＬＢ＜１〜ｎ＞、ＲＢＬ＜１〜ｎ＞
の交点にそれぞれ設けられてメモリセルアレイが構成さ
れる。

【００１３】メモリセルアレイのビット線方向の上下端
には、斜線を付したようにダミー回路を兼ねたクランプ
回路ＤＭ＆ＢＬＣが設けられる。特に制限されないが、
上記回路ＤＭ＆ＢＬＣは、メモリセルと同じ構成で同じ
パターンの素子を配置するものであってもよいが、この
実施例では面積縮小のためにメモリセルＭＣに対して半
分の回路を構成する素子が形成される。そのうち、ＭＯ
ＳＦＥＴＱ９〜Ｑ１２の４個がクランプ回路として用い
られる。メモリセルのＭＯＳＦＥＴＱ５又はＱ６に対応
したＭＯＳＦＥＴは共にも接続されない。

【００１４】ＣＭＯＳインバータ回路に対応したＭＯＳ
ＦＥＴＱ１０とＱ９は、それ自体はクランプ回路として
動作しないが、ダミー領域のメモリセルに供給される電
源電圧ＶＤＤをクランプ回路に利用するために使用され
る。つまり、ＰチャネルＭＯＳＦＥＴＱ１０のソース、
ゲート及びドレインが電源電圧ＶＤＤに接続され、ＭＯ
ＳＦＥＴＱ９のソースとドレインは回路の接地電位ＶＳ
Ｓに接続され、ゲートは上記ＭＯＳＦＥＴＱ１０のソー
ス，ゲート及びドレインと接続される。これにより電源
電圧ＶＤＤよりチャージされるキャパシタとして機能す
るが、クランプ回路として必要なものではない。

【００１５】メモリセルにおける読み出し回路に対応し
たＭＯＳＦＥＴＱ１１とＱ１２がクランプ回路として用
いられ、ＭＯＳＦＥＴＱ１１のゲートとドレインとが電
源電圧ＶＤＤに接続される。このＭＯＳＦＥＴＱ１１と
読み出し用ビット線ＲＢＬ＜０＞との間に上記ＭＯＳＦ
ＥＴＱ１２が設けられ、そのゲートには制御信号ＣＴＲ
ＬＢＬＣが供給される。この制御信号ＣＴＲＬＢＬＣ
は、クランプ回路の動作を有効／無効にする制御信号で
ある。

【００１６】例えば、制御信号ＣＴＲＬＢＬＣをロウレ
ベルにすると、ＭＯＳＦＥＴＱ１２がオフ状態となり、
ビット線ＲＢＬと電源電圧ＶＤＤとの間のＭＯＳＦＥＴ
Ｑ１２及びＱ１１による電流経路が断たれて、クランプ
動作が無効とされる。上記制御信号ＣＴＲＬＢＬＣをハ
イレベル（Ｈ）にするとビット線ＲＢＬと電源電圧ＶＤ
Ｄとの間にＭＯＳＦＥＴＱ１２とＱ１１の直列回路が接
続される。メモリセルアレイの上側に設けられたＤＭ＆
ＢＬＣ回路にも上記同様な回路が設けられるものであ
る。

【００１７】ＰチャネルＭＯＳＦＥＴＱ１３は、読み出
し用ビット線ＲＢＬ＜０＞のプリチャージ回路を構成
し、プリチャージ信号ＢＬＰＣ／のロウレベルによりビ
ット線ＲＢＬ＜０＞を電源電圧ＶＤＤにプリチャージす
る。ＰチャネルＭＯＳＦＥＴＱ１４とＮチャネルＭＯＳ
ＦＥＴＱ１５からなる増幅回路は、センスアンプの入力
段を構成し、ＰチャネルＭＯＳＦＥＴＱ１４のゲート
は、読み出し用ビット線ＲＢＬ＜０＞に接続され、ドレ
インと回路の接地電位との間には負荷としてのＮチャネ
ルＭＯＳＦＥＴＱ１５が設けられる。ＭＯＳＦＥＴＱ１
４に比べてＭＯＳＦＥＴＱ１５のコンダクタンスが小さ
くされ、ＭＯＳＦＥＴＱ１４のしきい値電圧を利用して
ビット線ＲＢＬのハイレベル／ロウレベルの判定が行わ
れる。

【００１８】上記ＭＯＳＦＥＴＱ１５は、ワード線が選
択された読み出し動作のときにオン状態とされて、増幅
回路での消費電流が削減される。例えば、カラム選択信
号に対応した選択信号ＹＳ’によってオン状態にされ、
読み出し用ビット線ＲＢＬ＜０＞に読み出された信号の
増幅を行う。このようなＭＯＳＦＥＴＱ１４とＱ１５か
らなる初段増幅回路の出力信号は、ＣＭＯＳインバータ
回路ＩＮＶにより増幅されて電源電圧ＶＤＤのようなハ
イレベル又は回路の接地電位ＶＳＳのようなロウレベル
が形成される。

【００１９】ワード線ＲＷＬ、ＷＷＬは、内部クロック
信号の立ち上がりに同期したパルス駆動方式が採用され
る。上記メモリセルＭＣの情報読み出しは、ゲート受け
のシングルエンド型読み出し方式が採用される。特に制
限されないが、ワード線が通過するダミーメモリセルは
配置しない。言い換えるならば、前記図９のようにメモ
リセルアレイの周辺部には、一律にダミー領域を設ける
のではなく、ビット線の両端側にのみ配置する。ワード
線の両端側にはダミー領域が省略される。この理由は、
半導体製造技術の進展により、レイアウトパターンの疎
密情報を元にして加工形状が同一になるように、予めレ
イアウト上で光学補正パターンを入れたり、マスク（レ
チクル）データ作成時にリニアリティ補正処理をかける
ような工夫によって形状ダミーメモリセルを省略するも
のである。ただし、ビット線の両側のダミー領域は、メ
モリセルの半分の回路素子としたり、クランプ回路との
併用を行うことによって、その存在意義を有するもので
ある。

【００２０】図３には、この発明に係るＳＲＡＭマクロ
セルの動作の一例を説明するための波形図が示されてい
る。図３（Ａ）は、製造ばらつきが無い場合で、クラン
プ回路を使用しない場合の波形図が示されている。図３
（Ｂ）は、製造ばらつきによりビット線プリチャージ能
力が低下した場合の波形図が示されている。図３（Ｃ）
は、製造ばらつきによりビット線プリチャージ能力が低
下した場合にクランプ回路を動作させた場合の波形図が
示されている。図３（Ｂ）及び（Ｃ）において、クロッ
ク信号ＣＬＫ、読み出しワード線ＲＷＬ及びビット線プ
リチャージ信号ＢＬＰＣは、図（Ａ）に示したものに対
応している。

【００２１】図３（Ａ）のように製造ばらつきが無く、
設計値通りのプリチャージ電流が得られる場合には、第
１サイクル目のようにクロック信号ＣＬＫのハイレベル
への変化に対応してビット線プリチャージ信号（カラム
選択信号）ＢＬＰＣがハイレベルからロウレベルに変化
し、反転信号ＢＬＰＣ／がロウレベルからハイレベルに
変化する。これにより、図２のＰチャネルＭＯＳＦＥＴ
Ｑ１３がオフ状態となり、ビット線ＲＢＬは電源電圧Ｖ
ＤＤのようなプリチャージレベルでフローティング状態
になる。このようなプリチャージ動作の終了に対応し
て、読み出しワード線ＲＷＬがロウレベルからハイレベ
ルの選択レベルになる。

【００２２】メモリセルの記憶情報（論理“１”読出）
のときには、ＭＯＳＦＥＴＱ７がオン状態であり、上記
ワード線ＲＷＬの選択動作によるＭＯＳＦＥＴＱ８のオ
ン状態に対応して、ビット線ＲＢＬのディスチャージが
開始されてロウレベルに変化させる。上記のようなビッ
ト線ＲＢＬのロウレベルへの変化が、ＰチャネルＭＯＳ
ＦＥＴＱ１４のしきい値電圧に対応されたセンスアンプ
の閾値Ｖｓａよりも低下すると、センスアンプの初段出
力ＳＡｏｕｔは、ロウレベルからハイレベルに変化す
る。

【００２３】クロック信号ＣＬＫのロウレベルへの変化
に対応して、ワード線ＲＷＬの選択期間が終了してワー
ド線ＲＷＬはロウレベルの非選択レベルになる。ワード
線ＲＷＬが非選択レベルになると、プリチャージ信号Ｂ
ＬＰＣがハイレベルに変化し、プリチャージ動作を開始
する。つまり、ＢＬＰＣ／がロウレベルに変化して上記
プリチャージＭＯＳＦＥＴＱ１３がオン状態となり、ビ
ット線ＲＢＬをロウレベルからハイレベルに変化させ
る。

【００２４】前記のように製造ばらつきが無く、設計値
通りのプリチャージ電流が得られる場合には、第２サイ
クルのクロック信号ＣＬＫのハイレベルに変化に対応し
て、ビット線のプリチャージ動作が終了するまでの間に
ビット線ＲＢＬの電位は電源電圧ＶＤＤのようなプリチ
ャージ電圧に到達する。前記同様にメモリセルの記憶情
報（論理“１”読出）を行うと、再びビット線ＲＢＬの
電位がセンスアンプの閾値Ｖｓａ以下となり、前記のよ
うなセンスアンプ出力信号ＳＡｏｕｔを形成する。

【００２５】第３サイクル目では、前記と異なりメモリ
セルの記憶情報（論理“０”読出）を行うと、ビット線
ＲＢＬの電位はプリチャージ電圧ＶＤＤのままとなり、
センスアンプの閾値Ｖｓａ以上となり、センスアンプの
初段ＭＯＳＦＥＴＱ１４がオフ状態のままであるため
に、ロウレベルのセンスアンプ出力信号ＳＡｏｕｔを形
成することとなる。

【００２６】図３（Ｂ）のように製造ばらつきが有り、
設計値通りのプリチャージ電流が得られない場合には、
１サイクル目において、クロック信号ＣＬＫのロウレベ
ルへの変化に対応して、ワード線ＲＷＬの選択期間が終
了してワード線ＲＷＬはロウレベルの非選択レベルにな
り、プリチャージ信号ＢＬＰＣがハイレベルに変化し、
プリチャージ動作を開始するが、第２サイクルのクロッ
ク信号ＣＬＫのハイレベルへの変化に対応して、ビット
線のプリチャージ動作が終了するまでの間にビット線Ｒ
ＢＬの電位は電源電圧ＶＤＤのようなプリチャージ電圧
に至らなく、最悪のときにはセンスアンプの閾値Ｖｓａ
にすら到達しない。

【００２７】前記同様にメモリセルの記憶情報（論理
“１”読出）を行うときには、表面的には問題なく、前
記同様にセンスアンプ出力信号ＳＡｏｕｔが形成され
る。しかしながら、第３サイクル目では、ビット線ＲＢ
Ｌのプリチャージ電圧が上記センスアンプの閾値Ｖｓａ
に至らないために論理“０”読出であるにも関わらず前
記論理“１”読出と同じ読み出し信号を出力し、誤情報
出力が生じてしまうものである。この図３（Ｂ）の動作
は、クランプ回路を使用しないで、周波数特性の劣るチ
ップ又はＳＲＡＭマクロセルのテスト動作の波形も同様
となる。

【００２８】図３（Ｃ）のように製造ばらつきが有り、
設計値通りのプリチャージ電流が得られない場合でも、
クランプ回路を動作させた場合には、第１サイクル目で
のメモリセルの記憶情報（論理“１”読出）のときに
は、ＭＯＳＦＥＴＱ７がオン状態であり、上記ワード線
ＲＷＬの選択動作によるＭＯＳＦＥＴＱ８のオン状態に
対応して、ビット線ＲＢＬのディスチャージが開始され
てロウレベルに変化させるが、クランプ回路の動作によ
って、ビット線ＲＢＬのロウレベルは、上記メモリセル
のＭＯＳＦＥＴＱ７、Ｑ８と、クランプ回路を構成する
ＭＯＳＦＥＴＱ１１、Ｑ１２による分圧回路での分圧電
圧に対応したクランプ電圧Ｖｃｌに対応した電圧に制限
される。

【００２９】言い換えるならば、クランプ回路が無い場
合のようにビット線ＲＢＬの電位が接地電位まで低下し
ないで、電源電圧と接地電圧の中間電位Ｖｃｌまでしか
ビット線ＲＢＬの電圧変化が生じない。それ故、設計値
通りのプリチャージ電流が得られない場合でも、ビット
線ＲＢＬをプリチャージ電圧ＶＤＤまで変化させる為に
必要な時間が短くてよく、図のようなサイクル短縮によ
って、第２サイクルのクロック信号ＣＬＫのハイレベル
への変化に対応して、ビット線のプリチャージ動作が終
了するまでの間にビット線ＲＢＬの電位を電源電圧ＶＤ
Ｄのようなプリチャージ電圧に到達させることができ
る。これにより、３サイクル目のような論理“０”読出
も正しく行うようにすることができる。

【００３０】この実施例のビット線電位クランプ回路
は、使用／未使用の制御可能な回路で構成されている。
つまり、制御信号ＣＴＲＬＢＬＣをハイレベルにする
と、ＭＯＳＦＥＴＱ１２がオン状態となり、クランプ回
路は、使用（動作）状態となる。これに対して、制御信
号ＣＴＲＬＢＬＣをロウレベルにすると、ＭＯＳＦＥＴ
Ｑ１２がオフ状態となり、クランプ回路は、未使用（非
動作）状態となる。このようなクランプ回路の使用／未
使用の切り替えは、図３（Ｂ）のように周波数性能の低
いチップを早期に摘出して信頼性向上を図る為に有益で
ある。つまり、テスト時上記クランプ回路を未使用にし
て、プリチャージ回路の実力を判定することができる。

【００３１】クランプ回路は、前記のようにＭＯＳＦＥ
ＴＱ１１、Ｑ１２と読み出し系のＭＯＳＦＥＴＱ７、Ｑ
８との間でワード線ＲＷＬの選択期間に直流電流を流す
ものであるので消費電流を増加させてしまう。したがっ
て、プリチャージ回路が有効に機能しているのにも関わ
らず、一律にクランプ回路を動作させるのは低消費電力
の点から無駄である。そこで、上記クランプ回路を未使
用状態でのテストの結果により、周波数性能の低いチッ
プと判定されたＳＲＡＭマクロセルのクランプ回路を動
作させる。したがって、テスト結果により、ヒューズ等
を切断して上記制御信号ＣＴＲＬＢＬＣをハイレベルに
又はロウレベルに設定することが有益である。

【００３２】図４には、この発明に係るＳＲＡＭマクロ
セルの一実施例の素子レイアウト図が示されている。同
図には、メモリセルＭＣとダミー回路を兼ねたクランプ
回路ＤＭ＆ＢＬＣが示されている。同図はソース，ドレ
インの拡散層（半導体領域）とそれに対応したゲート電
極のパターンが示されている。メモリセルＭＣは、図９
に示したと同様に左右及び上下方向において隣接するも
の同士がミラー反転パターンで構成され、かく、電源電
圧や接地電位を供給する半導体領域の共通化が行われる
ものである。ダミー回路を兼ねたクランプ回路ＤＭ＆Ｂ
ＬＣは、前記説明したようにメモリセルの半分の回路素
子で構成される。例えば、前記図２のようにメモリセル
ＭＣがＭＯＳＦＥＴＱ１〜Ｑ８で構成される場合、その
半分の素子で構成される。

【００３３】図５には、図４のＡ−Ｂ線での素子構造断
面図が示されている。Ｐ型半導体基板ＰＳＵＢ上に、深
い深さのＮ型のウェル領域ＤＷＥＬＬが設けられて基板
との電気的分離が行われる。このＤＷＥＬＬ上には、Ｎ
チャネルＭＯＳＦＥＴを形成するためのＰ型ウェル領域
が設けられ、そこにＮ＋拡散層をソース，ドレインする
ＮチャネルＭＯＳＦＥＴが設けられる。

【００３４】図４の実施例のような基本パターン繰返し
単位が、半導体基板上において規則正しく配置させられ
る。このような規則的なレイアウトではなく、同じ領域
列を成すべき複数の単位領域が、他の回路を構成する素
子領域など挟んで配置されてしまうようなことによっ
て、互いに比較的大きな距離を持って配置されるような
場合、次のような難点が生ずる。すなわち複数の単位領
域が、半導体集積回路装置の製造条件の変動に基づくよ
うなパターンの寸法のマクロ的な変動もしくはパターン
歪みのマクロ的な変動による影響を強く受けるようにな
り、相対的に大きなパターン形状の相違を生ずることに
なる。

【００３５】半導体チップを実装することなどによって
半導体チップに与えられてしまう機械的応力は、半導体
チップの部分部分によって異なる可能性が大きいので、
複数の単位領域の相互では互いに比較的大きく異なった
ものとなる可能性を持つ。回路に電源電流が流れること
によってもたらされる動作温度の上昇は、複数の単位領
域相互に対して一様でなくなる。ゲート絶縁膜の厚さ
や、導入不純物の微妙な濃度変化も、また複数の単位領
域相互が比較的離れていることによって比較的大きくな
ってしまう危険性を持つ。これに対して、規則的なレイ
アウトによる場合、同じ領域列に有る複数の単位領域
は、それらが比較的近接して配置され、互いに同じサイ
ズ、同じ方向を持って構成されていることから、上述の
ような相対的なパターン寸法、パターン歪み、機械的応
力、動作温度、膜厚、不純物濃度による影響を受け難
い。

【００３６】いわゆる位相シフトマスク技術は、半導体
集積回路装置を構成する回路素子、配線等を、いわゆる
サブミクロンレベルに微細化する上での有効な技術と理
解される。係る位相シフトマスク技術では、マスクとす
る感光材層を感光せしめる際の光の位相差のわずかな変
化にも起因して、得るべきパターンの左右形状の相違の
ように、パターンに非対称性ないしは歪みをもたらすこ
とが有る。規則的な素子レイアウトは、その種のパター
ン歪みが有っても、複数の単位領域相互の電気特性の偏
りを充分に小さくする事が可能である。

【００３７】図４の構成によって得られるＭＯＳトラン
ジスタの電気特性の偏りを更に充分に排除する必要が或
る場合には、図４の基本繰返し単位の複数によって構成
される全体配列の端部効果を解消するためのダミー領域
が設定される。ダミー領域は、上記全体配列の上記端部
を、レイアウト的に上記全体配列の内部と対等にするた
めの構成であり、係るダミー領域に形成される素子を、
上記の目的の他にも有効利用することにより回路機能と
しての向上も図ることができる。

【００３８】図６には、この発明に係るＳＲＡＭマクロ
セルの一実施例のブロック図が示されている。この実施
例は、書き込み専用ポートと読み出し専用ポートとを持
つ２ポートのＳＲＡＭマクロセルに向けられている。メ
モリセルアレイＭＡＲＹにおいては、前記図２に示した
ような２ポートのメモリセルがワード線（書き込み用と
読み出し用）及びビット線（書き込み用と読み出し用）
の交点にマトリックス配置されている。ＰＣは、プリチ
ャージ回路であり、前記のような読み出し用ビット線Ｒ
ＢＬに設けられるプリチャージＭＯＳＦＥＴＱ１３の他
に、書き込み用のビット線である相補ビット線に設けら
れるプリチャージ回路、相補ビット線を短絡するイコラ
イズ回路等を含むものである。

【００３９】上記読み出し用ビット線ＲＢＬは、カラム
選択回路ＲＰＹＷで選択され、それに含まれるセンスア
ンプにより増幅された読み出し信号は、読み出し用のデ
ータラッチＤＬに保持され、出力回路とマルチプレクサ
を通して出力端子Ｕから出力される。上記マルチプレク
サは、入力端子Ｄから入力されるデータをテストＴＥＳ
Ｔにより出力させる機能も持つ。入力端子Ｄから入力さ
れる書き込み信号は、書き込みデータラッチＩＷＤＬに
入力され、この書き込み信号は、インバータ回路で形成
された反転増幅信号とともに書き込み用カラム選択回路
ＷＰＹＷで選択された相補の書き込み用ビット線に伝え
られて、書き込みワード線によって選択されたメモリセ
ルに書き込まれる。

【００４０】クロックイネーブル信号ＣＥとクロック信
号ＣＫＮはクロック発生回路ＣＫＧに入力され、内部回
路の動作に必要なクロック信号が形成される。このクロ
ック信号は、読み出し系回路及び書き込み系回路の両方
に用いられる。入力インターフェイスとしては、読み出
し用と書き込み用が設けられる。

【００４１】読み出し系の入力インターフェイスは、読
み出し動作を指示する制御信号ＲＰＥとアドレス信号Ｓ
Ｒ（０−５）（６−８）である。上記信号ＲＰＥは、入
力回路ＩＢ１を通して取り込まれ、クロック信号に同期
して上記アドレス信号ＳＲ（０−５）（６−８）に対応
された入力＆ラッチ回路ＩＢＬ１，ＩＢＬ２を動作させ
る。上記アドレス信号ＳＲ（０−５）は、Ｘ系の読み出
しアドレス信号であり、ＸデコーダＸＤＥＣに伝えられ
て、ここで読み出し用ワード線ＲＷＬの選択信号が形成
される。上記アドレス信号ＳＲ（６−８）は、Ｙ系の読
み出しアドレス信号であり、ＹデコーダＹＤＥＣに伝え
られて、ここでカラム選択回路ＲＰＹＷに伝えられ、読
み出し用ビット線の選択信号が形成される。

【００４２】書き込み系の入力インターフェイスは、書
き込み動作を指示する制御信号ＷＰＥとアドレス信号Ｓ
Ｗ（０−５）（６−８）である。上記信号ＷＰＥは、入
力回路ＩＢ２を通して取り込まれ、クロック信号に同期
して上記アドレス信号ＷＲ（０−５）（６−８）に対応
された入力＆ラッチ回路ＩＢＬ３，ＩＢＬ４を動作させ
る。上記アドレス信号ＷＲ（０−５）は、Ｘ系の書き込
みアドレス信号であり、ＸデコーダＸＤＥＣに伝えられ
て、ここで書き込み用ワード線ＷＷＬの選択信号が形成
される。上記アドレス信号ＷＲ（６−８）は、Ｙ系の書
き込みアドレス信号であり、ＹデコーダＹＤＥＣに伝え
られて、ここでカラム選択回路ＷＰＹＷに伝えられ、書
き込み用ビット線の選択信号が形成される。

【００４３】図７には、この発明が適用されるＳＲＡＭ
マクロセルの他の一実施例の回路図が示されている。こ
の実施例では、４ポートのＳＲＡＭに向けられている。
メモリセルＭＣは、前記図２の実施例のよう入力と出力
とを交差接続したラッチ回路に対して、２組の書き込み
用の相補ビット線ＷＢＬＴ０，ＷＢＬＢ０とＷＢＬＴ
１，ＷＢＬＢ１及びそれらに対応した２組の選択ＭＯＳ
ＦＥＴが設けられて、書き込み用のワード線ＷＷＬ０−
０，ＷＷＬ０−１等に接続される。

【００４４】読み出し系の２つのポートは、上記ラッチ
回路の一対の記憶ノードの信号を受ける２組の読み出し
ＭＯＳＦＥＴ及びそれらに対応した２本の読み出し用ビ
ット線ＲＢＬ０，ＲＢＬ１と、上記２組の読み出しＭＯ
ＳＦＥＴに対応された２本の読み出しワード線ＲＷＬ０
−０，ＲＷＬ０−１が設けられる。これらのビット線又
はワード線に対応して４組のアドレス選択回路がそれぞ
れ設けられることによって、４ポートのＳＲＡＭマクロ
セルが構成される。

【００４５】図８には、この発明が適用される半導体集
積回路装置の一実施例のブロック図が示されている。こ
の実施例のＬＳＩは、いわゆる混載ＤＲＡＭであり、Ｄ
ＲＡＭマクロ(macro) とそれを制御する周辺回路から構
成される。上記ＤＲＡＭマクロは、ＤＲＡＭコア(core)
と、そのタイミング制御を行うタイミングコントロール
回路（Timing Control Circuit) 、ライトレジスタ(Wri
te Register)、リードレジスタ(Read Register) 、及び
マルチプレクサＭＵＸから構成される。

【００４６】この実施例のＬＳＩは、特に制限されない
が、キャシュメモリとして用いられる。ＬＳＩの外部イ
ンターフェイスは、プロセッサに対応したインターフェ
イスブロック（Ｉ／Ｆ Ｂｌｏｃｋ）、メモリに対応し
たインターフェイスブロック（Ｉ／Ｆ Ｂｌｏｃｋ）と
を有する。係る２つのインターフェイスブロックに対応
して、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）及
びリードバッファ（Ｒｅａｄ Ｂｕｆｆｅｒ）及びマル
チプレクサＭＵＸが設けられる。特に制限されないが、
上記ライトバッファやリードバッファは、スタティック
型ＲＡＭから構成され、前記マルチプレクサ等はゲート
アレイ等で形成された論理回路により構成される。

【００４７】上記スタティック型ＲＡＭとして、前記説
明したような４ポートＳＲＡＭマクロセルが用いられ
る。ライトバッファやリードバッファは、４ポートのＳ
ＲＡＭマクロセルで構成されて、プロセッサとＤＲＡＭ
との間のデータの入出力動作の時間調整に用いられる。
つまり、プロセッサは、ＳＲＡＭマクロセルに対して高
速に書き込み／読み出しを行い、プロセッサがメモリア
クセスを行わない期間を利用してＳＲＡＭマクロセルの
ＤＲＡＭとの間でデータの転送が行われる。

【００４８】この発明では、ビット線電位クランプ回路
を設けることによりＳＲＡＭマクロセルの周波数性能向
上を図ることができる。そして、ダミー領域のための未
使用のトランジスタを有効利用してクランプ回路を構成
することによりＳＲＡＭマクロセルの実質的な小面積化
を図ることができる。上記クランプ回路の使用／未使用
の選択によって、製造ばらつきが大きくなったチップ又
はＳＲＡＭマクロセルに対して、周波数性能のばらつき
を抑えることからチップ歩留まり向上を図ること及び周
波数性能の低いチップをペレット検査にて摘出できるこ
とから、実装コスト、及びテストコストの高い選別テス
トのコスト低減にも寄与するものとなる。

【００４９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ビッ
ト線のクランプ電位を上げる場合、ＮチャネルＭＯＳＦ
ＥＴ直列接続数を１つにしてもよい。上記に加えて、ク
ランプ回路の配置を１メモリセルアレイ内で１個所にす
る。接続されるＭＯＳＦＥＴの数を変えること等により
クランプ電位の微調整を可能にするものであってもよ
い。例えば、ビット線のクランプ電位をより下げる必要
がある場合、ＮチャネルＭＯＳＦＥＴ直列接続数を３つ
以上にすればよい。センスアンプ型読み出し回路やダイ
ナミック型読み出し回路での適用に関しても副作用無く
使用できる。この発明は、必然的に製造ばらつきが大き
くなってしまう論理とメモリが同一チップに実装される
論理付きメモリＬＳＩでは単品のメモリＬＳＩより効果
的である。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。プリチャージ信号によりＭＯＳＦＥＴ
を制御してビット線を所定電圧にプリチャージし、記憶
情報に従ってオン／オフ状態にされる第１ＭＯＳＦＥＴ
と、上記ビット線と直交するワード線によりスイッチ制
御れる第２ＭＯＳＦＥＴによりビット線の放電経路を構
成して上記記憶情報に対応した読み出し信号を出力させ
るとともに、上記ビット線の両端に上記第１及び第２Ｍ
ＯＳＦＥＴによるビット線の放電動作によるビット線電
位の変化を抑制するクランプ回路を設けることにより、
実質的な素子数の増加を防止しつつ、合理的にメモリ動
作の高速化と低消費電力化を可能にできる。

【図面の簡単な説明】

【図１】この発明に係るＳＲＡＭマクロセル一実施例を
示す回路配置図である。

【図２】図１のメモリセルアレイの一実施例を示す回路
図である。

【図３】この発明に係るＳＲＡＭマクロセルの動作の一
例を説明するための波形図である。

【図４】この発明に係るＳＲＡＭマクロセルの一実施例
を示す素子レイアウト図である。

【図５】図４のＡ−Ｂ線での素子構造断面図である。

【図６】この発明に係るＳＲＡＭマクロセルの一実施例
を示すブロック図である。

【図７】この発明が適用されるＳＲＡＭマクロセルの他
の一実施例を示す回路図である。

【図８】この発明が適用される半導体集積回路装置の一
実施例を示すブロック図である。

【図９】この発明に先立って検討されたメモリセルアレ
イの配置図である。

【符号の説明】

Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、ＭＣ…メモリセル、ＤＭ
＆ＢＬＣ…ダミー回路を兼ねたクランプ回路、ＰＳＵＢ
…基板、ＤＷＥＬＬ…深いウェル、ＰＷＥＬＬ…Ｐ型ウ
ェル、Ｎ＋…拡散層、ＭＡＲＹ…メモリセルアレイ、Ｐ
Ｃ…プリチャージ回路、ＲＰＹＳ…読み出し用カラム選
択回路、ＷＰＹＳ…書き込み用カラム選択回路、ＤＬ…
読み出し用データラッチ、ＩＷＤＬ…書き込み用データ
ラッチ、ＣＫＧ…クロック発生回路、ＩＢ１，ＩＢ２…
入力回路、ＩＢＬ１〜ＩＢＬ４…入力＆ラッチ回路、Ｘ
ＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍋谷 孝次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 岩橋 誠之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 栗田 公三郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G132 AA00 AA08 AB01 AK07 AK15 AL00 5B015 JJ01 JJ21 JJ37 KA04 KA07 KA28 KA33 KA35 KA38 MM07 MM10 5F083 BS27 LA01 LA10 LA21 ZA28

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ビット線と、 プリチャージ信号を受けて上記ビット線を所定電圧にプ
   リチャージするプリチャージＭＯＳＦＥＴと、 記憶情報に従ってオン／オフ状態にされる第１ＭＯＳＦ
   ＥＴと、 上記ビット線と直交するワード線によりスイッチ制御さ
   れて、上記第１ＭＯＳＦＥＴと直列接続されてビット線
   の放電経路を構成して上記記憶情報に対応した読み出し
   信号を出力させる第２ＭＯＳＦＥＴと、 上記ビット線の両端に設けられ、上記第１及び第２ＭＯ
   ＳＦＥＴによるビット線の放電動作によるビット線電位
   の変化を抑制するクランプ回路とを具備するメモリ回路
   を搭載してなることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記ビット線は、読み出し専用のビット線であり、 上記ワード線は、読み出し専用のワード線であり、 上記第１ＭＯＳＦＥＴは、スタティック型メモリセルに
   保持された記憶情報がゲートに供給されるものであり、 上記スタティック型メモリセルは、上記読み出し専用の
   ビット線と平行に設けられた一対の書き込み専用の相補
   ビット線と、上記読み出し専用のワード線と平行に設け
   られた書き込み専用のワード線の交点に設けられるもの
   であり、 上記クランプ回路は、上記第１及び第２ＭＯＳＦＥＴと
   同様のパターンで形成されるＭＯＳＦＥＴを含む複数の
   ＭＯＳＦＥＴを用いて構成されるものであることを特徴
   とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 第１及び第２ＭＯＳＦＥＴを除く上記クランプ回路に用
   いられる複数のＭＯＳＦＥＴは、上記スタティック型メ
   モリセルを構成するＭＯＳＦＥＴのうちの一部を含ん
   で、上記スタティック型メモリセルの対応するＭＯＳＦ
   ＥＴと同じパターンにより形成されるものであることを
   特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記クランプ回路は、第１ＭＯＳＦＥＴ及び第２ＭＯＳ
   ＦＥＴに対応された２つのＭＯＳＦＥＴを上記ビット線
   とプリチャージ電圧端子との間に直列接続した回路から
   構成され、 上記２つのうちの一方のＭＯＳＦＥＴは、クランプ動作
   の有効／無効を制御する制御信号によりスイッチ制御さ
   れ、他方のＭＯＳＦＥＴは上記プリチャージ電圧により
   定常的にオン状態にされるものであることを特徴とする
   半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記ビット線の読み出し信号は、上記クランプ回路のク
   ランプ電圧と上記プリチャージ電圧との中間の論理しき
   い値電圧を持つようにされたインバータ回路によりセン
   スされるものであることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項４において、 上記制御信号は、テスト動作のときにクランプ動作を無
   効にするレベルにされるものであることを特徴とする半
   導体集積回路装置。
7. 【請求項７】 請求項６において、 上記テスト動作によりメモリ動作が確認されたものは、
   上記制御信号がクランプ動作を無効にするレベルに固定
   されるものであることを特徴とする半導体集積回路装
   置。