JPH10134582A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10134582A JPH10134582A JP8300812A JP30081296A JPH10134582A JP H10134582 A JPH10134582 A JP H10134582A JP 8300812 A JP8300812 A JP 8300812A JP 30081296 A JP30081296 A JP 30081296A JP H10134582 A JPH10134582 A JP H10134582A
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- mosfet
- complementary bit
- bit lines
- circuit
- precharge
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】
【課題】 高集積化と低消費電力化を実現した記憶と比
較回路を内蔵した半導体集積回路装置を提供する。 【解決手段】 複数のワード線と複数の相補ビット線と
の交点に複数のスタティック型メモリセルをマトリック
ス配置し、第１のプリチャージ回路により上記相補ビッ
ト線を動作電圧の一方の電圧にプリチャージし、上記複
数の相補ビット線に対応して上記ビット線のプリチャー
ジ電圧によりオフ状態にされる第１導電型の第１のＭＯ
ＳＦＥＴと上記プリチャージ電圧に対応した第１の電圧
端子と出力線との間に対応する相補ビット線から読み出
された信号に対応した比較すべき相補入力信号が交差的
にゲートに供給された第１導電型の第２のＭＯＳＦＥＴ
を直列形態に接続して比較部を構成し、上記出力線を第
２のプリチャージ回路にて上記動作電圧の他方の電圧に
プリチャージしておき、１つのワード線の選択動作によ
り上記複数の相補ビット線に読み出された記憶情報と上
記相補入力信号との全ビットを比較して上記出力線から
一致／不一致信号を得るようにする。
較回路を内蔵した半導体集積回路装置を提供する。 【解決手段】 複数のワード線と複数の相補ビット線と
の交点に複数のスタティック型メモリセルをマトリック
ス配置し、第１のプリチャージ回路により上記相補ビッ
ト線を動作電圧の一方の電圧にプリチャージし、上記複
数の相補ビット線に対応して上記ビット線のプリチャー
ジ電圧によりオフ状態にされる第１導電型の第１のＭＯ
ＳＦＥＴと上記プリチャージ電圧に対応した第１の電圧
端子と出力線との間に対応する相補ビット線から読み出
された信号に対応した比較すべき相補入力信号が交差的
にゲートに供給された第１導電型の第２のＭＯＳＦＥＴ
を直列形態に接続して比較部を構成し、上記出力線を第
２のプリチャージ回路にて上記動作電圧の他方の電圧に
プリチャージしておき、１つのワード線の選択動作によ
り上記複数の相補ビット線に読み出された記憶情報と上
記相補入力信号との全ビットを比較して上記出力線から
一致／不一致信号を得るようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてキャッシュメモリにおけるタグメ
モリに利用して有効な技術に関するものである。
装置に関し、主としてキャッシュメモリにおけるタグメ
モリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】キャッシュメモリは、大きくわけてキャ
ッシュタグ（タグメモリ）と上記キャッシュデータメモ
リ及びキャッシュコントローラから構成される。上記キ
ャッシュタグはアドレスタグと呼ばれるアドレスの一部
を格納しており、キャッシュデータメモリはキャッシュ
タグに格納されているアドレスタグに対応するデータが
格納されている。これにより、上記キャッシュタグに格
納されているアドレスの一部が中央処理装置からのそれ
に対応するアドレスとが一致すると、キャッシュタグか
らヒット信号が出力されて、並行して選択されているキ
ャッシュデータメモリから読み出されているデータが中
央処理装置に取り込まれる。もしも、ミスヒットならメ
インメモリをアクセスすることとなる。
ッシュタグ（タグメモリ）と上記キャッシュデータメモ
リ及びキャッシュコントローラから構成される。上記キ
ャッシュタグはアドレスタグと呼ばれるアドレスの一部
を格納しており、キャッシュデータメモリはキャッシュ
タグに格納されているアドレスタグに対応するデータが
格納されている。これにより、上記キャッシュタグに格
納されているアドレスの一部が中央処理装置からのそれ
に対応するアドレスとが一致すると、キャッシュタグか
らヒット信号が出力されて、並行して選択されているキ
ャッシュデータメモリから読み出されているデータが中
央処理装置に取り込まれる。もしも、ミスヒットならメ
インメモリをアクセスすることとなる。
【０００３】上記キャッシュタグとして、スタティック
型メモリセルを用いたものがある。つまり、スタティッ
ク型メモリセルをマトリックス配置し、かかるメモリセ
ルから相補ビット線に読み出された上記アドレスタグを
センスアンプで増幅し、かかる増幅出力と上記入力され
たアドレスとを比較回路で比較し、上記ヒット又はミヒ
ヒット信号を形成する。
型メモリセルを用いたものがある。つまり、スタティッ
ク型メモリセルをマトリックス配置し、かかるメモリセ
ルから相補ビット線に読み出された上記アドレスタグを
センスアンプで増幅し、かかる増幅出力と上記入力され
たアドレスとを比較回路で比較し、上記ヒット又はミヒ
ヒット信号を形成する。
【０００４】
【発明が解決しようとする課題】上記のようなキャッシ
ュタグでは、アドレスタグを構成する複数の各ビットに
対応してセンスアンプを設けるものであるため、素子数
が増大するとともに差動型のセンスアンプを用いるもの
であるために、動作状態において直流電流が流れるもの
であるために消費電流が増大してしまうという問題があ
る。
ュタグでは、アドレスタグを構成する複数の各ビットに
対応してセンスアンプを設けるものであるため、素子数
が増大するとともに差動型のセンスアンプを用いるもの
であるために、動作状態において直流電流が流れるもの
であるために消費電流が増大してしまうという問題があ
る。
【０００５】この発明の目的は、高集積化と低消費電力
化を実現した記憶と比較回路を内蔵した半導体集積回路
装置を提供することにある。この発明の他の目的は、高
集積化と低消費電力化を実現したキャッシュメモリを備
えた半導体集積回路装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
化を実現した記憶と比較回路を内蔵した半導体集積回路
装置を提供することにある。この発明の他の目的は、高
集積化と低消費電力化を実現したキャッシュメモリを備
えた半導体集積回路装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線との交点に複数のスタティック型メモリセル
をマトリックス配置し、第１のプリチャージ回路により
上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジし、上記複数の相補ビット線に対応して上記ビット線
のプリチャージ電圧によりオフ状態にされる第１導電型
の第１のＭＯＳＦＥＴと上記プリチャージ電圧に対応し
た第１の電圧端子と出力線との間に対応する相補ビット
線から読み出された信号に対応した比較すべき相補入力
信号が交差的にゲートに供給された第１導電型の第２の
ＭＯＳＦＥＴを直列形態に接続して比較部を構成し、上
記出力線を第２のプリチャージ回路にて上記動作電圧の
他方の電圧にプリチャージしておき、１つのワード線の
選択動作により上記複数の相補ビット線に読み出された
記憶情報と上記相補入力信号との全ビットを比較して上
記出力線から一致／不一致信号を得るようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線との交点に複数のスタティック型メモリセル
をマトリックス配置し、第１のプリチャージ回路により
上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジし、上記複数の相補ビット線に対応して上記ビット線
のプリチャージ電圧によりオフ状態にされる第１導電型
の第１のＭＯＳＦＥＴと上記プリチャージ電圧に対応し
た第１の電圧端子と出力線との間に対応する相補ビット
線から読み出された信号に対応した比較すべき相補入力
信号が交差的にゲートに供給された第１導電型の第２の
ＭＯＳＦＥＴを直列形態に接続して比較部を構成し、上
記出力線を第２のプリチャージ回路にて上記動作電圧の
他方の電圧にプリチャージしておき、１つのワード線の
選択動作により上記複数の相補ビット線に読み出された
記憶情報と上記相補入力信号との全ビットを比較して上
記出力線から一致／不一致信号を得るようにする。
【０００７】
【発明の実施の形態】図１には、この発明の一実施例の
要部回路図が示されている。同図の回路は、特に制限さ
れないが、キャッシュメモリを構成する上記タグメモリ
（キャッシュタグ）として用いられる。同図の各回路素
子及び回路ブロックは、公知の半導体集積回路の製造方
法により、図示しないキャッシュメモリを構成する他の
回路ブロック及び必要に応じて搭載される他の回路ブロ
ックとともに１つの単結晶シリコンのような半導体基板
上において形成される。
要部回路図が示されている。同図の回路は、特に制限さ
れないが、キャッシュメモリを構成する上記タグメモリ
（キャッシュタグ）として用いられる。同図の各回路素
子及び回路ブロックは、公知の半導体集積回路の製造方
法により、図示しないキャッシュメモリを構成する他の
回路ブロック及び必要に応じて搭載される他の回路ブロ
ックとともに１つの単結晶シリコンのような半導体基板
上において形成される。
【０００８】同図には、ビット（ｂｉｔ）００につい
て、１つのメモリセルＭＣ００、プリチャージ回路及び
比較回路が代表として例示的に示されている。メモリア
レイ全体は、特に制限されないが、ワード線の高速動作
のために、ビット００からビット１７までと、ビット１
８からビット３５までと２分割され、それぞれに一対か
らなるワード線駆動回路ＳＤＷ００〜ＳＤＷ６３が設け
られる。特に制限されないが、上記ワード線駆動回路Ｓ
ＤＷ００〜ＳＤＷ６３を中心にして上記分割された２つ
のワード線を左右に振り分けて、均等に分割ワード線の
選択動作が行われるようにしてもよい。ワード線の選択
信号は、ｗ００からｗ６３の６４通りからなり、上記ワ
ード線駆動回路ＳＷＤ００〜ＳＷＤ６３の入力に供給さ
れる。以上により、６４ワード×３６ビットからなるメ
モリアレイが形成される。
て、１つのメモリセルＭＣ００、プリチャージ回路及び
比較回路が代表として例示的に示されている。メモリア
レイ全体は、特に制限されないが、ワード線の高速動作
のために、ビット００からビット１７までと、ビット１
８からビット３５までと２分割され、それぞれに一対か
らなるワード線駆動回路ＳＤＷ００〜ＳＤＷ６３が設け
られる。特に制限されないが、上記ワード線駆動回路Ｓ
ＤＷ００〜ＳＤＷ６３を中心にして上記分割された２つ
のワード線を左右に振り分けて、均等に分割ワード線の
選択動作が行われるようにしてもよい。ワード線の選択
信号は、ｗ００からｗ６３の６４通りからなり、上記ワ
ード線駆動回路ＳＷＤ００〜ＳＷＤ６３の入力に供給さ
れる。以上により、６４ワード×３６ビットからなるメ
モリアレイが形成される。
【０００９】代表として例示的に示されているメモリセ
ルＭＣ００ように、Ｐチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴからなる２つのＣＭＯＳインバ
ータ回路の入力と出力とが互いに交差接続されてなるＣ
ＭＯＳラッチ回路と、かかるＣＭＯＳラッチ回路の一対
の入出力ノードと、相補ビット線Ｂ００，／Ｂ００との
間に設けられたアドレス選択用のＮチャンネル型ＭＯＳ
ＦＥＴから構成される。以下の図面において、Ｐチャン
ネル型ＭＯＳＦＥＴは、そのゲート部分に丸印が付加さ
れることにより、Ｎチャンネル型ＭＯＳＦＥＴと区別さ
れる。また、記号／は、非反転と反転とからなる相補ビ
ット線のうちの反転側を表し、論理記号のバー記号に対
応したものである。
ルＭＣ００ように、Ｐチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴからなる２つのＣＭＯＳインバ
ータ回路の入力と出力とが互いに交差接続されてなるＣ
ＭＯＳラッチ回路と、かかるＣＭＯＳラッチ回路の一対
の入出力ノードと、相補ビット線Ｂ００，／Ｂ００との
間に設けられたアドレス選択用のＮチャンネル型ＭＯＳ
ＦＥＴから構成される。以下の図面において、Ｐチャン
ネル型ＭＯＳＦＥＴは、そのゲート部分に丸印が付加さ
れることにより、Ｎチャンネル型ＭＯＳＦＥＴと区別さ
れる。また、記号／は、非反転と反転とからなる相補ビ
ット線のうちの反転側を表し、論理記号のバー記号に対
応したものである。
【００１０】プリチャージ回路は、プリチャージ信号φ
eqを受ける３つのＰチャンネル型ＭＯＳＦＥＴから構成
される。相補ビット線Ｂ００と／Ｂ００を短絡するＭＯ
ＳＦＥＴ、上記相補ビット線相補ビット線Ｂ００と／Ｂ
００にそれぞれ電源電圧ＶＣＣを供給する２つのＭＯＳ
ＦＥＴから構成される。これにより、プリチャージ信号
φeqがロウレベルにされるプリチャージ期間において、
上記相補ビット線Ｂ００と／Ｂ００とは、上記電源電圧
ＶＣＣに等しくプリチャージされる。
eqを受ける３つのＰチャンネル型ＭＯＳＦＥＴから構成
される。相補ビット線Ｂ００と／Ｂ００を短絡するＭＯ
ＳＦＥＴ、上記相補ビット線相補ビット線Ｂ００と／Ｂ
００にそれぞれ電源電圧ＶＣＣを供給する２つのＭＯＳ
ＦＥＴから構成される。これにより、プリチャージ信号
φeqがロウレベルにされるプリチャージ期間において、
上記相補ビット線Ｂ００と／Ｂ００とは、上記電源電圧
ＶＣＣに等しくプリチャージされる。
【００１１】ビット００に対応した比較回路は、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１〜Ｑ４の４つのＭＯＳＦＥＴ
から構成される。上記ＭＯＳＦＥＴＱ１とＱ３のソース
は、上記電源電圧ＶＣＣに接続される。これら一対のＭ
ＯＳＦＥＴＱ１とＱ３のゲートは、ビット線Ｂ００は／
Ｂ００に接続される。上記ＭＯＳＦＥＴＱ１とＱ３には
それぞれ直列形態にＭＯＳＦＥＴＱ２とＱ４が設けられ
る。これらのＭＯＳＦＥＴＱ２とＱ４のゲートには、比
較すべき入力信号（コンペアデータ）ｃｄｉ００と／ｃ
ｄｉ００とがインバータ回路を介して供給される。上記
ＭＯＳＦＥＴＱ２とＱ４のドレインは、出力線に共通に
接続される。上記のように比較すべき入力信号をインバ
ータ回路を介して極性を反転させて、いわば交差的に比
較入力とすることにより、不一致のときにＭＯＳＦＥＴ
Ｑ１とＱ２又はＱ３とＱ４との間で電流パスが形成さ
れ、一致のときにはＭＯＳＦＥＴＱ１とＱ２及びＱ３と
Ｑ４には電流パスが形成されないようにするものであ
る。
ンネル型ＭＯＳＦＥＴＱ１〜Ｑ４の４つのＭＯＳＦＥＴ
から構成される。上記ＭＯＳＦＥＴＱ１とＱ３のソース
は、上記電源電圧ＶＣＣに接続される。これら一対のＭ
ＯＳＦＥＴＱ１とＱ３のゲートは、ビット線Ｂ００は／
Ｂ００に接続される。上記ＭＯＳＦＥＴＱ１とＱ３には
それぞれ直列形態にＭＯＳＦＥＴＱ２とＱ４が設けられ
る。これらのＭＯＳＦＥＴＱ２とＱ４のゲートには、比
較すべき入力信号（コンペアデータ）ｃｄｉ００と／ｃ
ｄｉ００とがインバータ回路を介して供給される。上記
ＭＯＳＦＥＴＱ２とＱ４のドレインは、出力線に共通に
接続される。上記のように比較すべき入力信号をインバ
ータ回路を介して極性を反転させて、いわば交差的に比
較入力とすることにより、不一致のときにＭＯＳＦＥＴ
Ｑ１とＱ２又はＱ３とＱ４との間で電流パスが形成さ
れ、一致のときにはＭＯＳＦＥＴＱ１とＱ２及びＱ３と
Ｑ４には電流パスが形成されないようにするものであ
る。
【００１２】上記相補ビット線Ｂ００と／Ｂ００に読み
出された信号がハイレベル／ロウレベルであり、上記コ
ンペアデータｃｄｉ００と／ｃｄｉ００がハイレベル／
ロウレベルの一致のとき、そのゲート電位がハイレベル
となるＰチャンネル型ＭＯＳＦＥＴＱ１とＱ４がオフ状
態で、そのゲート電位がロウレベルとなるＰチャンネル
型ＭＯＳＦＥＴＱ２とＱ３がオン状態となり、上記電流
パスが形成されない。上記とは逆に、相補ビット線Ｂ０
０と／Ｂ００に読み出された信号がロウレベル／ハイレ
ベルであり、上記コンペアデータｃｄｉ００と／ｃｄｉ
００がロウレベル／ハイレベルの一致のときにも、上記
とは逆にそのゲート電位がハイレベルとなるＰチャンネ
ル型ＭＯＳＦＥＴＱ２とＱ３がオフ状態で、そのゲート
電位がロウレベルとなるＰチャンネル型ＭＯＳＦＥＴＱ
１とＱ４がオン状態となり、上記電流パスが形成されな
い。
出された信号がハイレベル／ロウレベルであり、上記コ
ンペアデータｃｄｉ００と／ｃｄｉ００がハイレベル／
ロウレベルの一致のとき、そのゲート電位がハイレベル
となるＰチャンネル型ＭＯＳＦＥＴＱ１とＱ４がオフ状
態で、そのゲート電位がロウレベルとなるＰチャンネル
型ＭＯＳＦＥＴＱ２とＱ３がオン状態となり、上記電流
パスが形成されない。上記とは逆に、相補ビット線Ｂ０
０と／Ｂ００に読み出された信号がロウレベル／ハイレ
ベルであり、上記コンペアデータｃｄｉ００と／ｃｄｉ
００がロウレベル／ハイレベルの一致のときにも、上記
とは逆にそのゲート電位がハイレベルとなるＰチャンネ
ル型ＭＯＳＦＥＴＱ２とＱ３がオフ状態で、そのゲート
電位がロウレベルとなるＰチャンネル型ＭＯＳＦＥＴＱ
１とＱ４がオン状態となり、上記電流パスが形成されな
い。
【００１３】上記相補ビット線Ｂ００と／Ｂ００に読み
出された信号がハイレベル／ロウレベルであり、上記コ
ンペアデータｃｄｉ００と／ｃｄｉ００がロウレベル／
ハイレベルの不一致のとき、そのゲート電位がハイレベ
ルとなるＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２がオフ
状態となり、そのゲート電位がロウレベルとなるＰチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４がオン状態となって電
流パスを形成する。上記とは逆に、相補ビット線Ｂ００
と／Ｂ００に読み出された信号がハイレベル／ロウレベ
ルであり、上記コンペアデータｃｄｉ００と／ｃｄｉ０
０がロウレベル／ハイレベルの一致のときにも、上記と
は逆にそのゲート電位がハイレベルとなるＰチャンネル
型ＭＯＳＦＥＴＱ３とＱ４がオフ状態となり、そのゲー
ト電位がロウレベルとなるＰチャンネル型ＭＯＳＦＥＴ
Ｑ１とＱ２がオン状態となって上記電流パスを形成す
る。
出された信号がハイレベル／ロウレベルであり、上記コ
ンペアデータｃｄｉ００と／ｃｄｉ００がロウレベル／
ハイレベルの不一致のとき、そのゲート電位がハイレベ
ルとなるＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２がオフ
状態となり、そのゲート電位がロウレベルとなるＰチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４がオン状態となって電
流パスを形成する。上記とは逆に、相補ビット線Ｂ００
と／Ｂ００に読み出された信号がハイレベル／ロウレベ
ルであり、上記コンペアデータｃｄｉ００と／ｃｄｉ０
０がロウレベル／ハイレベルの一致のときにも、上記と
は逆にそのゲート電位がハイレベルとなるＰチャンネル
型ＭＯＳＦＥＴＱ３とＱ４がオフ状態となり、そのゲー
ト電位がロウレベルとなるＰチャンネル型ＭＯＳＦＥＴ
Ｑ１とＱ２がオン状態となって上記電流パスを形成す
る。
【００１４】上記の電流パスの有無に応じて出力信号を
形成するために、上記出力線には、比較用のプリチャー
ジ信号／φpcがインバータ回路を介してゲートに供給さ
れるＮチャンネル型ＭＯＳＦＥＴが設けられる。このＭ
ＯＳＦＥＴは、上記出力線のノードＡを回路の接地電位
のようなロウレベルにプリチャージさせる。
形成するために、上記出力線には、比較用のプリチャー
ジ信号／φpcがインバータ回路を介してゲートに供給さ
れるＮチャンネル型ＭＯＳＦＥＴが設けられる。このＭ
ＯＳＦＥＴは、上記出力線のノードＡを回路の接地電位
のようなロウレベルにプリチャージさせる。
【００１５】これにより、上記電流パスが形成される
と、上記ロウレベルにプリチャージされた出力線のノー
ドＡの電位が電源電圧ＶＣＣのようなハイレベルにチャ
ージアップされて不一致検出信号を形成するものであ
る。上記のような比較回路は、上記ビット００と同様に
ビット０１からビット３５までにそれぞれ設けられ、上
記出力線に共通に接続される。それ故、００から３５の
３６ビットについて、１つでも不一致のものがあれば、
上記比較回路にて電流パスが形成されて出力線をハイレ
ベルにチャージアップさせるものである。上記全ビット
において全て一致なら、上記電流パスが形成されないか
ら、出力線はロウレベルのプリチャージのままとされ
る。
と、上記ロウレベルにプリチャージされた出力線のノー
ドＡの電位が電源電圧ＶＣＣのようなハイレベルにチャ
ージアップされて不一致検出信号を形成するものであ
る。上記のような比較回路は、上記ビット００と同様に
ビット０１からビット３５までにそれぞれ設けられ、上
記出力線に共通に接続される。それ故、００から３５の
３６ビットについて、１つでも不一致のものがあれば、
上記比較回路にて電流パスが形成されて出力線をハイレ
ベルにチャージアップさせるものである。上記全ビット
において全て一致なら、上記電流パスが形成されないか
ら、出力線はロウレベルのプリチャージのままとされ
る。
【００１６】出力線に設けられたインバータ回路Ｎ１
は、そのロジックスレッショルド電圧により、出力線の
ハイレベル／ロウレベルを判定して比較結果を出力す
る。この信号は、ナンドゲート回路Ｇ１とＧ２からなる
ラッチ回路に保持され、インバータ回路Ｎ２を介して比
較出力ＨｉＴｘｘとして出力される。この実施例を上記
のようなタグメモリに適用した場合、ヒット／ミスヒッ
ト信号として出力されるものである。
は、そのロジックスレッショルド電圧により、出力線の
ハイレベル／ロウレベルを判定して比較結果を出力す
る。この信号は、ナンドゲート回路Ｇ１とＧ２からなる
ラッチ回路に保持され、インバータ回路Ｎ２を介して比
較出力ＨｉＴｘｘとして出力される。この実施例を上記
のようなタグメモリに適用した場合、ヒット／ミスヒッ
ト信号として出力されるものである。
【００１７】上記比較回路は、ビット線Ｂ００と／Ｂ０
０が共に電源電圧ＶＣＣのようなハイレベルにプリチャ
ージされている。そのため、相補ビット線Ｂ００と／Ｂ
００のプリチャージ動作により、比較回路を構成するＭ
ＯＳＦＥＴＱ１とＱ３は、共にオフ状態にされる。ワー
ド線の選択動作により、相補ビット線に選択されたメモ
リセルが接続されると、相補ビット線Ｂ００か／Ｂ００
のいずれか一方においてメモリセルを通して放電経路が
形成されて上記プリチャージレベルから接地電位に向か
ってディスチャージが行われる。
０が共に電源電圧ＶＣＣのようなハイレベルにプリチャ
ージされている。そのため、相補ビット線Ｂ００と／Ｂ
００のプリチャージ動作により、比較回路を構成するＭ
ＯＳＦＥＴＱ１とＱ３は、共にオフ状態にされる。ワー
ド線の選択動作により、相補ビット線に選択されたメモ
リセルが接続されると、相補ビット線Ｂ００か／Ｂ００
のいずれか一方においてメモリセルを通して放電経路が
形成されて上記プリチャージレベルから接地電位に向か
ってディスチャージが行われる。
【００１８】例えば、上記メモリセルＭＣ００におい
て、ビット線Ｂ００側にアドレス選択用ＭＯＳＦＥＴを
介して出力端子が接続されたＣＭＯＳインバータ回路に
おいて、Ｐチャンネル型ＭＯＳＦＥＴがオフ状態でＮチ
ャンネル型ＭＯＳＦＥＴがオン状態なら、かかるビット
線Ｂ００はアドレス選択用ＭＯＳＦＥＴ、上記Ｎチャン
ネル型ＭＯＳＦＥＴを通してロウレベル側に引抜きが開
始される。これに対して、ビット線／Ｂ００側にアドレ
ス選択用ＭＯＳＦＥＴを介して出力端子が接続されたＣ
ＭＯＳインバータ回路においては、上記とは逆にＰチャ
ンネル型ＭＯＳＦＥＴがオン状態でＮチャンネル型ＭＯ
ＳＦＥＴがオフ状態であるから、ビット線／Ｂ００の電
位がリーク電流等により低下しようとすると上記Ｐチャ
ンネル型ＭＯＳＦＥＴから電流供給がなされて上記ハイ
レベルを維持する。
て、ビット線Ｂ００側にアドレス選択用ＭＯＳＦＥＴを
介して出力端子が接続されたＣＭＯＳインバータ回路に
おいて、Ｐチャンネル型ＭＯＳＦＥＴがオフ状態でＮチ
ャンネル型ＭＯＳＦＥＴがオン状態なら、かかるビット
線Ｂ００はアドレス選択用ＭＯＳＦＥＴ、上記Ｎチャン
ネル型ＭＯＳＦＥＴを通してロウレベル側に引抜きが開
始される。これに対して、ビット線／Ｂ００側にアドレ
ス選択用ＭＯＳＦＥＴを介して出力端子が接続されたＣ
ＭＯＳインバータ回路においては、上記とは逆にＰチャ
ンネル型ＭＯＳＦＥＴがオン状態でＮチャンネル型ＭＯ
ＳＦＥＴがオフ状態であるから、ビット線／Ｂ００の電
位がリーク電流等により低下しようとすると上記Ｐチャ
ンネル型ＭＯＳＦＥＴから電流供給がなされて上記ハイ
レベルを維持する。
【００１９】上記のように相補ビット線Ｂ００の電位
が、Ｐチャンネル型ＭＯＳＦＥＴＱ１のしきい値電圧以
下に低下すると、ＭＯＳＦＥＴＱ１がオン状態にされ
て、コンペアデータに対応してＭＯＳＦＥＴＱ２がオン
状態なら上記のように不一致信号を形成し、ＭＯＳＦＥ
ＴＱ２がオフ状態なら、かかるビット００では上記不一
致信号を形成する電流パスが形成されない。
が、Ｐチャンネル型ＭＯＳＦＥＴＱ１のしきい値電圧以
下に低下すると、ＭＯＳＦＥＴＱ１がオン状態にされ
て、コンペアデータに対応してＭＯＳＦＥＴＱ２がオン
状態なら上記のように不一致信号を形成し、ＭＯＳＦＥ
ＴＱ２がオフ状態なら、かかるビット００では上記不一
致信号を形成する電流パスが形成されない。
【００２０】このように、相補ビット線のプリチャージ
電位を電源電圧ＶＣＣ側にプリチャージさせ、かかるプ
リチャージ電圧ではオフ状態にされるＭＯＳＦＥＴを用
いて比較回路を構成することにより、相補ビット線の電
位を従来のようにセンスアンプで増幅することなく、直
接的に比較信号として用いことができる。この結果、セ
ンスアンプが省略できる分、大幅な回路素子数の低減と
低消費電力化を図ることができるものとなる。
電位を電源電圧ＶＣＣ側にプリチャージさせ、かかるプ
リチャージ電圧ではオフ状態にされるＭＯＳＦＥＴを用
いて比較回路を構成することにより、相補ビット線の電
位を従来のようにセンスアンプで増幅することなく、直
接的に比較信号として用いことができる。この結果、セ
ンスアンプが省略できる分、大幅な回路素子数の低減と
低消費電力化を図ることができるものとなる。
【００２１】図２には、この発明に係る半導体集積回路
装置に設けられる比較回路の他の一実施例の回路図が示
されている。この実施例では、回路素子の低減を図るた
めに、相補ビット線Ｂ０と／Ｂ０にＰチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ２のソースが接続される。これら一対
のＭＯＳＦＥＴＱ１とＱ２のゲートには、交差的にコン
ペアデータｃｄｉと／ｃｄｉが供給される。つまり、非
反転のビット線Ｂ０にソースが接続されたＭＯＳＦＥＴ
Ｑ１のゲートには、それとは逆に反転側のコンペアデー
タ／ｃｄｉが供給され、反転のビット線／Ｂ０にソース
が接続されたＭＯＳＦＥＴＱ２のゲートには、それとは
逆に非反転側のコンペアデータｃｄｉが供給される。上
記一対のＭＯＳＦＥＴＱ１とＱ２のドレインは、共通接
続されてＰチャンネル型ＭＯＳＦＥＴＱ３のゲートに伝
えられる。このＭＯＳＦＥＴＱ３のソースは、上記同様
に電源電圧ＶＣＣに接続され、ドレインが上記同様な出
力線に接続される。
装置に設けられる比較回路の他の一実施例の回路図が示
されている。この実施例では、回路素子の低減を図るた
めに、相補ビット線Ｂ０と／Ｂ０にＰチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ２のソースが接続される。これら一対
のＭＯＳＦＥＴＱ１とＱ２のゲートには、交差的にコン
ペアデータｃｄｉと／ｃｄｉが供給される。つまり、非
反転のビット線Ｂ０にソースが接続されたＭＯＳＦＥＴ
Ｑ１のゲートには、それとは逆に反転側のコンペアデー
タ／ｃｄｉが供給され、反転のビット線／Ｂ０にソース
が接続されたＭＯＳＦＥＴＱ２のゲートには、それとは
逆に非反転側のコンペアデータｃｄｉが供給される。上
記一対のＭＯＳＦＥＴＱ１とＱ２のドレインは、共通接
続されてＰチャンネル型ＭＯＳＦＥＴＱ３のゲートに伝
えられる。このＭＯＳＦＥＴＱ３のソースは、上記同様
に電源電圧ＶＣＣに接続され、ドレインが上記同様な出
力線に接続される。
【００２２】この構成では、ＭＯＳＦＥＴＱ１又はＱ２
において、ビット線がロウレベルで、コンペアデータが
ロウレベルの組み合わせが不一致を検出する。この組み
合わせにおいて、ＭＯＳＦＥＴＱ１又はＱ２がオン状態
となるので、上記ビット線のロウレベルをＭＯＳＦＥＴ
Ｑ３のゲートに伝えて、出力線をハイレベルにチャージ
アップさせる電流経路を形成する。この構成では、ビッ
ト当たりの比較回路を構成するＭＯＳＦＥＴの数が３個
と削減できるものである。
において、ビット線がロウレベルで、コンペアデータが
ロウレベルの組み合わせが不一致を検出する。この組み
合わせにおいて、ＭＯＳＦＥＴＱ１又はＱ２がオン状態
となるので、上記ビット線のロウレベルをＭＯＳＦＥＴ
Ｑ３のゲートに伝えて、出力線をハイレベルにチャージ
アップさせる電流経路を形成する。この構成では、ビッ
ト当たりの比較回路を構成するＭＯＳＦＥＴの数が３個
と削減できるものである。
【００２３】図３には、この発明に係る半導体集積回路
装置に設けられる比較回路の他の一実施例の回路図が示
されている。この実施例では、図２の実施例において、
上記比較動作を行う一対のＭＯＳＦＥＴのドレイン側に
ＣＭＯＳインバータ回路が設けられる。プリチャージ動
作のときに、かかるＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴがオン状態となり、ロウレベルの出
力信号を形成する。この出力信号をワイヤードオア論理
のＮチャンネル型からなる入力ＭＯＳＦＥＴＱ１０のゲ
ートに供給する。
装置に設けられる比較回路の他の一実施例の回路図が示
されている。この実施例では、図２の実施例において、
上記比較動作を行う一対のＭＯＳＦＥＴのドレイン側に
ＣＭＯＳインバータ回路が設けられる。プリチャージ動
作のときに、かかるＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴがオン状態となり、ロウレベルの出
力信号を形成する。この出力信号をワイヤードオア論理
のＮチャンネル型からなる入力ＭＯＳＦＥＴＱ１０のゲ
ートに供給する。
【００２４】各ビットの比較出力は、上記のようなＮチ
ャンネル型ＭＯＳＦＥＴ１０、Ｑ１１、Ｑ１２等のゲー
トにそれぞれ供給される。これらのＭＯＳＦＥＴＱ１
０、Ｑ１１、Ｑ１２等のソースは回路の接地電位に接続
され、ドレインが出力線に接続される。出力線には、Ｐ
チャンネル型ＭＯＳＦＥＴＱ１３かなるプリチャージ回
路が設けられる。この構成では、上記ＣＭＯＳインバー
タ回路での増幅動作が行われるので、一致／不一致出力
を高速に得る場合に好適である。
ャンネル型ＭＯＳＦＥＴ１０、Ｑ１１、Ｑ１２等のゲー
トにそれぞれ供給される。これらのＭＯＳＦＥＴＱ１
０、Ｑ１１、Ｑ１２等のソースは回路の接地電位に接続
され、ドレインが出力線に接続される。出力線には、Ｐ
チャンネル型ＭＯＳＦＥＴＱ１３かなるプリチャージ回
路が設けられる。この構成では、上記ＣＭＯＳインバー
タ回路での増幅動作が行われるので、一致／不一致出力
を高速に得る場合に好適である。
【００２５】図４には、この発明に係る半導体集積回路
装置に設けられる比較回路の更に他の一実施例の回路図
が示されている。この実施例では、図３の実施例におい
て、上記比較動作を行う一対のＭＯＳＦＥＴのドレイン
側に設けられたＣＭＯＳインバータ回路に代えて、Ｐチ
ャンネル型ＭＯＳＦＥＴのドレイン側にＮチャンネル型
ＭＯＳＦＥＴのプリチャージＭＯＳＦＥＴを設けるもの
である。このようにすることにより、動作の安定化を図
ることができる。
装置に設けられる比較回路の更に他の一実施例の回路図
が示されている。この実施例では、図３の実施例におい
て、上記比較動作を行う一対のＭＯＳＦＥＴのドレイン
側に設けられたＣＭＯＳインバータ回路に代えて、Ｐチ
ャンネル型ＭＯＳＦＥＴのドレイン側にＮチャンネル型
ＭＯＳＦＥＴのプリチャージＭＯＳＦＥＴを設けるもの
である。このようにすることにより、動作の安定化を図
ることができる。
【００２６】図５には、この発明が適用されるキャッシ
ュメモリにおけるデータメモリの一実施例のブロック図
が示されている。同図のデータメモリは、６４ＫＷ×９
ビットのＲＡＭを８個用いて、データＤ０〜８とＤ９〜
Ｄ１７からなる合計１８ビットからなるデータを記憶す
るようにされる。９ビットのうちの１ビットはパリティ
ビットとされ、パリティチェック回路ＰＣによりエラー
検出が行われる。信号ＥＲＲＯＲはデータに誤りがあっ
たときに出力される。
ュメモリにおけるデータメモリの一実施例のブロック図
が示されている。同図のデータメモリは、６４ＫＷ×９
ビットのＲＡＭを８個用いて、データＤ０〜８とＤ９〜
Ｄ１７からなる合計１８ビットからなるデータを記憶す
るようにされる。９ビットのうちの１ビットはパリティ
ビットとされ、パリティチェック回路ＰＣによりエラー
検出が行われる。信号ＥＲＲＯＲはデータに誤りがあっ
たときに出力される。
【００２７】アドレス信号Ａ０〜１７は、アドレスラッ
チ回路に取り込まれ、それをデコーダ回路により解読し
て６４ＫＷ×９ビットからなるＲＡＭ（メモリアレイ）
のアドレス選択動作が行われる。入力データは、データ
ラッチ回路を介してメモリアレイに書き込まれる。制御
回路ＣＯＮＴは、出力イネーブル信号ＯＥと書込み信号
ＷＥＨとＷＥＬにより、上位９ビット又は下位９ビット
の単位での書込みが可能にされる。セレクタＳＥＬは、
制御信号Ｒ０〜１により選択されて上位９ビット又は下
位９ビットの単位での読み出しが可能にされる。つま
り、この実施例のデータメモリは、上位又は下位９ビッ
ト又は両方同時に１８ビットの単位でのメモリアクセス
が可能にされる。このようなワード構成の切り替えに、
上記モード切り替え信号Ｃとそれに対応されたアドレス
信号が用いられる。
チ回路に取り込まれ、それをデコーダ回路により解読し
て６４ＫＷ×９ビットからなるＲＡＭ（メモリアレイ）
のアドレス選択動作が行われる。入力データは、データ
ラッチ回路を介してメモリアレイに書き込まれる。制御
回路ＣＯＮＴは、出力イネーブル信号ＯＥと書込み信号
ＷＥＨとＷＥＬにより、上位９ビット又は下位９ビット
の単位での書込みが可能にされる。セレクタＳＥＬは、
制御信号Ｒ０〜１により選択されて上位９ビット又は下
位９ビットの単位での読み出しが可能にされる。つま
り、この実施例のデータメモリは、上位又は下位９ビッ
ト又は両方同時に１８ビットの単位でのメモリアクセス
が可能にされる。このようなワード構成の切り替えに、
上記モード切り替え信号Ｃとそれに対応されたアドレス
信号が用いられる。
【００２８】キャッシュメモリの全体は、前記説明した
ように大きくわけてキャッシュタグ（アドレスアレイ）
と上記キャッシュデータメモリ及びキャッシュコントロ
ーラから構成される。このようなキャッシュメモリその
ものは、公知であり、前記図１ないし図３にてキャッシ
ュタグが示されているので、それに対応したデータメモ
リのみが例示的に示されている。すなわち、前記キャッ
シュタグにおいてはアドレスタグと呼ばれるアドレスの
一部を格納しており、キャッシュデータメモリはキャッ
シュタグに格納されているアドレスタグに対応するデー
タが格納されている。これにより、上記キャッシュタグ
に格納されているアドレスの一部が中央処理装置ＣＰＵ
からのそれに対応するアドレスとが一致すると、キャッ
シュタグからヒット信号が出力されて、並行して選択さ
れているキャッシュデータメモリから読み出されている
データが中央処理装置ＣＰＵに取り込まれる。もしも、
ミスヒットならメインメモリをアクセスすることとな
る。
ように大きくわけてキャッシュタグ（アドレスアレイ）
と上記キャッシュデータメモリ及びキャッシュコントロ
ーラから構成される。このようなキャッシュメモリその
ものは、公知であり、前記図１ないし図３にてキャッシ
ュタグが示されているので、それに対応したデータメモ
リのみが例示的に示されている。すなわち、前記キャッ
シュタグにおいてはアドレスタグと呼ばれるアドレスの
一部を格納しており、キャッシュデータメモリはキャッ
シュタグに格納されているアドレスタグに対応するデー
タが格納されている。これにより、上記キャッシュタグ
に格納されているアドレスの一部が中央処理装置ＣＰＵ
からのそれに対応するアドレスとが一致すると、キャッ
シュタグからヒット信号が出力されて、並行して選択さ
れているキャッシュデータメモリから読み出されている
データが中央処理装置ＣＰＵに取り込まれる。もしも、
ミスヒットならメインメモリをアクセスすることとな
る。
【００２９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数のワード線と複数の相補ビット線との交点
に複数のスタティック型メモリセルをマトリックス配置
し、第１のプリチャージ回路により上記相補ビット線を
動作電圧の一方の電圧にプリチャージし、上記複数の相
補ビット線に対応して上記ビット線のプリチャージ電圧
によりオフ状態にされる第１導電型の第１のＭＯＳＦＥ
Ｔと上記プリチャージ電圧に対応した第１の電圧端子と
出力線との間に対応する相補ビット線から読み出された
信号に対応した比較すべき相補入力信号が交差的にゲー
トに供給された第１導電型の第２のＭＯＳＦＥＴを直列
形態に接続して比較部を構成することにより、センスア
ンプを用いることなく、上記出力線を第２のプリチャー
ジ回路にて上記動作電圧の他方の電圧にプリチャージし
ておき、１つのワード線の選択動作により上記複数の相
補ビット線に読み出された記憶情報と上記相補入力信号
との全ビットを比較して上記出力線から一致／不一致信
号を得るようにすることができるという効果が得られ
る。
記の通りである。 （１） 複数のワード線と複数の相補ビット線との交点
に複数のスタティック型メモリセルをマトリックス配置
し、第１のプリチャージ回路により上記相補ビット線を
動作電圧の一方の電圧にプリチャージし、上記複数の相
補ビット線に対応して上記ビット線のプリチャージ電圧
によりオフ状態にされる第１導電型の第１のＭＯＳＦＥ
Ｔと上記プリチャージ電圧に対応した第１の電圧端子と
出力線との間に対応する相補ビット線から読み出された
信号に対応した比較すべき相補入力信号が交差的にゲー
トに供給された第１導電型の第２のＭＯＳＦＥＴを直列
形態に接続して比較部を構成することにより、センスア
ンプを用いることなく、上記出力線を第２のプリチャー
ジ回路にて上記動作電圧の他方の電圧にプリチャージし
ておき、１つのワード線の選択動作により上記複数の相
補ビット線に読み出された記憶情報と上記相補入力信号
との全ビットを比較して上記出力線から一致／不一致信
号を得るようにすることができるという効果が得られ
る。
【００３０】（２） 上記比較回路として、上記複数の
相補ビット線に対応してそれぞれソースが接続され、ゲ
ートに対応する相補ビット線から読み出された信号に対
応した比較すべき相補入力信号が交差して供給され、対
とれるもののドレインが共通化されてなる第１導電型の
第１のＭＯＳＦＥＴに対して、上記一方の電圧端子にソ
ースが供給され、上記対とされた第１のＭＯＳＦＥＴの
共通化されたドレインと出力線との間に第１導電型の第
２のＭＯＳＦＥＴを設けることにより、よりいっそうの
回路の簡素化を図ることができるという効果が得られ
る。
相補ビット線に対応してそれぞれソースが接続され、ゲ
ートに対応する相補ビット線から読み出された信号に対
応した比較すべき相補入力信号が交差して供給され、対
とれるもののドレインが共通化されてなる第１導電型の
第１のＭＯＳＦＥＴに対して、上記一方の電圧端子にソ
ースが供給され、上記対とされた第１のＭＯＳＦＥＴの
共通化されたドレインと出力線との間に第１導電型の第
２のＭＯＳＦＥＴを設けることにより、よりいっそうの
回路の簡素化を図ることができるという効果が得られ
る。
【００３１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、相補
ビット線を回路の接地電位のようなロウレベルにプリチ
ャージし、比較回路を構成するＭＯＳＦＥＴとしてＮチ
ャンネル型ＭＯＳＦＥＴを用いるようにしてもよい。つ
まり、上記図１〜図３の実施例のＭＯＳＦＥＴの導電型
と電圧を逆に構成してもよい。図１において、インバー
タ回路Ｎ１を差動のセンスアンプに置き換えるようにす
るものであってもよい。この発明は、前記のようなキャ
ッシュメモリにおけるキャッシュタグの他、連想メモリ
又は内容読み出しメモリとしても同様に適用できるもの
である。このように本願発明に係る記憶と比較回路は、
上記のような記憶データと入力データとを比較する機能
を持つ各種半導体集積回路装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、相補
ビット線を回路の接地電位のようなロウレベルにプリチ
ャージし、比較回路を構成するＭＯＳＦＥＴとしてＮチ
ャンネル型ＭＯＳＦＥＴを用いるようにしてもよい。つ
まり、上記図１〜図３の実施例のＭＯＳＦＥＴの導電型
と電圧を逆に構成してもよい。図１において、インバー
タ回路Ｎ１を差動のセンスアンプに置き換えるようにす
るものであってもよい。この発明は、前記のようなキャ
ッシュメモリにおけるキャッシュタグの他、連想メモリ
又は内容読み出しメモリとしても同様に適用できるもの
である。このように本願発明に係る記憶と比較回路は、
上記のような記憶データと入力データとを比較する機能
を持つ各種半導体集積回路装置に広く利用できる。
【００３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線との交点に複数のスタティック型メモリセル
をマトリックス配置し、第１のプリチャージ回路により
上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジし、上記複数の相補ビット線に対応して上記ビット線
のプリチャージ電圧によりオフ状態にされる第１導電型
の第１のＭＯＳＦＥＴと上記プリチャージ電圧に対応し
た第１の電圧端子と出力線との間に対応する相補ビット
線から読み出された信号に対応した比較すべき相補入力
信号が交差的にゲートに供給された第１導電型の第２の
ＭＯＳＦＥＴを直列形態に接続して比較部を構成するこ
とにより、センスアンプを用いることなく簡単で低消費
電力のともに、上記出力線を第２のプリチャージ回路に
て上記動作電圧の他方の電圧にプリチャージしておき、
１つのワード線の選択動作により上記複数の相補ビット
線に読み出された記憶情報と上記相補入力信号との全ビ
ットを比較して上記出力線から一致／不一致信号を得る
ようにすることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数の相
補ビット線との交点に複数のスタティック型メモリセル
をマトリックス配置し、第１のプリチャージ回路により
上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジし、上記複数の相補ビット線に対応して上記ビット線
のプリチャージ電圧によりオフ状態にされる第１導電型
の第１のＭＯＳＦＥＴと上記プリチャージ電圧に対応し
た第１の電圧端子と出力線との間に対応する相補ビット
線から読み出された信号に対応した比較すべき相補入力
信号が交差的にゲートに供給された第１導電型の第２の
ＭＯＳＦＥＴを直列形態に接続して比較部を構成するこ
とにより、センスアンプを用いることなく簡単で低消費
電力のともに、上記出力線を第２のプリチャージ回路に
て上記動作電圧の他方の電圧にプリチャージしておき、
１つのワード線の選択動作により上記複数の相補ビット
線に読み出された記憶情報と上記相補入力信号との全ビ
ットを比較して上記出力線から一致／不一致信号を得る
ようにすることができる。
【図１】この発明の一実施例を示す要部回路図である。
【図２】この発明に係る半導体集積回路装置に設けられ
る比較回路の他の一実施例を示す回路図である。
る比較回路の他の一実施例を示す回路図である。
【図３】この発明に係る半導体集積回路装置に設けられ
る比較回路の他の一実施例を示す回路図である。
る比較回路の他の一実施例を示す回路図である。
【図４】この発明に係る半導体集積回路装置に設けられ
る比較回路の更に他の一実施例を示す回路図である。
る比較回路の更に他の一実施例を示す回路図である。
【図５】この発明が適用されたキャッシュメモリにおけ
るデータメモリの一実施例を示すブロック図である。
るデータメモリの一実施例を示すブロック図である。
ｗ００〜ｗ６３…ワード線選択信号、ＳＷＤ００〜ＳＷ
Ｄ６３…ワード線駆動回路、ＭＣ００〜ＭＣ６３…メモ
リセル、Ｂ００，／Ｂ００…相補ビット線、ｃｄｉ０
０，／ｃｄｉ００…コンペアデータ、Ｎ１，Ｎ２…イン
バータ回路、Ｇ１，Ｇ２…ゲート回路、Ｑ１〜Ｑ１３…
ＭＯＳＦＥＴ、ＳＥＬ…セレクタ、ＰＣ…パリティチェ
ック回路、ＣＯＮＴ…制御回路、
Ｄ６３…ワード線駆動回路、ＭＣ００〜ＭＣ６３…メモ
リセル、Ｂ００，／Ｂ００…相補ビット線、ｃｄｉ０
０，／ｃｄｉ００…コンペアデータ、Ｎ１，Ｎ２…イン
バータ回路、Ｇ１，Ｇ２…ゲート回路、Ｑ１〜Ｑ１３…
ＭＯＳＦＥＴ、ＳＥＬ…セレクタ、ＰＣ…パリティチェ
ック回路、ＣＯＮＴ…制御回路、
Claims (4)
- 【請求項１】 複数のワード線と複数の相補ビット線
と、 上記複数のワード線と複数の相補ビット線との交点に設
けられた複数のスタティック型メモリセルと、 上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジする第１のプリチャージ回路と、 上記複数の相補ビット線に対応してそれぞれ設けられ、
上記ビット線のプリチャージ電圧によりオフ状態にされ
る第１導電型の第１のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴと上記プリチャージ電圧に対応
した第１の電圧端子と出力線との間に直列形態に設けら
れ、対応する相補ビット線から読み出された信号に対応
した比較すべき相補入力信号が交差的にゲートに供給さ
れた第１導電型の第２のＭＯＳＦＥＴと、 上記出力線を上記動作電圧の他方の電圧にプリチャージ
する第２のプリチャージ回路とを備え、 １つのワード線の選択動作により上記複数の相補ビット
線に読み出された記憶情報と上記相補入力信号との全ビ
ットの一致／不一致信号を上記出力線から得るようにし
た記憶及び比較回路を具備してなることを特徴とする半
導体集積回路装置。 - 【請求項２】 複数のワード線と複数の相補ビット線
と、 上記複数のワード線と複数の相補ビット線との交点に設
けられた複数のスタティック型メモリセルと、 上記相補ビット線を動作電圧の一方の電圧にプリチャー
ジする第１のプリチャージ回路と、 上記複数の相補ビット線に対応してそれぞれソースが接
続され、ゲートに対応する相補ビット線から読み出され
た信号に対応した比較すべき相補入力信号が交差して供
給され、対とれるもののドレインが共通化されてなる第
１導電型の第１のＭＯＳＦＥＴと、 上記一方の電圧端子にソースが供給され、上記対とされ
た第１のＭＯＳＦＥＴの共通化されたドレインと出力線
との間にそれぞれ設けられた第１導電型の第２のＭＯＳ
ＦＥＴと、 上記出力線を上記動作電圧の他方の電圧にプリチャージ
する第２のプリチャージ回路とを備え、 １つのワード線の選択動作により上記複数の相補ビット
線に読み出された記憶情報と上記相補入力信号との全ビ
ットの一致／不一致信号を上記出力線から得るようにし
た記憶及び比較回路を具備してなることを特徴とする半
導体集積回路装置。 - 【請求項３】 上記第２のＭＯＳＦＥＴのドレインは、
ロウレベルにプリチャージされるものであり、上記ドレ
イン出力は第２導電型の第３のＭＯＳＦＥＴのゲートに
供給され、かかる第３のＭＯＳＦＥＴのドレインが上記
出力線に接続され、第２のプリチャージ回路は、上記出
力線を上記一方の電圧にプリチャージさせるものである
ことを特徴とする請求項２の半導体集積回路装置。 - 【請求項４】 上記記憶及び比較回路は、キャッシュメ
モリを構成するタグメモリであることを特徴とする請求
項１又は請求項２の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30081296A JP3707709B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30081296A JP3707709B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134582A true JPH10134582A (ja) | 1998-05-22 |
| JP3707709B2 JP3707709B2 (ja) | 2005-10-19 |
Family
ID=17889407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30081296A Expired - Fee Related JP3707709B2 (ja) | 1996-10-28 | 1996-10-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3707709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7789188B2 (en) | 2005-02-25 | 2010-09-07 | Rema Lipprandt Gmbh & Co. Kg | Shaft head |
-
1996
- 1996-10-28 JP JP30081296A patent/JP3707709B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7789188B2 (en) | 2005-02-25 | 2010-09-07 | Rema Lipprandt Gmbh & Co. Kg | Shaft head |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3707709B2 (ja) | 2005-10-19 |
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