JP2929847B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】近年、半導体記憶装置においては、内部
降圧回路等を用いて低電圧で動作する記憶装置が主流と
なってきている。
降圧回路等を用いて低電圧で動作する記憶装置が主流と
なってきている。
【０００３】しかしながら、低電圧動作を行うことによ
り、例えば１トランジスタ−１キャパシタ型メモリセル
を有するダイナミックＲＡＭにおいては、メモリセルの
蓄積電荷量も小さくなりセンスアンプ動作マージンも減
少してしまう。この問題を解決するために、従来におい
てはメモリセルキャパシタの容量値を大きくすること、
ビット線の容量値を小さくすることのいずれかによりセ
ンスアンプ入力信号を確保することが行われている。
り、例えば１トランジスタ−１キャパシタ型メモリセル
を有するダイナミックＲＡＭにおいては、メモリセルの
蓄積電荷量も小さくなりセンスアンプ動作マージンも減
少してしまう。この問題を解決するために、従来におい
てはメモリセルキャパシタの容量値を大きくすること、
ビット線の容量値を小さくすることのいずれかによりセ
ンスアンプ入力信号を確保することが行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ようにメモリセルキャパシタの容量値を大きくする方法
においては、高集積化が進むほど小面積内に大容量値を
確保する必要が生じている。その結果、キャパシタ絶縁
膜の薄膜が進み、このキャパシタ絶縁膜は物理的限界へ
近づくことが予想される。
ようにメモリセルキャパシタの容量値を大きくする方法
においては、高集積化が進むほど小面積内に大容量値を
確保する必要が生じている。その結果、キャパシタ絶縁
膜の薄膜が進み、このキャパシタ絶縁膜は物理的限界へ
近づくことが予想される。
【０００５】一方、ビット線の容量値を小さくするに
は、ビット線上に存在するメモリセル数を減少させ、ビ
ット線長を短くする方法があるが、この方法はセンスア
ンプの台数を増加させる必要を生ずるため、高集積化に
適さない。したがって、従来の半導体記憶装置において
は、低電圧動作化に伴うセンスアンプ動作マージン悪化
を防ぐのが困難であるという問題点がある。
は、ビット線上に存在するメモリセル数を減少させ、ビ
ット線長を短くする方法があるが、この方法はセンスア
ンプの台数を増加させる必要を生ずるため、高集積化に
適さない。したがって、従来の半導体記憶装置において
は、低電圧動作化に伴うセンスアンプ動作マージン悪化
を防ぐのが困難であるという問題点がある。
【０００６】
【課題を解決するための手段】 本願発明の第１の要旨
は、１個のトランジスタと１個のキャパシタとを直列接
続してメモリセルとし、該メモリセルを複数個ビット線
対に接続し、ワード線を選択的に制御してキャパシタの
一方の電極をビット線対を構成するビット線のいずれか
一方に導通させる半導体記憶装置において、上記複数個
のメモリセルをビット線に沿って複数のグループに分割
し、隣接する２つのグループの一方に属するメモリセル
のキャパシタの他方の電極は第１トランジスタを介して
第１制御信号線に接続可能であり、隣接する２つのグル
ープの他方に属するメモリセルのキャパシタの他方の電
極は第２トランジスタを介して第２制御信号線に接続可
能であり、且つ、メモリセルを選択する場合に第１制御
信号線と第２制御信号線が異なる電位とされる。また、
本願発明の第２の要旨は、１個のトランジスタと１個の
キャパシタとを直列接続してメモリセルとし、該メモリ
セルを複数個ビット線対に接続し、ワード線を選択的に
制御してキャパシタの一方の電極をビット線対を構成す
るビット線のいずれか一方に導通させる半導体記憶装置
において、上記複数個のメモリセルをビット線に沿って
複数のグループに分割し、各グループに属するメモリセ
ルのキャパシタの他方の電極は夫々部分信号線に接続さ
れ、該複数の部分信号線の内第１の群はビット線の一方
をゲート入力とする第１トランジスタを介して第１制御
信号線へ接続され、上記２本のビット線の他方をゲート
入力とする第２トランジスタを介して第２制御信号線へ
と接続され、上記複数の部分信号線の内第１の群に隣接
する部分信号線は前記一方のビット線をゲート入力とす
る第３トランジスタを介して上記第２制御信号線へと接
続され、上記他方のビット線をゲート入力とする第４の
トランジスタを介して上記第１制御信号線へと接続され
ることであり、且つ、メモリセルを選択する場合に第１
制御信号線と第２制御信号線が異なる電位とされる。
は、１個のトランジスタと１個のキャパシタとを直列接
続してメモリセルとし、該メモリセルを複数個ビット線
対に接続し、ワード線を選択的に制御してキャパシタの
一方の電極をビット線対を構成するビット線のいずれか
一方に導通させる半導体記憶装置において、上記複数個
のメモリセルをビット線に沿って複数のグループに分割
し、隣接する２つのグループの一方に属するメモリセル
のキャパシタの他方の電極は第１トランジスタを介して
第１制御信号線に接続可能であり、隣接する２つのグル
ープの他方に属するメモリセルのキャパシタの他方の電
極は第２トランジスタを介して第２制御信号線に接続可
能であり、且つ、メモリセルを選択する場合に第１制御
信号線と第２制御信号線が異なる電位とされる。また、
本願発明の第２の要旨は、１個のトランジスタと１個の
キャパシタとを直列接続してメモリセルとし、該メモリ
セルを複数個ビット線対に接続し、ワード線を選択的に
制御してキャパシタの一方の電極をビット線対を構成す
るビット線のいずれか一方に導通させる半導体記憶装置
において、上記複数個のメモリセルをビット線に沿って
複数のグループに分割し、各グループに属するメモリセ
ルのキャパシタの他方の電極は夫々部分信号線に接続さ
れ、該複数の部分信号線の内第１の群はビット線の一方
をゲート入力とする第１トランジスタを介して第１制御
信号線へ接続され、上記２本のビット線の他方をゲート
入力とする第２トランジスタを介して第２制御信号線へ
と接続され、上記複数の部分信号線の内第１の群に隣接
する部分信号線は前記一方のビット線をゲート入力とす
る第３トランジスタを介して上記第２制御信号線へと接
続され、上記他方のビット線をゲート入力とする第４の
トランジスタを介して上記第１制御信号線へと接続され
ることであり、且つ、メモリセルを選択する場合に第１
制御信号線と第２制御信号線が異なる電位とされる。
【０００７】
【発明の作用】以上の構成により、選択メモリセルのキ
ャパシタの他方の電極を、選択ビット線の電位変動とは
逆方法に変化させておき、メモリセルとビット線の分離
後に、ビット線対及び信号線をプリチャージ電位に戻す
ことで、メモリセルの電荷蓄積量を増大させる作用を有
している。
ャパシタの他方の電極を、選択ビット線の電位変動とは
逆方法に変化させておき、メモリセルとビット線の分離
後に、ビット線対及び信号線をプリチャージ電位に戻す
ことで、メモリセルの電荷蓄積量を増大させる作用を有
している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例に係る半導体記憶装置の
メモリセルアレイを示す回路図である。
る。図１は本発明の第１実施例に係る半導体記憶装置の
メモリセルアレイを示す回路図である。
【０００９】図１において、ＢＬ及びＢＲはビット線を
表し、ビット線ＢＬ，ＢＲ上の電圧は１で示すセンスア
ンプへ入力している。ここでビット線ＢＬには、ＭＯＳ
ＮチャンネルトランジスタＱＣ１とセルキャパシタＣＳ
１によって構成されるメモリセルＭＣ１及びメモリセル
ＭＣ１と同一構成のＭＣ２が接続され、それぞれワード
線信号φＷ１，φＷ２により選択される。
表し、ビット線ＢＬ，ＢＲ上の電圧は１で示すセンスア
ンプへ入力している。ここでビット線ＢＬには、ＭＯＳ
ＮチャンネルトランジスタＱＣ１とセルキャパシタＣＳ
１によって構成されるメモリセルＭＣ１及びメモリセル
ＭＣ１と同一構成のＭＣ２が接続され、それぞれワード
線信号φＷ１，φＷ２により選択される。
【００１０】一方、ビット線ＢＲには、ＭＣ１と同一構
成のメモリセルＭＣ３，ＭＣ４が接続されており、それ
ぞれワード線信号φＷ３，φＷ４により選択される。こ
こでメモリセルＭＣ１とＭＣ３はセルキャパシタＣＳ１
の電極の一端を信号線ＣＰ１により共有しており、信号
線ＣＰ１は制御信号φＰによりバランサ１のＭＯＳＮチ
ャンネルトランジスタＱＰ１を介して固定電源ＶＨへ、
さらに信号φＱによりトランジスタＱＥ１，ＱＥ３を介
してビット線ＢＬ，ＢＲへ接続可能となっている。
成のメモリセルＭＣ３，ＭＣ４が接続されており、それ
ぞれワード線信号φＷ３，φＷ４により選択される。こ
こでメモリセルＭＣ１とＭＣ３はセルキャパシタＣＳ１
の電極の一端を信号線ＣＰ１により共有しており、信号
線ＣＰ１は制御信号φＰによりバランサ１のＭＯＳＮチ
ャンネルトランジスタＱＰ１を介して固定電源ＶＨへ、
さらに信号φＱによりトランジスタＱＥ１，ＱＥ３を介
してビット線ＢＬ，ＢＲへ接続可能となっている。
【００１１】同様にメモリセルＭＣ２とＭＣ４は信号線
ＣＰ２に共通に接続され、信号線ＣＰ２は信号線φＰに
より、バランサＢ２のトランジスタＱＰ２を介してＶＨ
へ、さらに信号線φＱによりトランジスタＱＥ２，ＱＥ
４を介してビット線ＢＬ，ＢＲへ接続可能となってい
る。
ＣＰ２に共通に接続され、信号線ＣＰ２は信号線φＰに
より、バランサＢ２のトランジスタＱＰ２を介してＶＨ
へ、さらに信号線φＱによりトランジスタＱＥ２，ＱＥ
４を介してビット線ＢＬ，ＢＲへ接続可能となってい
る。
【００１２】信号線ＣＰ１はＭＯＳＮチャンネルトラン
ジスタＱＳ１，ＱＳ３により、それぞれ制御信号線φＳ
１，φＳ２へと接続可能となっている。制御信号線ＱＳ
１，ＱＳ３のゲートへはそれぞれビット線ＢＬ，ＢＲが
入力している。
ジスタＱＳ１，ＱＳ３により、それぞれ制御信号線φＳ
１，φＳ２へと接続可能となっている。制御信号線ＱＳ
１，ＱＳ３のゲートへはそれぞれビット線ＢＬ，ＢＲが
入力している。
【００１３】一方、信号線ＣＰ２はトランジスタＱＳ
２，ＱＳ４によりそれぞれ制御信号線φＳ２，φＳ１へ
接続可能となっており、トランジスタＱＳ２，ＱＳ４の
ゲートはビット線ＢＬ，ＢＲに接続される構成となって
いる。
２，ＱＳ４によりそれぞれ制御信号線φＳ２，φＳ１へ
接続可能となっており、トランジスタＱＳ２，ＱＳ４の
ゲートはビット線ＢＬ，ＢＲに接続される構成となって
いる。
【００１４】次に図１に示すメモリセルアレイ回路の動
作を図２に示したタイムチャートを用いて説明する。
作を図２に示したタイムチャートを用いて説明する。
【００１５】まず初期状態においては、信号線ＣＰ１，
ＣＰ２、ビット線ＢＬ，ＢＲ、信号線φＳ１，φＳ２は
すべて同電位ＶＨとなっている。このとき、トランジス
タＱＳ１，ＱＳ２，ＱＳ３，ＱＳ４はすべてソース，ゲ
ート，ドレインとも電位がＶＨで等しいので、すべてオ
フしている。またこのとき、メモリセルＭＣ１の電荷蓄
積節点Ｎ１の電位はメモリアレイ系の電源ＶＣＣである
と仮定している。次に信号線φＱが０ボルト（接地電
位）となり、ワード信号線φＷ１が高電位ＶＣＣ＋ＶＴ
（ＶＴはトランジスタＱＳ１のしきい値）となると、ト
ランジスタＱＳ１によりビット線ＢＬと節点Ｎ１が接続
され両者の電位はＶ１となる。これによりビット線対間
には（Ｖ１−ＶＨ）の差電位がつき、この差電位を制御
信号φＥを入力するセンスアンプ１により増幅する。
ＣＰ２、ビット線ＢＬ，ＢＲ、信号線φＳ１，φＳ２は
すべて同電位ＶＨとなっている。このとき、トランジス
タＱＳ１，ＱＳ２，ＱＳ３，ＱＳ４はすべてソース，ゲ
ート，ドレインとも電位がＶＨで等しいので、すべてオ
フしている。またこのとき、メモリセルＭＣ１の電荷蓄
積節点Ｎ１の電位はメモリアレイ系の電源ＶＣＣである
と仮定している。次に信号線φＱが０ボルト（接地電
位）となり、ワード信号線φＷ１が高電位ＶＣＣ＋ＶＴ
（ＶＴはトランジスタＱＳ１のしきい値）となると、ト
ランジスタＱＳ１によりビット線ＢＬと節点Ｎ１が接続
され両者の電位はＶ１となる。これによりビット線対間
には（Ｖ１−ＶＨ）の差電位がつき、この差電位を制御
信号φＥを入力するセンスアンプ１により増幅する。
【００１６】したがって、ビット線の電位のＢＬがＶＣ
Ｃ、ＢＲが０となる。このときメモリセルのＮ１の電位
もＶＣＣとなる。
Ｃ、ＢＲが０となる。このときメモリセルのＮ１の電位
もＶＣＣとなる。
【００１７】この時まで、信号線ＣＰ１，ＣＰ２は制御
信号φＰの電位がＶＣＣ、制御信号線φＳ１，φＳ２の
電位がＶＨなので、いずれも電位ＶＨのままである。制
御信号線φＳ１，φＳ２は信号線φＰが０となって信号
線ＣＰ１，ＣＰ２を固定電源ＶＨから切り離した後にそ
れぞれ（ＶＨ−ＶＲ）、（ＶＨ＋ＶＲ）へと電位変化す
る。この時、トランジスタＱＳ３，ＱＳ４はゲート電位
が０であるのでオフしているので、信号線ＣＰ１，ＣＰ
２はそれぞれゲート電位がＶＣＣであるトランジスタＱ
Ｓ１，ＱＳ２により制御信号φＳ１，φＳ２と等しい電
位（ＶＨ−ＶＲ），（ＶＨ＋ＶＲ）となる。
信号φＰの電位がＶＣＣ、制御信号線φＳ１，φＳ２の
電位がＶＨなので、いずれも電位ＶＨのままである。制
御信号線φＳ１，φＳ２は信号線φＰが０となって信号
線ＣＰ１，ＣＰ２を固定電源ＶＨから切り離した後にそ
れぞれ（ＶＨ−ＶＲ）、（ＶＨ＋ＶＲ）へと電位変化す
る。この時、トランジスタＱＳ３，ＱＳ４はゲート電位
が０であるのでオフしているので、信号線ＣＰ１，ＣＰ
２はそれぞれゲート電位がＶＣＣであるトランジスタＱ
Ｓ１，ＱＳ２により制御信号φＳ１，φＳ２と等しい電
位（ＶＨ−ＶＲ），（ＶＨ＋ＶＲ）となる。
【００１８】最後にワード線信号φＷ１が０Ｖとなり、
信号線φＥが０となってセンスアンプ１が不活性化され
てから、信号線φＱがＶＣＣとなることで、ビット線対
ＢＬ，ＢＲ及び信号線ＣＰ１，ＣＰ２が電極ＶＨに戻
る。この時、メモリセルＭＣ１の電荷蓄積節点Ｎ１の電
位はＶＲよりやや小さいＶＳ分だけ電位変化を受け（Ｖ
ＣＣ＋ＶＳ）となる。
信号線φＥが０となってセンスアンプ１が不活性化され
てから、信号線φＱがＶＣＣとなることで、ビット線対
ＢＬ，ＢＲ及び信号線ＣＰ１，ＣＰ２が電極ＶＨに戻
る。この時、メモリセルＭＣ１の電荷蓄積節点Ｎ１の電
位はＶＲよりやや小さいＶＳ分だけ電位変化を受け（Ｖ
ＣＣ＋ＶＳ）となる。
【００１９】本実施例では特に示さなかったが、制御信
号線φＳ１，φＳ２の固定電位ＶＨへのバランスも、信
号線φＱで行うことでタイミングチャートのようにほぼ
ビット線と同様の時刻に行うことができることはいうま
でもない。
号線φＳ１，φＳ２の固定電位ＶＨへのバランスも、信
号線φＱで行うことでタイミングチャートのようにほぼ
ビット線と同様の時刻に行うことができることはいうま
でもない。
【００２０】一方、メモリセルＭＣ１の電荷蓄積節点Ｎ
１の電位が０Ｖの時はビット線ＢＬが０、ＢＲがＶＣＣ
となり、トランジスタＱＳ１，ＱＳ２がオフ、トランジ
スタＱＳ３，ＱＳ４はオンするので、信号線ＣＰ１が制
御信号線φＳ２と同電位の（ＶＨ＋ＶＲ）に、信号線Ｃ
Ｐ２が制御信号線φＳ１と同電位の（ＶＨ−ＶＲ）とな
る。このため、リセット時においてノードＮ１の電位は
（−ＶＳ）となる。
１の電位が０Ｖの時はビット線ＢＬが０、ＢＲがＶＣＣ
となり、トランジスタＱＳ１，ＱＳ２がオフ、トランジ
スタＱＳ３，ＱＳ４はオンするので、信号線ＣＰ１が制
御信号線φＳ２と同電位の（ＶＨ＋ＶＲ）に、信号線Ｃ
Ｐ２が制御信号線φＳ１と同電位の（ＶＨ−ＶＲ）とな
る。このため、リセット時においてノードＮ１の電位は
（−ＶＳ）となる。
【００２１】同様にメモリセルＭＣ２，ＭＣ３，ＭＣ４
について制御信号線φＳ１，φＳ２の電位変化及びトラ
ンジスタＱＳ１〜ＱＳ４のうちオンするトランジスタを
一覧表に示したのが表１である。いずれの場合もメモリ
セルＭＣ１と同じく電荷蓄積節点の最終電位は（−Ｖ
Ｓ）もしくは（ＶＣＣ＋ＶＳ）になることは明かであ
る。
について制御信号線φＳ１，φＳ２の電位変化及びトラ
ンジスタＱＳ１〜ＱＳ４のうちオンするトランジスタを
一覧表に示したのが表１である。いずれの場合もメモリ
セルＭＣ１と同じく電荷蓄積節点の最終電位は（−Ｖ
Ｓ）もしくは（ＶＣＣ＋ＶＳ）になることは明かであ
る。
【００２２】
【表１】
【００２３】本発明の第２実施例が図４に示されてお
り、図４においてメモリセルのキャパシタの一端をＣＰ
１，ＣＰ２，ＣＰ１’，ＣＰ２’の４本に分離する場合
の概念図を示した。
り、図４においてメモリセルのキャパシタの一端をＣＰ
１，ＣＰ２，ＣＰ１’，ＣＰ２’の４本に分離する場合
の概念図を示した。
【００２４】本実施例において、例えばメモリセルＭＣ
１が選択される場合を考えると信号線ＣＰ１’，ＣＰ
２’に関しては、バランサＢ１’，Ｂ２’と信号線φ
Ｑ’により信号線ＣＰ１’，ＣＰ２’とビット線対との
接続を禁止し、制御信号線φＳ１’，ＱＳ２’をＶＨに
しておくことで、ＱＳ１’〜ＱＳ４’のトランジスタは
オフ状態に保たれる。これによりメモリセルＭＣ１は前
述の第１実施例と同様の動作により、電荷蓄積量を増大
することができる。
１が選択される場合を考えると信号線ＣＰ１’，ＣＰ
２’に関しては、バランサＢ１’，Ｂ２’と信号線φ
Ｑ’により信号線ＣＰ１’，ＣＰ２’とビット線対との
接続を禁止し、制御信号線φＳ１’，ＱＳ２’をＶＨに
しておくことで、ＱＳ１’〜ＱＳ４’のトランジスタは
オフ状態に保たれる。これによりメモリセルＭＣ１は前
述の第１実施例と同様の動作により、電荷蓄積量を増大
することができる。
【００２５】第１実施例に対する本実施例の異なる点
は、信号線に接続されるメモリセル数が半分になり、配
線長も約半分になるので、信号線の充放電量が第１実施
例の約半分に減少したことである。
は、信号線に接続されるメモリセル数が半分になり、配
線長も約半分になるので、信号線の充放電量が第１実施
例の約半分に減少したことである。
【００２６】なお、上述の２つの実施例を示す図１及び
図３において部分信号線ＣＰ１，ＣＰ２に対してメモリ
セルが２個ずつしか接続されていないが、これは本発明
の説明のために簡略化したものであり、実際には複数個
のメモリセルが存在している。例えば通常のＤＲＡＭに
おいてはビット線１本当り１２８個のメモリセルが存在
しているので、図１においては信号線ＣＰ１，ＣＰ２に
ついてそれぞれ６４個ずつ、図３においてはＣＰ１，Ｃ
Ｐ２，ＣＰ１’，ＣＰ２’に対してそれぞれ３２個ずつ
のメモリセルがＢＬ，ＢＲに対して等しく存在してい
る。
図３において部分信号線ＣＰ１，ＣＰ２に対してメモリ
セルが２個ずつしか接続されていないが、これは本発明
の説明のために簡略化したものであり、実際には複数個
のメモリセルが存在している。例えば通常のＤＲＡＭに
おいてはビット線１本当り１２８個のメモリセルが存在
しているので、図１においては信号線ＣＰ１，ＣＰ２に
ついてそれぞれ６４個ずつ、図３においてはＣＰ１，Ｃ
Ｐ２，ＣＰ１’，ＣＰ２’に対してそれぞれ３２個ずつ
のメモリセルがＢＬ，ＢＲに対して等しく存在してい
る。
【００２７】
【発明の効果】以上説明したように本発明は、選択され
たメモリセルのキャパシタの電極の一端の電位をメモリ
セル選択後において、蓄積電荷節点が高電位の時はプリ
チャージ電位ＶＨより低く、低電位の時はＶＨより高く
することが可能である。したがって、リセット時におい
てメモリセルの蓄積電荷量を増大することができ、セン
スアンプ入力信号量を増大できる効果がある。
たメモリセルのキャパシタの電極の一端の電位をメモリ
セル選択後において、蓄積電荷節点が高電位の時はプリ
チャージ電位ＶＨより低く、低電位の時はＶＨより高く
することが可能である。したがって、リセット時におい
てメモリセルの蓄積電荷量を増大することができ、セン
スアンプ入力信号量を増大できる効果がある。
【図１】本発明の第１実施例の半導体記憶装置のメモリ
セルアレイを示す回路図である。
セルアレイを示す回路図である。
【図２】第１実施例の動作を示すタイムチャートであ
る。
る。
【図３】本発明の第２実施例の半導体記憶装置のメモリ
セルアレイを示す回路図である。
セルアレイを示す回路図である。
１ センスアンプ Ｂ１，Ｂ２，Ｂ１’，Ｂ２’ バランサ ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ１’，ＭＣ
２’，ＭＣ３’，ＭＣ４’メモリセル ＱＳ１〜，ＱＳ４，ＱＳ１’〜ＱＳ４’，ＱＰ１，ＱＰ
２，ＱＥ１〜ＱＥ４，ＱＣ１ ＭＯＳＮチャンネルトラ
ンジスタ ＣＳ１ メモリセルキャパシタ ＣＰ１，ＣＰ２，ＣＰ１’，ＣＰ２’ 信号線 φＷ１〜φＷ４，φＷ１’〜φＷ４’ ワード線信号 φＥ，φＰ，φＰ’，φＱ，φＱ’，φＳ１，φＳ
１’，φＳ２，φＳ２’制御信号 ＶＨ 固定電位
２’，ＭＣ３’，ＭＣ４’メモリセル ＱＳ１〜，ＱＳ４，ＱＳ１’〜ＱＳ４’，ＱＰ１，ＱＰ
２，ＱＥ１〜ＱＥ４，ＱＣ１ ＭＯＳＮチャンネルトラ
ンジスタ ＣＳ１ メモリセルキャパシタ ＣＰ１，ＣＰ２，ＣＰ１’，ＣＰ２’ 信号線 φＷ１〜φＷ４，φＷ１’〜φＷ４’ ワード線信号 φＥ，φＰ，φＰ’，φＱ，φＱ’，φＳ１，φＳ
１’，φＳ２，φＳ２’制御信号 ＶＨ 固定電位
Claims (4)
- 【請求項１】 １個のトランジスタと１個のキャパシタ
とを直列接続してメモリセルとし、該メモリセルを複数
個ビット線対に接続し、ワード線を選択的に制御してキ
ャパシタの一方の電極をビット線対を構成するビット線
のいずれか一方に導通させる半導体記憶装置において、
上記複数個のメモリセルをビット線に沿って複数のグル
ープに分割し、隣接する２つのグループの一方に属する
メモリセルのキャパシタの他方の電極は第１トランジス
タを介して第１制御信号線に接続可能であり、隣接する
２つのグループの他方に属するメモリセルのキャパシタ
の他方の電極は第２トランジスタを介して第２制御信号
線に接続可能であり、且つ、メモリセルを選択する場合
に第１制御信号線と第２制御信号線が異なる電位とされ
ることを特徴とする半導体記憶装置。 - 【請求項２】 上記ビット線対はビット線対上の電位差
を増幅するセンスアンプに接続されており、該センスア
ンプでの増幅以降、ビット線のプリチャージ開始までの
間に、上記２つのグループの一方に属するメモリセルの
選択時には第１制御信号線をプリチャージ電位より低い
電位へ、もしくは第２制御信号線をプリチャージ電位よ
り高い電位へ移行させ、上記２つのグループの他方に属
するメモリセルの選択的には第１制御信号線をプリチャ
ージ電位より高い電位へ、もしくは第２制御信号線をプ
リチャージ電位より低い電位へ移行させる請求項１記載
の半導体記憶装置。 - 【請求項３】 １個のトランジスタと１個のキャパシタ
とを直列接続してメモリセルとし、該メモリセルを複数
個ビット線対に接続し、ワード線を選択的に制御してキ
ャパシタの一方の電極をビット線対を構成するビット線
のいずれか一方に導通させる半導体記憶装置において、
上記複数個のメモリセルをビット線に沿って複数のグル
ープに分割し、各グループに属するメモリセルのキャパ
シタの他方の電極は夫々部分信号線に接続され、該複数
の部分信号線の内第１の群はビット線の一方をゲート入
力とする第１トランジスタを介して第１制御信号線へ接
続され、上記２本のビット線の他方をゲート入力とする
第２トランジスタを介して第２制御信号線へと接続さ
れ、上記複数の部分信号線の内第１の群に隣接する部分
信号線は前記一方のビット線をゲート入力とする第３ト
ランジスタを介して上記第２制御信号線へと接続され、
上記他方のビット線をゲート入力とする第４のトランジ
スタを介して上記第１制御信号線へと接続され、且つ、
メモリセルを選択する場合に第１制御信号線と第２制御
信号線が異なる電位とされることを特徴とする半導体記
憶装置。 - 【請求項４】 所定のメモリセルのグループに接続する
部分信号線を第１の部分信号線とし、該メモリセルのグ
ループに隣接するメモリセルのグループに接続する部分
信号線を第２の部分信号線とし、上記一方のビット線上
に存在し上記第１の部分信号線をキャパシタ電極の一端
とするメモリセルもしくは上記他方のビット線上に存在
し上記第２の部分信号線をキャパシタ電極の一端とする
メモリセルが選択される場合は、上記記第１制御信号線
をプリチャージ電位より低い電位、もしくは上記第２制
御信号線をプリチャージ電位より高い電位へ移行させ、
上記一方のビット線上に存在し上記第２の部分信号線を
キャパシタ電極の一端とするメモリセルもしくは上記他
方のビット線上に存在し上記第１の部分信号線をキャパ
シタ電極の一端とするメモリセルが選択される場合は上
記第１制御信号線をプリチャージ電位より高い電位、も
しくは上記第２制御信号線をプリチャージ電位より低い
電位へと移行させることを上記ビット線対の電位差増幅
以降バランス開始までの時刻の間に実行する請求項３記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196390A JP2929847B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196390A JP2929847B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620467A JPH0620467A (ja) | 1994-01-28 |
| JP2929847B2 true JP2929847B2 (ja) | 1999-08-03 |
Family
ID=16357078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196390A Expired - Fee Related JP2929847B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929847B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030325A1 (fr) * | 1997-12-11 | 1999-06-17 | Seiko Epson Corporation | Memoire a semiconducteurs, dispositif a semiconducteurs et appareil electronique utilisant ledit dispositif a semiconducteurs |
-
1992
- 1992-06-30 JP JP4196390A patent/JP2929847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620467A (ja) | 1994-01-28 |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
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