JPH11214652A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11214652A JPH11214652A JP10012209A JP1220998A JPH11214652A JP H11214652 A JPH11214652 A JP H11214652A JP 10012209 A JP10012209 A JP 10012209A JP 1220998 A JP1220998 A JP 1220998A JP H11214652 A JPH11214652 A JP H11214652A
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Abstract
(57)【要約】
【課題】 サブアンプ回路の制御信号を列選択線信号と
タイミングを合わせやすくし、さらに非選択メモリマッ
トのサブアンプ回路を停止することで消費電力の低減を
図ることができる半導体記憶装置を提供する。 【解決手段】 階層化入出力線構成を用いた６４Ｍビッ
トのＤＲＡＭであって、メインロウデコーダ領域、メイ
ンワードドライバ領域、カラムデコーダ領域、周辺回路
／ボンディングパッド領域、メモリセルアレイ領域、セ
ンスアンプ領域、サブワードドライバ領域、交点領域な
どから構成され、センスアンプ領域６とサブワードドラ
イバ領域７との交点領域８にサブアンプ回路９が配置さ
れ、このサブアンプ回路９の制御信号ＤＲＥＡＤＴが列
選択線ＹＳの信号とパスを同一にするためにカラムデコ
ーダ領域３側から入力され、さらに非選択のサブアンプ
回路９が活性化されないようにマット選択信号ＢＬＥＱ
と論理がとられている。
タイミングを合わせやすくし、さらに非選択メモリマッ
トのサブアンプ回路を停止することで消費電力の低減を
図ることができる半導体記憶装置を提供する。 【解決手段】 階層化入出力線構成を用いた６４Ｍビッ
トのＤＲＡＭであって、メインロウデコーダ領域、メイ
ンワードドライバ領域、カラムデコーダ領域、周辺回路
／ボンディングパッド領域、メモリセルアレイ領域、セ
ンスアンプ領域、サブワードドライバ領域、交点領域な
どから構成され、センスアンプ領域６とサブワードドラ
イバ領域７との交点領域８にサブアンプ回路９が配置さ
れ、このサブアンプ回路９の制御信号ＤＲＥＡＤＴが列
選択線ＹＳの信号とパスを同一にするためにカラムデコ
ーダ領域３側から入力され、さらに非選択のサブアンプ
回路９が活性化されないようにマット選択信号ＢＬＥＱ
と論理がとられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、たとえばＤＲＡＭなどにおける大容量化に伴
い、センスアンプからメインアンプまでの距離が増加す
るため、アクセス遅延が問題となり、特にセンスアンプ
の出力は微小信号であるために配線長の遅延は大きく、
この遅延対策として好適な半導体記憶装置に適用して有
効な技術に関する。
術に関し、たとえばＤＲＡＭなどにおける大容量化に伴
い、センスアンプからメインアンプまでの距離が増加す
るため、アクセス遅延が問題となり、特にセンスアンプ
の出力は微小信号であるために配線長の遅延は大きく、
この遅延対策として好適な半導体記憶装置に適用して有
効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討したところに
よれば、ＤＲＡＭなどの遅延対策に関する技術として
は、M.Nakamura,"A 29ns 64Mb DRAM with Hierachical
Array Architecture,"ISSCC pp246-247 in 1995 などの
文献に記載される技術などが挙げられる。この技術は、
センスアンプ信号をサブアンプ回路により増幅してから
メインアンプに出力し、高速化を可能としている。この
サブアンプ回路は、センスアンプ領域とサブワードドラ
イバ領域との交点領域に配置され、サブアンプ回路の制
御信号はメインワードドライバ領域側から入力されてい
る。
よれば、ＤＲＡＭなどの遅延対策に関する技術として
は、M.Nakamura,"A 29ns 64Mb DRAM with Hierachical
Array Architecture,"ISSCC pp246-247 in 1995 などの
文献に記載される技術などが挙げられる。この技術は、
センスアンプ信号をサブアンプ回路により増幅してから
メインアンプに出力し、高速化を可能としている。この
サブアンプ回路は、センスアンプ領域とサブワードドラ
イバ領域との交点領域に配置され、サブアンプ回路の制
御信号はメインワードドライバ領域側から入力されてい
る。
【０００３】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどの遅延対策技術において、サブアンプ回
路の制御信号は列選択線信号とタイミングを合わせる必
要があるが、前記文献の技術では信号のパスが異なるた
めにタイミングを合わせることが難しく、さらに非選択
メモリマットのサブアンプ回路も活性化されてしまい、
消費電力が増大することも考えられる。
なＤＲＡＭなどの遅延対策技術において、サブアンプ回
路の制御信号は列選択線信号とタイミングを合わせる必
要があるが、前記文献の技術では信号のパスが異なるた
めにタイミングを合わせることが難しく、さらに非選択
メモリマットのサブアンプ回路も活性化されてしまい、
消費電力が増大することも考えられる。
【０００４】そこで、本発明の目的は、新たなサブアン
プ回路とその制御方法の適用により、サブアンプ回路の
制御信号をカラムデコーダ側から入力することで列選択
線信号とタイミングを合わせやすくし、さらに非選択メ
モリマットのサブアンプ回路を停止することで消費電力
の低減を図ることができる半導体記憶装置を提供するも
のである。
プ回路とその制御方法の適用により、サブアンプ回路の
制御信号をカラムデコーダ側から入力することで列選択
線信号とタイミングを合わせやすくし、さらに非選択メ
モリマットのサブアンプ回路を停止することで消費電力
の低減を図ることができる半導体記憶装置を提供するも
のである。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００７】すなわち、本発明の半導体記憶装置は、メ
モリセルアレイ領域に隣接されるセンスアンプ領域とサ
ブワードドライバ領域との交点領域にセンスアンプ信号
を増幅するサブアンプ回路が配置され、かつセンスアン
プ領域側にカラムデコーダ領域、サブワードドライバ領
域側にメインワードドライバ領域がそれぞれ配置される
階層化入出力構成に適用されるものであり、サブアンプ
回路の制御信号がカラムデコーダ領域側から入力されて
構成されるものである。
モリセルアレイ領域に隣接されるセンスアンプ領域とサ
ブワードドライバ領域との交点領域にセンスアンプ信号
を増幅するサブアンプ回路が配置され、かつセンスアン
プ領域側にカラムデコーダ領域、サブワードドライバ領
域側にメインワードドライバ領域がそれぞれ配置される
階層化入出力構成に適用されるものであり、サブアンプ
回路の制御信号がカラムデコーダ領域側から入力されて
構成されるものである。
【０００８】このサブアンプ回路は、メインワードドラ
イバ領域側から入力されるマット選択信号と論理がとら
れ、このマット選択信号による選択メモリマットのサブ
アンプ回路のみが活性化されるようにしたものである。
イバ領域側から入力されるマット選択信号と論理がとら
れ、このマット選択信号による選択メモリマットのサブ
アンプ回路のみが活性化されるようにしたものである。
【０００９】具体的に、サブアンプ回路は、バンクアク
ティブコマンドの入力によりマット選択信号が活性化さ
れたときにオンしてサブ入出力線とメイン入出力線とを
接続する第１のゲート回路、およびオフしてサブ入出力
線の電位をビット線イコライズレベルからリード／ライ
トイコライズレベルに変える第２のゲート回路と、リー
ドコマンドの入力によりサブアンプ回路の制御信号が活
性化されたときにオンして差動アンプ回路をオンする第
３のゲート回路、およびオフしてサブ入出力線とメイン
入出力線とを切り離す第４のゲート回路とを有し、特に
ＤＲＡＭ、シンクロナスＤＲＡＭなどに適用するように
したものである。
ティブコマンドの入力によりマット選択信号が活性化さ
れたときにオンしてサブ入出力線とメイン入出力線とを
接続する第１のゲート回路、およびオフしてサブ入出力
線の電位をビット線イコライズレベルからリード／ライ
トイコライズレベルに変える第２のゲート回路と、リー
ドコマンドの入力によりサブアンプ回路の制御信号が活
性化されたときにオンして差動アンプ回路をオンする第
３のゲート回路、およびオフしてサブ入出力線とメイン
入出力線とを切り離す第４のゲート回路とを有し、特に
ＤＲＡＭ、シンクロナスＤＲＡＭなどに適用するように
したものである。
【００１０】よって、前記半導体記憶装置によれば、サ
ブアンプ回路の制御信号と列選択線信号とはともにカラ
ムデコーダ領域側から制御するため、タイミングを合わ
せやすくなり、従来方式で必要となるタイミングマージ
ンを減少でき、高速化が可能となる。すなわち、サブア
ンプ回路の制御信号と列選択線信号とのタイミングマー
ジンを同じパスにすることによってゼロにすることがで
きる。
ブアンプ回路の制御信号と列選択線信号とはともにカラ
ムデコーダ領域側から制御するため、タイミングを合わ
せやすくなり、従来方式で必要となるタイミングマージ
ンを減少でき、高速化が可能となる。すなわち、サブア
ンプ回路の制御信号と列選択線信号とのタイミングマー
ジンを同じパスにすることによってゼロにすることがで
きる。
【００１１】また、非選択のサブアンプ回路を停止する
ことができるため、消費電力を低減できる。さらに、サ
ブアンプ回路を工夫し、制御信号を３本から１本にする
ことができる。すなわち、マット選択信号とカラムデコ
ーダ領域からのサブアンプ回路の制御信号と論理をとる
ことにより、選択メモリマットのサブアンプ回路のみを
活性化することができる。
ことができるため、消費電力を低減できる。さらに、サ
ブアンプ回路を工夫し、制御信号を３本から１本にする
ことができる。すなわち、マット選択信号とカラムデコ
ーダ領域からのサブアンプ回路の制御信号と論理をとる
ことにより、選択メモリマットのサブアンプ回路のみを
活性化することができる。
【００１２】この結果、ＤＲＡＭ、シンクロナスＤＲＡ
Ｍなどの半導体記憶装置において、アクセス時間を短縮
して性能を向上し、また消費電力を低減して性能を向上
し、さらに信号線本数を低減してコストを低減すること
ができる。
Ｍなどの半導体記憶装置において、アクセス時間を短縮
して性能を向上し、また消費電力を低減して性能を向上
し、さらに信号線本数を低減してコストを低減すること
ができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１４】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態の半導体記憶装置において、メモリマ
ット構成を示す説明図、図３はサブアンプ回路を示す回
路図、図４および図５は読み出し動作、書き込み動作を
示す波形図である。
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態の半導体記憶装置において、メモリマ
ット構成を示す説明図、図３はサブアンプ回路を示す回
路図、図４および図５は読み出し動作、書き込み動作を
示す波形図である。
【００１５】まず、図１により本実施の形態の半導体記
憶装置のレイアウト構成を説明する。
憶装置のレイアウト構成を説明する。
【００１６】本実施の形態の半導体記憶装置は、たとえ
ば階層化入出力線構成を用いた６４ＭビットのＤＲＡＭ
とされ、メインロウデコーダ領域１、メインワードドラ
イバ領域２、カラムデコーダ領域３、周辺回路／ボンデ
ィングパッド領域４、メモリセルアレイ領域５、センス
アンプ領域６、サブワードドライバ領域７、交点領域８
などからなり、周知の半導体製造技術によって１個のメ
モリチップ上に形成されて構成されている。
ば階層化入出力線構成を用いた６４ＭビットのＤＲＡＭ
とされ、メインロウデコーダ領域１、メインワードドラ
イバ領域２、カラムデコーダ領域３、周辺回路／ボンデ
ィングパッド領域４、メモリセルアレイ領域５、センス
アンプ領域６、サブワードドライバ領域７、交点領域８
などからなり、周知の半導体製造技術によって１個のメ
モリチップ上に形成されて構成されている。
【００１７】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップの行方向における左側と右
側、列方向における上側と下側にメモリセルアレイ領域
５などからなるメモリマットが分割して配置される。こ
の左側と右側とに配置されたメモリマットは、それぞれ
のメモリマットに対応するメインワードドライバ領域２
を介して中央に配置されたメインロウデコーダ領域１を
挟んで対で配置されている。
示すように、メモリチップの行方向における左側と右
側、列方向における上側と下側にメモリセルアレイ領域
５などからなるメモリマットが分割して配置される。こ
の左側と右側とに配置されたメモリマットは、それぞれ
のメモリマットに対応するメインワードドライバ領域２
を介して中央に配置されたメインロウデコーダ領域１を
挟んで対で配置されている。
【００１８】また、メモリチップの上側と下側に配置さ
れたメモリマットの中央側には、それぞれのメモリマッ
トに対応するカラムデコーダ領域３が配置されている。
さらに、その中央部には、周辺回路／ボンディングパッ
ド領域４として、図示しないロウアドレスバッファ、カ
ラムアドレスバッファ、プリデコーダ、タイミング発生
回路、データ入出力回路などが配置され、さらに外部接
続用のボンディングパッドが設けられている。
れたメモリマットの中央側には、それぞれのメモリマッ
トに対応するカラムデコーダ領域３が配置されている。
さらに、その中央部には、周辺回路／ボンディングパッ
ド領域４として、図示しないロウアドレスバッファ、カ
ラムアドレスバッファ、プリデコーダ、タイミング発生
回路、データ入出力回路などが配置され、さらに外部接
続用のボンディングパッドが設けられている。
【００１９】メモリマットは、たとえば図２に示すよう
に、メモリセルアレイ領域５の列方向にセンスアンプ領
域６が配置され、また行方向にサブワードドライバ領域
７が配置され、このセンスアンプ領域６とサブワードド
ライバ領域７との交点領域８にはセンスアンプ群の制御
回路としてのサブアンプ回路９が配置されている。この
メモリセルアレイ領域５に対して、ワード線は行方向
（水平方向）、ビット線は列方向（垂直方向）としてい
る。これとは逆の配置でも本発明を用いることができる
ことは自明である。
に、メモリセルアレイ領域５の列方向にセンスアンプ領
域６が配置され、また行方向にサブワードドライバ領域
７が配置され、このセンスアンプ領域６とサブワードド
ライバ領域７との交点領域８にはセンスアンプ群の制御
回路としてのサブアンプ回路９が配置されている。この
メモリセルアレイ領域５に対して、ワード線は行方向
（水平方向）、ビット線は列方向（垂直方向）としてい
る。これとは逆の配置でも本発明を用いることができる
ことは自明である。
【００２０】特に、本実施の形態においては、このメモ
リマットが、センスアンプ領域６とサブワードドライバ
領域７との交点領域（インターセクション）８に、セン
スアンプ信号を増幅するサブアンプ回路９を配置した階
層化入出力線構成とされ、サブアンプ回路９の制御信号
ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にする
ために、サブアンプ回路９の制御信号ＤＲＥＡＤＴがカ
ラムデコーダ領域３側から入力されることを特徴として
いる。
リマットが、センスアンプ領域６とサブワードドライバ
領域７との交点領域（インターセクション）８に、セン
スアンプ信号を増幅するサブアンプ回路９を配置した階
層化入出力線構成とされ、サブアンプ回路９の制御信号
ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にする
ために、サブアンプ回路９の制御信号ＤＲＥＡＤＴがカ
ラムデコーダ領域３側から入力されることを特徴として
いる。
【００２１】さらに、サブアンプ回路９においては、サ
ブワードドライバ領域７から入力されるマット選択信号
ＢＬＥＱと論理をとるように構成され、活性化されたメ
モリマットのサブアンプ回路９のみがメイン入出力線Ｍ
ＩＯＴ／Ｂに接続され、非選択のメモリマットのサブア
ンプ回路９は活性化されないような構成となっている。
ブワードドライバ領域７から入力されるマット選択信号
ＢＬＥＱと論理をとるように構成され、活性化されたメ
モリマットのサブアンプ回路９のみがメイン入出力線Ｍ
ＩＯＴ／Ｂに接続され、非選択のメモリマットのサブア
ンプ回路９は活性化されないような構成となっている。
【００２２】また、このサブアンプ回路９の制御信号Ｄ
ＲＥＡＤＴは、カラムデコーダ領域３のプリデコード起
動信号ＤＲＤＩＯＴにより生成され、カラムデコーダ領
域３からサブアンプ回路９に入力されている。また、サ
ブアンプ回路９からのサブ入出力線ＳＩＯＴ／Ｂはセン
スアンプ領域６に接続され、このセンスアンプ領域６か
ら列選択線ＹＳにより制御されるビット線ＢＬＴ／Ｂを
介してメモリセルアレイ領域５のメモリセルに接続さ
れ、一方、メイン入出力線ＭＩＯＴ／Ｂはメインアンプ
に接続されている。
ＲＥＡＤＴは、カラムデコーダ領域３のプリデコード起
動信号ＤＲＤＩＯＴにより生成され、カラムデコーダ領
域３からサブアンプ回路９に入力されている。また、サ
ブアンプ回路９からのサブ入出力線ＳＩＯＴ／Ｂはセン
スアンプ領域６に接続され、このセンスアンプ領域６か
ら列選択線ＹＳにより制御されるビット線ＢＬＴ／Ｂを
介してメモリセルアレイ領域５のメモリセルに接続さ
れ、一方、メイン入出力線ＭＩＯＴ／Ｂはメインアンプ
に接続されている。
【００２３】続いて、図３により、サブアンプ回路９の
回路構成例およびその動作概要を説明する。
回路構成例およびその動作概要を説明する。
【００２４】このサブアンプ回路９は、マット選択信号
ＢＬＥＱとサブアンプ回路制御信号ＤＲＥＡＤＴの反転
信号とにより制御されるＣＭＯＳパスゲートＱ１〜Ｑ４
によるスイッチング回路と、サブアンプ回路制御信号Ｄ
ＲＥＡＤＴにより制御されるＮＭＯＳトランジスタＱ５
〜Ｑ９による差動アンプ回路と、マット選択信号ＢＬＥ
Ｑの反転信号により制御されるＮＭＯＳトランジスタＱ
１０〜Ｑ１２によるレベル変換回路と、信号を反転する
インバータＩＶ１，ＩＶ２との組み合わせからなり、セ
ンスアンプ信号の増幅機能、メイン入出力線ＭＩＯＴ／
Ｂとサブ入出力線ＳＩＯＴ／Ｂとの接続制御機能などが
備えられている。
ＢＬＥＱとサブアンプ回路制御信号ＤＲＥＡＤＴの反転
信号とにより制御されるＣＭＯＳパスゲートＱ１〜Ｑ４
によるスイッチング回路と、サブアンプ回路制御信号Ｄ
ＲＥＡＤＴにより制御されるＮＭＯＳトランジスタＱ５
〜Ｑ９による差動アンプ回路と、マット選択信号ＢＬＥ
Ｑの反転信号により制御されるＮＭＯＳトランジスタＱ
１０〜Ｑ１２によるレベル変換回路と、信号を反転する
インバータＩＶ１，ＩＶ２との組み合わせからなり、セ
ンスアンプ信号の増幅機能、メイン入出力線ＭＩＯＴ／
Ｂとサブ入出力線ＳＩＯＴ／Ｂとの接続制御機能などが
備えられている。
【００２５】このサブアンプ回路９の回路構成におい
て、バンクアクティブコマンドが入力されると、マット
選択信号ＢＬＥＱが活性化され、ＣＭＯＳパスゲートＱ
１がオンし、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力
線ＭＩＯＴ／Ｂとが接続される。同時に、ＮＭＯＳトラ
ンジスタＱ１２がオフし、サブ入出力線ＳＩＯＴ／Ｂの
電位がビット線イコライズレベルＶＢＬＲからリード／
ライト時のイコライズレベルＶＤＤに変えられる。
て、バンクアクティブコマンドが入力されると、マット
選択信号ＢＬＥＱが活性化され、ＣＭＯＳパスゲートＱ
１がオンし、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力
線ＭＩＯＴ／Ｂとが接続される。同時に、ＮＭＯＳトラ
ンジスタＱ１２がオフし、サブ入出力線ＳＩＯＴ／Ｂの
電位がビット線イコライズレベルＶＢＬＲからリード／
ライト時のイコライズレベルＶＤＤに変えられる。
【００２６】さらに、リードコマンドが入力されると、
列選択線ＹＳが選択されたメモリマットのサブアンプ回
路制御信号ＤＲＥＡＤＴが活性化される。よって、ＮＭ
ＯＳトランジスタＱ９がオンし、差動アンプ回路がオン
するとともに、ＣＭＯＳパスゲートＱ４がオフし、サブ
入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂと
が切り離されてデータが読み出される。このとき、非選
択のサブアンプ回路９は、メイン入出力線ＭＩＯＴ／Ｂ
から切り離されているか、活性化されないため、問題と
なることはない。
列選択線ＹＳが選択されたメモリマットのサブアンプ回
路制御信号ＤＲＥＡＤＴが活性化される。よって、ＮＭ
ＯＳトランジスタＱ９がオンし、差動アンプ回路がオン
するとともに、ＣＭＯＳパスゲートＱ４がオフし、サブ
入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂと
が切り離されてデータが読み出される。このとき、非選
択のサブアンプ回路９は、メイン入出力線ＭＩＯＴ／Ｂ
から切り離されているか、活性化されないため、問題と
なることはない。
【００２７】また、ライトコマンドが入力されると、サ
ブアンプ回路９は非活性のままで、メイン入出力線ＭＩ
ＯＴ／Ｂからデータが書き込まれる。このとき、非選択
のサブアンプ回路９は、リード時と同様である。
ブアンプ回路９は非活性のままで、メイン入出力線ＭＩ
ＯＴ／Ｂからデータが書き込まれる。このとき、非選択
のサブアンプ回路９は、リード時と同様である。
【００２８】次に、本実施の形態の作用について、図４
および図５により、読み出し動作、書き込み動作を説明
する。
および図５により、読み出し動作、書き込み動作を説明
する。
【００２９】まず、バンクアクティブコマンドによりメ
モリマットが活性化されると、図４のように、ビット線
イコライズ信号であるマット選択信号ＢＬＥＱがＨｉｇ
ｈレベルとなる。これにより、選択のサブ入出力線ＳＩ
ＯＴ／Ｂと非選択のサブ入出力線ＳＩＯＴ／Ｂの一部
（ロウ活性化のメモリマット）とをリード／ライト時の
イコライズレベルＶＤＤにプリチャージし、メイン入出
力線ＭＩＯＴ／Ｂに接続することができる。
モリマットが活性化されると、図４のように、ビット線
イコライズ信号であるマット選択信号ＢＬＥＱがＨｉｇ
ｈレベルとなる。これにより、選択のサブ入出力線ＳＩ
ＯＴ／Ｂと非選択のサブ入出力線ＳＩＯＴ／Ｂの一部
（ロウ活性化のメモリマット）とをリード／ライト時の
イコライズレベルＶＤＤにプリチャージし、メイン入出
力線ＭＩＯＴ／Ｂに接続することができる。
【００３０】その後、読み出し動作時には、リードコマ
ンドにより列選択線ＹＳが選択されると、その選択され
たメモリマットのサブアンプ回路制御信号ＤＲＥＡＤＴ
が活性化され、差動アンプ回路をオンする。これによ
り、サブ入出力線ＳＩＯＴ／Ｂの信号をメイン入出力線
ＭＩＯＴ／Ｂに増幅して転送することができる。
ンドにより列選択線ＹＳが選択されると、その選択され
たメモリマットのサブアンプ回路制御信号ＤＲＥＡＤＴ
が活性化され、差動アンプ回路をオンする。これによ
り、サブ入出力線ＳＩＯＴ／Ｂの信号をメイン入出力線
ＭＩＯＴ／Ｂに増幅して転送することができる。
【００３１】なお、非選択のメモリマットのサブアンプ
回路９の一部（カラム活性化のメモリマット）は差動ア
ンプ回路が活性化されるが、メイン入出力線ＭＩＯＴ／
Ｂに接続していないために問題となることはない。
回路９の一部（カラム活性化のメモリマット）は差動ア
ンプ回路が活性化されるが、メイン入出力線ＭＩＯＴ／
Ｂに接続していないために問題となることはない。
【００３２】また、書き込み動作時には、図５のよう
に、ライトコマンドによりサブアンプ回路制御信号ＤＲ
ＥＡＤＴは非活性でＬｏｗレベルのままである。これに
より、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩ
ＯＴ／Ｂとは接続されたままであり、メイン入出力線Ｍ
ＩＯＴ／Ｂから書き込みを行うことができる。
に、ライトコマンドによりサブアンプ回路制御信号ＤＲ
ＥＡＤＴは非活性でＬｏｗレベルのままである。これに
より、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩ
ＯＴ／Ｂとは接続されたままであり、メイン入出力線Ｍ
ＩＯＴ／Ｂから書き込みを行うことができる。
【００３３】この書き込み動作時に、本実施の形態のサ
ブアンプ回路９ではサブ入出力線ＳＩＯＴ／Ｂの接続が
要らないため、列選択線ＹＳを選択するだけでよく、よ
って高速に書き込みを行うことが可能である。
ブアンプ回路９ではサブ入出力線ＳＩＯＴ／Ｂの接続が
要らないため、列選択線ＹＳを選択するだけでよく、よ
って高速に書き込みを行うことが可能である。
【００３４】従って、本実施の形態の半導体記憶装置に
よれば、サブアンプ回路制御信号ＤＲＥＡＤＴをカラム
デコーダ領域３側から入力し、サブアンプ回路制御信号
ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にする
ことができるので、タイミングを合わせやすくなり、こ
のタイミングマージンを不要にすることができるととも
に、高速に動作させることができる。
よれば、サブアンプ回路制御信号ＤＲＥＡＤＴをカラム
デコーダ領域３側から入力し、サブアンプ回路制御信号
ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にする
ことができるので、タイミングを合わせやすくなり、こ
のタイミングマージンを不要にすることができるととも
に、高速に動作させることができる。
【００３５】また、サブアンプ回路９においてマット選
択信号ＢＬＥＱと論理をとることにより、選択のメモリ
マットのサブアンプ回路９のみを活性化し、非選択のメ
モリマットのサブアンプ回路９は活性化されないので、
消費電力を低減することができる。
択信号ＢＬＥＱと論理をとることにより、選択のメモリ
マットのサブアンプ回路９のみを活性化し、非選択のメ
モリマットのサブアンプ回路９は活性化されないので、
消費電力を低減することができる。
【００３６】さらに、サブアンプ回路９の回路構成によ
り、リード、ライト、イコライズの３本の制御信号を必
要としていた従来方式に対して、サブアンプ回路制御信
号ＤＲＥＡＤＴの１本のみとすることができる。
り、リード、ライト、イコライズの３本の制御信号を必
要としていた従来方式に対して、サブアンプ回路制御信
号ＤＲＥＡＤＴの１本のみとすることができる。
【００３７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３８】たとえば、前記実施の形態においては、６
４ＭビットのＤＲＡＭの例で説明したが、これに限定さ
れるものではなく、２５６Ｍビットなど、さらに大容量
化のＤＲＡＭについても広く適用可能であり、このよう
に大容量化の構成とすることにより本発明の効果はます
ます大きくなる。
４ＭビットのＤＲＡＭの例で説明したが、これに限定さ
れるものではなく、２５６Ｍビットなど、さらに大容量
化のＤＲＡＭについても広く適用可能であり、このよう
に大容量化の構成とすることにより本発明の効果はます
ます大きくなる。
【００３９】また、メモリチップのメモリマット構成
は、図１のような４分割に限らず、８分割などの他のメ
モリマット構成についても適用可能であることはいうま
でもない。
は、図１のような４分割に限らず、８分割などの他のメ
モリマット構成についても適用可能であることはいうま
でもない。
【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＤＲＡＭに
よる半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、シンクロナスＤＲ
ＡＭや、ＳＲＡＭなどの他の半導体記憶装置全般につい
ても広く適用可能である。
てなされた発明をその属する技術分野であるＤＲＡＭに
よる半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、シンクロナスＤＲ
ＡＭや、ＳＲＡＭなどの他の半導体記憶装置全般につい
ても広く適用可能である。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４２】(1).サブアンプ回路の制御信号がカラムデ
コーダ領域側から入力されることで、列選択線信号とと
もに同じパスでカラムデコーダ領域側から制御すること
ができるので、タイミングを合わせやすくなり、このタ
イミングマージンを減少させることができるとともにア
クセスの高速化を図ることが可能となる。
コーダ領域側から入力されることで、列選択線信号とと
もに同じパスでカラムデコーダ領域側から制御すること
ができるので、タイミングを合わせやすくなり、このタ
イミングマージンを減少させることができるとともにア
クセスの高速化を図ることが可能となる。
【００４３】(2).サブアンプ回路においてマット選択信
号と論理がとられることで、このマット選択信号による
選択メモリマットのサブアンプ回路のみを活性化し、非
選択メモリマットのサブアンプ回路を停止させることが
できるので、消費電力を低減することが可能となる。
号と論理がとられることで、このマット選択信号による
選択メモリマットのサブアンプ回路のみを活性化し、非
選択メモリマットのサブアンプ回路を停止させることが
できるので、消費電力を低減することが可能となる。
【００４４】(3).バンクアクティブコマンド、リードコ
マンド、ライトコマンドにより制御されるゲート回路を
有することで、サブアンプ回路における制御信号の信号
線本数を低減することが可能となる。
マンド、ライトコマンドにより制御されるゲート回路を
有することで、サブアンプ回路における制御信号の信号
線本数を低減することが可能となる。
【００４５】(4).前記(1) 〜(3) により、ＤＲＡＭ、シ
ンクロナスＤＲＡＭなどの半導体記憶装置において、ア
クセス時間の短縮による性能向上、消費電力の低減によ
る性能向上、信号線本数の低減によるコスト低減を実現
することが可能となる。
ンクロナスＤＲＡＭなどの半導体記憶装置において、ア
クセス時間の短縮による性能向上、消費電力の低減によ
る性能向上、信号線本数の低減によるコスト低減を実現
することが可能となる。
【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。
記憶装置を示すレイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、メモリマット構成を示す説明図である。
て、メモリマット構成を示す説明図である。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、サブアンプ回路を示す回路図である。
て、サブアンプ回路を示す回路図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、読み出し動作を示す波形図である。
て、読み出し動作を示す波形図である。
【図５】本発明の一実施の形態の半導体記憶装置におい
て、書き込み動作を示す波形図である。
て、書き込み動作を示す波形図である。
１ メインロウデコーダ領域 ２ メインワードドライバ領域 ３ カラムデコーダ領域 ４ 周辺回路／ボンディングパッド領域 ５ メモリセルアレイ領域 ６ センスアンプ領域 ７ サブワードドライバ領域 ８ 交点領域 ９ サブアンプ回路 ＢＬＴ／Ｂ ビット線 ＹＳ 列選択線 ＭＩＯＴ／Ｂ メイン入出力線 ＳＩＯＴ／Ｂ サブ入出力線 ＤＲＥＡＤＴ サブアンプ回路制御信号 ＢＬＥＱ マット選択信号 ＤＲＤＩＯＴ プリデコード起動信号 Ｑ１〜Ｑ４ ＣＭＯＳパスゲート Ｑ５〜Ｑ１２ ＮＭＯＳトランジスタ ＩＶ１，ＩＶ２ インバータ
Claims (4)
- 【請求項１】 メモリセルアレイ領域に隣接されるセン
スアンプ領域とサブワードドライバ領域との交点領域に
センスアンプ信号を増幅するサブアンプ回路が配置さ
れ、かつ前記センスアンプ領域側にカラムデコーダ領
域、前記サブワードドライバ領域側にメインワードドラ
イバ領域がそれぞれ配置される階層化入出力構成の半導
体記憶装置であって、前記サブアンプ回路の制御信号が
前記カラムデコーダ領域側から入力されることを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記サブアンプ回路は、前記メインワードドライバ
領域側から入力されるマット選択信号と論理がとられ、
このマット選択信号による選択メモリマットのサブアン
プ回路のみが活性化されることを特徴とする半導体記憶
装置。 - 【請求項３】 請求項２記載の半導体記憶装置であっ
て、前記サブアンプ回路は、バンクアクティブコマンド
の入力により前記マット選択信号が活性化されたときに
オンしてサブ入出力線とメイン入出力線とを接続する第
１のゲート回路、およびオフしてサブ入出力線の電位を
ビット線イコライズレベルからリード／ライトイコライ
ズレベルに変える第２のゲート回路と、リードコマンド
の入力により前記サブアンプ回路の制御信号が活性化さ
れたときにオンして差動アンプ回路をオンする第３のゲ
ート回路、およびオフしてサブ入出力線とメイン入出力
線とを切り離す第４のゲート回路とを有することを特徴
とする半導体記憶装置。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置は、ＤＲＡＭ、シン
クロナスＤＲＡＭであることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01220998A JP3583916B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01220998A JP3583916B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214652A true JPH11214652A (ja) | 1999-08-06 |
| JP3583916B2 JP3583916B2 (ja) | 2004-11-04 |
Family
ID=11799004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01220998A Expired - Fee Related JP3583916B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3583916B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809946B2 (en) | 2002-05-23 | 2004-10-26 | Elpida Memory, Inc. | Semiconductor memory device and method of controlling the same |
| JP2006031921A (ja) * | 2004-07-13 | 2006-02-02 | Samsung Electronics Co Ltd | 改善された動作周波数を有するローカルセンス増幅回路及び半導体メモリ装置 |
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010108549A (ja) * | 2008-10-30 | 2010-05-13 | Elpida Memory Inc | 半導体記憶装置 |
-
1998
- 1998-01-26 JP JP01220998A patent/JP3583916B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809946B2 (en) | 2002-05-23 | 2004-10-26 | Elpida Memory, Inc. | Semiconductor memory device and method of controlling the same |
| JP2006031921A (ja) * | 2004-07-13 | 2006-02-02 | Samsung Electronics Co Ltd | 改善された動作周波数を有するローカルセンス増幅回路及び半導体メモリ装置 |
| KR100618844B1 (ko) | 2004-07-13 | 2006-09-01 | 삼성전자주식회사 | 개선된 동작 주파수를 가지는 로컬 센스 증폭 회로 및반도체 메모리 장치 |
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010108549A (ja) * | 2008-10-30 | 2010-05-13 | Elpida Memory Inc | 半導体記憶装置 |
| US8391085B2 (en) | 2008-10-30 | 2013-03-05 | Elpida Memory, Inc. | Semiconductor memory device capable of matching the timing between sub-amplifier control signal and column selection signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3583916B2 (ja) | 2004-11-04 |
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