KR20080074343A - 개선된 데이터라인을 갖는 스택 뱅크 메모리 - Google Patents

Abstract

본 발명은 개선된 데이터라인을 갖는 스택 뱅크 메모리에 관한 것이다. 본 발명은 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 메모리에 있어서, 스택(stack)으로 배치되며, 복수의 메모리 영역을 포함하는 복수의 뱅크; 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 메모리 셀을 활성화하고, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메모리 인터페이스; 및 상기 제2 패드와 상기 메모리 인터페이스에 연결되어 상기 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 데이터라인을 포함한다. 본 발명에 따르면, 데이터 패스를 감소시켜 고속 동작 메모리를 구현할 수 있는 장점이 있다.

스택, 뱅크, 메모리, 데이터라인, 메모리 영역, 패드, 다중칩 패키지

Description

개선된 데이터라인을 갖는 스택 뱅크 메모리{Stacked Bank Memory having Data line advanced}

도 1은 종래기술에 따른 스플릿 4-뱅크 구조를 도시한 도면.

도 2는 본 발명의 바람직한 일 실시예에 따른 개선된 데이터라인을 갖는 스택 뱅크 구조를 도시한 도면.

도 3은 본 발명에 따른 데이터라인 구조를 상세하게 도시한 도면.

도 4는 도 2의 각 메모리 영역이 2개의 서브 메모리 영역을 포함하는 구성을 도시한 도면.

도 5는 도 2의 각 메모리 영역이 4개의 서브 메모리 영역을 포함하는 구성을 도시한 도면.

도 6은 각 뱅크가 논리적으로 구분되는 2개의 메모리 영역을 포함하는 구성을 도시한 도면.

도 7은 각 뱅크가 논리적으로 구분되는 4개의 메모리 영역을 포함하는 구성을 도시한 도면.

도 8은 본 발명의 바람직한 제2 실시예에 따른 스택 뱅크 메모리 구조를 도시한 도면.

본 발명은 개선된 데이터라인을 갖는 스택 뱅크 메모리에 관한 것으로서, 보다 상세하게는 고속 동작이 가능하며 메모리 실장 면적을 줄일 수 있는 스택 뱅크 메모리에 관한 것이다.

최근 들어 하나의 칩에 대한 회로의 집적도는 시스템의 고성능화, 고기능화 및 소형화의 요구와 함께 설계 공정 기술의 발달에 힘입어 급속하게 증가하고 있다.

한 개의 칩 안에 2천 만개 이상의 트랜지스터를 집적할 수 있는 초고집적 반도체 설계 및 제조 기술과 그 동안 축적된 풍부한 설계 라이브러리는 한 개의 칩에 이미 설계되어 검증된 다양한 형태의 코어를 내장하여 고집적화된 칩(SOC: System-on-Chip)이 가능하게 되었다.

상기한 집적 기술의 발달에 힘입어 칩 하나를 하나의 패키지로 하던 것에서 근래에는 여러 개의 칩을 하나의 패키지화하는 다중칩 패키지(MPC: Multi Chip Package)가 등장하기에 이르렀다.

다중칩 패키지는 일반적인 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 플래시 메모리 등 다양한 칩을 적층한 후 상하에 위치한 칩을 금선(Gold Wire)로 연결하고 에폭시 수지 등의 패키지로 밀봉하는 것이다.

다중칩 패키지 기술은 개인 휴대 기기의 발달과 더불어 더 작은 기기를 만들기 위해 작은 반도체가 필요하다는 점에서 매우 각광을 받고 있는 기술 중에 하나 이다.

한편, 메모리를 다중칩 패키지에 포함시키는 경우 프로세서의 액세스를 위한 제어신호 및 어드레스 패드와 데이터 입출력 패드는 서로 대향하여 배치된다.

도 1은 종래기술에 따른 스플릿 4-뱅크 구조를 도시한 도면으로서, 종래에 다중칩 패키지에 포함되는 뱅크는 스프릿 뱅크 구조로 이루어지며, 데이터의 입출력이 한 방향에서만 이루어지게 된다.

도 1을 참조하여 종래의 다중칩 패키지에 포함되는 스플릿 뱅크 구조 메모리의 동작을 살펴본다.

도 1에 도시된 바와 같이, 스플릿 4-뱅크는 물리적으로 구분되는 4개의 뱅크(B0,B1,B2,B3), 각 뱅크에 상응하는 복수의 X-디코더(X-Decoder, 102), 각 뱅크에 상응하는 복수의 Y-디코더 & 메인 센스 앰프(Y-Decoder & Main AMP, 104)로 구성된다.

뱅크는 단위 메모리 셀(예를 들어, DRAM 셀) 어레이로서, 인터리빙을 통한 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀 그룹이다. 각 뱅크에는 독립적인 뱅크 어드레스가 별도로 할당되며, 독립적인 구조로 되어 있기 때문에 'Ping-Pong'형 고속 동작이 가능하다.

각 뱅크에 연결되는 X-디코더(102)는 제1 패드(100)로부터 입력된 제어신호 및 어드레스에 따라 로우 어드레스를 디코딩하여 각 뱅크의 워드 라인을 활성화시킨다.

Y-디코더 및 메인 센스 앰프(104)에 있어서, Y-디코더는 제1 패드(100)로부 터 입력된 제어신호 및 어드레스에 따라 칼럼 어드레스를 디코딩하여 활성화된 워드 라인에 연결된 특정 비트 라인을 활성화하며, 메인 센스 앰프는 활성화된 비트 라인을 통해 메모리 셀에 기입 또는 독출하기 위한 데이터의 증폭을 수행한다.

데이터 입출력 패드(106)에 연결된 하나의 데이터라인(108)은 도 1에 도시된 바와 같이, B0 및 B2 사이를 지나 각 뱅크(B0,B1,B2,B3)의 메인 센스 앰프(104)에 연결된다.

그러나 종래기술에 따르면 B0 및 B2 뱅크를 가로지르는 데이터라인(108)은 제1 라인(110)이 B0과 B1 뱅크의 메인 센스 앰프(104)로 분기되며, 다른 제2 라인(112)이 상기한 뱅크(B0 및 B1)과 물리적으로 이격된 B2와 B3의 메인 센스 앰프(104)로 분기되기 때문에 데이터의 기입 및 독출 시 데이터라인에 많은 부하가 작용하는 문제점이 있었다.

예를 들어, B0 뱅크에 데이터를 기입 또는 독출하는 경우에도 이와 무관한 B2 및 B3측 메인 센스 엠프(104)측 제2 라인(112)에 부하가 작용하기 때문에 고속 동작을 할 수 있는 메모리 칩을 구현하는데 불리한 문제점이 있었다.

또한, 종래와 같이 스프릿 뱅크 구조로 다중칩을 구현하는 경우에는 각 뱅크가 가로 세로 방향으로 이격되고, 또한 각 뱅크마다 Y 디코더 및 메인 센스 앰프를 구비해야 하기 때문에 메모리 실장 면적이 커지는 문제점이 있었다.

본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 데이터 패스를 줄여 고속으로 동작할 수 있는 개선된 데이터라인을 갖는 스택 뱅크 메 모리를 제안하고자 한다.

본 발명의 다른 목적은 개선된 데이터라인을 통해 메모리 실장 면적을 줄일 수 있는 개선된 데이터라인을 갖는 스택 뱅크 메모리를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 메모리에 있어서, 스택(stack)으로 배치되며, 복수의 메모리 영역을 포함하는 복수의 뱅크; 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 메모리 셀을 활성화하고, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메모리 인터페이스; 및 상기 제2 패드와 상기 메모리 인터페이스에 연결되어 상기 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 데이터라인을 포함하는 것을 특징으로 하는 스택 뱅크 메모리가 제공된다.

본 발명의 다른 측면에 따르면, 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 스택 뱅크 메모리에 있어서, 스택으로 배치된 복수의 뱅크를 포함하는 복수의 뱅크 그룹-상기 복수의 뱅크는 복수의 메모리 영역을 포함함-; 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 메모리 셀을 활성화하고, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메모리 인터페이스; 및 상기 제2 패드와 상기 메모리 인터페이스에 연결되어 상기 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 데이터라인을 포함하는 것을 특징으로 하는 스택 뱅크 메모리가 제공된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.

도 2는 본 발명의 바람직한 일 실시예에 따른 개선된 데이터라인을 갖는 스택 뱅크 메모리 구조를 도시한 도면이다.

도 2에 도시된 바와 같이, 본 발명에 따른 메모리는 복수의 뱅 크(B0,B1,B2,B3), 메모리 인터페이스, 소정의 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드(208) 및 뱅크에 기입 및 독출하기 위한 데이터를 입출력하는 제2 패드(210)를 포함할 수 있다.

본 발명에 적용되는 메모리는 SDRAM 메모리일 수 있으나 이에 한정되지 않으면 뱅크 구조를 가질 수 있는 메모리라면 제한 없이 적용될 수 있다.

하기에서는 본 발명에 따른 메모리가 다중칩 패키지에 적용되는 SDRAM 메모리인 것으로 설명할 것이나 이에 한정되지 않는다는 점을 당업자는 이해하여야 할 것이다.

복수의 뱅크(B0,B1,B2,B3)는 단위 DRAM 메모리 셀의 어레이로서, 인터리빙을 통한 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀 그룹이다.

본 발명에 따르면, 복수의 뱅크는 스택(stack)으로 배치되며, 각 뱅크는 복수의 메모리 영역(200-1,200-2 내지 206-1,206-2)을 포함할 수 있다.

여기서 복수의 메모리 영역은 논리적으로 하나의 뱅크로 동작하는 것으로서, 동일한 워드 라인 및 중복되지 않는 칼럼 라인을 갖는 개별 메모리 영역의 집합이다.

본 발명에 따르면, 하나의 뱅크에 속하는 복수의 메모리 영역은 논리적으로 또는 물리적으로 분리될 수 있다.

도 2는 각 뱅크가 2개의 메모리 영역을 가지며, 각 메모리 영역이 물리적으로 이격된 구조를 도시한 도면이다.

메모리 인터페이스는 프로세서로부터 어드레스 및 제어신호를 수신하여 소정 뱅크를 활성화하고, 뱅크에 포함되는 특정 메모리 셀의 워드 라인 및 비트 라인을 활성화하여 데이터의 기입(write) 및 독출(read)이 가능하도록 한다.

도 2에 도시된 메모리 인터페이스는 SDRAM 메모리 인터페이스를 도시한 것으로서, 메모리 인터페이스는 상태 머신(State Machine,212), 어드레스 버퍼(214), 로우 프리 디코더(216), 어드레스 레지스터(218), 칼럼 어드레스 카운터(220) 및 칼럼 프리 디코더(222), 복수의 X-디코더(224) 및 Y-디코더 및 메인 센스 앰프(226-1,226-2)를 포함할 수 있다.

상태 머신(212)은 제1 패드(208)로부터 클럭 및 제어신호를 수신하여 메모리 칩의 동작 상태를 결정하는 기능을 수행한다.

여기서 제어신호는 DRAM 동작을 활성화하는 로우 스트로브 신호(Row Address Strobe, /RAS), 칼럼 어드레스의 인가를 알려주는 칼럼 스트로브 신호(Column Address Strobe, /CAS), 데이터의 기입 또는 독출을 결정하는 라이트 인에이블 신호(Write Enable, /WE) 및 클럭 인에이블 신호(CKE) 등을 포함할 수 있다.

상태 머신(212)은 상기한 제어신호의 조합을 통해 로우 액티브 신호를 로우 프리 디코더(216)로 출력하며, 칼럼 액티브 신호를 칼럼 프리 디코더(222)로 출력한다.

한편 어드레스 버퍼(214)는 제1 패드로부터 수신된 n비트의 어드레스를 수신하며, 이를 어드레스 레지스터(218)로 출력한다.

여기서 어드레스는 로우 어드레스(Row Address), 컬럼 어드레스(Column Address) 및 뱅크 어드레스(Bank Address, BA)를 포함할 수 있다. 뱅크 어드레스는 예를 들어 DRAM 메모리 어레이가 2개의 뱅크(bank)를 가지는 경우 1비트로 이루어질 수 있고, 도 2에 도시된 바와 같이, 4개의 뱅크를 가지는 경우 2비트로 이루어질 수 있다.

어드레스 레지스터(218)는 뱅크 선택 신호를 상태 머신(212)로 출력하여 해당 뱅크가 활성화되도록 하며, 아울러 로우 어드레스 및 칼럼 어드레스를 로우 프리 디코더(216), 칼럼 어드레스 카운터(220) 및 칼럼 프리 디코더(222)로 출력한다.

로우 프리 디코더(216)는 로우 액티브 신호 입력 시 입력되는 로우 어드레스를 활성화된 뱅크에 상응하는 X-디코더(224)로 출력하며, X-디코더(224)는 해당 로우 어드레스에 해당하는 워드 라인을 활성화한다.

본 발명의 제1 실시예에 따르면, 복수의 뱅크가 복수의 메모리 영역을 포함하는 경우, X-디코더(224)는 도 2에 도시된 바와 같이 복수의 메모리 영역에 상응하게 배치될 수 있다.

한편, 칼럼 프리 디코더(222)는 칼럼 액티브 신호 입력에 따라 칼럼 어드레스를 Y-디코더로 출력한다. 이때, 칼럼 프리 디코더(222)는 버스트(burst) 기입 및 독출 모드에 따라 칼럼 어드레스 카운터(220)로부터 카운팅 신호를 수신하여 시작 칼럼 어드레스부터 순차적으로 칼럼 어드레스를 출력할 수 있다.

Y-디코더는 해당 칼럼 어드레스 상응하는 비트 라인을 활성화하며, 메인 센스 앰프는 데이터 독출 모드 시 비트 라인에 래치된 메모리 셀 데이터를 증폭하거나, 데이터 기입 모드 시 데이터라인을 통해 전달된 메모리 셀 데이터를 증폭하는 기능을 수행한다.

도 2에 도시된 바와 같이, 각 뱅크의 복수의 메모리 영역이 물리적으로 이격되는 경우, 본 발명에 따른 Y-디코더 및 메인 센스 앰프(226-1,226-2)는 이격된 두 개의 메모리 영역에 상응하게 배치될 수 있다.

상기에서는 설명의 편의상 Y-디코더와 메인 센스 앰프를 하나의 도면부호로 설명하였으나 이들이 서로 독립된 구성이라는 점은 당업자에게 있어 자명할 것이다.

한편, 데이터의 기입 모드 시 제2 패드(210)를 통해 전달된 데이터는 데이터라인을 통해 메인 센스 앰프 측으로 출력되며, 독출 모드 시 메인 센스 앰프에서 증폭된 데이터는 데이터라인을 통해 제2 패드(210)로 출력된다.

본 발명에 따른 데이터라인(228,230)은 각 뱅크 내에 포함된 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하도록 각 메모리 영역에 대해 독립적으로 제공된다.

도 2에 도시된 바와 같이 각 뱅크가 두 개의 메모리 영역에서 각 뱅크의 제1 메모리 영역(200-1 내지 206-1)에 DQ0 내지 DQ7 데이터가 기입 및 독출되도록 설정되고, 각 뱅크의 제2메모리 영역(200-2 내지 206-2)에 DQ8 내지 DQ15 데이터가 기입 및 독출되도록 설정되는 경우를 예로 든다.

이러한 경우, 본 발명에 따른 데이터라인은 제2 패드의 DQ0 내지 DQ7 데이터의 입출력부(232)에 인접하여 배치되어 제1 메모리 영역에 상응하는 메인 센스 앰프(226-1)로 연장되는 제1 데이터라인(228)과 제2 패드의 DQ8 내지 DQ15 데이터의 입출력부(232)에 인접하여 배치되어 제2 메모리 영역에 상응하는 메인 센스 앰프(226-2)로 연장되는 제2 데이터라인(230)을 포함할 수 있다.

즉, 제2 패드(210)로부터 n(n은 1이상의 자연수)비트 데이터가 입출력되고, 각 뱅크의 복수의 메모리 영역의 개수가 m(m은 1이상의 자연수)개인 경우, 본 발명에 따른 데이터라인은 m개 만큼 독립적으로 제공되며 또한 각 데이터라인은 각 메모리 영역에 상응하는 n/m비트 데이터를 입출력하게 된다.

본 발명에 따르면 데이터라인은 각 뱅크가 분리된 영역에 따라 독립적으로 제공하기 때문에 데이터 입출력 시 불필요한 라인에 부하가 걸리는 것을 방지할 수 있어 메모리의 고속 동작을 가능하게 할 수 있다.

또한, 본 발명에 따르면, Y-디코더 및 메인 센스 앰프를 공유하는 구조를 적용할 수 있기 때문에 메모리 실장 면적을 줄일 수 있다.

도 3은 도 2에 도시된 데이터라인 구조를 상세하게 도시한 도면이다.

도 3은 설명의 편의를 위해 복수의 메모리 영역으로 분리된 B0 뱅크만을 도시한 것이며, 도 2의 Y-디코더 및 메인 센스 앰프(226-1,226-2)를 분리하여 도시한 것이다.

도 3에 도시된 바와 같이, 본 발명에 따른 제1 데이터라인(228) 및 제2 데이터라인(230)은 제2 패드(210)와 입출력 버퍼(300) 및 앰프(302)를 통해 연결될 수 있다.

또한, 제1 데이터라인(228)은 스위치를 통해 각 뱅크의 제1 메모리 영역에 상응하는 제1 메인 센스 앰프(304-1)에 연결되며, 제2 데이터라인(230)은 스위치를 통해 각 뱅크의 제2 메모리 영역에 상응하는 제2 메인 센스 앰프(304-2)에 연결된다.

각 메모리 영역(200-1,200-2)에 연결되는 X-디코더(306-1,306-2)가 로우 어드레스를 수신하는 경우, 각 X-디코더(306-1,306-2)는 동일한 워드 라인을 활성화한다.

한편, 칼럼 어드레스를 수신한 Y-디코더(308-1,308-2)가 칼럼 어드레스를 수신하는 경우, 각 Y-디코더(308-1,308-2)는 제1 및 제2 메인 센스 앰프(304-1,304-2) 측으로 칼럼 선택 신호를 출력한다.

상기한 칼럼 선택 신호에 따라 기입 모드 시에는 제2 패드(210)를 통해 입력된 데이터 중 제1 메모리 영역(200-1)에 기입될 데이터가 제1 데이터라인(228)을 통해 제1 메인 센스 앰프(304-1) 측으로 출력되며, 제2 메모리 영역(200-2)에 기입될 데이터가 제2 데이터라인(230)을 통해 제2 메인 센스 앰프(304-2) 측으로 출력된다.

한편, 독출 모드 시에는 제1 메인 센스 앰프(304-1)에서 증폭된 데이터가 제1 데이터라인(228)을 통해 제2 패드(210) 측으로 출력되며, 제2 메인 센스 앰프(304-2)에서 증폭된 데이터가 제2 데이터라인(230)을 통해 제2 패드(210) 측으로 출력된다.

본 발명에 따르면, 복수의 메모리 영역 각각은 복수의 서브 메모리 영역을 포함할 수 있다.

도 4는 도 2의 각 메모리 영역이 2개의 서브 메모리 영역을 포함하는 구성을 도시한 도면이다.

도 4는 물리적으로 이격된 제1 메모리 영역(200-1 내지 206-1)과 제2 메모리 영역(200-2 내지 206-2)이 각각 복수의 서브 메모리 영역으로 분리되는 구성을 도시한 도면이다.

도 4에서 제1 패드(208), 제2 패드(210), X-디코더(224) 및 Y-디코더 및 메인 센스 앰프(226-1,226-2)는 도 2에서 설명한 것과 동일하므로 이에 대한 상세한 설명은 생략한다.

도 4에 도시된 바와 같이, 각 뱅크의 제1 및 제2 메모리 영역이 각각 복수의 서브 메모리 영역으로 분리되는 경우, 본 발명에 따른 데이터라인은 복수의 서브 메모리 영역에 상응하는 수만큼 제공되어 상기 복수의 서브 메모리 영역에 기입 또는 독출되는 것으로 설정된 데이터의 입출력을 수행한다.

예를 들어, 도 4에서 B0 뱅크 제1 메모리 영역(200-1)의 제1 서브 메모리 영역(400-1)에 DQ0 내지 DQ3, 제2 서브 메모리 영역(400-2)에 DQ4 내지 DQ7가 기입 및 독출되도록 설정되고, 제2 메모리 영역(200-2)의 제1 서브 메모리 영역(400-3)에 DQ8 내지 DQ11, 제2 서브 메모리 영역(400-4)에 DQ12 내지 DQ12가 기입 및 독출되도록 설정되는 경우, 본 발명에 따른 데이터라인은 각 서브 메모리 영역에 상응하는 제1 내지 제4 데이터라인(408 내지 414)을 포함할 수 있다.

여기서 제1 메모리 영역(200-1)의 제1 서브 메모리 영역(400-1)에 상응하는 제1 데이터라인(408)은 제2 패드(210)의 DQ0 내지 DQ3 데이터의 입출력부(232)에 인접하게 배치되며, 메인 센스 앰프(226-1) 측으로 제1 서브 메모리 영역(400-1)에 인접한 위치까지 연장된다.

제2 데이터라인(410)은 제2 패드(210)의 DQ4 내지 DQ7 데이터 입출력부(232)에 인접하게 배치되며, 메인 센스 앰프(226-1) 측으로 제2 서브 메모리 영역(400-2)에 인접한 위치까지 연장된다.

이와 마찬가지로 제3 데이터라인(412)은 제2 패드(210)의 DQ8 내지 DQ11 데이터 입출력부(232), 제4 데이터라인(412)은 제2 패드(210)의 DQ12 내지 DQ15 데이터 입출력부(232)에 인접한 위치에서 메인 센스 앰프(226-2) 측으로 각 서브 메모리 영역(400-3 내지 400-4)에 인접한 위치까지 연장된다.

본 발명에 따르면, 도 4에 도시된 바와 같이 각 메모리 영역이 복수의 서브 메모리 영역을 포함하는 경우, 각 서브 메모리 영역에 상응하는 데이터라인은 제2 패드(210)에서 메인 센스 앰프(226-1,226-2)까지 최단 거리를 가질 수 있도록 배치된다.

한편, 도 5는 도 2의 각 메모리 영역이 4개의 서브 메모리 영역을 포함하는 구성을 도시한 도면이다.

도 5는 도 2에 도시된 B0 뱅크의 제1 메모리 영역(200-1 내지 206-1)과 제2 메모리 영역(200-2 내지 206-2)이 4개의 서브 메모리 영역을 포함하고 있으며, 제2 패드(210)가 32비트 데이터를 입출력하는 구성을 도시한 도면이다.

이와 같이, 물리적으로 이격된 제1 및 제2 메모리 영역이 각각 4개의 서브 메모리 영역을 포함하는 경우, 본 발명에 따른 데이터라인은 각 서브 메모리 영역에 상응하게 제1 데이터라인(500) 내지 제8 데이터라인(514)으로 제공될 수 있다.

이때, 각 데이터라인은 제2 패드(210)에서 메인 센스 앰프(226-1,226-2)로 최단거리가 되도록 배치된다.

예를 들어, 도 5에 도시된 바와 같이, 제2 패드(210)를 통해 32 비트 데이터가 입출력되는 경우, 각 뱅크 제1 메모리 영역(200-1)의 제1 서브 메모리 영역에 DQ4 내지 DQ7, 제2 서브 메모리 영역에 DQ0 내지 DQ3, 제3 서브 메모리 영역에 DQ12 내지 DQ15, 제4 서브 메모리 영역에 DQ8 내지 DQ11가 기입 및 독출되도록 설정될 수 있다.

또한, 제2 메모리 영역(200-2)에 있어서, 제1 서브 메모리 영역에 DQ20 내지 DQ23, 제2 서브 메모리 영역에 DQ16 내지 DQ19, 제3 서브 메모리 영역에 DQ28 내지 DQ31, 제4 서브 메모리 영역에 DQ24 내지 DQ27이 기입 및 독출되도록 설정될 수 있다.

상기와 같은 설정을 통해 본 발명에 따른 제1 내지 제8 데이터라인(500 내지 514)은 제2 패드(210)의 데이터 입출력부(데이터라인이 입출력하는 것으로 설정된 데이터 입출력부, 예를 들어, 제1 데이터라인의 경우, 제2 패드(210)의 DQ4 내지 DQ7 데이터 입출력)로부터 메인 센스 앰프(226-1,226-2) 측으로 각 서브 메모리 영역에 인접한 위치까지 연장된다.

한편, 본 발명의 다른 실시예에 따르면, 하나의 뱅크가 논리적으로 메모리 영역으로 분리가 된 경우에도 독립적인 데이터라인을 제공하여 고속 동작을 가능하게 할 수 있다.

도 6은 각 뱅크가 논리적으로 구분되는 2개의 메모리 영역을 포함하는 구성 을 도시한 도면이다.

도 6에 도시된 바와 같이 각 뱅크가 논리적으로 구분된 복수의 메모리 영역(600-1 내지 606-1 및 600-2 내지 606-2)을 포함하는 경우, X-디코더(608)는 각 뱅크에 상응하게 배치될 수 있으나, Y-디코더 및 메인 센스 앰프(610)는 각 뱅크에 대해 공통으로 사용될 수 있다.

한편, 도 6에 도시된 바와 같이, 각 뱅크(B0 내지 B3)가 2개의 제1 메모리 영역(600-1 내지 606-1) 및 제2 메모리 영역(600-2 내지 606-2)로 분리되는 경우 본 발명에 따른 데이터라인은 분리된 메모리 영역에 상응하게 제1 데이터라인(612) 및 제2 데이터라인(614)으로 제공될 수 있다.

제1 및 제2 데이터라인(612,614) 각각은 제2 패드(210)의 각 뱅크의 제1 메모리 영역(600-1 내지 606-1) 및 제2 메모리 영역(600-2 내지 600-2)에 기입 및 독출되는 것으로 설정된 데이터의 입출력부(233)에 인접하여 배치되며, 메인 센스 앰프(610) 측으로 각 메모리 영역에 인접한 위치까지 연장된다.

도 7은 각 뱅크가 논리적으로 분리되는 4개의 메모리 영역을 포함하는 구성을 도시한 도면이다.

도 7에 도시된 바와 같이, 각 뱅크가 4개의 메모리 영역으로 분리되는 경우, 각 메모리 영역에 상응하는 데이터를 입출력하는 제1 내지 제4 데이터라인(700 내지 706)이 제공될 수 있다.

제2 패드(210)를 통해 16 비트 데이터가 입출력되는 경우, 각 데이터라인의 길이를 최소로 하기 위해, 각 뱅크의 제1 메모리 영역에는 DQ4 내지 DQ7, 제2 메모 리 영역에는 DQ0 내지 DQ3, 제3 메모리 영역에는 DQ12 내지 DQ15, 제4 메모리 영역에는 DQ8 내지 DQ11이 기입 및 독출되는 것으로 설정될 수 있다.

또한, 제1 내지 제4 데이터라인(700 내지 706)은 제2 패드(210)의 데이터 입출력부(데이터라인이 입출력하는 것으로 설정된 데이터 입출력부, 예를 들어, 제1 데이터라인의 경우, 제2 패드(210)의 DQ4 내지 DQ7 데이터 입출력)로부터 메인 센스 앰프(610) 측으로 각 메모리 영역에 인접한 위치까지 연장된다.

상기에서는 제2 패드를 통해 16 비트 또는 32비트 데이터가 입출력되고, 각 메모리 영역(또는 서브 메모리 영역)에 DQ0 내지 DQ31 데이터가 순차적으로 기입 또는 독출되는 것으로 설명하였으나, 이는 설명의 편의를 위한 것이며, 다른 비트 수의 데이터가 입출력되고, 또한 각 메모리 영역에 서로 인접하지 않은 비트 데이터가 기입 또는 독출되는 경우에도 본 발명이 적용될 수 있다는 점을 당업자는 이해하여야 할 것이다.

도 8은 본 발명의 바람직한 다른 실시예에 따른 스택 뱅크 메모리 구조를 도시한 도면이다.

도 8은 복수의 뱅크를 부분적으로 스택으로 배치한 구성을 도시한 것으로서, 복수의 뱅크 그룹을 포함한다.

여기서 복수의 뱅크 그룹은 스택으로 배치된 복수의 뱅크를 포함하는 것으로서, 도 8에 도시된 바와 같이, 독립적인 Y-디코더 및 메인 센스 앰프(810-n 및 812-n)에 연결된다.

도 8에서 뱅크 그룹은 4개의 뱅크가 존재하는 경우, B0 및 B1 뱅크를 포함하 는 제1 뱅크 그룹(818) 및 B2 및 B3 뱅크를 포함하는 제2 뱅크 그룹(820)을 포함할 수 있다.

각 뱅크 그룹에 속하는 복수의 뱅크는 도 2에 도시된 바와 같이, 물리적으로 이격되는 복수의 메모리 영역을 포함할 수 있다.

또한, 각 뱅크 그룹에 속하는 복수의 뱅크는 도 4 내지 도 5에 도시된 바와 같이, 각 메모리 영역이 세분화된 복수의 서브 메모리 영역을 포함할 수 있다.

그러나 본 발명의 다른 실시예에 따르면, 각 뱅크에 속하는 메모리 영역이 물리적으로 이격되는 것에만 한정되지 않으며, 각 뱅크 그룹에 속하는 복수의 뱅크가 도 6 내지 도 7에 도시된 바와 같이, 하나의 뱅크 내에서 복수의 메모리 영역이 논리적으로 분리되는 것도 본 발명의 범주에 포함될 수 있다.

도 8을 참조하면, 각 뱅크에 상응하여 복수의 X-디코더(808)가 배치되며, Y-디코더 및 메인 센스 앰프(810-n,812-n)는 각 뱅크 그룹에 대해 독립적이며, 각 뱅크 그룹에 속하는 각 메모리 영역에 상응하여 배치될 수 있다.

한편, 도 8과 같이, 각 뱅크에 대해 물리적으로 이격되는 제1 메모리 영역(800-1 내지 806-1) 및 제2 메모리 영역(800-2 내지 806-2)이 제공되는 경우, 본 발명에 따른 데이터라인은 각 메모리 영역에 상응하여 제1 데이터라인(814) 및 제2 데이터라인(816)이 제공될 수 있다.

예를 들어, 제2 패드(210)를 통해 16비트의 데이터가 입출력되고, 제1 메모리 영역(800-1 내지 806-1)에 DQ0 내지 DQ7, 제2 메모리 영역(800-2 내지 806-2)에 DQ8 내지 DQ15가 기입 및 독출되는 것으로 설정되는 경우, 제1 데이터라인(814)은 제2 패드(210)의 DQ0 내지 DQ7 데이터 입출력부(232)로부터 각 뱅크 그룹의 제1 메모리 영역에 상응하게 배치된 메인 센스 앰프(810-1,812-1) 측으로 연장된다.

한편, 제2 데이터라인(816)은 제2 패드(210)의 DQ8 내지 DQ15 데이터 입출력부(232)로부터 각 뱅크 그룹의 제2 메모리 영역에 상응하게 배치된 메인 센스 앰프(810-2,812-2) 측으로 연장된다.

상기한 구성을 갖는 데이터라인을 제공함으로써 본 발명에 따르면 데이터라인에 불필요한 부하가 걸리는 것을 방지할 수 있어 메모리의 고속 동작을 보장할 수 있게 된다.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면 각 뱅크에 포함되는 복수의 메모리 영역에 대해 독립적인 데이터라인을 제공하기 때문에 데이터라인에 불필요한 부하가 작용하는 것을 방지할 수 있는 장점이 있다.

또한 본 발명에 따르면, 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향 배치되는 다중칩 패키지 구조에서 각 데이터라인이 각 메모리 영역에 상응하는 데이터만을 입출력하기 때문에 데이터 입출력 속도를 증가시킬 수 있는 장점이 있다.

또한 본 발명에 따르면, 스택으로 배치된 뱅크에 대해 공통으로 사용되는 Y-디코더 및 센스 앰프를 제공하기 때문에 메모리 실장 면적을 감소시킬 수 있는 장점이 있다.

Claims (14)

1. 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 메모리에 있어서,

   스택(stack)으로 배치되며, 복수의 메모리 영역을 포함하는 복수의 뱅크;

   상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 메모리 셀을 활성화하고, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메모리 인터페이스; 및

   상기 제2 패드와 상기 메모리 인터페이스에 연결되어 상기 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 데이터라인을 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
2. 제1항에 있어서,

   상기 복수의 데이터라인은 하나의 뱅크 내에 포함된 복수의 메모리 영역의 수만큼 제공되는 것을 특징으로 하는 스택 뱅크 메모리.
3. 제1항에 있어서,

   상기 복수의 데이터라인 각각은 상기 제2 패드의 개별 데이터 입출력부로부터 상기 개별 데이터가 기입 또는 독출되는 것으로 미리 설정된 메모리 영역으로 연장되는 것을 특징으로 하는 스택 뱅크 메모리.
4. 제1항에 있어서,

   상기 제2 패드로부터 n(n은 1이상의 자연수)비트 데이터가 입출력되고, 상기 복수의 메모리 영역의 개수가 m(m은 1이상의 자연수)개인 경우, 상기 복수의 데이터라인 각각은 n/m비트 데이터를 입출력하는 것을 특징으로 하는 스택 뱅크 메모리.
5. 제1항에 있어서,

   상기 메모리 인터페이스는 상기 복수의 뱅크에 상응하게 배치되며, 제1 패드로부터 어드레스 및 제어신호를 통해 로우 어드레스를 디코딩하는 복수의 X-디코더를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
6. 제1항에 있어서,

   상기 메모리 인터페이스는 상기 복수의 뱅크에 공통으로 사용되며, 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 칼럼 어드레스를 디코딩하는 Y-디코더 및 상기 디코딩된 칼럼 어드레스에 상응하는 메모리 셀에 기입 또는 독출하기 위한 증폭 과정을 수행하는 메인 센스 앰프를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
7. 제1항에 있어서,

   상기 복수의 메모리 영역은 하나의 뱅크 내에서 논리적으로 구분되는 것을 특징으로 하는 스택 뱅크 메모리.
8. 제1항에 있어서,

   상기 복수의 메모리 영역은 물리적으로 이격되어 배치되는 것을 특징으로 하는 스택 뱅크 메모리.
9. 제8항에 있어서,

   상기 메모리 인터페이스는 상기 복수의 메모리 영역에 상응하며, 제1 패드로부터 어드레스 및 제어신호를 통해 로우 어드레스를 디코딩하는 복수의 X-디코더를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
10. 제8항에 있어서,

    상기 메모리 인터페이스는 상기 복수의 메모리 영역에 상응하게 배치되며, 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 칼럼 어드레스를 디코딩하는 Y-디코더 및 상기 디코딩된 칼럼 어드레스에 상응하는 메모리 셀에 기입 또는 독출하기 위한 증폭 과정을 수행하는 메인 센스 앰프를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
11. 제8항에 있어서,

    상기 복수의 메모리 영역은 복수의 서브 메모리 영역을 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
12. 제11항에 있어서,

    상기 데이터라인은 상기 복수의 서브 메모리 영역에 상응하는 수만큼 제공되어 상기 복수의 서브 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 것을 특징으로 하는 스택 뱅크 메모리.
13. 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 스택 뱅크 메모리에 있어서,

    스택으로 배치된 복수의 뱅크를 포함하는 복수의 뱅크 그룹-상기 복수의 뱅크는 복수의 메모리 영역을 포함함-;

    상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 메모리 셀을 활성화하고, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메모리 인터페이스; 및

    상기 제2 패드와 상기 메모리 인터페이스에 연결되어 상기 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 데이터라인을 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
14. 제13항에 있어서,

    상기 메모리 인터페이스는 각 뱅크 그룹의 복수의 메모리 영역에 상응하게 배치되며, 상기 제1 패드로부터 수신된 어드레스 및 제어신호를 통해 칼럼 어드레스를 디코딩하는 Y-디코더 및 상기 디코딩된 칼럼 어드레스에 상응하는 메모리 셀에 기입 또는 독출하기 위한 증폭 과정을 수행하는 메인 센스 앰프를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.

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