JP2014139798A - ステータスレジスタの同時読み取り - Google Patents
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Abstract
【解決手段】メモリアレイに保存されていないデータを備えるステータス情報は、Nビットの異なるサブセットM上でステータス情報を駆動し、残りのN−Mビットをトライステートするように各メモリデバイス100a〜100dを構成することによって、Nビットデータバスを共有する複数のパラレルメモリデバイスから効率的に読み取られる。メモリコントローラ102は、複数のメモリデバイスからステータス情報を同時に読み取ることができる。各メモリデバイスは、ステータス情報をシリアル化し、バースト形態においてバスのサブセットM上でそれを駆動することができる。各メモリデバイスは、そのサブセットMを定義するために、メモリコントローラによって初期化された構成レジスタを含むことができる。
【選択図】図6
Description
安定するとき、メモリアクセスオペレーションとリフレッシュオペレーションに対して、より大きいバス帯域幅を当てる(devote)ために、コントローラは、ステータスレジスタ読み取りオペレーション(status register read operations)の周波数を減らすことができる。SRRオペレーションのタイミングは、DRAMアレイにおけるデータに対するREADオペレーションのタイミングと同様であるので、SRRオペレーションは、通常メモリアクセスに統一されることができる。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
[C1] Nビットデータバスを共有する複数のパラレルメモリデバイスからステータス情報を読み取る方法であって、前記方法は、 Nビットの異なるサブセットのM上で、前記ステータス情報を駆動するように、そして、前記残りのN−Mビットをトライステートするように、メモリデバイスのそれぞれを構成することと、 同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることと、 を備える、方法。
[C2] 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、READコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット(MRS)コマンドを、前記の複数のメモリデバイスに対して同時に発行することを備える、[C1]に記載の方法。
[C3] 前記固有のバンク選択ビット符号化は、2’b10である、[C2]に記載の方法。
[C4] 前記MRSコマンドの間の前記アドレスバスの値は、前記のメモリデバイスから読み取られるべき前記ステータス情報を選択する、[C2]に記載の方法。
[C5] 前記Nビットの前記サブセットのMに対応する、0、1、あるいは、それより多くのデータストローブ(DQS)信号を駆動すること、その上で、各メモリデバイスは、ステータス情報を駆動し、残りのDQS信号をトライステートするように構成される、のために前記各メモリデバイスを構成することをさらに備える、[C1]に記載の方法。
[C6] 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、2つより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることを備え、 少なくとも1つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、前記残りのN−Mビットをトライステートする、[C1]に記載の方法。
[C7] 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のメモリアレイに関連づけられた温度情報を読み取ることを備えている、[C1]に記載の方法。
[C8] 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のレジスタを読み取ることを備える、[C1]に記載の方法。
[C9] 前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、レジスタにおける構成ビットを設定することを備える、[C1]に記載の方法。
[C10] 前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、あらかじめ決定された論理レベルに各メモリデバイス上の構成ピンを結びつけることを備える、[C1]に記載の方法。
[C11] Nビットデータインタフェースを有するメモリデバイスであって、前記メモリデバイスは、 読み取りアクセスが前記データインタフェースのすべてのNビット上でデータを駆動する、複数のアドレス可能データストレージロケーションと、 読み取りアクセスが前記データインタフェースの前記Nビットの構成可能なサブセットM上でステータス情報を駆動する、1つまたは複数のステータス情報のストレージロケーションと、 を備える、メモリデバイス。
[C12] ステータス情報ストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットをトライステートする、[C11]に記載のメモリデバイス。
[C13] ステータス情報のストレージロケーションの読み取りアクセスの間に、その上で前記メモリデバイスがステータス情報を駆動する、前記Nビットの前記サブセットMに対応する0、1、または1つまたはそれより多くのDQS信号を駆動する、[C11]に記載のメモリデバイス。
[C14] ステータス情報のストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットに対応するDQS信号をトライステートする、[C13]に記載のメモリデバイス。
[C15] 前記1つまたはそれより多くのステータス情報のストレージロケーションは、1つまたは複数のレジスタを備える、[C11]に記載のメモリデバイス。
[C16] 前記1つまたはそれより多くのステータス情報のストレージロケーションは、前記メモリデバイスにおけるメモリアレイに関連づけられた温度センサの前記出力を備える、[C11]に記載のメモリデバイス。
[C17] 前記データインタフェースの前記Nビットの前記サブセットMを特定する構成ビットを保存するレジスタをさらに備える、[C11]に記載のメモリデバイス。
[C18] 前記データインタフェースの前記Nビットの前記サブセットMを特定する構成ピンをさらに備える、[C11]に記載のメモリデバイス。
[C19] ステータス情報をシリアル化することと、バースト形態において前記Nビットデータバスの構成されたサブセットM上で、部分ステータス情報を連続的に駆動することと、のために操作可能なコントローラをさらに備える、[C11]に記載のメモリデバイス。
[C20] Nビットデータバスに対してパラレルに接続された2つまたはそれより多くのメモリデバイス、なお、各メモリデバイスは、前記Nビットの異なるサブセットM上でステータス情報を駆動し、ステータス読み取りオペレーションの間に前記残りのN−Mビットをトライステートするために操作可能である、と; 前記メモリデバイスに接続され、ステータス読み取りオペレーションを介して、2つまたはそれより多くのメモリデバイスから、ステータス情報を同時に読み取ることのために操作可能なコントローラと; を備えるメモリサブシステム。
[C21] 前記ステータス読み取りオペレーションは、READコマンドが続く、固有のバンク選択ビット符号化を用いたモードレジスタセット(MRS)コマンドを備える、[C20]に記載のメモリサブシステム。
[C22] 前記固有のバンク選択ビット符号化は、2’b10である、[C20]に記載のメモリサブシステム。
[C23] 前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、[C20]に記載のメモリサブシステム。
[C24] 前記メモリデバイスのうち1つまたは複数は、ステータス情報をシリアル化することと、ステータス読み取りオペレーションの間に、バースト形態において、前記Nビットデータバスの構成されたサブセットM上で部分ステータス情報を連続的に駆動することと、のために操作可能である、[C19]に記載のメモリサブシステム。
[C25] 各メモリデバイスは、前記Nビットデータバスの前記構成されたサブセットMに関連づけられた0、1、あるいは1またはそれより多くの複数のDQS信号を駆動することと、 前記ステータス読み取りオペレーションの間に前記残りのDQS信号をトライステートすることと、のためにさらに操作可能である、[C20]に記載のメモリサブシステム。
[C26] Nビットの双方向データバスと、 制御信号出力と、 前記Nビットの異なるサブセットのM上でステータス情報を駆動することと、ステータス情報読み取りコマンドの間に前記残りのN−Mビットをトライステートすることと、のために複数のメモリデバイスのそれぞれを構成するように操作可能であり、前記同じ、ステータス情報読み取りオペレーションにおいて前記複数のメモリデバイスからステータス情報を読み取るようにさらに操作可能である、制御回路と、 を備える、メモリコントローラ。
[C27] バンク選択出力信号をさらに備え、 前記制御回路は、ステータス情報を読み取るために、前記複数のメモリデバイスに対して、READコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット(MRS)コマンドを同時に発行するように操作可能である、[C26]に記載のメモリコントローラ。
[C28] バンク選択出力信号をさらに備え、前記固有のバンク選択ビット符号化は、2’b10である、[C27]に記載のメモリコントローラ。
[C29] アドレス出力信号をさらに備えており、 前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、[C27]に記載のメモリコントローラ。
[C30] log 2 N双方向データストローブ(DQS)信号、をさらに備えており、 前記制御回路は、その上で前記メモリデバイスがステータス情報を駆動するように構成される、前記Nビットの前記サブセットMに対応する、0、1、あるいは1またはそれより多くのDQS信号を駆動し、前記残りのDQS信号をトライステートために各メモリデバイスを構成するようにさらに操作可能である、[C26]に記載のメモリコントローラ。
[C31] 前記制御回路は、2つまたはそれより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることによって、前記複数のメモリデバイスからステータス情報を読み取るように操作可能、ここで、少なくとも1つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットM上で部分ステータス情報を連続的に駆動し、前記残りのN−Mビットをトライステートする、[C26]に記載のメモリコントローラ。
[C32] 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上で、メモリアレイに関連づけられた温度情報を読み取ることように操作可能である、[C26]に記載のメモリコントローラ。
[C33] 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて各メモリデバイス上でレジスタを読み取るよう操作可能である、[C26]に記載のメモリコントローラ。
[C34] 前記制御回路は、前記メモリデバイス上で、レジスタにおいて構成ビットを設定することによって、前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するために各メモリデバイスを構成する、[C26]に記載のメモリコントローラ。
[C35] 前記SDRAMモジュール上でシンクロナスREADオペレーションを実行することにより続いて、前記メモリデバイス(100)上でバンク選択信号の固有の符号化で、モードレジスタセット(MRS)オペレーションを実行することと、 前記ステータス情報を同時に読み取ることと、
をさらに備えている[C1]に記載の方法。
[C36] バンク選択信号の前記固有の符号化は、2’b10である、[C35]に記載の方法。
[C37] 読み取られるべき前記ステータス情報は、前記MRSオペレーションの間に、アドレスバス上の値によって選択される、[C35]に記載の方法。
[C38] 前記ステータス情報を同時に読み取ることは、前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることを備える、[C35]に記載の方法。
[C39] 前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることは、バーストにおいて前記ステータス情報を連続的に読み取ることを備える、[C38]に記載の方法。
Claims (39)
- Nビットデータバスを共有する複数のパラレルメモリデバイスからステータス情報を読み取る方法であって、前記方法は、
Nビットの異なるサブセットのM上で、前記ステータス情報を駆動するように、そして、前記残りのN−Mビットをトライステートするように、メモリデバイスのそれぞれを構成することと、
同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることと、
を備える、方法。 - 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、READコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット(MRS)コマンドを、前記の複数のメモリデバイスに対して同時に発行することを備える、請求項1に記載の方法。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項2に記載の方法。
- 前記MRSコマンドの間の前記アドレスバスの値は、前記のメモリデバイスから読み取られるべき前記ステータス情報を選択する、請求項2に記載の方法。
- 前記Nビットの前記サブセットのMに対応する、0、1、あるいは、それより多くのデータストローブ(DQS)信号を駆動すること、その上で、各メモリデバイスは、ステータス情報を駆動し、残りのDQS信号をトライステートするように構成される、のために前記各メモリデバイスを構成することをさらに備える、請求項1に記載の方法。
- 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、2つより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることを備え、
少なくとも1つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、前記残りのN−Mビットをトライステートする、請求項1に記載の方法。 - 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のメモリアレイに関連づけられた温度情報を読み取ることを備えている、請求項1に記載の方法。
- 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のレジスタを読み取ることを備える、請求項1に記載の方法。
- 前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、レジスタにおける構成ビットを設定することを備える、請求項1に記載の方法。
- 前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、あらかじめ決定された論理レベルに各メモリデバイス上の構成ピンを結びつけることを備える、請求項1に記載の方法。
- Nビットデータインタフェースを有するメモリデバイスであって、前記メモリデバイスは、
読み取りアクセスが前記データインタフェースのすべてのNビット上でデータを駆動する、複数のアドレス可能データストレージロケーションと、
読み取りアクセスが前記データインタフェースの前記Nビットの構成可能なサブセットM上でステータス情報を駆動する、1つまたは複数のステータス情報のストレージロケーションと、
を備える、メモリデバイス。 - ステータス情報ストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットをトライステートする、請求項11に記載のメモリデバイス。
- ステータス情報のストレージロケーションの読み取りアクセスの間に、その上で前記メモリデバイスがステータス情報を駆動する、前記Nビットの前記サブセットMに対応する0、1、または1つまたはそれより多くのDQS信号を駆動する、請求項11に記載のメモリデバイス。
- ステータス情報のストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットに対応するDQS信号をトライステートする、請求項13に記載のメモリデバイス。
- 前記1つまたはそれより多くのステータス情報のストレージロケーションは、1つまたは複数のレジスタを備える、請求項11に記載のメモリデバイス。
- 前記1つまたはそれより多くのステータス情報のストレージロケーションは、前記メモリデバイスにおけるメモリアレイに関連づけられた温度センサの前記出力を備える、請求項11に記載のメモリデバイス。
- 前記データインタフェースの前記Nビットの前記サブセットMを特定する構成ビットを保存するレジスタをさらに備える、請求項11に記載のメモリデバイス。
- 前記データインタフェースの前記Nビットの前記サブセットMを特定する構成ピンをさらに備える、請求項11に記載のメモリデバイス。
- ステータス情報をシリアル化することと、バースト形態において前記Nビットデータバスの構成されたサブセットM上で、部分ステータス情報を連続的に駆動することと、のために操作可能なコントローラをさらに備える、請求項11に記載のメモリデバイス。
- Nビットデータバスに対してパラレルに接続された2つまたはそれより多くのメモリデバイス、なお、各メモリデバイスは、前記Nビットの異なるサブセットM上でステータス情報を駆動し、ステータス読み取りオペレーションの間に前記残りのN−Mビットをトライステートするために操作可能である、と;
前記メモリデバイスに接続され、ステータス読み取りオペレーションを介して、2つまたはそれより多くのメモリデバイスから、ステータス情報を同時に読み取ることのために操作可能なコントローラと;
を備えるメモリサブシステム。 - 前記ステータス読み取りオペレーションは、READコマンドが続く、固有のバンク選択ビット符号化を用いたモードレジスタセット(MRS)コマンドを備える、請求項20に記載のメモリサブシステム。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項20に記載のメモリサブシステム。
- 前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、請求項20に記載のメモリサブシステム。
- 前記メモリデバイスのうち1つまたは複数は、ステータス情報をシリアル化することと、ステータス読み取りオペレーションの間に、バースト形態において、前記Nビットデータバスの構成されたサブセットM上で部分ステータス情報を連続的に駆動することと、のために操作可能である、請求項19に記載のメモリサブシステム。
- 各メモリデバイスは、前記Nビットデータバスの前記構成されたサブセットMに関連づけられた0、1、あるいは1またはそれより多くの複数のDQS信号を駆動することと、
前記ステータス読み取りオペレーションの間に前記残りのDQS信号をトライステートすることと、のためにさらに操作可能である、請求項20に記載のメモリサブシステム。 - Nビットの双方向データバスと、
制御信号出力と、
前記Nビットの異なるサブセットのM上でステータス情報を駆動することと、ステータス情報読み取りコマンドの間に前記残りのN−Mビットをトライステートすることと、のために複数のメモリデバイスのそれぞれを構成するように操作可能であり、前記同じ、ステータス情報読み取りオペレーションにおいて前記複数のメモリデバイスからステータス情報を読み取るようにさらに操作可能である、制御回路と、
を備える、メモリコントローラ。 - バンク選択出力信号をさらに備え、
前記制御回路は、ステータス情報を読み取るために、前記複数のメモリデバイスに対して、READコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット(MRS)コマンドを同時に発行するように操作可能である、請求項26に記載のメモリコントローラ。 - バンク選択出力信号をさらに備え、前記固有のバンク選択ビット符号化は、2’b10である、請求項27に記載のメモリコントローラ。
- アドレス出力信号をさらに備えており、
前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、請求項27に記載のメモリコントローラ。 - log2N双方向データストローブ(DQS)信号、をさらに備えており、
前記制御回路は、その上で前記メモリデバイスがステータス情報を駆動するように構成される、前記Nビットの前記サブセットMに対応する、0、1、あるいは1またはそれより多くのDQS信号を駆動し、前記残りのDQS信号をトライステートために各メモリデバイスを構成するようにさらに操作可能である、請求項26に記載のメモリコントローラ。 - 前記制御回路は、2つまたはそれより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることによって、前記複数のメモリデバイスからステータス情報を読み取るように操作可能、ここで、少なくとも1つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットM上で部分ステータス情報を連続的に駆動し、前記残りのN−Mビットをトライステートする、請求項26に記載のメモリコントローラ。
- 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上で、メモリアレイに関連づけられた温度情報を読み取ることように操作可能である、請求項26に記載のメモリコントローラ。
- 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて各メモリデバイス上でレジスタを読み取るよう操作可能である、請求項26に記載のメモリコントローラ。
- 前記制御回路は、前記メモリデバイス上で、レジスタにおいて構成ビットを設定することによって、前記Nビットの異なるサブセットM上で前記ステータス情報を駆動するために各メモリデバイスを構成する、請求項26に記載のメモリコントローラ。
- 前記SDRAMモジュール上でシンクロナスREADオペレーションを実行することにより続いて、前記メモリデバイス(100)上でバンク選択信号の固有の符号化で、モードレジスタセット(MRS)オペレーションを実行することと、
前記ステータス情報を同時に読み取ることと、
をさらに備えている請求項1に記載の方法。 - バンク選択信号の前記固有の符号化は、2’b10である、請求項35に記載の方法。
- 読み取られるべき前記ステータス情報は、前記MRSオペレーションの間に、アドレスバス上の値によって選択される、請求項35に記載の方法。
- 前記ステータス情報を同時に読み取ることは、前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることを備える、請求項35に記載の方法。
- 前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることは、バーストにおいて前記ステータス情報を連続的に読み取ることを備える、請求項38に記載の方法。
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