JP2826238B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリに関する。
メモリに関する。
【０００２】
【従来の技術】従来より種々のダイナミック型半導体メ
モリが広く用いられている。この従来のダイナミック型
半導体メモリは、外部から供給される基本クロックに同
期して、その半周期で読み出し準備のためのプリチャー
ジを行い、次の半周期で記憶内容のセンス（読出し）を
行っている。
モリが広く用いられている。この従来のダイナミック型
半導体メモリは、外部から供給される基本クロックに同
期して、その半周期で読み出し準備のためのプリチャー
ジを行い、次の半周期で記憶内容のセンス（読出し）を
行っている。
【０００３】図４は従来の半導体メモリの一例を表わし
た概略回路図である。この半導体メモリのデコード部１
には、多数の一致比較回路１０が備えられており、各一
致比較回路１０は、インバータ１１，インバータ１１の
出力をラッチするためのラッチ用トランジスタ１２、イ
ンバータ１１の入力側をプリチャージするためのプリチ
ャージ用トランジスタ１３、インバータ１１の入力側と
グラウンドとの間に直列に接続されたトランジスタ１４
＿１，１４＿２，…，１４＿ｎ−１，１４＿ｎ；１５か
ら構成されている。トランジスタ１５は、インバータ１
１の入力側をプリチャージする際に、電荷がディスチャ
ージされるのを防止するためのトランジスタであり、そ
のゲートはプリチャージ端子３０に接続されている。ま
た、各トランジスタ１４＿１，１４＿２，…，１４＿ｎ
−１，１４＿ｎのゲートは、各ビット線１６＿１，１６
＿２，…，１６＿ｎ−１，１６＿ｎあるいは各ビットバ
ー線１７＿１，１７＿２，…，１７＿ｎ−１，１７＿ｎ
のいずれか一方に接続されている。
た概略回路図である。この半導体メモリのデコード部１
には、多数の一致比較回路１０が備えられており、各一
致比較回路１０は、インバータ１１，インバータ１１の
出力をラッチするためのラッチ用トランジスタ１２、イ
ンバータ１１の入力側をプリチャージするためのプリチ
ャージ用トランジスタ１３、インバータ１１の入力側と
グラウンドとの間に直列に接続されたトランジスタ１４
＿１，１４＿２，…，１４＿ｎ−１，１４＿ｎ；１５か
ら構成されている。トランジスタ１５は、インバータ１
１の入力側をプリチャージする際に、電荷がディスチャ
ージされるのを防止するためのトランジスタであり、そ
のゲートはプリチャージ端子３０に接続されている。ま
た、各トランジスタ１４＿１，１４＿２，…，１４＿ｎ
−１，１４＿ｎのゲートは、各ビット線１６＿１，１６
＿２，…，１６＿ｎ−１，１６＿ｎあるいは各ビットバ
ー線１７＿１，１７＿２，…，１７＿ｎ−１，１７＿ｎ
のいずれか一方に接続されている。
【０００４】また、メモリ部２には、図の横方向に延び
る多数のワード線２１と図の縦方向に延びる多数のビッ
ト線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿ｍ
とを有し、それらの各交点に論理‘１’又は論理‘０’
が記憶された各メモリセルが備えられている。また各ビ
ット線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿
ｍには各プリチャージ用トランジスタ２３＿１，２３＿
２，…，２３＿ｍ−１，２３＿ｍと各センスアンプ２４
＿１，２４＿２，…，２４＿ｍ−１，２４＿ｍが接続さ
れている。
る多数のワード線２１と図の縦方向に延びる多数のビッ
ト線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿ｍ
とを有し、それらの各交点に論理‘１’又は論理‘０’
が記憶された各メモリセルが備えられている。また各ビ
ット線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿
ｍには各プリチャージ用トランジスタ２３＿１，２３＿
２，…，２３＿ｍ−１，２３＿ｍと各センスアンプ２４
＿１，２４＿２，…，２４＿ｍ−１，２４＿ｍが接続さ
れている。
【０００５】ここで記憶内容のセンスに先立って、先ず
プリチャージ端子３０からＬレベルの信号が入力され
る。すると、各インバータ１１の入力側が各トランジス
タ１３を経由してプリチャージされる。この際各トラン
ジスタ１５は遮断状態となるためプリチャージが確実に
行われる。またこのとき各トランジスタ２３＿１，２３
＿２，…，２３＿ｍ−１，２３＿ｍを経由して各ビット
線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿ｍも
プリチャージされる。プリチャージが終了するとプリチ
ャージ端子３０から入力される信号はＨレベルとなる。
この状態では各インバータ１１の出力はラッチ用トラン
ジスタ１２によりラッチされて全てＬレベルに保持され
ることになる。
プリチャージ端子３０からＬレベルの信号が入力され
る。すると、各インバータ１１の入力側が各トランジス
タ１３を経由してプリチャージされる。この際各トラン
ジスタ１５は遮断状態となるためプリチャージが確実に
行われる。またこのとき各トランジスタ２３＿１，２３
＿２，…，２３＿ｍ−１，２３＿ｍを経由して各ビット
線２２＿１，２２＿２，…，２２＿ｍ−１，２２＿ｍも
プリチャージされる。プリチャージが終了するとプリチ
ャージ端子３０から入力される信号はＨレベルとなる。
この状態では各インバータ１１の出力はラッチ用トラン
ジスタ１２によりラッチされて全てＬレベルに保持され
ることになる。
【０００６】また図５に示すように、入力端子４０＿
１，４０＿２，…，４０＿ｎ−１，４０＿ｎ（図４参
照）から入力された所定のビットパターンの信号は、セ
ンス開始タイミング以前（即ち、プリチャージ期間中）
に確定入力されており、センスが開始されるとこの入力
されたビットパターンと符合した唯一の一致比較回路１
０のインバータ１１の入力側がディスチャージされ、そ
の唯一の一致比較回路１０のインバータ１１の出力がＨ
レベルに遷移する。すると、そのインバータ１１の出力
に接続されたワード線２１がＨレベルとなり、そのワー
ド線２１と各ビット線２１＿１，２１＿２，…，２１＿
ｍ−１，２１＿ｍとの各交点のメモリセルに論理‘１’
が記憶されているか論理‘０’が記憶されているかに応
じて、例えば論理‘１’が記憶されたメモリセルと接続
したビット線はディスチャージされ、論理‘０’が記憶
されたメモリセルと接続したビット線はプリチャージさ
れたままの状態に留まり、このプリチャージ，ディスチ
ャージの情報がセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍによりセンスされ、出力端子５
０＿１，５０＿２，…，５０＿ｍ−１，５０＿ｍから読
み出される。
１，４０＿２，…，４０＿ｎ−１，４０＿ｎ（図４参
照）から入力された所定のビットパターンの信号は、セ
ンス開始タイミング以前（即ち、プリチャージ期間中）
に確定入力されており、センスが開始されるとこの入力
されたビットパターンと符合した唯一の一致比較回路１
０のインバータ１１の入力側がディスチャージされ、そ
の唯一の一致比較回路１０のインバータ１１の出力がＨ
レベルに遷移する。すると、そのインバータ１１の出力
に接続されたワード線２１がＨレベルとなり、そのワー
ド線２１と各ビット線２１＿１，２１＿２，…，２１＿
ｍ−１，２１＿ｍとの各交点のメモリセルに論理‘１’
が記憶されているか論理‘０’が記憶されているかに応
じて、例えば論理‘１’が記憶されたメモリセルと接続
したビット線はディスチャージされ、論理‘０’が記憶
されたメモリセルと接続したビット線はプリチャージさ
れたままの状態に留まり、このプリチャージ，ディスチ
ャージの情報がセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍによりセンスされ、出力端子５
０＿１，５０＿２，…，５０＿ｍ−１，５０＿ｍから読
み出される。
【０００７】図５はプリチャージとセンスのタイミング
を示した図である。外部から基本クロックが入力され、
その基本クロックが、この例ではＬレベルにあるときが
プリチャージのタイミング、Ｈレベルにあるときがセン
スのタイミングである。プリチャージが行われ基本クロ
ックパルスが立ち上がるとセンスが開始され、所定のセ
ンス時間経過後にはセンス出力が確定し、この出力が確
定している間にこの出力が読み出され、次のプリチャー
ジに移る。
を示した図である。外部から基本クロックが入力され、
その基本クロックが、この例ではＬレベルにあるときが
プリチャージのタイミング、Ｈレベルにあるときがセン
スのタイミングである。プリチャージが行われ基本クロ
ックパルスが立ち上がるとセンスが開始され、所定のセ
ンス時間経過後にはセンス出力が確定し、この出力が確
定している間にこの出力が読み出され、次のプリチャー
ジに移る。
【０００８】
【発明が解決しようとする課題】上記ダイナミック型半
導体メモリにおいて、基本クロックの周期をどこまで短
くすることができるか、即ちサイクルタイムをどこまで
あげることができるかがそのダイナミック型半導体メモ
リの性能の１つとして評価される。高速動作可能な半導
体メモリを設計する場合に、センス時間はある程度短縮
化はできるが、センス時間を短縮化してもプリチャージ
の時間は半周期分しかなく、しかもセンス時間を短縮化
しようとするとその分信号レベルのわずかな変化を捉え
る必要があるため完全なプリチャージを行う必要があ
り、プリチャージに要する時間がむしろ延びる傾向とな
り、このプリチャージに時間がかかることがサイクルタ
イム短縮化の１つの妨げとなっていた。
導体メモリにおいて、基本クロックの周期をどこまで短
くすることができるか、即ちサイクルタイムをどこまで
あげることができるかがそのダイナミック型半導体メモ
リの性能の１つとして評価される。高速動作可能な半導
体メモリを設計する場合に、センス時間はある程度短縮
化はできるが、センス時間を短縮化してもプリチャージ
の時間は半周期分しかなく、しかもセンス時間を短縮化
しようとするとその分信号レベルのわずかな変化を捉え
る必要があるため完全なプリチャージを行う必要があ
り、プリチャージに要する時間がむしろ延びる傾向とな
り、このプリチャージに時間がかかることがサイクルタ
イム短縮化の１つの妨げとなっていた。
【０００９】本発明は、上記事情に鑑み、プリチャージ
の時間を確保した上でサイクルタイムが短縮化される半
導体メモリを提供することを目的とする。
の時間を確保した上でサイクルタイムが短縮化される半
導体メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、 （１）多数のワード線 （２）多数のワード線と交差する多数のビット線 （３）多数のワード線と多数のビット線との各交点に配
置された論理記憶用メモリセルを有し、外部クロックに
同期してアクセスされる半導体メモリにおいて、 （４）多数のビット線にそれぞれ接続された、論理記憶
用メモリセルの記憶内容を読出す論理読出用センスアン
プ （５）多数のワード線と交差するダミー用ビット線 （６）多数のワード線と所定のダミー用ビット線との各
交点に配置されたダミー用メモリセル （７）ダミー用ビット線に接続された、ダミー用メモリ
セルの記憶内容を読み出すダミー用センスアンプ （８）論理読出用センスアンプに接続された、論理読出
用センスアンプの出力を通過させるスルーモードと論理
読出用センスアンプの出力をラッチして出力するラッチ
モードとを有するスルー／ラッチ回路 （９）ダミー用センスアンプによりダミー用メモリセル
の記憶内容が読み出されたことを受けてスルー／ラッチ
回路をラッチモードに切換える、前記ビット線をプリチ
ャージ状態に制御するコントロール回路を備えたことを
特徴とするものである。
明の半導体メモリは、 （１）多数のワード線 （２）多数のワード線と交差する多数のビット線 （３）多数のワード線と多数のビット線との各交点に配
置された論理記憶用メモリセルを有し、外部クロックに
同期してアクセスされる半導体メモリにおいて、 （４）多数のビット線にそれぞれ接続された、論理記憶
用メモリセルの記憶内容を読出す論理読出用センスアン
プ （５）多数のワード線と交差するダミー用ビット線 （６）多数のワード線と所定のダミー用ビット線との各
交点に配置されたダミー用メモリセル （７）ダミー用ビット線に接続された、ダミー用メモリ
セルの記憶内容を読み出すダミー用センスアンプ （８）論理読出用センスアンプに接続された、論理読出
用センスアンプの出力を通過させるスルーモードと論理
読出用センスアンプの出力をラッチして出力するラッチ
モードとを有するスルー／ラッチ回路 （９）ダミー用センスアンプによりダミー用メモリセル
の記憶内容が読み出されたことを受けてスルー／ラッチ
回路をラッチモードに切換える、前記ビット線をプリチ
ャージ状態に制御するコントロール回路を備えたことを
特徴とするものである。
【００１１】
【作用】本発明の半導体メモリは、ダミー用メモリセル
（上記（６））とそれを読み出すダミー用センスアンプ
（上記（７））を設け、また通常の論理記憶用メモリセ
ル（上記（３））の記憶内容を読み出す論理読出用セン
スアンプ（上記（４））の出力をラッチする機能をもっ
たスルー／ラッチ回路（上記（８））を設けておき、ダ
ミー用メモリセルの内容を読出した時点でスルー／ラッ
チ回路をラッチモードに切換えてビット線をプリチャー
ジ状態に制御する（上記（９））よう構成したため、基
本クロックの、プリチャージのためのタイミングを待つ
ことなく、ラッチモードに切換えた直後からプリチャー
ジが開始され、したがってプリチャージの時間を十分と
ることができ、またサイクルタイムを短縮化することが
でき、且つ出力データを安定的に取り出すことができ
る。
（上記（６））とそれを読み出すダミー用センスアンプ
（上記（７））を設け、また通常の論理記憶用メモリセ
ル（上記（３））の記憶内容を読み出す論理読出用セン
スアンプ（上記（４））の出力をラッチする機能をもっ
たスルー／ラッチ回路（上記（８））を設けておき、ダ
ミー用メモリセルの内容を読出した時点でスルー／ラッ
チ回路をラッチモードに切換えてビット線をプリチャー
ジ状態に制御する（上記（９））よう構成したため、基
本クロックの、プリチャージのためのタイミングを待つ
ことなく、ラッチモードに切換えた直後からプリチャー
ジが開始され、したがってプリチャージの時間を十分と
ることができ、またサイクルタイムを短縮化することが
でき、且つ出力データを安定的に取り出すことができ
る。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体メモリのうち、図４に
示す半導体メモリと対応する部分の概略回路図である。
図４に示す半導体メモリの各構成要素と対応する各構成
要素には図４に付した番号と同一の番号を付して示し相
違点についてのみ説明する。
１は、本発明の一実施例の半導体メモリのうち、図４に
示す半導体メモリと対応する部分の概略回路図である。
図４に示す半導体メモリの各構成要素と対応する各構成
要素には図４に付した番号と同一の番号を付して示し相
違点についてのみ説明する。
【００１３】図１に示す回路の図４に示す回路との相違
点は、そのメモリ部２にダミー用のビット線２２＿ｍ＋
１が追加され、それに従ってそのビット線２２＿ｍ＋１
をプリチャージするトランジスタ２３＿ｍ＋１，そのビ
ット線２２＿ｍ＋１をセンスするセンスアンプ２４＿ｍ
＋１が追加されている。またビット線２２＿ｍ＋１と各
ワード線２１との各交点にダミー用の各メモリセルが配
置されている。
点は、そのメモリ部２にダミー用のビット線２２＿ｍ＋
１が追加され、それに従ってそのビット線２２＿ｍ＋１
をプリチャージするトランジスタ２３＿ｍ＋１，そのビ
ット線２２＿ｍ＋１をセンスするセンスアンプ２４＿ｍ
＋１が追加されている。またビット線２２＿ｍ＋１と各
ワード線２１との各交点にダミー用の各メモリセルが配
置されている。
【００１４】これらダミー用の各メモリセルは、対応す
るワード線２１がＨレベルとなるとダミー用ビット線２
２＿ｍ＋１を必ずディスチャージするように接続されて
いる。またダミー用のセンスアンプ２４＿ｍ＋１は、こ
のダミー用のセンスアンプ２４＿ｍ＋１の出力が確定し
た時点では他のセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍの出力は既に確実に確定してい
るように、他のセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍとはそのしきい値が異なってい
る。
るワード線２１がＨレベルとなるとダミー用ビット線２
２＿ｍ＋１を必ずディスチャージするように接続されて
いる。またダミー用のセンスアンプ２４＿ｍ＋１は、こ
のダミー用のセンスアンプ２４＿ｍ＋１の出力が確定し
た時点では他のセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍの出力は既に確実に確定してい
るように、他のセンスアンプ２４＿１，２４＿２，…，
２４＿ｍ−１，２４＿ｍとはそのしきい値が異なってい
る。
【００１５】図２は、本発明の一実施例の半導体メモリ
のうち、図１に示す部分回路と接続される部分回路を示
した回路図である。ここでは、図１に示すｍ個のセンス
アンプ２４＿１，２４＿２，…，２４＿ｍ−１，２４＿
ｍのうちの１つ分の回路が示されている。ここではｍ個
の各センスアンプ２４＿１，２４＿２，…，２４＿ｍ−
１，２４＿ｍを代表してセンスアンプ２４と表示されて
いる。またそれと同様に、ビット線２２＿１，２２＿
２，…，２２＿ｍ−１，２２＿ｍは代表してビット線２
２と表示され、各センスアンプの出力端子５０＿１，５
０＿２，…，５０＿ｍ−１，５０＿ｍは代表して出力端
子５０と表示される。
のうち、図１に示す部分回路と接続される部分回路を示
した回路図である。ここでは、図１に示すｍ個のセンス
アンプ２４＿１，２４＿２，…，２４＿ｍ−１，２４＿
ｍのうちの１つ分の回路が示されている。ここではｍ個
の各センスアンプ２４＿１，２４＿２，…，２４＿ｍ−
１，２４＿ｍを代表してセンスアンプ２４と表示されて
いる。またそれと同様に、ビット線２２＿１，２２＿
２，…，２２＿ｍ−１，２２＿ｍは代表してビット線２
２と表示され、各センスアンプの出力端子５０＿１，５
０＿２，…，５０＿ｍ−１，５０＿ｍは代表して出力端
子５０と表示される。
【００１６】また図３は、図１，図２に示す半導体メモ
リのタイミングチャートである。基本クロックＳＲ（図
３参照）が図２に示すワンショット回路１０１に入力さ
れ、この基本クロックＳＲが立ち上がるとワンショット
回路１０１からパルス信号ＳＲ’が出力される。このパ
ルス信号ＳＲ’はオア回路１０２を経由してフリップフ
ロップ回路１０３のリセット端子Ｒに入力される。オア
回路１０２のもう一方の入力端子には初期化の際にパル
ス状のイニシャライズ信号ＩＮＩＴが入力される。
リのタイミングチャートである。基本クロックＳＲ（図
３参照）が図２に示すワンショット回路１０１に入力さ
れ、この基本クロックＳＲが立ち上がるとワンショット
回路１０１からパルス信号ＳＲ’が出力される。このパ
ルス信号ＳＲ’はオア回路１０２を経由してフリップフ
ロップ回路１０３のリセット端子Ｒに入力される。オア
回路１０２のもう一方の入力端子には初期化の際にパル
ス状のイニシャライズ信号ＩＮＩＴが入力される。
【００１７】フリップフロップ回路１０３のリセット端
子Ｒにパルス信号ＳＲ’が入力されるとこのフリップフ
ロップ回路１０３の出力端子ＱがＬレベルとなり、これ
によりノードａ（センスアンプ２４の出力端子５０）に
接続されたトランスファゲート１０４が導通状態とな
り、センスアンプ２４の出力がインバータ１０５を経由
してそのまま出力される。またこれとともにラッチ回路
１１０を構成するトランスファゲート１０６は遮断状態
となり、ラッチ回路１１０は作動しない。
子Ｒにパルス信号ＳＲ’が入力されるとこのフリップフ
ロップ回路１０３の出力端子ＱがＬレベルとなり、これ
によりノードａ（センスアンプ２４の出力端子５０）に
接続されたトランスファゲート１０４が導通状態とな
り、センスアンプ２４の出力がインバータ１０５を経由
してそのまま出力される。またこれとともにラッチ回路
１１０を構成するトランスファゲート１０６は遮断状態
となり、ラッチ回路１１０は作動しない。
【００１８】その後、図３に示すように、センスアンプ
２４の出力端子５０（ノードａ）の信号が確定し、それ
と同時にあるいは若干遅れてダミー用のセンスアンプ２
４＿ｍ＋１（図１参照）の出力信号ＥＮＤが確定（必ず
Ｈレベル）する。この出力信号ＥＮＤはワンショット回
路１０８に入力され、このワンショット回路１０８では
その立ち上がり時にパルス信号ＥＮＤ’が生成され、フ
リップフロップ回路１０３のクロック入力端子ＣＬから
入力される。これにより、フリップフロップ回路１０３
の出力端子ＱがＨレベルとなり、これを受けてトランス
ファゲート１０４が遮断状態、ラッチ用トランスファゲ
ート１０６が導通状態となる。その時点でインバータ１
０５から出力されていた信号がラッチ回路１１０を構成
するインバータ１０７、トランスファゲート１０６を経
由してインバータ１０５の入力側に戻され、インバータ
１０５から出力されていた信号がラッチされた状態で出
力されることになる。ラッチ回路１１０のラッチ解除
は、基本クロックＳＲの次の立ち上がりの時点で行われ
る。
２４の出力端子５０（ノードａ）の信号が確定し、それ
と同時にあるいは若干遅れてダミー用のセンスアンプ２
４＿ｍ＋１（図１参照）の出力信号ＥＮＤが確定（必ず
Ｈレベル）する。この出力信号ＥＮＤはワンショット回
路１０８に入力され、このワンショット回路１０８では
その立ち上がり時にパルス信号ＥＮＤ’が生成され、フ
リップフロップ回路１０３のクロック入力端子ＣＬから
入力される。これにより、フリップフロップ回路１０３
の出力端子ＱがＨレベルとなり、これを受けてトランス
ファゲート１０４が遮断状態、ラッチ用トランスファゲ
ート１０６が導通状態となる。その時点でインバータ１
０５から出力されていた信号がラッチ回路１１０を構成
するインバータ１０７、トランスファゲート１０６を経
由してインバータ１０５の入力側に戻され、インバータ
１０５から出力されていた信号がラッチされた状態で出
力されることになる。ラッチ回路１１０のラッチ解除
は、基本クロックＳＲの次の立ち上がりの時点で行われ
る。
【００１９】このようにセンスアンプ２４の出力をラッ
チするようにしたため、その後直ちに次のセンスのため
のプリチャージを開始することができ、基本クロックＳ
Ｒの立ち下がりの時点からプリチャージを開始していた
従来の半導体メモリよりも図３に斜線を施した分だけ早
くプリチャージを開始することができる。このプリチャ
ージ開始のトリガはフリップフロップ回路１０３の出力
信号がＨレベルとなった時点とすることができる。
チするようにしたため、その後直ちに次のセンスのため
のプリチャージを開始することができ、基本クロックＳ
Ｒの立ち下がりの時点からプリチャージを開始していた
従来の半導体メモリよりも図３に斜線を施した分だけ早
くプリチャージを開始することができる。このプリチャ
ージ開始のトリガはフリップフロップ回路１０３の出力
信号がＨレベルとなった時点とすることができる。
【００２０】このように、上記実施例では、従来よりも
早いタイミングでプリチャージを開始することができる
ため、基本クロックの周期を短くすることができ、従来
よりも高速動作が可能となる。またプリチャージの時間
を十分にとることができ、また出力をラッチすることか
ら安定した出力を得ることができる。尚、図１，図２に
示した回路は一例に過ぎず、本発明は、ダイナミック型
半導体メモリ全般に広く適用することができる。
早いタイミングでプリチャージを開始することができる
ため、基本クロックの周期を短くすることができ、従来
よりも高速動作が可能となる。またプリチャージの時間
を十分にとることができ、また出力をラッチすることか
ら安定した出力を得ることができる。尚、図１，図２に
示した回路は一例に過ぎず、本発明は、ダイナミック型
半導体メモリ全般に広く適用することができる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、ダミー用メモリセルとそれを読出すセンスアン
プを設けておき、そのセンスアンプの出力で通常のメモ
リセルをセンスするセンスアンプの出力をラッチしてビ
ット線をプリチャージ状態に制御する構成としたため、
従来より早いタイミングでプリチャージを開始すること
ができる。このため、サイクルタイムを短縮化でき、か
つ出力データを安定的に取り出すことができる。
モリは、ダミー用メモリセルとそれを読出すセンスアン
プを設けておき、そのセンスアンプの出力で通常のメモ
リセルをセンスするセンスアンプの出力をラッチしてビ
ット線をプリチャージ状態に制御する構成としたため、
従来より早いタイミングでプリチャージを開始すること
ができる。このため、サイクルタイムを短縮化でき、か
つ出力データを安定的に取り出すことができる。
【図１】本発明の一実施例の半導体メモリのうち、図４
に示す半導体メモリと対応する部分の概略回路図であ
る。
に示す半導体メモリと対応する部分の概略回路図であ
る。
【図２】本発明の一実施例の半導体メモリのうち、図１
に示す部分回路と接続される部分回路を示した回路図で
ある。
に示す部分回路と接続される部分回路を示した回路図で
ある。
【図３】図１，図２に示す半導体メモリのタイミングチ
ャートである。
ャートである。
【図４】従来の半導体メモリの一例を表わした概略回路
図である。
図である。
【図５】プリチャージとセンスのタイミングを示した図
である。
である。
２１，…，２１ ワード線 ２２，２２＿１，２２＿２，…，２２＿ｍ−１，２２＿
ｍ ビット線 ２２＿ｍ＋１ ダミー用ビット線 ２４，２４＿１，２４＿２，…，２４＿ｍ−１，２４＿
ｍ センスアンプ ２２＿ｍ＋１ ダミー用センスアンプ １０３ フリップフロップ回路 １０４ トランスファゲート １１０ ラッチ回路
ｍ ビット線 ２２＿ｍ＋１ ダミー用ビット線 ２４，２４＿１，２４＿２，…，２４＿ｍ−１，２４＿
ｍ センスアンプ ２２＿ｍ＋１ ダミー用センスアンプ １０３ フリップフロップ回路 １０４ トランスファゲート １１０ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 17/08 - 17/18 G11C 11/407 - 11/409
Claims (1)
- 【請求項１】 多数のワード線と、 これら多数のワード線と交差する多数のビット線と、 前記多数のワード線と前記多数のビット線との各交点に
配置された論理記憶用メモリセルとを有し、外部クロッ
クに同期してアクセスされる半導体メモリにおいて、 前記多数のビット線にそれぞれ接続された、前記論理記
憶用メモリセルの記憶内容を読出す論理読出用センスア
ンプと、 前記多数のワード線と交差するダミー用ビット線と、 前記多数のワード線と前記ダミー用ビット線との各交点
に配置されたダミー用メモリセルと、 前記ダミー用ビット線に接続された、前記ダミー用メモ
リセルの記憶内容を読み出すダミー用センスアンプと、 前記論理読出用センスアンプに接続された、該論理読出
用センスアンプの出力を通過させるスルーモードと該論
理読出用センスアンプの出力をラッチして出力するラッ
チモードとを有するスルー／ラッチ回路と、 前記ダミー用センスアンプにより前記ダミー用メモリセ
ルの記憶内容が読み出されたことを受けて前記スルー／
ラッチ回路を前記ラッチモードに切換え、前記ビット線
をプリチャージ状態に制御するコントロール回路とを備
えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28442392A JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28442392A JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139769A JPH06139769A (ja) | 1994-05-20 |
| JP2826238B2 true JP2826238B2 (ja) | 1998-11-18 |
Family
ID=17678369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28442392A Expired - Fee Related JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826238B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608681A (en) * | 1996-01-22 | 1997-03-04 | Lsi Logic Corporation | Fast memory sense system |
| JP3630847B2 (ja) * | 1996-05-16 | 2005-03-23 | 株式会社ルネサステクノロジ | ラッチ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160691A (ja) * | 1989-11-17 | 1991-07-10 | Sony Corp | メモリ装置 |
| JPH04212774A (ja) * | 1990-07-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-10-22 JP JP28442392A patent/JP2826238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139769A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |
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