JP2826238B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2826238B2 JP2826238B2 JP28442392A JP28442392A JP2826238B2 JP 2826238 B2 JP2826238 B2 JP 2826238B2 JP 28442392 A JP28442392 A JP 28442392A JP 28442392 A JP28442392 A JP 28442392A JP 2826238 B2 JP2826238 B2 JP 2826238B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- sense amplifier
- memory cell
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリに関する。
メモリに関する。
【0002】
【従来の技術】従来より種々のダイナミック型半導体メ
モリが広く用いられている。この従来のダイナミック型
半導体メモリは、外部から供給される基本クロックに同
期して、その半周期で読み出し準備のためのプリチャー
ジを行い、次の半周期で記憶内容のセンス(読出し)を
行っている。
モリが広く用いられている。この従来のダイナミック型
半導体メモリは、外部から供給される基本クロックに同
期して、その半周期で読み出し準備のためのプリチャー
ジを行い、次の半周期で記憶内容のセンス(読出し)を
行っている。
【0003】図4は従来の半導体メモリの一例を表わし
た概略回路図である。この半導体メモリのデコード部1
には、多数の一致比較回路10が備えられており、各一
致比較回路10は、インバータ11,インバータ11の
出力をラッチするためのラッチ用トランジスタ12、イ
ンバータ11の入力側をプリチャージするためのプリチ
ャージ用トランジスタ13、インバータ11の入力側と
グラウンドとの間に直列に接続されたトランジスタ14
_1,14_2,…,14_n−1,14_n;15か
ら構成されている。トランジスタ15は、インバータ1
1の入力側をプリチャージする際に、電荷がディスチャ
ージされるのを防止するためのトランジスタであり、そ
のゲートはプリチャージ端子30に接続されている。ま
た、各トランジスタ14_1,14_2,…,14_n
−1,14_nのゲートは、各ビット線16_1,16
_2,…,16_n−1,16_nあるいは各ビットバ
ー線17_1,17_2,…,17_n−1,17_n
のいずれか一方に接続されている。
た概略回路図である。この半導体メモリのデコード部1
には、多数の一致比較回路10が備えられており、各一
致比較回路10は、インバータ11,インバータ11の
出力をラッチするためのラッチ用トランジスタ12、イ
ンバータ11の入力側をプリチャージするためのプリチ
ャージ用トランジスタ13、インバータ11の入力側と
グラウンドとの間に直列に接続されたトランジスタ14
_1,14_2,…,14_n−1,14_n;15か
ら構成されている。トランジスタ15は、インバータ1
1の入力側をプリチャージする際に、電荷がディスチャ
ージされるのを防止するためのトランジスタであり、そ
のゲートはプリチャージ端子30に接続されている。ま
た、各トランジスタ14_1,14_2,…,14_n
−1,14_nのゲートは、各ビット線16_1,16
_2,…,16_n−1,16_nあるいは各ビットバ
ー線17_1,17_2,…,17_n−1,17_n
のいずれか一方に接続されている。
【0004】また、メモリ部2には、図の横方向に延び
る多数のワード線21と図の縦方向に延びる多数のビッ
ト線22_1,22_2,…,22_m−1,22_m
とを有し、それらの各交点に論理‘1’又は論理‘0’
が記憶された各メモリセルが備えられている。また各ビ
ット線22_1,22_2,…,22_m−1,22_
mには各プリチャージ用トランジスタ23_1,23_
2,…,23_m−1,23_mと各センスアンプ24
_1,24_2,…,24_m−1,24_mが接続さ
れている。
る多数のワード線21と図の縦方向に延びる多数のビッ
ト線22_1,22_2,…,22_m−1,22_m
とを有し、それらの各交点に論理‘1’又は論理‘0’
が記憶された各メモリセルが備えられている。また各ビ
ット線22_1,22_2,…,22_m−1,22_
mには各プリチャージ用トランジスタ23_1,23_
2,…,23_m−1,23_mと各センスアンプ24
_1,24_2,…,24_m−1,24_mが接続さ
れている。
【0005】ここで記憶内容のセンスに先立って、先ず
プリチャージ端子30からLレベルの信号が入力され
る。すると、各インバータ11の入力側が各トランジス
タ13を経由してプリチャージされる。この際各トラン
ジスタ15は遮断状態となるためプリチャージが確実に
行われる。またこのとき各トランジスタ23_1,23
_2,…,23_m−1,23_mを経由して各ビット
線22_1,22_2,…,22_m−1,22_mも
プリチャージされる。プリチャージが終了するとプリチ
ャージ端子30から入力される信号はHレベルとなる。
この状態では各インバータ11の出力はラッチ用トラン
ジスタ12によりラッチされて全てLレベルに保持され
ることになる。
プリチャージ端子30からLレベルの信号が入力され
る。すると、各インバータ11の入力側が各トランジス
タ13を経由してプリチャージされる。この際各トラン
ジスタ15は遮断状態となるためプリチャージが確実に
行われる。またこのとき各トランジスタ23_1,23
_2,…,23_m−1,23_mを経由して各ビット
線22_1,22_2,…,22_m−1,22_mも
プリチャージされる。プリチャージが終了するとプリチ
ャージ端子30から入力される信号はHレベルとなる。
この状態では各インバータ11の出力はラッチ用トラン
ジスタ12によりラッチされて全てLレベルに保持され
ることになる。
【0006】また図5に示すように、入力端子40_
1,40_2,…,40_n−1,40_n(図4参
照)から入力された所定のビットパターンの信号は、セ
ンス開始タイミング以前(即ち、プリチャージ期間中)
に確定入力されており、センスが開始されるとこの入力
されたビットパターンと符合した唯一の一致比較回路1
0のインバータ11の入力側がディスチャージされ、そ
の唯一の一致比較回路10のインバータ11の出力がH
レベルに遷移する。すると、そのインバータ11の出力
に接続されたワード線21がHレベルとなり、そのワー
ド線21と各ビット線21_1,21_2,…,21_
m−1,21_mとの各交点のメモリセルに論理‘1’
が記憶されているか論理‘0’が記憶されているかに応
じて、例えば論理‘1’が記憶されたメモリセルと接続
したビット線はディスチャージされ、論理‘0’が記憶
されたメモリセルと接続したビット線はプリチャージさ
れたままの状態に留まり、このプリチャージ,ディスチ
ャージの情報がセンスアンプ24_1,24_2,…,
24_m−1,24_mによりセンスされ、出力端子5
0_1,50_2,…,50_m−1,50_mから読
み出される。
1,40_2,…,40_n−1,40_n(図4参
照)から入力された所定のビットパターンの信号は、セ
ンス開始タイミング以前(即ち、プリチャージ期間中)
に確定入力されており、センスが開始されるとこの入力
されたビットパターンと符合した唯一の一致比較回路1
0のインバータ11の入力側がディスチャージされ、そ
の唯一の一致比較回路10のインバータ11の出力がH
レベルに遷移する。すると、そのインバータ11の出力
に接続されたワード線21がHレベルとなり、そのワー
ド線21と各ビット線21_1,21_2,…,21_
m−1,21_mとの各交点のメモリセルに論理‘1’
が記憶されているか論理‘0’が記憶されているかに応
じて、例えば論理‘1’が記憶されたメモリセルと接続
したビット線はディスチャージされ、論理‘0’が記憶
されたメモリセルと接続したビット線はプリチャージさ
れたままの状態に留まり、このプリチャージ,ディスチ
ャージの情報がセンスアンプ24_1,24_2,…,
24_m−1,24_mによりセンスされ、出力端子5
0_1,50_2,…,50_m−1,50_mから読
み出される。
【0007】図5はプリチャージとセンスのタイミング
を示した図である。外部から基本クロックが入力され、
その基本クロックが、この例ではLレベルにあるときが
プリチャージのタイミング、Hレベルにあるときがセン
スのタイミングである。プリチャージが行われ基本クロ
ックパルスが立ち上がるとセンスが開始され、所定のセ
ンス時間経過後にはセンス出力が確定し、この出力が確
定している間にこの出力が読み出され、次のプリチャー
ジに移る。
を示した図である。外部から基本クロックが入力され、
その基本クロックが、この例ではLレベルにあるときが
プリチャージのタイミング、Hレベルにあるときがセン
スのタイミングである。プリチャージが行われ基本クロ
ックパルスが立ち上がるとセンスが開始され、所定のセ
ンス時間経過後にはセンス出力が確定し、この出力が確
定している間にこの出力が読み出され、次のプリチャー
ジに移る。
【0008】
【発明が解決しようとする課題】上記ダイナミック型半
導体メモリにおいて、基本クロックの周期をどこまで短
くすることができるか、即ちサイクルタイムをどこまで
あげることができるかがそのダイナミック型半導体メモ
リの性能の1つとして評価される。高速動作可能な半導
体メモリを設計する場合に、センス時間はある程度短縮
化はできるが、センス時間を短縮化してもプリチャージ
の時間は半周期分しかなく、しかもセンス時間を短縮化
しようとするとその分信号レベルのわずかな変化を捉え
る必要があるため完全なプリチャージを行う必要があ
り、プリチャージに要する時間がむしろ延びる傾向とな
り、このプリチャージに時間がかかることがサイクルタ
イム短縮化の1つの妨げとなっていた。
導体メモリにおいて、基本クロックの周期をどこまで短
くすることができるか、即ちサイクルタイムをどこまで
あげることができるかがそのダイナミック型半導体メモ
リの性能の1つとして評価される。高速動作可能な半導
体メモリを設計する場合に、センス時間はある程度短縮
化はできるが、センス時間を短縮化してもプリチャージ
の時間は半周期分しかなく、しかもセンス時間を短縮化
しようとするとその分信号レベルのわずかな変化を捉え
る必要があるため完全なプリチャージを行う必要があ
り、プリチャージに要する時間がむしろ延びる傾向とな
り、このプリチャージに時間がかかることがサイクルタ
イム短縮化の1つの妨げとなっていた。
【0009】本発明は、上記事情に鑑み、プリチャージ
の時間を確保した上でサイクルタイムが短縮化される半
導体メモリを提供することを目的とする。
の時間を確保した上でサイクルタイムが短縮化される半
導体メモリを提供することを目的とする。
【0010】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、 (1)多数のワード線 (2)多数のワード線と交差する多数のビット線 (3)多数のワード線と多数のビット線との各交点に配
置された論理記憶用メモリセルを有し、外部クロックに
同期してアクセスされる半導体メモリにおいて、 (4)多数のビット線にそれぞれ接続された、論理記憶
用メモリセルの記憶内容を読出す論理読出用センスアン
プ (5)多数のワード線と交差するダミー用ビット線 (6)多数のワード線と所定のダミー用ビット線との各
交点に配置されたダミー用メモリセル (7)ダミー用ビット線に接続された、ダミー用メモリ
セルの記憶内容を読み出すダミー用センスアンプ (8)論理読出用センスアンプに接続された、論理読出
用センスアンプの出力を通過させるスルーモードと論理
読出用センスアンプの出力をラッチして出力するラッチ
モードとを有するスルー/ラッチ回路 (9)ダミー用センスアンプによりダミー用メモリセル
の記憶内容が読み出されたことを受けてスルー/ラッチ
回路をラッチモードに切換える、前記ビット線をプリチ
ャージ状態に制御するコントロール回路を備えたことを
特徴とするものである。
明の半導体メモリは、 (1)多数のワード線 (2)多数のワード線と交差する多数のビット線 (3)多数のワード線と多数のビット線との各交点に配
置された論理記憶用メモリセルを有し、外部クロックに
同期してアクセスされる半導体メモリにおいて、 (4)多数のビット線にそれぞれ接続された、論理記憶
用メモリセルの記憶内容を読出す論理読出用センスアン
プ (5)多数のワード線と交差するダミー用ビット線 (6)多数のワード線と所定のダミー用ビット線との各
交点に配置されたダミー用メモリセル (7)ダミー用ビット線に接続された、ダミー用メモリ
セルの記憶内容を読み出すダミー用センスアンプ (8)論理読出用センスアンプに接続された、論理読出
用センスアンプの出力を通過させるスルーモードと論理
読出用センスアンプの出力をラッチして出力するラッチ
モードとを有するスルー/ラッチ回路 (9)ダミー用センスアンプによりダミー用メモリセル
の記憶内容が読み出されたことを受けてスルー/ラッチ
回路をラッチモードに切換える、前記ビット線をプリチ
ャージ状態に制御するコントロール回路を備えたことを
特徴とするものである。
【0011】
【作用】本発明の半導体メモリは、ダミー用メモリセル
(上記(6))とそれを読み出すダミー用センスアンプ
(上記(7))を設け、また通常の論理記憶用メモリセ
ル(上記(3))の記憶内容を読み出す論理読出用セン
スアンプ(上記(4))の出力をラッチする機能をもっ
たスルー/ラッチ回路(上記(8))を設けておき、ダ
ミー用メモリセルの内容を読出した時点でスルー/ラッ
チ回路をラッチモードに切換えてビット線をプリチャー
ジ状態に制御する(上記(9))よう構成したため、基
本クロックの、プリチャージのためのタイミングを待つ
ことなく、ラッチモードに切換えた直後からプリチャー
ジが開始され、したがってプリチャージの時間を十分と
ることができ、またサイクルタイムを短縮化することが
でき、且つ出力データを安定的に取り出すことができ
る。
(上記(6))とそれを読み出すダミー用センスアンプ
(上記(7))を設け、また通常の論理記憶用メモリセ
ル(上記(3))の記憶内容を読み出す論理読出用セン
スアンプ(上記(4))の出力をラッチする機能をもっ
たスルー/ラッチ回路(上記(8))を設けておき、ダ
ミー用メモリセルの内容を読出した時点でスルー/ラッ
チ回路をラッチモードに切換えてビット線をプリチャー
ジ状態に制御する(上記(9))よう構成したため、基
本クロックの、プリチャージのためのタイミングを待つ
ことなく、ラッチモードに切換えた直後からプリチャー
ジが開始され、したがってプリチャージの時間を十分と
ることができ、またサイクルタイムを短縮化することが
でき、且つ出力データを安定的に取り出すことができ
る。
【0012】
【実施例】以下、本発明の実施例について説明する。図
1は、本発明の一実施例の半導体メモリのうち、図4に
示す半導体メモリと対応する部分の概略回路図である。
図4に示す半導体メモリの各構成要素と対応する各構成
要素には図4に付した番号と同一の番号を付して示し相
違点についてのみ説明する。
1は、本発明の一実施例の半導体メモリのうち、図4に
示す半導体メモリと対応する部分の概略回路図である。
図4に示す半導体メモリの各構成要素と対応する各構成
要素には図4に付した番号と同一の番号を付して示し相
違点についてのみ説明する。
【0013】図1に示す回路の図4に示す回路との相違
点は、そのメモリ部2にダミー用のビット線22_m+
1が追加され、それに従ってそのビット線22_m+1
をプリチャージするトランジスタ23_m+1,そのビ
ット線22_m+1をセンスするセンスアンプ24_m
+1が追加されている。またビット線22_m+1と各
ワード線21との各交点にダミー用の各メモリセルが配
置されている。
点は、そのメモリ部2にダミー用のビット線22_m+
1が追加され、それに従ってそのビット線22_m+1
をプリチャージするトランジスタ23_m+1,そのビ
ット線22_m+1をセンスするセンスアンプ24_m
+1が追加されている。またビット線22_m+1と各
ワード線21との各交点にダミー用の各メモリセルが配
置されている。
【0014】これらダミー用の各メモリセルは、対応す
るワード線21がHレベルとなるとダミー用ビット線2
2_m+1を必ずディスチャージするように接続されて
いる。またダミー用のセンスアンプ24_m+1は、こ
のダミー用のセンスアンプ24_m+1の出力が確定し
た時点では他のセンスアンプ24_1,24_2,…,
24_m−1,24_mの出力は既に確実に確定してい
るように、他のセンスアンプ24_1,24_2,…,
24_m−1,24_mとはそのしきい値が異なってい
る。
るワード線21がHレベルとなるとダミー用ビット線2
2_m+1を必ずディスチャージするように接続されて
いる。またダミー用のセンスアンプ24_m+1は、こ
のダミー用のセンスアンプ24_m+1の出力が確定し
た時点では他のセンスアンプ24_1,24_2,…,
24_m−1,24_mの出力は既に確実に確定してい
るように、他のセンスアンプ24_1,24_2,…,
24_m−1,24_mとはそのしきい値が異なってい
る。
【0015】図2は、本発明の一実施例の半導体メモリ
のうち、図1に示す部分回路と接続される部分回路を示
した回路図である。ここでは、図1に示すm個のセンス
アンプ24_1,24_2,…,24_m−1,24_
mのうちの1つ分の回路が示されている。ここではm個
の各センスアンプ24_1,24_2,…,24_m−
1,24_mを代表してセンスアンプ24と表示されて
いる。またそれと同様に、ビット線22_1,22_
2,…,22_m−1,22_mは代表してビット線2
2と表示され、各センスアンプの出力端子50_1,5
0_2,…,50_m−1,50_mは代表して出力端
子50と表示される。
のうち、図1に示す部分回路と接続される部分回路を示
した回路図である。ここでは、図1に示すm個のセンス
アンプ24_1,24_2,…,24_m−1,24_
mのうちの1つ分の回路が示されている。ここではm個
の各センスアンプ24_1,24_2,…,24_m−
1,24_mを代表してセンスアンプ24と表示されて
いる。またそれと同様に、ビット線22_1,22_
2,…,22_m−1,22_mは代表してビット線2
2と表示され、各センスアンプの出力端子50_1,5
0_2,…,50_m−1,50_mは代表して出力端
子50と表示される。
【0016】また図3は、図1,図2に示す半導体メモ
リのタイミングチャートである。基本クロックSR(図
3参照)が図2に示すワンショット回路101に入力さ
れ、この基本クロックSRが立ち上がるとワンショット
回路101からパルス信号SR’が出力される。このパ
ルス信号SR’はオア回路102を経由してフリップフ
ロップ回路103のリセット端子Rに入力される。オア
回路102のもう一方の入力端子には初期化の際にパル
ス状のイニシャライズ信号INITが入力される。
リのタイミングチャートである。基本クロックSR(図
3参照)が図2に示すワンショット回路101に入力さ
れ、この基本クロックSRが立ち上がるとワンショット
回路101からパルス信号SR’が出力される。このパ
ルス信号SR’はオア回路102を経由してフリップフ
ロップ回路103のリセット端子Rに入力される。オア
回路102のもう一方の入力端子には初期化の際にパル
ス状のイニシャライズ信号INITが入力される。
【0017】フリップフロップ回路103のリセット端
子Rにパルス信号SR’が入力されるとこのフリップフ
ロップ回路103の出力端子QがLレベルとなり、これ
によりノードa(センスアンプ24の出力端子50)に
接続されたトランスファゲート104が導通状態とな
り、センスアンプ24の出力がインバータ105を経由
してそのまま出力される。またこれとともにラッチ回路
110を構成するトランスファゲート106は遮断状態
となり、ラッチ回路110は作動しない。
子Rにパルス信号SR’が入力されるとこのフリップフ
ロップ回路103の出力端子QがLレベルとなり、これ
によりノードa(センスアンプ24の出力端子50)に
接続されたトランスファゲート104が導通状態とな
り、センスアンプ24の出力がインバータ105を経由
してそのまま出力される。またこれとともにラッチ回路
110を構成するトランスファゲート106は遮断状態
となり、ラッチ回路110は作動しない。
【0018】その後、図3に示すように、センスアンプ
24の出力端子50(ノードa)の信号が確定し、それ
と同時にあるいは若干遅れてダミー用のセンスアンプ2
4_m+1(図1参照)の出力信号ENDが確定(必ず
Hレベル)する。この出力信号ENDはワンショット回
路108に入力され、このワンショット回路108では
その立ち上がり時にパルス信号END’が生成され、フ
リップフロップ回路103のクロック入力端子CLから
入力される。これにより、フリップフロップ回路103
の出力端子QがHレベルとなり、これを受けてトランス
ファゲート104が遮断状態、ラッチ用トランスファゲ
ート106が導通状態となる。その時点でインバータ1
05から出力されていた信号がラッチ回路110を構成
するインバータ107、トランスファゲート106を経
由してインバータ105の入力側に戻され、インバータ
105から出力されていた信号がラッチされた状態で出
力されることになる。ラッチ回路110のラッチ解除
は、基本クロックSRの次の立ち上がりの時点で行われ
る。
24の出力端子50(ノードa)の信号が確定し、それ
と同時にあるいは若干遅れてダミー用のセンスアンプ2
4_m+1(図1参照)の出力信号ENDが確定(必ず
Hレベル)する。この出力信号ENDはワンショット回
路108に入力され、このワンショット回路108では
その立ち上がり時にパルス信号END’が生成され、フ
リップフロップ回路103のクロック入力端子CLから
入力される。これにより、フリップフロップ回路103
の出力端子QがHレベルとなり、これを受けてトランス
ファゲート104が遮断状態、ラッチ用トランスファゲ
ート106が導通状態となる。その時点でインバータ1
05から出力されていた信号がラッチ回路110を構成
するインバータ107、トランスファゲート106を経
由してインバータ105の入力側に戻され、インバータ
105から出力されていた信号がラッチされた状態で出
力されることになる。ラッチ回路110のラッチ解除
は、基本クロックSRの次の立ち上がりの時点で行われ
る。
【0019】このようにセンスアンプ24の出力をラッ
チするようにしたため、その後直ちに次のセンスのため
のプリチャージを開始することができ、基本クロックS
Rの立ち下がりの時点からプリチャージを開始していた
従来の半導体メモリよりも図3に斜線を施した分だけ早
くプリチャージを開始することができる。このプリチャ
ージ開始のトリガはフリップフロップ回路103の出力
信号がHレベルとなった時点とすることができる。
チするようにしたため、その後直ちに次のセンスのため
のプリチャージを開始することができ、基本クロックS
Rの立ち下がりの時点からプリチャージを開始していた
従来の半導体メモリよりも図3に斜線を施した分だけ早
くプリチャージを開始することができる。このプリチャ
ージ開始のトリガはフリップフロップ回路103の出力
信号がHレベルとなった時点とすることができる。
【0020】このように、上記実施例では、従来よりも
早いタイミングでプリチャージを開始することができる
ため、基本クロックの周期を短くすることができ、従来
よりも高速動作が可能となる。またプリチャージの時間
を十分にとることができ、また出力をラッチすることか
ら安定した出力を得ることができる。尚、図1,図2に
示した回路は一例に過ぎず、本発明は、ダイナミック型
半導体メモリ全般に広く適用することができる。
早いタイミングでプリチャージを開始することができる
ため、基本クロックの周期を短くすることができ、従来
よりも高速動作が可能となる。またプリチャージの時間
を十分にとることができ、また出力をラッチすることか
ら安定した出力を得ることができる。尚、図1,図2に
示した回路は一例に過ぎず、本発明は、ダイナミック型
半導体メモリ全般に広く適用することができる。
【0021】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、ダミー用メモリセルとそれを読出すセンスアン
プを設けておき、そのセンスアンプの出力で通常のメモ
リセルをセンスするセンスアンプの出力をラッチしてビ
ット線をプリチャージ状態に制御する構成としたため、
従来より早いタイミングでプリチャージを開始すること
ができる。このため、サイクルタイムを短縮化でき、か
つ出力データを安定的に取り出すことができる。
モリは、ダミー用メモリセルとそれを読出すセンスアン
プを設けておき、そのセンスアンプの出力で通常のメモ
リセルをセンスするセンスアンプの出力をラッチしてビ
ット線をプリチャージ状態に制御する構成としたため、
従来より早いタイミングでプリチャージを開始すること
ができる。このため、サイクルタイムを短縮化でき、か
つ出力データを安定的に取り出すことができる。
【図1】本発明の一実施例の半導体メモリのうち、図4
に示す半導体メモリと対応する部分の概略回路図であ
る。
に示す半導体メモリと対応する部分の概略回路図であ
る。
【図2】本発明の一実施例の半導体メモリのうち、図1
に示す部分回路と接続される部分回路を示した回路図で
ある。
に示す部分回路と接続される部分回路を示した回路図で
ある。
【図3】図1,図2に示す半導体メモリのタイミングチ
ャートである。
ャートである。
【図4】従来の半導体メモリの一例を表わした概略回路
図である。
図である。
【図5】プリチャージとセンスのタイミングを示した図
である。
である。
21,…,21 ワード線 22,22_1,22_2,…,22_m−1,22_
m ビット線 22_m+1 ダミー用ビット線 24,24_1,24_2,…,24_m−1,24_
m センスアンプ 22_m+1 ダミー用センスアンプ 103 フリップフロップ回路 104 トランスファゲート 110 ラッチ回路
m ビット線 22_m+1 ダミー用ビット線 24,24_1,24_2,…,24_m−1,24_
m センスアンプ 22_m+1 ダミー用センスアンプ 103 フリップフロップ回路 104 トランスファゲート 110 ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G11C 17/08 - 17/18 G11C 11/407 - 11/409
Claims (1)
- 【請求項1】 多数のワード線と、 これら多数のワード線と交差する多数のビット線と、 前記多数のワード線と前記多数のビット線との各交点に
配置された論理記憶用メモリセルとを有し、外部クロッ
クに同期してアクセスされる半導体メモリにおいて、 前記多数のビット線にそれぞれ接続された、前記論理記
憶用メモリセルの記憶内容を読出す論理読出用センスア
ンプと、 前記多数のワード線と交差するダミー用ビット線と、 前記多数のワード線と前記ダミー用ビット線との各交点
に配置されたダミー用メモリセルと、 前記ダミー用ビット線に接続された、前記ダミー用メモ
リセルの記憶内容を読み出すダミー用センスアンプと、 前記論理読出用センスアンプに接続された、該論理読出
用センスアンプの出力を通過させるスルーモードと該論
理読出用センスアンプの出力をラッチして出力するラッ
チモードとを有するスルー/ラッチ回路と、 前記ダミー用センスアンプにより前記ダミー用メモリセ
ルの記憶内容が読み出されたことを受けて前記スルー/
ラッチ回路を前記ラッチモードに切換え、前記ビット線
をプリチャージ状態に制御するコントロール回路とを備
えたことを特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28442392A JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28442392A JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06139769A JPH06139769A (ja) | 1994-05-20 |
JP2826238B2 true JP2826238B2 (ja) | 1998-11-18 |
Family
ID=17678369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28442392A Expired - Fee Related JP2826238B2 (ja) | 1992-10-22 | 1992-10-22 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2826238B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5608681A (en) * | 1996-01-22 | 1997-03-04 | Lsi Logic Corporation | Fast memory sense system |
JP3630847B2 (ja) * | 1996-05-16 | 2005-03-23 | 株式会社ルネサステクノロジ | ラッチ回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03160691A (ja) * | 1989-11-17 | 1991-07-10 | Sony Corp | メモリ装置 |
JPH04212774A (ja) * | 1990-07-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-10-22 JP JP28442392A patent/JP2826238B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06139769A (ja) | 1994-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0049988B1 (en) | High speed data transfer for a semiconductor memory | |
JP2824494B2 (ja) | タイミング回路 | |
US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
JP2782682B2 (ja) | スタテイツクメモリセル | |
EP0090590B1 (en) | Semiconductor memory device | |
US5546355A (en) | Integrated circuit memory having a self-timed write pulse independent of clock frequency and duty cycle | |
US4616344A (en) | Static memory circuit | |
US5410505A (en) | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series | |
JPH09106681A (ja) | ビットラインの状態確認用トランジスタ回路 | |
JPS59132492A (ja) | 半導体記憶装置 | |
JPH08195085A (ja) | データメモリ内のセンス増幅 | |
KR19980018543A (ko) | 레지스터의 수가 감소된 동기식 반도체 메모리 | |
KR100324150B1 (ko) | 메모리 어드레스 생성회로 및 반도체 메모리장치 | |
JPS6362839B2 (ja) | ||
EP0791932B1 (en) | Semiconductor memory device including main/sub-bit line arrangement | |
US20020054533A1 (en) | Semiconductor memory device having SRAM interface | |
KR910014938A (ko) | 향상된 di/dt 제어가 가능한 집적회로 메모리 | |
JP2826238B2 (ja) | 半導体メモリ | |
JPH028399B2 (ja) | ||
US20010046169A1 (en) | Voltage differential sensing circuit and methods of using same | |
US6034915A (en) | Memory with variable write driver operation | |
JPS6160515B2 (ja) | ||
JP2956426B2 (ja) | 半導体記憶装置 | |
US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
JP2696864B2 (ja) | メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |
|
LAPS | Cancellation because of no payment of annual fees |