JPH01258123A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01258123A JPH01258123A JP8524288A JP8524288A JPH01258123A JP H01258123 A JPH01258123 A JP H01258123A JP 8524288 A JP8524288 A JP 8524288A JP 8524288 A JP8524288 A JP 8524288A JP H01258123 A JPH01258123 A JP H01258123A
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- Japan
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- bit
- bit weight
- input
- data processing
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はワードプロセッサやワークステージ１ン等のデ
ータ処理装置に係わり、特にビットウェイトが異なる入
出力装置を混在して使用した場合に°好適なデータ処理
装置に関する。
ータ処理装置に係わり、特にビットウェイトが異なる入
出力装置を混在して使用した場合に°好適なデータ処理
装置に関する。
「従来の技術」
ワードプロセッサやワークステーション等のデータ処理
装置は、その中央処理装置を構成しているＩＣ（集積回
路）素子等の種類により、その処理するデータのビット
ウェイトが定まっている。
装置は、その中央処理装置を構成しているＩＣ（集積回
路）素子等の種類により、その処理するデータのビット
ウェイトが定まっている。
第４図は、通常の大型装置で一般に用いられているビッ
トウェイトを表わしたものである。この例では、取り扱
うデータが８ビツトで構成されており、最上位のビット
“０”は２” （＝１２８＞のウェイトをもっている
。これに対して例えば最下位のビット“７”は２° （
＝１）となる。
トウェイトを表わしたものである。この例では、取り扱
うデータが８ビツトで構成されており、最上位のビット
“０”は２” （＝１２８＞のウェイトをもっている
。これに対して例えば最下位のビット“７”は２° （
＝１）となる。
一方、第５図は他の装置で採用されているビットウェイ
トを表わしたものである。この装置ではバイト“Ｏ”か
らバイト′″３″までの４バイト構成のデータを使用す
る。そしてバイト“３”の８ビツトのデータに２°から
２１ までのウェイトを割り当て、次のバイト“２”に
２０から２１ までのウェイトを割り当てる。以下同様
である。
トを表わしたものである。この装置ではバイト“Ｏ”か
らバイト′″３″までの４バイト構成のデータを使用す
る。そしてバイト“３”の８ビツトのデータに２°から
２１ までのウェイトを割り当て、次のバイト“２”に
２０から２１ までのウェイトを割り当てる。以下同様
である。
また、第６図は更に他の装置で採用されているビットウ
ェイトを表わしたものである。この装置でも第４図に示
した例と同様にバイト“０″からバイト“３”までの４
バイト構成のデータを使用する。しかしながら、この例
の場合には、バイト″０″の８ビツトのデータに２°か
ら２７ までのウェイトを割り当て、次のバイト“１”
に２°から２７ までのウェイトを割り当てる。以下同
様である。このようにこの第６図に示した例では、第５
図に示した例と逆のビットウェイトあるいはバイトウェ
イトとなっている。
ェイトを表わしたものである。この装置でも第４図に示
した例と同様にバイト“０″からバイト“３”までの４
バイト構成のデータを使用する。しかしながら、この例
の場合には、バイト″０″の８ビツトのデータに２°か
ら２７ までのウェイトを割り当て、次のバイト“１”
に２°から２７ までのウェイトを割り当てる。以下同
様である。このようにこの第６図に示した例では、第５
図に示した例と逆のビットウェイトあるいはバイトウェ
イトとなっている。
第７図は、従来用いられたあるデータ処理装置のシステ
ム構成を表わしたものである。ＣＰＵ（中央処理装置）
１１は、バス１２およびｌ１０（Ｉｎｐｕｔｌｏｕｔｐ
ｕｔ ）制御部１３−１，１３−２、・・・・・・を介
してそれぞれＩ１０装置１４−１，１４−２、・・・・
・・と接続されている。ここで例えば第１の１１０装置
１４−１はＣＲＴデイスプレィであり、第２の■／○装
！１ｆ１４−２はデータ入力用のキーボードである。ま
た例えば第３のＩ１０装置１４−３はＣＣＤ等の１次元
イメージセンサを備えた画情報人力用のイメージ人力装
置であり、第４の１１０装置１４−４はレーザプリンタ
等のプリンタである。
ム構成を表わしたものである。ＣＰＵ（中央処理装置）
１１は、バス１２およびｌ１０（Ｉｎｐｕｔｌｏｕｔｐ
ｕｔ ）制御部１３−１，１３−２、・・・・・・を介
してそれぞれＩ１０装置１４−１，１４−２、・・・・
・・と接続されている。ここで例えば第１の１１０装置
１４−１はＣＲＴデイスプレィであり、第２の■／○装
！１ｆ１４−２はデータ入力用のキーボードである。ま
た例えば第３のＩ１０装置１４−３はＣＣＤ等の１次元
イメージセンサを備えた画情報人力用のイメージ人力装
置であり、第４の１１０装置１４−４はレーザプリンタ
等のプリンタである。
「発明が解決しようとする課題」
これらのＩ１０装置１４−１，１４−２、・・・・・・
のビットウェイトは、必ずしもＣＰＵＩＩのそれと同一
ではない。そこで、従来ではＣＰＬＩＩＩがこれらのＩ
１０装置１４−１，１４−２、・・・・・・とシステム
を構成し、しかもこれらＩ１０装置１４−１．１４−２
、・・・・・・が全体として複数通りのビットウェイト
を有していた場合には、個々の１１０制御８Ｂ１３−１
．１３−２、・・・・・・でビットウェイトの調整が図
られるようになっていた。
のビットウェイトは、必ずしもＣＰＵＩＩのそれと同一
ではない。そこで、従来ではＣＰＬＩＩＩがこれらのＩ
１０装置１４−１，１４−２、・・・・・・とシステム
を構成し、しかもこれらＩ１０装置１４−１．１４−２
、・・・・・・が全体として複数通りのビットウェイト
を有していた場合には、個々の１１０制御８Ｂ１３−１
．１３−２、・・・・・・でビットウェイトの調整が図
られるようになっていた。
第８図は、このような！７０７０制御一例として、ビッ
トを反転させる場合を表わしたものである。この例では
、０ピフト目の２°のウェイトが２７に変換され、１ビ
ツト目の２′ のウェイトが２６ に変換される。以
下同様にして７ビツト目の２７のウェイトが２°に変換
される。このような変換を行えば、ＣＰＬＩＩＩとビッ
トウェイトが反転したＩ１０装置１４との間でデータの
入出力が可能となる。このようなビットウェイトの変換
は、プログラムに基づき演算処理することで実行されて
いた。
トを反転させる場合を表わしたものである。この例では
、０ピフト目の２°のウェイトが２７に変換され、１ビ
ツト目の２′ のウェイトが２６ に変換される。以
下同様にして７ビツト目の２７のウェイトが２°に変換
される。このような変換を行えば、ＣＰＬＩＩＩとビッ
トウェイトが反転したＩ１０装置１４との間でデータの
入出力が可能となる。このようなビットウェイトの変換
は、プログラムに基づき演算処理することで実行されて
いた。
このように従来のデータ処理装置では、ビットウェイト
の変換に複数のＩ１０制御部１３が関与する場合が生じ
、この場合には！７０７０制御３の負担が増加してしま
い、データ処理装置全体のコストアップとなるという問
題があった。
の変換に複数のＩ１０制御部１３が関与する場合が生じ
、この場合には！７０７０制御３の負担が増加してしま
い、データ処理装置全体のコストアップとなるという問
題があった。
そこで本発明の目的は、ビットウェイトの異なるＩ１０
装置が複数存在してもシステムを簡易に構成することの
できるデータ処理装置を提供することにある。
装置が複数存在してもシステムを簡易に構成することの
できるデータ処理装置を提供することにある。
「課題を解決するための手段」
本発明では第１図に原理的に示すように、所定のビット
ウェイトを有するデータの処理を行うデータ処理手段２
１と、このデータ処理手段２１との間でデータの入出力
を行う複数の入出力装置２２−１．２２−２、・・・・
・・、２２−Ｎと、データ処理手段２１がデータの入力
または出力を行おうとする入出力装置のビットウェイト
を識別するビットウェイト識別手段２３と、データ処理
手段２１と前記した複数の入出力装置２２−１．２２−
２、・・・・・・、２２−Ｎの間に配置され、ビットウ
ェイト識別手段２３の識別したビットウェイトに応じて
処理対象の入出力装置２２とデータ処理手段２１との間
のビットウェイトの変換を行うビットウェイト変換回路
２４とをデータ処理装置に具備させる。
ウェイトを有するデータの処理を行うデータ処理手段２
１と、このデータ処理手段２１との間でデータの入出力
を行う複数の入出力装置２２−１．２２−２、・・・・
・・、２２−Ｎと、データ処理手段２１がデータの入力
または出力を行おうとする入出力装置のビットウェイト
を識別するビットウェイト識別手段２３と、データ処理
手段２１と前記した複数の入出力装置２２−１．２２−
２、・・・・・・、２２−Ｎの間に配置され、ビットウ
ェイト識別手段２３の識別したビットウェイトに応じて
処理対象の入出力装置２２とデータ処理手段２１との間
のビットウェイトの変換を行うビットウェイト変換回路
２４とをデータ処理装置に具備させる。
すなわち、本発明によればビットウェイト識別手段２３
の識別結果に応じてビットウェイト変換回路２４がデー
タ処理手段２１と各入出力装置２２０間のビットウェイ
トを変換するので、Ｉ１０制御部の負担が軽減されるこ
とになる。
の識別結果に応じてビットウェイト変換回路２４がデー
タ処理手段２１と各入出力装置２２０間のビットウェイ
トを変換するので、Ｉ１０制御部の負担が軽減されるこ
とになる。
「実施例」
以下実施例につき本発明の詳細な説明する。
第２図は本発明の実施例におけるデータ処理装置のシス
テム構成を表わしたものである。このデ−夕処理装置の
ＣＰＵ３１はバス３２−１を介してメモリ３４およびビ
ット変換回路３５の一端に接続されている。ビット変換
回路３５の他端は、バス３２−２を介して、それぞれの
Ｉ１０装置３６−１．３６−２、・・・・・・に対応し
たＩ１０制御部３７−１．３７−２、・・・・・・に接
続されている。
テム構成を表わしたものである。このデ−夕処理装置の
ＣＰＵ３１はバス３２−１を介してメモリ３４およびビ
ット変換回路３５の一端に接続されている。ビット変換
回路３５の他端は、バス３２−２を介して、それぞれの
Ｉ１０装置３６−１．３６−２、・・・・・・に対応し
たＩ１０制御部３７−１．３７−２、・・・・・・に接
続されている。
ここで例えば第１のＩ１０装置３６−１はＣＲＴデイス
プレィであり、第２のＩ１０装置３６−２はデータ入力
用のキーボードである。
プレィであり、第２のＩ１０装置３６−２はデータ入力
用のキーボードである。
さて、メモリ３４はこのデータ処理装置の制御を行うた
めのプログラムを格納している。このプロクラムニハ、
各１１０装置３６−１，３６−２、・・・・・・のビッ
トウェイトがどのようなものであるかが記されている。
めのプログラムを格納している。このプロクラムニハ、
各１１０装置３６−１，３６−２、・・・・・・のビッ
トウェイトがどのようなものであるかが記されている。
ビット変換回路３５は、ＣＰＵ３１のビットウェイトと
これらＩ１０装置３６−１．３６−２、・・・・・・の
ビットウェイトを変換するための回路であり、変換のた
めの切換スイッチ（図示せず）を備えている。
これらＩ１０装置３６−１．３６−２、・・・・・・の
ビットウェイトを変換するための回路であり、変換のた
めの切換スイッチ（図示せず）を備えている。
第３図は、このデータ処理装置がビット変換回路の切換
スイッチを制御する様子の一例を表わしたものである。
スイッチを制御する様子の一例を表わしたものである。
ＣＰＵ３１はデータの入力または出力のために！１０装
置３６−１．３６−２、・・・・・・のいずれかを選択
すると（ステップ■）その工／○装置３６のビットウェ
イトの種類を読み出す（ステップ■）。
置３６−１．３６−２、・・・・・・のいずれかを選択
すると（ステップ■）その工／○装置３６のビットウェ
イトの種類を読み出す（ステップ■）。
そしてこれがＣＰＵ３１のビットウェイトと同一である
かどうかの判別を行う（ステップ■）。ビットウェイト
が同一であればその変換を行う必要がない。そこでこの
場合には（Ｙ）、ビット変換回路３５に対して無変換信
号を送出する（ステップ■）。この場合、ビット変換回
路３５はビットウェイトの変換を行わない端子（図示せ
ず）を選択する。この状態でデータの人力または出力が
行われる。
かどうかの判別を行う（ステップ■）。ビットウェイト
が同一であればその変換を行う必要がない。そこでこの
場合には（Ｙ）、ビット変換回路３５に対して無変換信
号を送出する（ステップ■）。この場合、ビット変換回
路３５はビットウェイトの変換を行わない端子（図示せ
ず）を選択する。この状態でデータの人力または出力が
行われる。
これに対して、ステップ■で処理対象のＩ１０装置３６
のビットウェイトがＣＰＵ３１のそれと異なることが判
別されたら（Ｎ）、該当するビットウェイトを選択する
ためのビットウェイト選択信号をビット変換回路３５に
対して送出する（ステップ■）。ビット変換回路３５で
はこの信号を受は取ると、ＣＰＵ３１側のビットウェイ
トを該当するビットウェイトに変換したりその逆変換を
行うための端子（図示せず）を選択する。この状態でデ
ータの入力または出力が行われることになる。
のビットウェイトがＣＰＵ３１のそれと異なることが判
別されたら（Ｎ）、該当するビットウェイトを選択する
ためのビットウェイト選択信号をビット変換回路３５に
対して送出する（ステップ■）。ビット変換回路３５で
はこの信号を受は取ると、ＣＰＵ３１側のビットウェイ
トを該当するビットウェイトに変換したりその逆変換を
行うための端子（図示せず）を選択する。この状態でデ
ータの入力または出力が行われることになる。
新たなＩ１０装置３６が選択されるたびに、この第３図
に示した作業が行われ、ビット変換回路３５は常にＣＰ
Ｕ３１側 ３６−２、・・・・・・のビットウェイトを適正なもの
に調整することになる。
に示した作業が行われ、ビット変換回路３５は常にＣＰ
Ｕ３１側 ３６−２、・・・・・・のビットウェイトを適正なもの
に調整することになる。
「発明の効果」
このように本発明によれば、データ処理手段と複数の入
出力装置の間にビットウェイト変換回路を配置したので
、個々のＩ１０制御部にビットウェイトの変換処理を行
う機能を付加する必要がなく、これらを汎用化すること
ができる。また、ビットウェイトをソフトウェアで変換
する場合に比べて変換処理が高速化するという利点もあ
る。
出力装置の間にビットウェイト変換回路を配置したので
、個々のＩ１０制御部にビットウェイトの変換処理を行
う機能を付加する必要がなく、これらを汎用化すること
ができる。また、ビットウェイトをソフトウェアで変換
する場合に比べて変換処理が高速化するという利点もあ
る。
第１図は本発明の原理を示すブロック図、第２図および
第３図は本発明の一実施例を説明するためのもので、こ
のうち第２図はデータ処理装置のシステム構成図、第３
図はビット変換回路の切り換えを制御する様子を示した
流れ図、第４図は通常の大型装置で一般に用いられてい
るビットウニイトを表わした説明図、第本図は他の装置
で採用されているビットウェイトを表わした説明図、第
６図は更に他の装置で採用されているビットウェイトを
表わした説明図、第７図は従来用いられたデータ処理装
置の一例を示すシステム構成図、第８図はビットウェイ
トの変換例としてビットを反転させる場合を示した説明
図である。 ３１・・・・・・ｃｐｕ。 ３４・・・・・・メモリ、 ３５・・・・・・ビット変換回路、 ３６・・・・・・Ｉ１０装置。 出 願 人 富士ゼロックス株式会社代 理
人 弁理士 山 内 梅 雄第、
１ｉ′ 第３５７′ 第５図 ２”−２″’ ２”−２” ２”−２” ２’−２”
２”−２” ２”−２” ２”←２” ２’ ←２＠
第８図
第３図は本発明の一実施例を説明するためのもので、こ
のうち第２図はデータ処理装置のシステム構成図、第３
図はビット変換回路の切り換えを制御する様子を示した
流れ図、第４図は通常の大型装置で一般に用いられてい
るビットウニイトを表わした説明図、第本図は他の装置
で採用されているビットウェイトを表わした説明図、第
６図は更に他の装置で採用されているビットウェイトを
表わした説明図、第７図は従来用いられたデータ処理装
置の一例を示すシステム構成図、第８図はビットウェイ
トの変換例としてビットを反転させる場合を示した説明
図である。 ３１・・・・・・ｃｐｕ。 ３４・・・・・・メモリ、 ３５・・・・・・ビット変換回路、 ３６・・・・・・Ｉ１０装置。 出 願 人 富士ゼロックス株式会社代 理
人 弁理士 山 内 梅 雄第、
１ｉ′ 第３５７′ 第５図 ２”−２″’ ２”−２” ２”−２” ２’−２”
２”−２” ２”−２” ２”←２” ２’ ←２＠
第８図
Claims (1)
- 【特許請求の範囲】 所定のビットウェイトを有するデータの処理を行うデ
ータ処理手段と、 このデータ処理手段との間でデータの入出力を行う複数
の入出力装置と、 データ処理手段がデータの入力または出力を行おうとす
る入出力装置のビットウェイトを識別するビットウェイ
ト識別手段と、 データ処理手段と前記複数の入出力装置の間に配置され
、ビットウェイト識別手段の識別したビットウェイトに
応じて処理対象の入出力装置とデータ処理手段との間の
ビットウェイトの変換を行うビットウェイト変換回路 とを具備することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8524288A JPH01258123A (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8524288A JPH01258123A (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258123A true JPH01258123A (ja) | 1989-10-16 |
Family
ID=13853096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8524288A Pending JPH01258123A (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258123A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235969A (ja) * | 1985-04-11 | 1986-10-21 | Ricoh Co Ltd | メモリ装置 |
-
1988
- 1988-04-08 JP JP8524288A patent/JPH01258123A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235969A (ja) * | 1985-04-11 | 1986-10-21 | Ricoh Co Ltd | メモリ装置 |
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