JP2822856B2 - グラフィック処理装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は文字や図形を表示，印字
等するグラフィック処理装置、それを用いたデータ処理
装置及びデータ処理システムに係り、特に所定のグラフ
ィックデータを他の位置にカラー演算処理をして高速に
転送するグラフィック処理装置、それを用いたデータ処
理装置及びデータ処理システムに関する。 【０００２】 【従来の技術】ラスタスキャン方式でＣＲＴに文字や図
形を表示する方法として表示装置の各画素に対応する情
報を記憶するメモリ（ビットマップメモリ）を持つ方式
（ビットマップ方式と呼ぶ）がある。また、このビット
マップメモリを持つ方式はプリンタへの出力を制御する
場合にも用いられている。従来、このビットマップメモ
リに文字や図形データを発生する処理を主としてリフト
ウエアで行っていたが、扱うデータ量が多いため低速で
あるという問題があった。一方、特にグラフィック図形
発生を高速に行う分野では専用のハードウエアを用いる
方法も一部用いられているが高価になるのが難点であ
る。 【０００３】これに対し、文字や図形データの発生機能
をＬＳＩに内蔵することが行われるようになってきてお
り、例えば公知の文献としては、「御法川和夫ほか『座
標で描画位置を指定でき、塗りつぶしやコピーなど豊富
なコマンドを持つＣＲＴコントローラ』日経エレクトロ
ニクス１９８４年５月２１日号，pp.２２１〜２５４」で
ある。このＬＳＩを用いれば比較的低いコストでグラフ
ィック処理を大幅に高速化できる。 【０００４】 【発明が解決しようとする課題】前述の文献によると、
転送元データを論理演算又は算術演算して転送先データ
を生成し、この生成されたデータを転送先アドレスに書
き込むことが示されている。 【０００５】つまり、このような転送の処理では、転送
先アドレスに保持されているデータの内容に応じたデー
タの演算処理をして、高速に転送することができない。
もし、転送先アドレスに保持されているデータの内容を
考慮した転送処理を行うとすると、プログラム作成段階
で、転送先アドレスに保持されているデータの内容を考
慮して論理演算や算術演算の組み合わせで所定のデータ
が書き込まれるようにプログラムを作成しなければなら
ないという煩雑さが生じる。 【０００６】以上のように、従来技術によると、プログ
ラム量が大きくなり、処理時間の高速化，メモリ容量の
低減が困難になるという問題がある。 【０００７】本発明の目的は、所定のグラフィックデー
タを所定の位置から他の位置へ転送するのに、転送先に
予め保持されているグラフィックデータとのカラー演算
処理をして、高速に行うグラフィック処理装置、それを
用いたデータ処理装置、及びデータ処理システムの提供
にある。 【０００８】 【課題を解決するための手段】上記目的は、メインメモ
リと、画像データを保持する画像メモリと、画像メモリ
と接続され画像メモリに書き込むための画像データを生
成する画像処理プロセッサと、メインメモリと画像処理
プロセッサとの間でデータの転送を行うためにメインメ
モリに接続された第１の信号線と、画像処理プロセッサ
と接続された第２の信号線と、第１，２の信号線との間
に設けられたスイッチとを有する画像処理装置であっ
て、画像処理プロセッサは、第１の信号線と第２の信号
線との接続を制御するスイッチを制御するための制御信
号を生成する制御部と、カラーデータを保持するカラー
レジスタとを少なくとも有し、制御部によって生成され
た制御信号をスイッチに出力し、メインメモリに記憶さ
れたデータを読み出し、この読み出したデータの内容に
応じてカラーレジスタに保持されているカラーデータを
指定し、この指定されたカラーデータを画像メモリに書
き込むことにより達成することができる。 【０００９】 【作用】転送先に保持されているグラフィックデータと
転送元のグラフィックデータ又はカラーレジスタに保持
されたグラフィックデータの比較を行って、その比較結
果に応じてカラー演算を行うことができる。また、転送
元データの内容に応じてカラーデータを指定することが
できるので、転送しながらカラー処理が可能になる。さ
らに、転送元のカラーデータの内容に応じて、１ビット
のデータに変換、つまり、カラーデータを２値化するこ
とができる。 【００１０】従って、転送先に保持されているデータと
の比較，転送元のデータの変換を行いながら高速に転送
することができる。また、プログラム作成の負担が減少
し、さらに、プログラム量も減少する。よって、グラフ
ィック処理装置として高速化するだけでなく、データ処
理装置，データ処理システムとしても高速化が達成され
る。 【００１１】 【実施例】以下図面に基づいて本発明の好適な実施例を
詳細に説明する。 【００１２】図１は本発明を実施したグラフィック表示
装置の全体構成概要の一例を示す。第２のプロセッサ手
段となる図形処理装置（ＧＤＰ）１０，第１のプロセッ
サ手段となる中央処理装置（ＣＰＵ）１１，第１の記憶
手段となるメインメモリ１２，直接メモリアクセスコン
トローラ（ＤＭＡＣ）１３，第２の記憶手段となるフレ
ームバッファ１４，並直列変換回路１５，出力手段とな
る表示装置（ＣＲＴ）１６，アドレスデコーダ１７，バ
ス接続制御手段となるバススイッチ２０、から成る。
尚、中央処理装置１１に接続されたシステムバスには、
図示しないが、他の表示装置や印刷装置等の他の入出力
手段を接続してメインメモリ１２の画素情報を用いて表
示，印刷等の他の入出力をすることが可能である。 【００１３】中央処理装置１１はメインメモリ１２に記
憶されたプログラムまたは、図示しない他の外部装置か
ら転送されるプログラムを実行処理しシステム全体を管
理制御する。直接メモリアクセスコントローラ１３は、
メインメモリ１２と図形処理装置１０とフレームバッフ
ァ１４あるいは他の入出力装置（図示しない）との間の
直接メモリアクセスを制御する。図形処理装置１０は中
央処理装置１１あるいはメインメモリ１２から転送され
るコマンドとパラメータ情報を中央処理装置１１に接続
されたデータバスより受け取り、あらかじめ定められた
処理手順に従って、フレームバッファ１４あるいはメイ
ンメモリ１２をフレームバッファ１４に接続されたアド
レス／データバスよりアクセスし文字や図形データを発
生する。図形処理装置１０はコマンド，パラメータ情報
をフレームバッファ１４からも読み出すことができる。
また図形処理装置１０は、表示装置１６を制御する同期
タイミング信号の発生及び所定のタイミングに同期して
フレームバッファ１４から順次表示すべき情報を読み出
すための制御も司っている。また、図形処理装置１０
は、中央処理装置１１あるいは直接メモリアクセスコン
トローラ１３とフレームバッファとの間の直接メモリア
クセスを制御するためのバススイッチ２０を制御する信
号の発生及び図形処理装置１０がメインメモリ１２をア
クセスし文字や図形を発生するための制御信号の発生を
行う。アドレスデコーダ１７は中央処理装置１１に接続
されたアドレスバスのアドレスをデコードし、バススイ
ッチ２０にフレームバッファバス要求信号を発生する。
バススイッチ２０は、フレームバッファ１４のアドレス
を、図形処理装置１０あるいは中央処理装置１１に接続
されたアドレスバスのいずれから供給するかを切り換え
る。あるいはバススイッチ２０は、メインメモリ１２の
アドレスを中央処理装置１１に接続されたアドレスバス
あるいは図形処理装置１０のアドレスのいずれから供給
するかをも切り換える。すなわち、バススイッチ２０は
双方向スイッチとしての機能を有し、図形処理装置１０
からの制御信号により制御される。 【００１４】図２，図３，図４にその他の構成例を示
す。これらの構成はＣＲＴ，液晶デイスプレイ，ＥＬデ
イスプレイ,プラズマデイスプレイ,ＥＣＤデイスプレイ
等の表示装置のほか感熱プリンタ，液晶プリンタ，ＬＥ
Ｄプリンタ，レーザ・ビーム・プリンタなどの印刷装置
にも適用できるもので、その場合には表示装置１６に相
当する部分が印刷装置となる。 【００１５】図２は中央処理装置１１に接続されたバス
とフレームバッファ１４に接続されたバスを分離したグ
ラフィック表示装置の構成である。 【００１６】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６、
から成る。 【００１７】この構成は小型装置向きの簡潔な構成であ
る。 【００１８】図３は、フレームバッファ１４のアドレス
を図形処理装置１０あるいは中央処理装置１１に接続さ
れたアドレスバスのいずれから供給するかを切り換える
バススイッチ２１を有するグラフィック表示装置の構成
例である。 【００１９】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
アドレスデコーダ１７，バススイッチ２１から成る。 【００２０】図１あるいは図３の構成例では、中央処理
装置１１のアドレス領域の１部に割り付け、アドレスデ
コーダ１７によるデコードによりフレームバッファ１４
のバス権の要求信号を発生し、図形処理装置１０を介さ
ないで中央処理装置１１あるいは直接メモリアクセスコ
ントローラ１３とフレームバッファ１４との間でデータ
転送を行う。この結果、中央処理装置１１から任意にフ
レームバッファ１４をアクセスできるという効果があ
る。 【００２１】図４は、メインメモリ１２のアドレスを中
央処理装置１１に接続されたアドレスバスあるいは図形
処理装置１０のアドレスのいずれから供給するかを切り
換えるバススイッチ２２を有するグラフィック表示装置
の構成例である。 【００２２】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
バススイッチ２２から成る。 【００２３】図１あるいは図４の構成例では、文字フォ
ントをメインメモリ１２の領域に配置して、図形処理装
置１０はビットマップ文字カラー展開処理を行うことが
できる。また、２値情報あるいは多値情報で構成される
パターン情報をメインメモリ１２の領域に配置して、図
形処理装置１０はパターン展開処理を実行する。あるい
は、メインメモリ１２とフレームバッファ１４との間で
ビットマップのコピーを行うことができる。これは、メ
モリ幅あるいは１画素あたりのビット構成数が異なるビ
ットマップ間においてもコピー処理を行うことができ
る。 【００２４】以下に中央処理装置１１がフレームバッフ
ァ１４を図形処理装置１０を介さないで直接アクセスす
る場合の制御例の詳細を説明する。ただし、フレームバ
ッファ１４を直接アクセスできるのは、中央処理装置１
１だけではなく、中央処理装置１１のアドレスおよびデ
ータバスに接続されている、直接メモリアクセスコント
ローラ１３等、データ転送機能を有する半導体装置全部
に本方式は適用できる。 【００２５】図５に、中央処理装置１１がバススイッチ
２０あるいはバススイッチ２１を介してフレームバッフ
ァ１４をアクセスする場合のシーケンスを示す。アドレ
スデコーダ１７は、中央処理装置１１に接続されている
アドレスバスのアドレスをデコードし、バススイッチ２
０あるいはバススイッチ２１にフレームバッファ１４の
バス権を要求する信号をアサートする。バススイッチ２
０あるいはバススイッチ２１はバス権の要求信号を受け
て図形処理装置１０に対して停止信号ＨＡＬＴをアサー
トする。図形処理装置１０は、フレームバッファ１４に
対して、描画，表示，リフレッシュ制御およびアトリビ
ュート出力を実行するが、ＨＡＬＴ入力に対する優先度
をあらかじめ独立に設定でき、ＨＡＬＴに対して停止し
ない期間を示すＢＵＳＹ信号を外部にアサートする。Ｂ
ＵＳＹ期間外ＨＡＬＴ入力に対し図形処理装置１０は内
部動作を停止し、アドレスバスおよびデータバスはトラ
イステートにする。バススイッチ２０あるいはバススイ
ッチ２１はＢＵＳＹ期間外システムバスとフレームバッ
ファバスを接続し、中央処理装置１１はフレームバッフ
ァ１４をアクセスすることができる。アクセスを実行す
ると、バススイッチ２０あるいはバススイッチ２１はＡ
ＣＫ信号を中央処理装置に入力し、一連の動作は完結す
る。 【００２６】以上は図形処理装置１０が一個の場合の動
作であるが、図形処理装置１０が複数個あるいは機能の
異なる他の図形処理装置を同一フレームバッファバスに
接続した場合に対し、図形処理装置は描画要求信号ＤＲ
ＲＥＱを出力し、バスアービトレーションを可能にして
いる。 【００２７】図６に、図形処理装置１０がバススイッチ
２０あるいはバススイッチ２２を介してメインメモリ１
２をアクセスする場合のシーケンスの一例を示す。 【００２８】図形処理装置１０に対して、あらかじめコ
マンドＭＭＡ(Main Memory AccessMode）をセットして
おくと図形処理装置１０の有するアドレス空間の上位２
５６Ｍバイト（全体で５１２Ｍバイト）のアドレスをメ
インメモリ１２空間として割り付けることができる。こ
の場合、図形処理装置１０はシステムバス要求信号ＢＲ
ＥＱをアサートする。バス要求信号を受けたバススイッ
チ２０あるいはバススイッチ２２は、中央処理装置１１
（ここではモトローラ社のＣＰＵを仮定）に対しＢＲ信
号をアサートする。同時に、図形処理装置１０に対して
はＨＡＬＴを入力し、描画プロセッサを停止させてお
く。バススイッチ２０あるいはバススイッチ２２は、中
央処理装置１１からＢＧ信号を受け付けると、システム
バスが開放されるのを確認し、中央処理装置１１に対し
てＢＧＡＣＫをアサートする。同時に、図形処理装置１
０に対してＨＡＬＴをネゲートし、システムバスのアク
セスを許可する。図形処理装置１０は描画期間に入ると
ＨＯＬＤ信号を出力し、システムバスへのアクセス実行
期間を示す。バススイッチ２０あるいはバススイッチ２
２はＨＯＬＤ期間メインメモリ１２に対するアクセスを
実行する。 【００２９】メインメモリ１２に対して１サイクルで描
画が終了しない場合、バススイッチ２０あるいはバスス
イッチ２２は図形処理装置に対してＲＥＴＲＹ信号をア
サートし、再度描画を実行させることができる。 【００３０】図７は複数個の図形処理装置１０を用いて
構成したグラフィック表示装置の一例を示す。ｎ個（ｎ
≧２）の図形処理装置１０−１，１０−２，……１０−
ｎ，中央処理装置１１，メインメモリ１２，直接メモリ
アクセスコントローラ１３，ｎ個に分割されたフレーム
バッファ１４−１，１４−２，……１４−ｎ，ｎ個の並
直列変換回路１５−１，１５−２，……１５−ｎ，表示
装置ＣＲＴ（図示しない）、ｎ個のバススイッチ２０−
１，２０−２，……２０−ｎからなる。 【００３１】図７の実施例は、１画素のデータが複数ビ
ットで表現される場合（多色や多階調）に、フレームバ
ッファ１４をカラープレーン単位に分割し、複数の図形
処理装置１０を配置して並列処理を可能ならしめるもの
である。各図形処理装置１０−１,１０−２,……１０−
ｎはバススイッチ２０−１,２０−２,……２０−ｎの効
果によって、メインメモリ１２をアクセスすることがで
きる。従って文字フォントのような共通に用いる基本情
報はメインメモリ１２上に置くことができ、メモリ効率
を向上できる。さらに、文字フォントを各フレームバッ
ファ１４−１，１４−２，……１４−ｎに展開するよう
な共通の処理を行う場合には、ＥＸＥＣ信号を用いてコ
マンド処理の同期をとることができ、メインメモリ１２
から読出したデータを各図形処理装置１０−１，１０−
２，……１０−ｎで同時に取込むことができる。この結
果、同一データの読出しが１回で済み、処理効率を向上
できる。 【００３２】次に図形処理装置（ＧＤＰ）の内部構成に
ついて詳しく説明する。 【００３３】図８は図形処理装置１０の内部構成を示
し、描画プロセッサ１０１，表示プロセッサ１０２，タ
イミングプロセッサ１０３，ＣＰＵインタフェース１０
６，割込み制御回路１０５,ＤＭＡ制御回路１０４,ディ
スプレイインタフェース１０８、及びバス制御回路１０
７から成る。描画プロセッサ１０１は、線や面等の図形
発生やＣＰＵと表示用メモリ間のデータ転送等を制御す
るもので、描画アドレスを出力し表示用メモリの読み書
きを行う。表示プロセッサ１０２はラスタ走査に従って
順次表示される表示用メモリの表示アドレスを出力す
る。タイミングプロセッサ１０３は、ＣＲＴの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース１０
６は、ＣＰＵデータバスと図形処理装置１０間の同期化
等中央処理装置（ＣＰＵ）１１とのインタフェースを司
る。割込み制御回路１０５はＣＰＵに対する割込み要求
信号（ＩＲＱ)を発生する。直接メモリアクセス(以下Ｄ
ＭＡと呼び）制御回路１０４はＤＭＡコントローラ（以
下ＤＭＡＣと呼ぶ）１３に対する制御信号のやりとりを
制御する。ディスプレイインタフェース１０８は、表示
と描画のアドレス切り替え制御等表示用メモリ及びディ
スプレイ装置とのインタフェースを司る。バス制御回路
１０７は、フレームバッファ用のバスのアクセス権を制
御するもので、外部から要求される信号に対しバスの使
用を許可するかどうかを制御する。この図形処理装置１
０では、描画，表示，タイミングの３プロセッサが機能
分散し並列動作することにより、処理効率を向上してい
る。 【００３４】次に、図形処理装置１０の各入出力端子の
機能について詳細に説明する。 【００３５】(1）双方向性データバス（Ｄ０〜Ｄ１５：
入出力） システムバスと図形処理装置１０間のデータ転送に使用
する入出力信号である。この端子はスリーステートバッ
ファになっており、中央処理装置１１側から図形処理装
置１０の内部レジスタをリードするとき以外はハイイン
ピーダンス状態になっている。 【００３６】(2）リセット（ＲＥＳ：入力） 外部から図形処理装置１０の内部状態をリセットするた
めの入力信号である。この端子に“Low” レベル信号が
入力されると、内部の状態がリセットされ、表示，描画
動作が停止する。 【００３７】(3）リード／ライト（Ｒ／Ｗ：入力） 中央処理装置１１側のシステムバスと図形処理装置１０
間のデータ転送の方向を制御する入力信号である。“Hi
gh”レベルのときリード（図形処理装置１０から中央処
理装置１１側へのデータ転送)、“Low”レベルのときラ
イト（中央処理装置１１側から図形処理装置１０へのデ
ータ転送、となる。ただしＤＭＡ転送モードのときは
“High”レベルでメインメモリ側から図形処理装置１０
への転送、“Low” レベルのときＧＤＰ１０からメイン
メモリ１２側への転送となる。 【００３８】(4）チップセレクト（ＣＳ：入力） 中央処理装置１１が図形処理装置１０に対してアクセス
する場合の選択入力である。すなわち、ＣＳに“Low”
レベルを入力したときのみ、図形処理装置１０の内部レ
ジスタに対しリード／ライトを実行できる。 【００３９】(5）レジスタセレクト（ＲＳ１〜２：入
力） 図形処理装置１０の内部レジスタを選択する入力信号で
ある。ＲＳ１，ＲＳ２が共に“Low” のときは、書込み
時はアドレスレジスタが、読出し時はステータスレジス
タが選択される。ＲＳ１が“Low"，ＲＳ２が“High”の
ときはＦＩＦＯが選択され、ＲＳ１＝“High”，ＲＳ２
＝“Low” のときはアドレスレジスタの指定する制御レ
ジスタが選択される。 【００４０】(6）データ転送アクノリッジ（ＤＴＡＣ
Ｋ：出力） データ転送の完了を示す出力信号である。非同期のバス
とインタフェースする場合に、この信号を用いてデータ
転送を制御する。 【００４１】(7）割込み要求（ＬＲＱ：出力） 中央処理装置１１に対してコマンド終了，未定義コマン
ド検出等を知らせる割込み要求の出力信号である。この
端子はオープンドレイン出力となっており、他のデバイ
スからの割込み要求出力とワイヤードＯＲをとることが
できる。 【００４２】(8）ＤＭＡ転送要求（ＤＲＥＱ：出力） ＤＭＡ転送モードでデータ転送を行うとき、ＤＭＡコン
トローラ１３に対してデータ転送要求を行うための出力
信号である。ＤＭＡ転送の方式としては、サイクルスチ
ールとバーストモードの２通りが選択できる。 【００４３】(9）ＤＭＡ転送アクノリッジ（ＤＡＣＫ：
入力） ＤＲＥＱ信号に対するＤＭＡコントローラ１３からの応
答入力である。この端子に“Low” レベルが入力された
ときにデータのアクセスが行われる。 【００４４】(10)水平同期／外部水平同期（HSYNC／EXH
SYNC：入出力） この端子が出力に設定されているときは、ＣＲＴディス
プレイ装置１６の水平同期信号を出力する。入力に設定
されているとはＴＶ等の外部装置から水平同期信号を入
力し、内部の水平同期動作はこの入力信号に同期する。 【００４５】(11)垂直同期（ＵＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に垂直同期をかけるための
出力信号である。 【００４６】(12)垂直外部同期（EXVSYNC：入出力） 複数個の図形処理装置１０−１，１０−２，……１０−
ｎの並列動作、または他の外部機器との同期動作を行う
ための入出力信号である。マスタモードの場合はこの端
子は出力となり、スレーブモードのときは入力となる。
ノンインタレース時には、ＶＳＹＮＣと同一信号，イン
タレースモードでは奇数フィールドのみのＶＳＹＮＣを
分離した信号を用いて同期動作を実行する。 【００４７】(13)表示タイミング１／２（ＤＩＳＰ１，
ＤＩＳＰ２：出力） 画面の表示タイミングを示す出力信号である。ＤＩＳＰ
１はベース画面として設定された各図面の表示期間のＯ
Ｒをとつた信号出力である。ＤＩＳＰ２はスーパインポ
ーズ画面の表示期間を示す信号を出力する。 【００４８】(14)カーソル表示（ＣＵＤ：出力） ＣＲＴディスプレイ装置１６の画面にカーソルを表示す
るための出力信号である。カーソル定義レジスタを制御
することにより、グラフィック・カーソルまたはクロス
ヘアカーソルのいずれかを選択できる。 【００４９】(15)メモリデータ（ＭＤ０〜３１：入出
力） 図形処理装置１０とフレームバッファ１４との間のデー
タ転送を行う３２ビットの入出力端子である。また、表
示サイクル期間中は、アトリビユート信号の出力端子と
なる。 【００５０】(16)メモリアドレス（ＭＡ０〜２７：出
力） フレームバッファ１４のアドレスを出力する端子であ
る。フレームバッファ１４にダイナミックＲＡＭを用い
る場合、水平同期期間中にこの端子にリフレッシュアド
レスを出力することができる。 【００５１】(17)メモリアドレス・ストローブ（ＭＡ
Ｓ：出力） ＭＡ０〜２７の出力が有効な期間を示すストローブ信号
である。 【００５２】(18)フレームバッファ・バスステータス(Ｆ
ＢＳ０〜３：出力） フレームバッファ・バスの各メモリサイクルごとの状態
を示す信号出力である。外部ではこの信号をデコードす
ることにより、バスサイクルの種類を知ることができ
る。下表に詳細を示す。 【００５３】 【表１】【００５４】(19)エグゼキュート（ＥＸＥＣ：入出力） ｎ個の図形処理装置１０−１，１０−２，……１０−ｎ
をカラープレーン単位で複数個用いる場合、コマンド単
位で描画動作の同期を行うための入出力信号である。こ
の端子はオープンドレインになっており、各図形処理装
置１０−１，１０−２，……１０−ｎごとの信号をワイ
ヤードＯＲ接続する。図形処理装置１０−１，１０−
２，……１０−ｎはコマンド実行中はこの端子を“Lo
w” にしコマンドを終了すると“High”にする。従って
ワイヤードＯＲ接続されたこの端子は、すべての図形処
理装置１０−１，１０−２，……１０−ｎがコマンドを
終了したときに“High”になる。図形処理装置１０−
１，１０−２，……１０−ｎはこの端子が“Low” の期
間中は次のコマンド実行に移れないが“High”を検出し
た直後に次のコマンド実行に移ることができる。 【００５５】(20)クロック１，２（ＣＬＫ１，２：入
力） 図形処理装置１０の内部動作の基準となるクロック信号
を入力する。クロック信号ＣＬＫ２はクロック信号ＣＬ
Ｋ１に対して９０゜位相を遅られた信号を入力する。 【００５６】(21)２クロック（２ＣＬＫ：出力） クロック信号ＣＬＫ１を２分周したクロック信号を出力
する。 【００５７】(22)メモリサイクル（ＭＣＹＣ：出力） フレームバッファ１４のメモリアクセス・タイミングを
示す信号出力で、この信号は２ＣＬＫを２分周したクロ
ックである。 【００５８】(23)バスリクエステ（ＢＲＥＱ：出力） 図形処理装置１０がシステムメモリ１２をアクセスする
際のバス使用権の要求信号である。 【００５９】(24)ホールド（ＨＯＬＤ：出力） 図形処理装置１０がシステムバスに対しバス要求を出力
し、バスマスタになった後、そのバスを専有している期
間中この端子に“High”を出力する。 【００６０】(25)リトライ（ＲＥＴＲＹ：入力） 描画アクセスの再実行を指令する入力端子である。図形
処理装置１０がシステムメモリ１２をアクセスする場
合、システムメモリ１２のサイクルタイムが図形処理装
置１０のメモリサイクルタイムより長い場合、この端子
に“High”を入力することにより、次の描画サイクルで
同一のメモリアクセスを再実行することができる。 【００６１】(26)ビジー（ＢＵＳＹ：出力） 図形処理装置１０がフレームバッファ１４を解放できな
いメモリサイクル期間を示す。リフレッシュアドレスの
出力期間中や表示優先モードでの表示メモリサイクル期
間中で“High”レベルが出力される。 【００６２】(27)ホールト（ＨＡＬＴ：入力） 図形処理装置１０のフレームバッファアクセスを禁止さ
せるための入力信号である。ＢＵＳＹが“Low” のと
き、ホールトが受け付けられ図形処理装置１０はメモリ
アクセスを実行しない。信号ＢＵＳＹが“High”のとき
はこの信号入力は無視される。従って、この信号によっ
て表示優先モードでは描画メモリサイクルを、描画優先
モードでは描画と表示の両メモリサイクルを禁止するこ
とができる。また、図形処理装置１０がシステムメモリ
１２をアクセスする場合には、信号ＢＲＥＱ出力後、外
部回路でこの端子に“High”を入力し、その後システム
バスの使用許可信号に応じて信号ＨＡＬＴに“Low” を
入力することによりバスの使用許可を知らせる。 【００６３】(28)ドローリクエスト（ＤＲＲＥＱ：出
力） フレームバッファ１４に対する描画要求信号である。複
数の図形処理装置１０がフレームバッファ１４を共有す
る場合、この信号を外部のバス調停回路で判定してバス
の使用権を割付ける。 【００６４】図９は、図形処理装置１０の中の描画プロ
セッサ１０１の内部構成を示したものである。描画プロ
セッサ１０１は、コマンドやパラメータを中央処理装置
１１等から受け取ったり、データ転送を行うためのFIFO
1015，コマンドをセットするコマンドレジスタ１０１
４，論理アドレス演算部１０１３とそれを制御する第１
のマイクロプログラムROM1011 及び第１のマイクロ命令
デコーダ１０１２，物理アドレス演算部１０１９とカラ
ーデータ演算部１０２０を制御する第２のマイクロプロ
グラムROM1016 及び第２のマイクロ命令デコーダ１０１
７，線種情報やペル情報などを格納する内部RAM1018 で
構成される。 【００６５】中央処理装置（ＣＰＵ）１１からコマンド
を受け取ると、コマンドはコマンドレジスタ１０１５へ
セットされ、それに対応したマイクロプログラムが第１
のマイクロプログラムROM1011 から読み出される。第１
のマイクロ命令デコーダ1012はそれをデコードし論理ア
ドレス演算部１０１３を制御する。一方、マイクロ命令
の一部は、第２のマイクロプログラムROM1016 を読み出
すためのアドレスとなる。読み出されたマイクロプログ
ラムは、第２のマイクロ命令デコーダ１０１７によって
デコードされ論理アドレスに対応したフレームバッファ
１４のメモリアドレスを算出するための物理アドレス演
算部１０１９と、図形データを演算するカラーデータ演
算部１０２０を制御する。また、内部RAM1018 は、内部
ＲＡＭ独自のアドレッシングと、フレームバッファ空間
の一部としてアクセスできるフレームバッファアドレッ
シングを持つ。内部ＲＡＭは、フレームバッファより高
速にアクセスできる特徴があるため、頻繁にアクセスす
る情報を格納するのに適している。それらの情報として
は、線分を描画する場合の線種を指定する線種情報，線
分の太さを指定するペル情報，面描画を行う場合の模様
を指定するパターン情報、内部の情報を一時退避するス
タック等が上げられる。本実施例では、線種情報とペル
情報は内部の独自アドレッシングで管理し、パターン情
報とスタックはフレームバッファアドレッシングで管理
する。それは、内部RAM1018 をアクセスする場合、独自
のアドレッシングの方がフレームバッファアドレッシン
グとしてアクセスするより高速にアクセスできるからで
ある。一方、パターン情報やスタックは、容量を限定す
ることができないため、内部RAM1018 に設定できない事
態には、フレームバッファへの領域の拡張ができること
を目的とし、フレームバッファアドレッシングで管理す
る。 【００６６】しかし、本実施例以外の内部RAM1018 の使
用法として、内部ＲＡＭ独自のアドレッシングのみを持
ち、パターンやスタックをより高速にアクセスする方法
や、フレームバッファアドレッシングのみを持ち、線種
やペル情報の容量拡張を可能にする方法も考えられる。 【００６７】次に、内部RAM1018 のフレームバッファア
ドレッシングについて説明する。 【００６８】図１０は図形処理装置（ＧＤＰ）１０内の
描画プロセッサ１０１のフレームバッファ１４へのイン
タフェースに関連する部分およびバス制御回路１０７の
ブロック図を示したものである。バス制御回路１０７
は、中央処理装置１１のシステムバスに接続されるフレ
ームバッファ１４へのアクセスのための制御信号、図形
処理装置１０からシステムメモリ１２へのアクセスのた
めの制御信号を発生させる。 【００６９】内部RAM1018 をフレームバッファアドレッ
シングでアクセスする場合には、まず、内部ＲＡＭアド
レスレジスタ（ＩＲＡＲ）２００６に、フレームバッフ
ァ１４上の配置する先頭アドレスを格納しておく。該レ
ジスタ２００６は３２ビットのうち、下位１２ビットは
設定しない。描画プロセッサ１０１はフレームバッファ
１４をアクセスする時に、そのアドレスをビット単位で
メモリアドレスレジスタ（ＭＡＲ）２００４にセットす
る。この時、該レジスタ２００４と上記レジスタの内容
を一致検出器（ＩＲＣＭＰ）２００７で比較する。該比
較器２００７は、３２ビットのうち下位１２ビットは比
較しない。従って該比較器２００７が一致信号を出力し
ていれば、上記メモリアドレスレジスタ２００４に設定
してあるアドレスは、内部RAM1018 をアクセスするアド
レスである。そこで、上記一致信号をもつて、内部RAM1
018 をアクセスするために内部ＲＡＭ独自のアドレッシ
ングのためのアドレス情報の代りに、上記メモリアドレ
スレジスタ２００４のアドレス値に下位１２ビットによ
り内部RAM1018 をアクセスする。一方、フレームバッフ
ァ１４のアクセスを行わないように、ドローリクエスト
発生器２０１３に対し、アクセスを禁止するように指示
する。 【００７０】図１１は、中央処理装置（ＣＰＵ）１１か
らアクセスできる図形処理装置（ＧＤＰ）１０内部の制
御レジスタ、ＲＡＭの一覧を示す。これらの内部レジス
タのアクセス方法には、次の２つの場合がある。 【００７１】(1）中央処理装置（ＣＰＵ）１１から直接
アクセスできるレジスタ 図１２は、中央処理装置１１から直接アクセスできるレ
ジスタ，ＲＡＭの詳細構成をまとめたものである。アド
レスレジスタは、ＲＳ１，ＲＳ２，ＣＳ，Ｒ／Ｗが共に
“Low” の条件が書き込むことができる。アドレス／ラ
イトＦＩＦＯカウンタレジスタは、ＲＳ１，ＲＳ２，Ｃ
Ｓが共に“Low” でＲ／Ｗが“High”の条件でアドレス
レジスタとライトＦＩＦＯカウンタを読み出すことがで
きる。ステータスレジスタは、ＲＳ１が“Low"，ＲＳ２
が“High”，ＣＳが“Low”,Ｒ／Ｗが“High”の時に読
み出すことができる。ステータスレジスタクリアレジス
タは、ＲＳ１が“Low”，ＲＳ２が“High”，ＣＳが“L
ow”，Ｒ／Ｗが“Low” の時に書き込むことができる。
ＦＩＦＯは、ＲＳ１が“High”，ＲＳ１が“Low”,ＣＳ
が“Low” でアクセスできる。それ以外のレジスタは、
アドレスレジスタでレジスタ番号を指定した後、ＲＳ
１，ＲＳ２が共に“High”，ＣＳが“Low” の条件でア
クセスすることができる。 【００７２】(2）ＦＩＦＯ経由でアクセスできるレジス
タ 描画を制御するレジスタ、ＲＡＭは、ＦＩＦＯ（First
In First Out）経由でアクセスする。 【００７３】ライトＦＩＦＯは３２ワード、リードＦＩ
ＦＯは８ワードある。内部では、１つのコマンドを処理
するごとに次のコマンドがコマンドレジスタに転送され
る。図１３は、描画パラメータレジスタの詳細構成を示
す。 【００７４】次に図１２に基づき、各レジスタの機能を
説明する。 【００７５】(1）アドレスレジスタ(ＡＲ：Address Reg
ister） アドレスレジスタ（ＡＲ）は、図形処理装置（ＧＤＰ）
１０内部のコントロールレジスタのアドレス（＄０００
〜＄１ＦＦ）を指定するためのレジスタである。コント
ロールレジスタにライトまたはリードを行う時、まずＡ
Ｒに該当する制御レジスタのアドレスを書き込む必要が
ある。また、このレジスタのＩＮＣビットを０にすると
アドレスレジスタの更新は行われないが、１にすると制
御レジスタをアクセスする毎に、アドレスレジスタを＋
２ずつ更新していく。これにより、制御レジスタを連続
してアクセスする場合にはアドレスレジスタのセットを
最初に行うだけで良い。 【００７６】(2）アドレス／ライトＦＩＦＯカウンタレ
ジスタ（ＡＷＦＣＲ：Address／WriteFIFO Counter Reg
ister) このレジスタは、アドレスレジスタと、ライトＦＩＦＯ
空き語数の内容を読み出すレジスタである。中央処理装
置１１は、このレジスタにより、アドレスレジスタの設
定値を知ることができると共に、ライトＦＩＦＯの空き
語数を知ることで、ライトＦＩＦＯヘその語数分のコマ
ンドやパラメータを連続して転送することでができる。 【００７７】(3）ステータスレジスタ(ＳＲ：Status Re
gister） ステータスレジスタ（ＳＲ）は、図形処理装置１０の内
部状態を示すレジスタである。各ビットの意味は次の通
りである。 【００７８】○アップデート（ＵＤＴ：Update） タイミング及び表示制御レジスタの書き換え許可期間を
示す。 【００７９】○コマンドＤＭＡコンプリート（ＣＤＣ：
Command DMA Complete） コマンドＤＭＡモードに於いて、コマンドＤＭＡを終了
させるコマンドであるＤＥＮＤコマンドを実行した場合
にセットされるビットである。 【００８０】○ＤＭＡエラー（ＤＥＲ：ＤＭＡ Error） コマンドＤＭＡモードに於いて、ＧＥＴ，ＲＤコンドを
実行した場合にセットされ、コマンドＤＭＡモードを続
行できないことを示す。 【００８１】○メモリプロテクションバイオレーション
（ＭＰＶ：Memory ProtectionViolation） ＰＡＩＮＴコマンドで、フレームバッファのスタック領
域をアクセスする場合、スタック領域を越えてアクセス
したことを示す。 【００８２】○ストップ（ＳＴＰ：Stop) ＳＴＯＰコマンドを実行したことを示す。 【００８３】○コマンドエラー（ＣＥＲ：Command Erro
r) 未定義コマンドを実行したか、２値情報で示される座標
空間とカラー情報で示される座標空間の間でＺＯＯＭコ
マンドかＲＯＴコマンドを実行したことを示す。 【００８４】○エリア検出（ＡＲＤ：Area Detect) 描画領域テストモードの指定に従ってエリアが検出され
たことを示す。 【００８５】○コマンド終了（ＣＥＤ：Command End) コマンド実行の終了かコマンドが実行されていないこと
を示す。 【００８６】○リードＦＩＦＯフル（ＲＥＦ：Ｒｅａｄ
ＦＩＦＯ Ｆｏｌｌ） リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。 【００８７】リードＦＩＦＯのデータをリードすると、
ＲＦＦはクリアされる。 【００８８】○リードＦＩＦＯレディ（ＲＥＦ：Ｒｅａ
ｄ ＦＩＦＯ Ｒｅａｄｙ） リードＦＩＦＯにデータが準備されたことを示す。リー
ドＦＩＦＯデータを全てリードすると、ＲＦＲはクリア
される。 【００８９】○ライトＦＩＦＯレディ（ＷＦＲ：Write
FIFO Ready) ライトＦＩＦＯへのライトが可能であることを示す。ラ
イトＦＩＦＯに３２ワード（６４バイト）のデータがラ
イトされるとＷＦＲはクリアされる。 【００９０】○ライトＦＩＦＯエンプティ（ＷＦＥ：Wr
ite FIFO Empty；bit０) ライトＦＩＦＯが空であることを示す。 【００９１】ライトＦＩＦＯにデータをライトするとＷ
ＦＥはクリアされる。 【００９２】(3）ステータスレジスタクリアレジスタ
（ＳＲＣＲ：Status Register ClearRegister) ステータスレジスタクリアレジスタ（ＳＲＣＲ）は、ス
テータスレジスタの各ビットをクリアするレジスタであ
る。ステータスレジスタのクリアを行うビットに対応し
たビットに１をセットすることで、ステータスレジスタ
の各ビットはリセットされる。ただし、ステータスレジ
スタのＲＦＦ，ＲＦＲ，ＷＦＲ，ＷＦＥビットはこのレ
ジスタではリセットは行えない。 【００９３】(4）ＦＩＦＯエントリ（ＦＥ：FIFO Entr
y) ＦＩＦＯエントリ（ＦＥ）は、図形処理装置（ＧＤＰ）
１０にコマンド／パラメータのライト，図形処理装置１
０よりデータのリードを行うためのレジスタである。図
形処理装置（ＧＤＰ）１０はそれぞれ１６バイトのリー
ドＦＩＦＯ，６４バイトのライトＦＩＦＯを内蔵してお
り、リードを行うとリードＦＩＦＯが、ライトを行うと
ライトＦＩＦＯが選択される。コマンド／パラメータ
を、ライトＦＩＦＯにライトすることによりコマンドは
順次実行され、リードコマンド実行後リードデータは順
次リードＦＩＦＯに準備される。 【００９４】(5）コマンド制御レジスタ（ＣＣＲ：Comm
and Control Register) コマンド制御レジスタ（ＣＣＲ）は、コマンド処理を制
御するレジスタで、各ビットの意味は次の通りである。 【００９５】○アボート（ＡＢＴ：ABorT） 【００９６】 【表２】 【００９７】○ポーズ（ＰＳＥ：PauSE） 【００９８】 【表３】 【００９９】○データ ＤＭＡ モード（ＤＤＭ：Date
Dma Mode) 【０１００】 【表４】【０１０１】○コマンド ＤＭＡ モード（ＣＤＭ：Ｃ
ｏｍｍａｎｄ ＤＭＡ Ｍｏｄｅ） 【０１０２】 【表５】 【０１０３】○ＤＭＡ 転送要求制御（ＤＲＣ；ＤＭＡ
Ｒｅｑｕｅｓｔ Ｃｏｎｔｒｏｌ） 【０１０４】 【表６】 【０１０５】○グラフィックビットモード（ＧＢＭ：Ｇ
ｒａｐｈｉｃ Ｂｉｔ Ｍｏｄｅ）グラフィックビット
モード（ＧＢＭ）は、図形処理装置（ＧＤＰ）１０で取
り扱う画素データのビット構成を設定するビットであ
る。ビット構成は、６種類が選択でき、システムにあっ
たカラー（階調）構成を容易に実現することができる。 【０１０６】○エリアモード（ＡＲＥＡ：Ａｒｅａ Ｄ
ｅｔｅｅｔ Ｍｏｄｅ） 描画領域を管理するモードで、図１４に示すモードを有
する。 【０１０７】○コンティニューモード（ＣＮＴ：Comtin
ue Mode) 【０１０８】 【表７】 【０１０９】○メインメモリアクセスモード（ＭＭＡ：
Ｍａｉｎ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｍｏｄｅ） 【０１１０】 【表８】【０１１１】○データ構成変換（ＤＣＴ：Ｄａｔａ Ｃ
ｏｎｆｉｇｕｌａｔｉｏｎ Ｔｒａｎｓｆｏｒｍ） 中央処理装置１１と図形処理装置１０間のデータ転送時
におけるデータ構成の変換を指定するビットである。こ
の設定を選択することにより、各種の中央処理装置１１
と図形処理装置１０は接続することができる。図１５に
その変換の種類を示す。 【０１１２】○小数部設定（ＦＲＳ：Fraction Set) カレントポインタの固定小数点の位置を設定するビット
である。小数点の位置は次の４通りを設定することがで
き、図形の描画精度を簡単に選択できる。 【０１１３】 【表９】 【０１１４】○ライトオンリーモード（ＷＴＭ：Write
Only Mode） １語中に複数画素を有するシステムにおいて、１画素単
に書き換えを行う時、リード・モディファイ・ライト動
作を行わずにライト動作のみで１画素単位の書き換えを
行うことを可能とするモードを指定するビットである。
これにより、１メモリサイクルで１画素の更新が可能に
なり、描画速度の向上が図れる。 【０１１５】 【表１０】 【０１１６】○メモリデータサイズ（ＭＤＳ：Memory D
ata Size) フレームバッファ１４のデータバス幅を設定するビット
である。フレームバッファ１４のアドレス空間の一部を
メインメモリ１２に割り当てた時のフレームバッファ１
４側とメインメモリ１２側とが独立して設定できること
で、システム構成の多様化に対応できる。 【０１１７】 【表１１】【０１１８】○タイミング制御レジスタ これらのレジスタは、同期信号，カーソル表示制御信
号，画面制御信号の出力条件を定義するレジスタ群であ
る。 【０１１９】○表示制御レジスタ これらのレジスタは、表示を行うためのメモリアドレス
出力を制御するレジスタ群である。 【０１２０】次に、図１３に基づき、描画パラメータレ
ジスタの機能を説明する。 【０１２１】○カラー０レジスタ(ＣＬ０：Color Regis
ter ０） パターン，線種，フォントデータ等の２値情報をカラー
データに変換する時に使用するレジスタで、２値データ
の“０”に対応するカラーデータを設定する。 ○カラー１レジスタ(ＣＬ１：Color Register １） カラー０レジスタと同様に２値情報をカラーデータに変
換する時に使用するレジスタで、２値データの“１”に
対応するカラーデータを設定する。 【０１２２】○色比較レジスタ（ＣＣＭＰ：Color Comp
arison Register） 描画演算の評価色を定義する。後述する色比較モードを
選択することで、このレジスタで指定される特定色を描
画禁止色や変更可能色とすることができる。 【０１２３】○エッジカラーレジスタ（ＥＤＧ：Edge C
olor Register） ＰＡＩＮＴコンドで領域を限定するための境界色を定義
する。このレジスタに指定した色を境界色とする場合
と、このレジスタに指定した色以外の色を境界色として
判定する場合がある。 【０１２４】○リードマスクレジスタ（ＲＭＡＳＫ：Re
ad Mask Register） カラーデータから特定のカラープレーンのデータのみを
選択し、２値化する場合のカラープレーンを指定するレ
ジスタである。 【０１２５】○ライトマスクレジスタ（ＷＭＡＳＫ：Wr
ite Mask Register） 描画を行う場合、書き換えを行わないカラープレーンを
指定するレジスタである。書き換えを行わないプレーン
は複数プレーンを指定することができる。前述のリード
マスクレジスタと組み合わせて使用することにより、プ
レーン間のコピーを行うことができる。 【０１２６】○パターン制御レジスタ（ＰＴＮＣ：Patt
en Control Register） ＰＡＩＮＴコマンドや、フィルコマンドの塗りつぶしパ
ターンを格納するエリアを定義するレジスタである。フ
レームバッファ上に設定することができるので、領域の
大きさを自由に設定できる。このレジスタは、次に示す
レジスタ群で構成される。 【０１２７】(ｉ）パターンポインタ（ＰＰＸ，ＰＰ
Ｙ） パターン領域の参照点を示す。パターン領域は、描画座
標系に対し独自のパターン座標系を有する。 【０１２８】(ii）パターンスタート位置（ＰＳＸ，Ｐ
ＳＹ） パターン領域の開始点座標を、パターン座標系で表わ
す。 【０１２９】(iii)パターンエンド位置（ＰＥＸ，ＰＥ
Ｙ） パターン領域の終了点を、パターン座標系で表わす。 【０１３０】(iv）パターン拡大カウンタ（ＰＺＣＸ，
ＰＺＣＹ） パターン参照時の拡大倍率の計数値を示す。この計数値
は、描画に伴って、０≦ＰＺＣＸ≦ＰＺＸ，０≦ＰＺＣ
Ｙ≦ＰＺＹの範囲でカウントされ拡大係数に達するとパ
ターンポインタが移動する。 【０１３１】(ｖ）パターン拡大係数（ＰＺＸ，ＰＺ
Ｙ） パターン参照時の拡大係数を定義する。０〜１５の指定
に応じて１〜１６倍の拡大倍率になる。 【０１３２】○領域定義レジスタ（ＡＲＤ：Area Defin
ition Register) 描画領域を定義する。前述のエリアモードに従って領域
管理を行う。 【０１３３】○描画モードレジスタ（ＤＭＲ：Drawing
Mode Register) 描画演算を行うための演算モード，色比較モード，カラ
ーモード，ペル描画モードを指定する。 【０１３４】図１６〜図２０に描画モードレジスタの構
成を示す。ＤＭ０はＭＣＯＰＹコマンド以外の描画で参
照されるレジスタで、ＤＭ１は、ＭＣＯＰＹコマンドに
おいて、転送元データとパターンデータ間の演算を定義
するレジスタである。その演算結果と転送先データとの
演算はＤＭ０を参照する。この２つのレジスタで、ＭＣ
ＯＰＹコマンドにおいて２５６通りの論理演算を定義す
ることができる。 【０１３５】ＣＭＷ０とＣＭＷ１は、２つの描画座標系
のメモリ幅を定義するレジスタである。図２１には図形
処理装置１０が、２つの座標系を管理することで、画面
サイズの異なる座標系間のデータ転送を行うことができ
ることを可能にしていることを示す。これにより、マル
チウインドウを管理するシステムで、ウインドウ間のデ
ータ転送を簡単に行える。 【０１３６】○パターン属性（ＰＤＲ：Pattern Defini
tion Register） パターン領域のメモリ幅を定義するレジスタである。最
上位ビットが０の時は、パターン領域はカラーデータ、
１の時は２値データとして扱われる。 【０１３７】○パターンメモリアドレスレジスタ（ＰＴ
ＮＡ：Pattern Memory AddressRegister） 前述のパターンポインタ（ＰＰＸ，ＰＰＹ）に対するフ
レームバッファのメモリアドレスを管理するレジスタで
ある。 【０１３８】○ペルメモリアドレスレジスタ（ＰＬＡ：
Pel Memory Address Register） 図形処理装置１０は、線描画を行う場合、１画素に対応
する形状を定義するペル領域を持つことができる。この
ペル機能を用いて、太線での線描画を容易に行える。図
２２にペル領域の定義を示す。ペル原点に対応するアド
レスをこのレジスタに設定する。 【０１３９】○ペル制御レジスタ（ＰＬＣ：Pel Contro
l Register） ペル領域の大きさを定義するレジスタである。 【０１４０】図２２のペル原点は、描画座標上のカレン
トポインタに対応する点で、カレントポインタを中心と
してＰＬＸ１，ＰＬＸ２，ＰＬＹ１，ＰＬＹ２が大きさ
を定義し、この範囲内で１画素の形状を定義する。この
データの１ビットがフレームバッファ１４の１画素に対
応する。０の部分は無視され、１の部分は、後述する線
種情報に基づき描画される。つまり、１画素を描画する
ために選択された線種情報１ビットをペルの“１”の部
分に対応させて描画する。図２３に、ペルと線種の関係
を示す。ペルの形状，大きさに無関係にカレントポイン
タは１画素単位で移動を行うため、形状によっては複数
の重ね書きを行う。 【０１４１】○線種制御レジスタ（ＬＳＣ：Line Style
Control Register） 線描画を行う場合の線種情報領域を定義するレジスタで
ある。線種を変更することにより、点線等を定義するこ
とができる。 【０１４２】(ｉ）線種ポインタ（ＬＳＰ） 線種の参照点を示すポインタで、カレントポインタに対
応して移動する。 (ii）線種開始点（ＬＳＳ） 線種の開始点を示す。 【０１４３】(iii)線種終了点（ＬＳＥ） 線種の終了点を示す。 【０１４４】(iv）線種拡大カウンタ（ＬＳＺＣ） 線種参照時の拡大倍率の計数値を示す。この計数値は、
描画に伴って０≦ＬＳＺＣ≦ＬＳＺの範囲でカウントさ
れ、拡大係数に達すると線種ポインタが移動する。 【０１４５】(ｖ）線種拡大係数（ＬＳＺ） 線種参照時の拡大係数を定義する。０〜１５の指定に応
じて１〜１６倍の拡大倍率になる。 【０１４６】○フォント領域定義レジスタ（ＦＡＤＲ：
Font Area Definition Register） ビットマップ文字描画のための文字フォント領域を定義
するレジスタである。文字フォントは、フレームバッフ
ァのアドレス空間上に定義するため、フレームバッファ
上に配置することの他に、前述のコマンド制御レジスタ
（ＣＣＲ）のＭＭＡビットを“１”にしておくことによ
りメインメモリ上にフォントを配置することが可能であ
る。 【０１４７】(ｉ）フォントベースアドレス（ＦＢＡ
Ｈ，ＦＢＡＬ） フォント領域の基準点のメモリアドレスを定義する。 【０１４８】(ii）フォントビット数（ＦＢＮ） １文字のフォントの総ビット数を定義する。 【０１４９】(iii)フォントメモリ幅（ＦＡＭＷ） フォント領域のメモリ幅を定義する。 【０１５０】(iv）文字間隔（ＤＸ，ＤＹ） 文字の間隔を定義する。 【０１５１】(ｖ）文字拡大係数（ＺＸ，ＺＹ） ＣＨＲコマンドで１文字の描画を行う場合の１文字の拡
大／縮小率を定義する。ＤＸ，ＤＹより大きければ拡大
になり小さければ縮小になる。Ｘ方向とＹ方向が独立し
て定義できるので、Ｘ方向は拡大、Ｙ方向は縮小といっ
た文字を描画できる。 【０１５２】(vi）フォント傾斜係数（ＸＸ） ＣＨＲコマンドで１文字の描画を行う場合の文字の傾斜
率を定義する。後述のＣＨＲコマンドの説明を参照のこ
と。 【０１５３】○内部ＲＡＭアドレス（ＩＲＡＲ：Intern
al RAM Address Register） 図形処理装置１０は内部に５１２バイトのＲＡＭを有し
ており、このＲＡＭをフレームバッファのアドレス空間
としてアクセスすることができる。内部ＲＡＭアドレス
レジスタには、フレームバッファ上の配置する先頭アド
レスを設定する。内部ＲＡＭは、フレームバッファに比
較して高速にアクセスすることが可能である。従って、
パターン領域が小さい場合には、パターンを内部ＲＡＭ
に配置することで処理速度を向上させることができる。
一方、パターン領域を拡張したい時は、前述のパターン
メモリアドレス（ＰＴＮＡ）を変更するだけで良く、ソ
フトウエアのみで簡単に使い分けができる。図２４は、
フレームバッファ１４，内部RAM1011 、メインメモリ１
２と、フレームバッファアドレス空間の関係を示したも
のである。 【０１５４】○スタック先頭アドレス（ＳＳＡＲ：Stac
k Start Address Register） ＰＡＩＮＴコマンド実行時、処理途中の座標点をフレー
ムバッファにスタックする。このレジスタは、そのスタ
ック領域の先頭アドレスを定義するレジスタである。 【０１５５】○スタック領域定義(ＳＡＤＲ：Stack Are
a Definition Register） スタック領域の大きさを定義するレジスタで、２ 単位
に設定可能である。 【０１５６】○スタックポインタ（ＳＰ：Stack Pointe
r) スタックを行うアドレスを設定する。 【０１５７】○ドローイングポインタ０（ＤＰ０：Draw
ing Pointer ０) 座標系０の描画メモリアドレスを示すレジスタである。 【０１５８】○カレントポインタ０（ＣＰ０Ｘ，ＣＰ０
Ｙ：Current Pointer ０) 座標系０の描画座標を示す。ＤＰ０に対応した座標であ
る。 【０１５９】○ドローイングポインタ１（ＤＰ１：Draw
ing Pointer １) 座標系１の描画メモリアドレスを示すレジスタである。 【０１６０】○カレントポインタ１（ＣＰ１Ｘ，ＣＰ１
Ｙ：Current Pointer １) 座標系１の描画座標を示す。ＤＰ１に対応した座標であ
る。 【０１６１】○描画開始座標（ＤＳＰ：Drawing Start
Point) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を開始した円
周上の座標を示す。 【０１６２】○描画終了座標（ＤＥＰ：Drawing End Po
int) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を終了した円
周上の座標を示す。 【０１６３】次に、図形処理装置（ＧＤＰ）１０のコマ
ンドについて説明する。図２５から図２８まではコマン
ドの一覧を示す。図形処理装置（ＧＤＰ）１０は、たと
えば日経エレクトロニクス１９８４年５月２１日号，ｐ
２２１〜ｐ２５４で言及しているコマンドの一部と、先
に本件出願人が提案した特願昭60−201549号で言及して
いるコマンドの一部と後述するコマンドが実行できる。 【０１６４】図２９はＰＬＩＮＥコマンドの動作例を示
す。ＰＬＩＮＥコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ直
線のうち、パラメータＺs，ＺeおよびＺによって示され
る区間を描画する。パラメータＺs，Ｚeは、Ｘ座標また
Ｙ座標の値を制限するものであり、どちらの座標値を制
限するかは、パラメータＺで設定する。Ｚ＝０の場合、
Ｘ座標がＺs からＺeまでの区間が描画され、Ｚ＝１の
場合、Ｙ座標がＺs からＺe までの区間が描画される。
このコマンドを用いることにより、従来の図形処理装置
では描画することがむずかしかった、始点，終点の座標
値が整数でない直線の描画を図形処理装置（ＧＤＰ）１
０で行うことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。 【０１６５】図３０はＦＴＲＡＰコマンドの動作例を示
す。ＦＴＲＡＲコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線
分と、パラメータＸ3，Ｙ3で示される点と、パラメータ
Ｘ4，Ｙ4で示される点とを結ぶ線分と、パラメータＹs
で示される水平線と、パラメータＹe で示される水平線
の合計４本の直線によって囲まれた領域を、パターンＲ
ＡＭに格納されている図形を用い塗りつぶすコマンドで
ある。このコマンドを組み合わせて用いることにより、
任意の多角形群から構成される図形を模様パターンで塗
りつぶすことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。 【０１６６】図３１はＦＡＲＣ−ＬＮコマンドの動作例
を示す。ＦＡＲＣ−ＬＮコマンドは、パラメータＸc，
Ｙcで示された点を中心とし、パラメータｒで指定され
た半径を持ち、パラメータＺone で指定された領域に含
まれる４分の１円弧と、パラメータＸ1，Ｙ1で示される
点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターンＲＡＭに格納されている図形を用い塗り
つぶすコマンドである。描画を行う座標系は、２つの座
標系のうちいずれかを、パラメータＤにより指定でき
る。 【０１６７】図３２はFPCRCLコマンドの動作例を示す。
FPCRCLコマンドは、パラメータＸc,Ｙc で示された点を
中心とし、パラメータｒで指定される半径の円の内部の
うち、パラメータＹs で示される水平線とパラメータＹ
e で示される水平線にはさまれた領域を、パターン領域
に格納されている図形を用い塗りつぶすコマンドであ
る。描画を行う座標系は、２つの座標系のうちいずれか
を、パラメータＤにより指定できる。 【０１６８】図３３はＦＥＡＲＣ−ＬＮコマンドの動作
例を示す。ＦＥＡＲＣ−ＬＮコマンドは、パラメータＸ
c，Ｙcで示された点を中心とし、パラメータＡで指定さ
れたＸ軸半径を持ち、パラメータＢで指定されたＹ軸半
径を持ち、パラメータＺoneで指定された領域に含まれ
る４分の１楕円弧と、パラメータＸ1，Ｙ1で示される点
と、パラメータＸ2 ，Ｙ2 で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターン領域に格納されている図形を用い塗りつ
ぶすコマンドである。描画を行う座標系は、２つの座標
系のうちいずれかを、パラメータＤにより指定できる。 【０１６９】図３４はFPELPSコマンドの動作例を示す。
FPELPSコマンドは、パラメータＸc,Ｙc で示される点を
中心とし、パラメータＡで指定されたＸ軸半径を持ち、
パラメータＢで指定されたＹ軸半径の楕円の内部のう
ち、パラメータＹs で示される水平線とパラメータＹe
で示される水平線にはさまれた領域を、パターン領域に
格納されている図形を用い塗りつぶすコマンドである。
描画を行い座標系は、２つの座標系のうちいずれかを、
パラメータＤにより指定できる。 【０１７０】以上のＦＴＲＡＰ，ＦＡＲＣ−ＬＮ，FPCR
CL，ＦＥＡＲＣ−ＬＮ，FPELPSの５つのコマンドを組み
合わせて用いることにより、任意の線分および円弧およ
び楕円弧から構成される図形を模様パターンで塗りつぶ
ことができる。 【０１７１】図３５は、ＴＥＸＴコマンドの動作例を示
したものである。ＴＥＸＴコマンドは、フレームバッフ
ァ１４内の一部を文字フォント領域としたシステムに於
いて、入力されるコマンドコードに対応した文字フォン
トデータを、フレームバッファ１４の表示領域中のパラ
メータＸ，Ｙの示す位置へ展開するコマンドである。図
形処理装置（ＧＤＰ）１０の内部レジスタである。フォ
ント領域のスタートアドレスを設定するレジスタＦＳＡ
Ｈ，ＦＳＡＬと、フォント領域のメモリ幅を設定するレ
ジスタＦＡＭＷと、展開する実際の文字幅を設定するレ
ジスタＦＳＸ，ＦＳＹと、１文字分の総ビット数を設定
するレジスタＦＢＮと、Ｘ方向の文字間隔を設定するレ
ジスタＤＸと、Ｙ方向の文字間隔を設定するレジスタＤ
Ｙを予め設定しておく。その後、中央処理装置（ＣＰ
Ｕ）１１は、このコマンドと展開すべき座標Ｘ，Ｙに引
き続き展開すべき文字数を設定したパラメータｎに続け
て文字コードＣＮを順次ｎ文字分転送する。そうすると
図形処理装置（ＧＤＰ）１０は、各文字フォントのアド
レスを算出しフォントを展開する。 【０１７２】また、本コマンドは、コマンドコードの特
定のビットの指定により、文字単位に展開サイズを変更
することもできる。図３６に、その動作例を示す。フレ
ームバッファ１４中に、フォントテーブルと文字単位の
展開サイズを指定したテーブルを設定しておく。該テー
ブルには、各文字のＸ方向の左余白部分のビット数を示
すＦＳＡと、左端部から文字の右端部までのビット数を
示すＦＳＢを持つ。前記文字展開の方法との相違点は、
Ｘ方向の展開サイズを前記パラメータＦＳＸを用いず、 Ｘ方向展開サイズ＝ＦＳＢ−ＦＳＡ とすることである。 【０１７３】図３７は、ＴＥＸＴコマンドに於けるカラ
ー展開の一例を示したものである。これは、２値データ
であるフォントデータを多値情報であるカラーデータに
変換する方法を示している。図形処理装置（ＧＤＰ）１
０の内部レジスタであるカラーレジスタ０にはフォント
データの０に対応する色データを、カラーレジスタ１に
はフォントデータの１に対応する色データをそれぞれ設
定する。図形処理装置（ＧＤＰ）１０は、読み込んだフ
ォントデータを順次検索し、それに対応する色データを
フレームバッファ１４に書き込んで行く。 【０１７４】図３８は、ＣＨＲコマンドの動作例を示し
たものである。ＣＨＲコマンドは、フレームバッファ１
４内の一部を文字フォント領域としたシステムに於い
て、入力されるコマンドコードに対応した文字フォント
データを、フレームバッファ１４の表示領域中のパラメ
ータＸ，Ｙの示す位置へ展開するコマンドである。文字
の回転は、パラメータＳＤにより、９０゜単位の回転が
設定できる。図形処理装置(ＧＤＰ)１０の内部レジスタ
である、フォント領域のスタートアドレスを設定するレ
ジスタＦＳＡＨ，ＦＳＡＬと、フォント領域のメモリ幅
を設定するレジスタＦＡＭＷと、展開する実際の文字幅
を設定するレジスタＦＳＸ，ＦＳＹと、１文字分の総ビ
ット数を設定するレジスタＦＢＮと、フレームにバッフ
ァ１４上に展開される実際の文字の大きさをドット数で
設定するレジスタＺＸ，ＺＹと、文字の傾きをドット数
で設定するレジスタＸＸを予め設定しておく。文字が右
傾きか左傾きかの設定はＸＸの符号により行う。その
後、中央処理装置（ＣＰＵ）１１は、このコマンドと展
開すべき座標Ｘ，Ｙに引き続き、展開すべき文字コード
ＣＮを転送する。そうすると図形処理装置(ＧＤＰ)１０
は、各文字フォントのアドレスを算出してフォントを展
開する。またＣＨＲコマンドに於けるカラー展開は、た
とえば、前述のＴＥＸＴコマンドに於けるカラー展開と
同様の方式により行える。 【０１７５】図３９はＭＣＯＰＹコマンドの動作例を示
す。ＭＣＯＰＹコマンドは、フレームバッファ１４内に
於いて、パラメータＸs，Ｙsにより示される原点からの
絶対座標位置と、その点からのパラメータＬx，Ｌyによ
り示される相対座標位置とを対角の２点とする座標軸に
平行な矩形領域のデータを、パターン領域に格納されて
いるデータとの間で論理演算を行ったのち、さらに、パ
ラメータＸd，Ｙdにより示される原点からの絶対座標位
置を始点とする座標軸に平行な矩形領域へ、同領域のデ
ータと論理演算を行いながら転送するコマンドである。
図４０は、ＭＣＯＰＹコマンドの転送元領域の走査方向
を示す。転送元領域の走査方向の設定はパラメータＬ
Ｘ，ＬＹの符号およびパラメータＳにより行われる。図
４１は、ＭＣＯＰＹコマンドの転送先領域の走査方向を
示す。転送先領域の走査方向の設定はパラメータＤＳＤ
により行われる。転送先の座標系は、２つの座標系のう
ちいずれかを、パラメータＤにより指定する。また、転
送元の座標系は、転送先と異なる座標系、転送先と同じ
座標系のいずれかを、パラメータＳo により指定する。 【０１７６】本実施例における図形処理装置１０は以上
説明したような高機能のコマンド体系を処理することが
でき、中央処理装置（ＣＰＵ）１１の処理負担を大幅に
軽減できる。この結果グラフィック表示装置の高性能化
が可能となる。また、この図形処理装置１０をＬＳＩと
して提供することにより、グラフィック処理装置の低コ
スト化も合せて可能になる。 【０１７７】 【発明の効果】以上詳細に説明したように、本発明によ
れば、転送先に保持されているグラフィックデータと転
送元のグラフィックデータ又はカラーレジスタに保持さ
れたグラフィックデータの比較を行って、その比較結果
に応じてカラー演算を行うことができる。また、転送元
データの内容に応じてカラーデータを指定することがで
きるので、転送しながらカラー処理が可能になる。さら
に、転送元のカラーデータの内容に応じて、１ビットの
データに変換、つまり、カラーデータを２値化すること
ができる。従って、転送先に保持されているデータとの
比較，転送元のデータの変換を行いながら高速に転送す
ることができる。また、プログラム作成の負担が減少
し、さらに、プログラム量も減少する。よって、グラフ
ィック処理装置として高速化するだけでなく、データ処
理装置，データ処理システムとしても高速化が達成され
る。
等するグラフィック処理装置、それを用いたデータ処理
装置及びデータ処理システムに係り、特に所定のグラフ
ィックデータを他の位置にカラー演算処理をして高速に
転送するグラフィック処理装置、それを用いたデータ処
理装置及びデータ処理システムに関する。 【０００２】 【従来の技術】ラスタスキャン方式でＣＲＴに文字や図
形を表示する方法として表示装置の各画素に対応する情
報を記憶するメモリ（ビットマップメモリ）を持つ方式
（ビットマップ方式と呼ぶ）がある。また、このビット
マップメモリを持つ方式はプリンタへの出力を制御する
場合にも用いられている。従来、このビットマップメモ
リに文字や図形データを発生する処理を主としてリフト
ウエアで行っていたが、扱うデータ量が多いため低速で
あるという問題があった。一方、特にグラフィック図形
発生を高速に行う分野では専用のハードウエアを用いる
方法も一部用いられているが高価になるのが難点であ
る。 【０００３】これに対し、文字や図形データの発生機能
をＬＳＩに内蔵することが行われるようになってきてお
り、例えば公知の文献としては、「御法川和夫ほか『座
標で描画位置を指定でき、塗りつぶしやコピーなど豊富
なコマンドを持つＣＲＴコントローラ』日経エレクトロ
ニクス１９８４年５月２１日号，pp.２２１〜２５４」で
ある。このＬＳＩを用いれば比較的低いコストでグラフ
ィック処理を大幅に高速化できる。 【０００４】 【発明が解決しようとする課題】前述の文献によると、
転送元データを論理演算又は算術演算して転送先データ
を生成し、この生成されたデータを転送先アドレスに書
き込むことが示されている。 【０００５】つまり、このような転送の処理では、転送
先アドレスに保持されているデータの内容に応じたデー
タの演算処理をして、高速に転送することができない。
もし、転送先アドレスに保持されているデータの内容を
考慮した転送処理を行うとすると、プログラム作成段階
で、転送先アドレスに保持されているデータの内容を考
慮して論理演算や算術演算の組み合わせで所定のデータ
が書き込まれるようにプログラムを作成しなければなら
ないという煩雑さが生じる。 【０００６】以上のように、従来技術によると、プログ
ラム量が大きくなり、処理時間の高速化，メモリ容量の
低減が困難になるという問題がある。 【０００７】本発明の目的は、所定のグラフィックデー
タを所定の位置から他の位置へ転送するのに、転送先に
予め保持されているグラフィックデータとのカラー演算
処理をして、高速に行うグラフィック処理装置、それを
用いたデータ処理装置、及びデータ処理システムの提供
にある。 【０００８】 【課題を解決するための手段】上記目的は、メインメモ
リと、画像データを保持する画像メモリと、画像メモリ
と接続され画像メモリに書き込むための画像データを生
成する画像処理プロセッサと、メインメモリと画像処理
プロセッサとの間でデータの転送を行うためにメインメ
モリに接続された第１の信号線と、画像処理プロセッサ
と接続された第２の信号線と、第１，２の信号線との間
に設けられたスイッチとを有する画像処理装置であっ
て、画像処理プロセッサは、第１の信号線と第２の信号
線との接続を制御するスイッチを制御するための制御信
号を生成する制御部と、カラーデータを保持するカラー
レジスタとを少なくとも有し、制御部によって生成され
た制御信号をスイッチに出力し、メインメモリに記憶さ
れたデータを読み出し、この読み出したデータの内容に
応じてカラーレジスタに保持されているカラーデータを
指定し、この指定されたカラーデータを画像メモリに書
き込むことにより達成することができる。 【０００９】 【作用】転送先に保持されているグラフィックデータと
転送元のグラフィックデータ又はカラーレジスタに保持
されたグラフィックデータの比較を行って、その比較結
果に応じてカラー演算を行うことができる。また、転送
元データの内容に応じてカラーデータを指定することが
できるので、転送しながらカラー処理が可能になる。さ
らに、転送元のカラーデータの内容に応じて、１ビット
のデータに変換、つまり、カラーデータを２値化するこ
とができる。 【００１０】従って、転送先に保持されているデータと
の比較，転送元のデータの変換を行いながら高速に転送
することができる。また、プログラム作成の負担が減少
し、さらに、プログラム量も減少する。よって、グラフ
ィック処理装置として高速化するだけでなく、データ処
理装置，データ処理システムとしても高速化が達成され
る。 【００１１】 【実施例】以下図面に基づいて本発明の好適な実施例を
詳細に説明する。 【００１２】図１は本発明を実施したグラフィック表示
装置の全体構成概要の一例を示す。第２のプロセッサ手
段となる図形処理装置（ＧＤＰ）１０，第１のプロセッ
サ手段となる中央処理装置（ＣＰＵ）１１，第１の記憶
手段となるメインメモリ１２，直接メモリアクセスコン
トローラ（ＤＭＡＣ）１３，第２の記憶手段となるフレ
ームバッファ１４，並直列変換回路１５，出力手段とな
る表示装置（ＣＲＴ）１６，アドレスデコーダ１７，バ
ス接続制御手段となるバススイッチ２０、から成る。
尚、中央処理装置１１に接続されたシステムバスには、
図示しないが、他の表示装置や印刷装置等の他の入出力
手段を接続してメインメモリ１２の画素情報を用いて表
示，印刷等の他の入出力をすることが可能である。 【００１３】中央処理装置１１はメインメモリ１２に記
憶されたプログラムまたは、図示しない他の外部装置か
ら転送されるプログラムを実行処理しシステム全体を管
理制御する。直接メモリアクセスコントローラ１３は、
メインメモリ１２と図形処理装置１０とフレームバッフ
ァ１４あるいは他の入出力装置（図示しない）との間の
直接メモリアクセスを制御する。図形処理装置１０は中
央処理装置１１あるいはメインメモリ１２から転送され
るコマンドとパラメータ情報を中央処理装置１１に接続
されたデータバスより受け取り、あらかじめ定められた
処理手順に従って、フレームバッファ１４あるいはメイ
ンメモリ１２をフレームバッファ１４に接続されたアド
レス／データバスよりアクセスし文字や図形データを発
生する。図形処理装置１０はコマンド，パラメータ情報
をフレームバッファ１４からも読み出すことができる。
また図形処理装置１０は、表示装置１６を制御する同期
タイミング信号の発生及び所定のタイミングに同期して
フレームバッファ１４から順次表示すべき情報を読み出
すための制御も司っている。また、図形処理装置１０
は、中央処理装置１１あるいは直接メモリアクセスコン
トローラ１３とフレームバッファとの間の直接メモリア
クセスを制御するためのバススイッチ２０を制御する信
号の発生及び図形処理装置１０がメインメモリ１２をア
クセスし文字や図形を発生するための制御信号の発生を
行う。アドレスデコーダ１７は中央処理装置１１に接続
されたアドレスバスのアドレスをデコードし、バススイ
ッチ２０にフレームバッファバス要求信号を発生する。
バススイッチ２０は、フレームバッファ１４のアドレス
を、図形処理装置１０あるいは中央処理装置１１に接続
されたアドレスバスのいずれから供給するかを切り換え
る。あるいはバススイッチ２０は、メインメモリ１２の
アドレスを中央処理装置１１に接続されたアドレスバス
あるいは図形処理装置１０のアドレスのいずれから供給
するかをも切り換える。すなわち、バススイッチ２０は
双方向スイッチとしての機能を有し、図形処理装置１０
からの制御信号により制御される。 【００１４】図２，図３，図４にその他の構成例を示
す。これらの構成はＣＲＴ，液晶デイスプレイ，ＥＬデ
イスプレイ,プラズマデイスプレイ,ＥＣＤデイスプレイ
等の表示装置のほか感熱プリンタ，液晶プリンタ，ＬＥ
Ｄプリンタ，レーザ・ビーム・プリンタなどの印刷装置
にも適用できるもので、その場合には表示装置１６に相
当する部分が印刷装置となる。 【００１５】図２は中央処理装置１１に接続されたバス
とフレームバッファ１４に接続されたバスを分離したグ
ラフィック表示装置の構成である。 【００１６】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６、
から成る。 【００１７】この構成は小型装置向きの簡潔な構成であ
る。 【００１８】図３は、フレームバッファ１４のアドレス
を図形処理装置１０あるいは中央処理装置１１に接続さ
れたアドレスバスのいずれから供給するかを切り換える
バススイッチ２１を有するグラフィック表示装置の構成
例である。 【００１９】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
アドレスデコーダ１７，バススイッチ２１から成る。 【００２０】図１あるいは図３の構成例では、中央処理
装置１１のアドレス領域の１部に割り付け、アドレスデ
コーダ１７によるデコードによりフレームバッファ１４
のバス権の要求信号を発生し、図形処理装置１０を介さ
ないで中央処理装置１１あるいは直接メモリアクセスコ
ントローラ１３とフレームバッファ１４との間でデータ
転送を行う。この結果、中央処理装置１１から任意にフ
レームバッファ１４をアクセスできるという効果があ
る。 【００２１】図４は、メインメモリ１２のアドレスを中
央処理装置１１に接続されたアドレスバスあるいは図形
処理装置１０のアドレスのいずれから供給するかを切り
換えるバススイッチ２２を有するグラフィック表示装置
の構成例である。 【００２２】図形処理装置（ＧＤＰ）１０，中央処理装
置（ＣＰＵ）１１，メインメモリ１２，直接メモリアク
セスコントローラ（ＤＭＡＣ）１３，フレームバッファ
１４，並直列変換回路１５，表示装置（ＣＲＴ）１６，
バススイッチ２２から成る。 【００２３】図１あるいは図４の構成例では、文字フォ
ントをメインメモリ１２の領域に配置して、図形処理装
置１０はビットマップ文字カラー展開処理を行うことが
できる。また、２値情報あるいは多値情報で構成される
パターン情報をメインメモリ１２の領域に配置して、図
形処理装置１０はパターン展開処理を実行する。あるい
は、メインメモリ１２とフレームバッファ１４との間で
ビットマップのコピーを行うことができる。これは、メ
モリ幅あるいは１画素あたりのビット構成数が異なるビ
ットマップ間においてもコピー処理を行うことができ
る。 【００２４】以下に中央処理装置１１がフレームバッフ
ァ１４を図形処理装置１０を介さないで直接アクセスす
る場合の制御例の詳細を説明する。ただし、フレームバ
ッファ１４を直接アクセスできるのは、中央処理装置１
１だけではなく、中央処理装置１１のアドレスおよびデ
ータバスに接続されている、直接メモリアクセスコント
ローラ１３等、データ転送機能を有する半導体装置全部
に本方式は適用できる。 【００２５】図５に、中央処理装置１１がバススイッチ
２０あるいはバススイッチ２１を介してフレームバッフ
ァ１４をアクセスする場合のシーケンスを示す。アドレ
スデコーダ１７は、中央処理装置１１に接続されている
アドレスバスのアドレスをデコードし、バススイッチ２
０あるいはバススイッチ２１にフレームバッファ１４の
バス権を要求する信号をアサートする。バススイッチ２
０あるいはバススイッチ２１はバス権の要求信号を受け
て図形処理装置１０に対して停止信号ＨＡＬＴをアサー
トする。図形処理装置１０は、フレームバッファ１４に
対して、描画，表示，リフレッシュ制御およびアトリビ
ュート出力を実行するが、ＨＡＬＴ入力に対する優先度
をあらかじめ独立に設定でき、ＨＡＬＴに対して停止し
ない期間を示すＢＵＳＹ信号を外部にアサートする。Ｂ
ＵＳＹ期間外ＨＡＬＴ入力に対し図形処理装置１０は内
部動作を停止し、アドレスバスおよびデータバスはトラ
イステートにする。バススイッチ２０あるいはバススイ
ッチ２１はＢＵＳＹ期間外システムバスとフレームバッ
ファバスを接続し、中央処理装置１１はフレームバッフ
ァ１４をアクセスすることができる。アクセスを実行す
ると、バススイッチ２０あるいはバススイッチ２１はＡ
ＣＫ信号を中央処理装置に入力し、一連の動作は完結す
る。 【００２６】以上は図形処理装置１０が一個の場合の動
作であるが、図形処理装置１０が複数個あるいは機能の
異なる他の図形処理装置を同一フレームバッファバスに
接続した場合に対し、図形処理装置は描画要求信号ＤＲ
ＲＥＱを出力し、バスアービトレーションを可能にして
いる。 【００２７】図６に、図形処理装置１０がバススイッチ
２０あるいはバススイッチ２２を介してメインメモリ１
２をアクセスする場合のシーケンスの一例を示す。 【００２８】図形処理装置１０に対して、あらかじめコ
マンドＭＭＡ(Main Memory AccessMode）をセットして
おくと図形処理装置１０の有するアドレス空間の上位２
５６Ｍバイト（全体で５１２Ｍバイト）のアドレスをメ
インメモリ１２空間として割り付けることができる。こ
の場合、図形処理装置１０はシステムバス要求信号ＢＲ
ＥＱをアサートする。バス要求信号を受けたバススイッ
チ２０あるいはバススイッチ２２は、中央処理装置１１
（ここではモトローラ社のＣＰＵを仮定）に対しＢＲ信
号をアサートする。同時に、図形処理装置１０に対して
はＨＡＬＴを入力し、描画プロセッサを停止させてお
く。バススイッチ２０あるいはバススイッチ２２は、中
央処理装置１１からＢＧ信号を受け付けると、システム
バスが開放されるのを確認し、中央処理装置１１に対し
てＢＧＡＣＫをアサートする。同時に、図形処理装置１
０に対してＨＡＬＴをネゲートし、システムバスのアク
セスを許可する。図形処理装置１０は描画期間に入ると
ＨＯＬＤ信号を出力し、システムバスへのアクセス実行
期間を示す。バススイッチ２０あるいはバススイッチ２
２はＨＯＬＤ期間メインメモリ１２に対するアクセスを
実行する。 【００２９】メインメモリ１２に対して１サイクルで描
画が終了しない場合、バススイッチ２０あるいはバスス
イッチ２２は図形処理装置に対してＲＥＴＲＹ信号をア
サートし、再度描画を実行させることができる。 【００３０】図７は複数個の図形処理装置１０を用いて
構成したグラフィック表示装置の一例を示す。ｎ個（ｎ
≧２）の図形処理装置１０−１，１０−２，……１０−
ｎ，中央処理装置１１，メインメモリ１２，直接メモリ
アクセスコントローラ１３，ｎ個に分割されたフレーム
バッファ１４−１，１４−２，……１４−ｎ，ｎ個の並
直列変換回路１５−１，１５−２，……１５−ｎ，表示
装置ＣＲＴ（図示しない）、ｎ個のバススイッチ２０−
１，２０−２，……２０−ｎからなる。 【００３１】図７の実施例は、１画素のデータが複数ビ
ットで表現される場合（多色や多階調）に、フレームバ
ッファ１４をカラープレーン単位に分割し、複数の図形
処理装置１０を配置して並列処理を可能ならしめるもの
である。各図形処理装置１０−１,１０−２,……１０−
ｎはバススイッチ２０−１,２０−２,……２０−ｎの効
果によって、メインメモリ１２をアクセスすることがで
きる。従って文字フォントのような共通に用いる基本情
報はメインメモリ１２上に置くことができ、メモリ効率
を向上できる。さらに、文字フォントを各フレームバッ
ファ１４−１，１４−２，……１４−ｎに展開するよう
な共通の処理を行う場合には、ＥＸＥＣ信号を用いてコ
マンド処理の同期をとることができ、メインメモリ１２
から読出したデータを各図形処理装置１０−１，１０−
２，……１０−ｎで同時に取込むことができる。この結
果、同一データの読出しが１回で済み、処理効率を向上
できる。 【００３２】次に図形処理装置（ＧＤＰ）の内部構成に
ついて詳しく説明する。 【００３３】図８は図形処理装置１０の内部構成を示
し、描画プロセッサ１０１，表示プロセッサ１０２，タ
イミングプロセッサ１０３，ＣＰＵインタフェース１０
６，割込み制御回路１０５,ＤＭＡ制御回路１０４,ディ
スプレイインタフェース１０８、及びバス制御回路１０
７から成る。描画プロセッサ１０１は、線や面等の図形
発生やＣＰＵと表示用メモリ間のデータ転送等を制御す
るもので、描画アドレスを出力し表示用メモリの読み書
きを行う。表示プロセッサ１０２はラスタ走査に従って
順次表示される表示用メモリの表示アドレスを出力す
る。タイミングプロセッサ１０３は、ＣＲＴの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース１０
６は、ＣＰＵデータバスと図形処理装置１０間の同期化
等中央処理装置（ＣＰＵ）１１とのインタフェースを司
る。割込み制御回路１０５はＣＰＵに対する割込み要求
信号（ＩＲＱ)を発生する。直接メモリアクセス(以下Ｄ
ＭＡと呼び）制御回路１０４はＤＭＡコントローラ（以
下ＤＭＡＣと呼ぶ）１３に対する制御信号のやりとりを
制御する。ディスプレイインタフェース１０８は、表示
と描画のアドレス切り替え制御等表示用メモリ及びディ
スプレイ装置とのインタフェースを司る。バス制御回路
１０７は、フレームバッファ用のバスのアクセス権を制
御するもので、外部から要求される信号に対しバスの使
用を許可するかどうかを制御する。この図形処理装置１
０では、描画，表示，タイミングの３プロセッサが機能
分散し並列動作することにより、処理効率を向上してい
る。 【００３４】次に、図形処理装置１０の各入出力端子の
機能について詳細に説明する。 【００３５】(1）双方向性データバス（Ｄ０〜Ｄ１５：
入出力） システムバスと図形処理装置１０間のデータ転送に使用
する入出力信号である。この端子はスリーステートバッ
ファになっており、中央処理装置１１側から図形処理装
置１０の内部レジスタをリードするとき以外はハイイン
ピーダンス状態になっている。 【００３６】(2）リセット（ＲＥＳ：入力） 外部から図形処理装置１０の内部状態をリセットするた
めの入力信号である。この端子に“Low” レベル信号が
入力されると、内部の状態がリセットされ、表示，描画
動作が停止する。 【００３７】(3）リード／ライト（Ｒ／Ｗ：入力） 中央処理装置１１側のシステムバスと図形処理装置１０
間のデータ転送の方向を制御する入力信号である。“Hi
gh”レベルのときリード（図形処理装置１０から中央処
理装置１１側へのデータ転送)、“Low”レベルのときラ
イト（中央処理装置１１側から図形処理装置１０へのデ
ータ転送、となる。ただしＤＭＡ転送モードのときは
“High”レベルでメインメモリ側から図形処理装置１０
への転送、“Low” レベルのときＧＤＰ１０からメイン
メモリ１２側への転送となる。 【００３８】(4）チップセレクト（ＣＳ：入力） 中央処理装置１１が図形処理装置１０に対してアクセス
する場合の選択入力である。すなわち、ＣＳに“Low”
レベルを入力したときのみ、図形処理装置１０の内部レ
ジスタに対しリード／ライトを実行できる。 【００３９】(5）レジスタセレクト（ＲＳ１〜２：入
力） 図形処理装置１０の内部レジスタを選択する入力信号で
ある。ＲＳ１，ＲＳ２が共に“Low” のときは、書込み
時はアドレスレジスタが、読出し時はステータスレジス
タが選択される。ＲＳ１が“Low"，ＲＳ２が“High”の
ときはＦＩＦＯが選択され、ＲＳ１＝“High”，ＲＳ２
＝“Low” のときはアドレスレジスタの指定する制御レ
ジスタが選択される。 【００４０】(6）データ転送アクノリッジ（ＤＴＡＣ
Ｋ：出力） データ転送の完了を示す出力信号である。非同期のバス
とインタフェースする場合に、この信号を用いてデータ
転送を制御する。 【００４１】(7）割込み要求（ＬＲＱ：出力） 中央処理装置１１に対してコマンド終了，未定義コマン
ド検出等を知らせる割込み要求の出力信号である。この
端子はオープンドレイン出力となっており、他のデバイ
スからの割込み要求出力とワイヤードＯＲをとることが
できる。 【００４２】(8）ＤＭＡ転送要求（ＤＲＥＱ：出力） ＤＭＡ転送モードでデータ転送を行うとき、ＤＭＡコン
トローラ１３に対してデータ転送要求を行うための出力
信号である。ＤＭＡ転送の方式としては、サイクルスチ
ールとバーストモードの２通りが選択できる。 【００４３】(9）ＤＭＡ転送アクノリッジ（ＤＡＣＫ：
入力） ＤＲＥＱ信号に対するＤＭＡコントローラ１３からの応
答入力である。この端子に“Low” レベルが入力された
ときにデータのアクセスが行われる。 【００４４】(10)水平同期／外部水平同期（HSYNC／EXH
SYNC：入出力） この端子が出力に設定されているときは、ＣＲＴディス
プレイ装置１６の水平同期信号を出力する。入力に設定
されているとはＴＶ等の外部装置から水平同期信号を入
力し、内部の水平同期動作はこの入力信号に同期する。 【００４５】(11)垂直同期（ＵＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に垂直同期をかけるための
出力信号である。 【００４６】(12)垂直外部同期（EXVSYNC：入出力） 複数個の図形処理装置１０−１，１０−２，……１０−
ｎの並列動作、または他の外部機器との同期動作を行う
ための入出力信号である。マスタモードの場合はこの端
子は出力となり、スレーブモードのときは入力となる。
ノンインタレース時には、ＶＳＹＮＣと同一信号，イン
タレースモードでは奇数フィールドのみのＶＳＹＮＣを
分離した信号を用いて同期動作を実行する。 【００４７】(13)表示タイミング１／２（ＤＩＳＰ１，
ＤＩＳＰ２：出力） 画面の表示タイミングを示す出力信号である。ＤＩＳＰ
１はベース画面として設定された各図面の表示期間のＯ
Ｒをとつた信号出力である。ＤＩＳＰ２はスーパインポ
ーズ画面の表示期間を示す信号を出力する。 【００４８】(14)カーソル表示（ＣＵＤ：出力） ＣＲＴディスプレイ装置１６の画面にカーソルを表示す
るための出力信号である。カーソル定義レジスタを制御
することにより、グラフィック・カーソルまたはクロス
ヘアカーソルのいずれかを選択できる。 【００４９】(15)メモリデータ（ＭＤ０〜３１：入出
力） 図形処理装置１０とフレームバッファ１４との間のデー
タ転送を行う３２ビットの入出力端子である。また、表
示サイクル期間中は、アトリビユート信号の出力端子と
なる。 【００５０】(16)メモリアドレス（ＭＡ０〜２７：出
力） フレームバッファ１４のアドレスを出力する端子であ
る。フレームバッファ１４にダイナミックＲＡＭを用い
る場合、水平同期期間中にこの端子にリフレッシュアド
レスを出力することができる。 【００５１】(17)メモリアドレス・ストローブ（ＭＡ
Ｓ：出力） ＭＡ０〜２７の出力が有効な期間を示すストローブ信号
である。 【００５２】(18)フレームバッファ・バスステータス(Ｆ
ＢＳ０〜３：出力） フレームバッファ・バスの各メモリサイクルごとの状態
を示す信号出力である。外部ではこの信号をデコードす
ることにより、バスサイクルの種類を知ることができ
る。下表に詳細を示す。 【００５３】 【表１】【００５４】(19)エグゼキュート（ＥＸＥＣ：入出力） ｎ個の図形処理装置１０−１，１０−２，……１０−ｎ
をカラープレーン単位で複数個用いる場合、コマンド単
位で描画動作の同期を行うための入出力信号である。こ
の端子はオープンドレインになっており、各図形処理装
置１０−１，１０−２，……１０−ｎごとの信号をワイ
ヤードＯＲ接続する。図形処理装置１０−１，１０−
２，……１０−ｎはコマンド実行中はこの端子を“Lo
w” にしコマンドを終了すると“High”にする。従って
ワイヤードＯＲ接続されたこの端子は、すべての図形処
理装置１０−１，１０−２，……１０−ｎがコマンドを
終了したときに“High”になる。図形処理装置１０−
１，１０−２，……１０−ｎはこの端子が“Low” の期
間中は次のコマンド実行に移れないが“High”を検出し
た直後に次のコマンド実行に移ることができる。 【００５５】(20)クロック１，２（ＣＬＫ１，２：入
力） 図形処理装置１０の内部動作の基準となるクロック信号
を入力する。クロック信号ＣＬＫ２はクロック信号ＣＬ
Ｋ１に対して９０゜位相を遅られた信号を入力する。 【００５６】(21)２クロック（２ＣＬＫ：出力） クロック信号ＣＬＫ１を２分周したクロック信号を出力
する。 【００５７】(22)メモリサイクル（ＭＣＹＣ：出力） フレームバッファ１４のメモリアクセス・タイミングを
示す信号出力で、この信号は２ＣＬＫを２分周したクロ
ックである。 【００５８】(23)バスリクエステ（ＢＲＥＱ：出力） 図形処理装置１０がシステムメモリ１２をアクセスする
際のバス使用権の要求信号である。 【００５９】(24)ホールド（ＨＯＬＤ：出力） 図形処理装置１０がシステムバスに対しバス要求を出力
し、バスマスタになった後、そのバスを専有している期
間中この端子に“High”を出力する。 【００６０】(25)リトライ（ＲＥＴＲＹ：入力） 描画アクセスの再実行を指令する入力端子である。図形
処理装置１０がシステムメモリ１２をアクセスする場
合、システムメモリ１２のサイクルタイムが図形処理装
置１０のメモリサイクルタイムより長い場合、この端子
に“High”を入力することにより、次の描画サイクルで
同一のメモリアクセスを再実行することができる。 【００６１】(26)ビジー（ＢＵＳＹ：出力） 図形処理装置１０がフレームバッファ１４を解放できな
いメモリサイクル期間を示す。リフレッシュアドレスの
出力期間中や表示優先モードでの表示メモリサイクル期
間中で“High”レベルが出力される。 【００６２】(27)ホールト（ＨＡＬＴ：入力） 図形処理装置１０のフレームバッファアクセスを禁止さ
せるための入力信号である。ＢＵＳＹが“Low” のと
き、ホールトが受け付けられ図形処理装置１０はメモリ
アクセスを実行しない。信号ＢＵＳＹが“High”のとき
はこの信号入力は無視される。従って、この信号によっ
て表示優先モードでは描画メモリサイクルを、描画優先
モードでは描画と表示の両メモリサイクルを禁止するこ
とができる。また、図形処理装置１０がシステムメモリ
１２をアクセスする場合には、信号ＢＲＥＱ出力後、外
部回路でこの端子に“High”を入力し、その後システム
バスの使用許可信号に応じて信号ＨＡＬＴに“Low” を
入力することによりバスの使用許可を知らせる。 【００６３】(28)ドローリクエスト（ＤＲＲＥＱ：出
力） フレームバッファ１４に対する描画要求信号である。複
数の図形処理装置１０がフレームバッファ１４を共有す
る場合、この信号を外部のバス調停回路で判定してバス
の使用権を割付ける。 【００６４】図９は、図形処理装置１０の中の描画プロ
セッサ１０１の内部構成を示したものである。描画プロ
セッサ１０１は、コマンドやパラメータを中央処理装置
１１等から受け取ったり、データ転送を行うためのFIFO
1015，コマンドをセットするコマンドレジスタ１０１
４，論理アドレス演算部１０１３とそれを制御する第１
のマイクロプログラムROM1011 及び第１のマイクロ命令
デコーダ１０１２，物理アドレス演算部１０１９とカラ
ーデータ演算部１０２０を制御する第２のマイクロプロ
グラムROM1016 及び第２のマイクロ命令デコーダ１０１
７，線種情報やペル情報などを格納する内部RAM1018 で
構成される。 【００６５】中央処理装置（ＣＰＵ）１１からコマンド
を受け取ると、コマンドはコマンドレジスタ１０１５へ
セットされ、それに対応したマイクロプログラムが第１
のマイクロプログラムROM1011 から読み出される。第１
のマイクロ命令デコーダ1012はそれをデコードし論理ア
ドレス演算部１０１３を制御する。一方、マイクロ命令
の一部は、第２のマイクロプログラムROM1016 を読み出
すためのアドレスとなる。読み出されたマイクロプログ
ラムは、第２のマイクロ命令デコーダ１０１７によって
デコードされ論理アドレスに対応したフレームバッファ
１４のメモリアドレスを算出するための物理アドレス演
算部１０１９と、図形データを演算するカラーデータ演
算部１０２０を制御する。また、内部RAM1018 は、内部
ＲＡＭ独自のアドレッシングと、フレームバッファ空間
の一部としてアクセスできるフレームバッファアドレッ
シングを持つ。内部ＲＡＭは、フレームバッファより高
速にアクセスできる特徴があるため、頻繁にアクセスす
る情報を格納するのに適している。それらの情報として
は、線分を描画する場合の線種を指定する線種情報，線
分の太さを指定するペル情報，面描画を行う場合の模様
を指定するパターン情報、内部の情報を一時退避するス
タック等が上げられる。本実施例では、線種情報とペル
情報は内部の独自アドレッシングで管理し、パターン情
報とスタックはフレームバッファアドレッシングで管理
する。それは、内部RAM1018 をアクセスする場合、独自
のアドレッシングの方がフレームバッファアドレッシン
グとしてアクセスするより高速にアクセスできるからで
ある。一方、パターン情報やスタックは、容量を限定す
ることができないため、内部RAM1018 に設定できない事
態には、フレームバッファへの領域の拡張ができること
を目的とし、フレームバッファアドレッシングで管理す
る。 【００６６】しかし、本実施例以外の内部RAM1018 の使
用法として、内部ＲＡＭ独自のアドレッシングのみを持
ち、パターンやスタックをより高速にアクセスする方法
や、フレームバッファアドレッシングのみを持ち、線種
やペル情報の容量拡張を可能にする方法も考えられる。 【００６７】次に、内部RAM1018 のフレームバッファア
ドレッシングについて説明する。 【００６８】図１０は図形処理装置（ＧＤＰ）１０内の
描画プロセッサ１０１のフレームバッファ１４へのイン
タフェースに関連する部分およびバス制御回路１０７の
ブロック図を示したものである。バス制御回路１０７
は、中央処理装置１１のシステムバスに接続されるフレ
ームバッファ１４へのアクセスのための制御信号、図形
処理装置１０からシステムメモリ１２へのアクセスのた
めの制御信号を発生させる。 【００６９】内部RAM1018 をフレームバッファアドレッ
シングでアクセスする場合には、まず、内部ＲＡＭアド
レスレジスタ（ＩＲＡＲ）２００６に、フレームバッフ
ァ１４上の配置する先頭アドレスを格納しておく。該レ
ジスタ２００６は３２ビットのうち、下位１２ビットは
設定しない。描画プロセッサ１０１はフレームバッファ
１４をアクセスする時に、そのアドレスをビット単位で
メモリアドレスレジスタ（ＭＡＲ）２００４にセットす
る。この時、該レジスタ２００４と上記レジスタの内容
を一致検出器（ＩＲＣＭＰ）２００７で比較する。該比
較器２００７は、３２ビットのうち下位１２ビットは比
較しない。従って該比較器２００７が一致信号を出力し
ていれば、上記メモリアドレスレジスタ２００４に設定
してあるアドレスは、内部RAM1018 をアクセスするアド
レスである。そこで、上記一致信号をもつて、内部RAM1
018 をアクセスするために内部ＲＡＭ独自のアドレッシ
ングのためのアドレス情報の代りに、上記メモリアドレ
スレジスタ２００４のアドレス値に下位１２ビットによ
り内部RAM1018 をアクセスする。一方、フレームバッフ
ァ１４のアクセスを行わないように、ドローリクエスト
発生器２０１３に対し、アクセスを禁止するように指示
する。 【００７０】図１１は、中央処理装置（ＣＰＵ）１１か
らアクセスできる図形処理装置（ＧＤＰ）１０内部の制
御レジスタ、ＲＡＭの一覧を示す。これらの内部レジス
タのアクセス方法には、次の２つの場合がある。 【００７１】(1）中央処理装置（ＣＰＵ）１１から直接
アクセスできるレジスタ 図１２は、中央処理装置１１から直接アクセスできるレ
ジスタ，ＲＡＭの詳細構成をまとめたものである。アド
レスレジスタは、ＲＳ１，ＲＳ２，ＣＳ，Ｒ／Ｗが共に
“Low” の条件が書き込むことができる。アドレス／ラ
イトＦＩＦＯカウンタレジスタは、ＲＳ１，ＲＳ２，Ｃ
Ｓが共に“Low” でＲ／Ｗが“High”の条件でアドレス
レジスタとライトＦＩＦＯカウンタを読み出すことがで
きる。ステータスレジスタは、ＲＳ１が“Low"，ＲＳ２
が“High”，ＣＳが“Low”,Ｒ／Ｗが“High”の時に読
み出すことができる。ステータスレジスタクリアレジス
タは、ＲＳ１が“Low”，ＲＳ２が“High”，ＣＳが“L
ow”，Ｒ／Ｗが“Low” の時に書き込むことができる。
ＦＩＦＯは、ＲＳ１が“High”，ＲＳ１が“Low”,ＣＳ
が“Low” でアクセスできる。それ以外のレジスタは、
アドレスレジスタでレジスタ番号を指定した後、ＲＳ
１，ＲＳ２が共に“High”，ＣＳが“Low” の条件でア
クセスすることができる。 【００７２】(2）ＦＩＦＯ経由でアクセスできるレジス
タ 描画を制御するレジスタ、ＲＡＭは、ＦＩＦＯ（First
In First Out）経由でアクセスする。 【００７３】ライトＦＩＦＯは３２ワード、リードＦＩ
ＦＯは８ワードある。内部では、１つのコマンドを処理
するごとに次のコマンドがコマンドレジスタに転送され
る。図１３は、描画パラメータレジスタの詳細構成を示
す。 【００７４】次に図１２に基づき、各レジスタの機能を
説明する。 【００７５】(1）アドレスレジスタ(ＡＲ：Address Reg
ister） アドレスレジスタ（ＡＲ）は、図形処理装置（ＧＤＰ）
１０内部のコントロールレジスタのアドレス（＄０００
〜＄１ＦＦ）を指定するためのレジスタである。コント
ロールレジスタにライトまたはリードを行う時、まずＡ
Ｒに該当する制御レジスタのアドレスを書き込む必要が
ある。また、このレジスタのＩＮＣビットを０にすると
アドレスレジスタの更新は行われないが、１にすると制
御レジスタをアクセスする毎に、アドレスレジスタを＋
２ずつ更新していく。これにより、制御レジスタを連続
してアクセスする場合にはアドレスレジスタのセットを
最初に行うだけで良い。 【００７６】(2）アドレス／ライトＦＩＦＯカウンタレ
ジスタ（ＡＷＦＣＲ：Address／WriteFIFO Counter Reg
ister) このレジスタは、アドレスレジスタと、ライトＦＩＦＯ
空き語数の内容を読み出すレジスタである。中央処理装
置１１は、このレジスタにより、アドレスレジスタの設
定値を知ることができると共に、ライトＦＩＦＯの空き
語数を知ることで、ライトＦＩＦＯヘその語数分のコマ
ンドやパラメータを連続して転送することでができる。 【００７７】(3）ステータスレジスタ(ＳＲ：Status Re
gister） ステータスレジスタ（ＳＲ）は、図形処理装置１０の内
部状態を示すレジスタである。各ビットの意味は次の通
りである。 【００７８】○アップデート（ＵＤＴ：Update） タイミング及び表示制御レジスタの書き換え許可期間を
示す。 【００７９】○コマンドＤＭＡコンプリート（ＣＤＣ：
Command DMA Complete） コマンドＤＭＡモードに於いて、コマンドＤＭＡを終了
させるコマンドであるＤＥＮＤコマンドを実行した場合
にセットされるビットである。 【００８０】○ＤＭＡエラー（ＤＥＲ：ＤＭＡ Error） コマンドＤＭＡモードに於いて、ＧＥＴ，ＲＤコンドを
実行した場合にセットされ、コマンドＤＭＡモードを続
行できないことを示す。 【００８１】○メモリプロテクションバイオレーション
（ＭＰＶ：Memory ProtectionViolation） ＰＡＩＮＴコマンドで、フレームバッファのスタック領
域をアクセスする場合、スタック領域を越えてアクセス
したことを示す。 【００８２】○ストップ（ＳＴＰ：Stop) ＳＴＯＰコマンドを実行したことを示す。 【００８３】○コマンドエラー（ＣＥＲ：Command Erro
r) 未定義コマンドを実行したか、２値情報で示される座標
空間とカラー情報で示される座標空間の間でＺＯＯＭコ
マンドかＲＯＴコマンドを実行したことを示す。 【００８４】○エリア検出（ＡＲＤ：Area Detect) 描画領域テストモードの指定に従ってエリアが検出され
たことを示す。 【００８５】○コマンド終了（ＣＥＤ：Command End) コマンド実行の終了かコマンドが実行されていないこと
を示す。 【００８６】○リードＦＩＦＯフル（ＲＥＦ：Ｒｅａｄ
ＦＩＦＯ Ｆｏｌｌ） リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。 【００８７】リードＦＩＦＯのデータをリードすると、
ＲＦＦはクリアされる。 【００８８】○リードＦＩＦＯレディ（ＲＥＦ：Ｒｅａ
ｄ ＦＩＦＯ Ｒｅａｄｙ） リードＦＩＦＯにデータが準備されたことを示す。リー
ドＦＩＦＯデータを全てリードすると、ＲＦＲはクリア
される。 【００８９】○ライトＦＩＦＯレディ（ＷＦＲ：Write
FIFO Ready) ライトＦＩＦＯへのライトが可能であることを示す。ラ
イトＦＩＦＯに３２ワード（６４バイト）のデータがラ
イトされるとＷＦＲはクリアされる。 【００９０】○ライトＦＩＦＯエンプティ（ＷＦＥ：Wr
ite FIFO Empty；bit０) ライトＦＩＦＯが空であることを示す。 【００９１】ライトＦＩＦＯにデータをライトするとＷ
ＦＥはクリアされる。 【００９２】(3）ステータスレジスタクリアレジスタ
（ＳＲＣＲ：Status Register ClearRegister) ステータスレジスタクリアレジスタ（ＳＲＣＲ）は、ス
テータスレジスタの各ビットをクリアするレジスタであ
る。ステータスレジスタのクリアを行うビットに対応し
たビットに１をセットすることで、ステータスレジスタ
の各ビットはリセットされる。ただし、ステータスレジ
スタのＲＦＦ，ＲＦＲ，ＷＦＲ，ＷＦＥビットはこのレ
ジスタではリセットは行えない。 【００９３】(4）ＦＩＦＯエントリ（ＦＥ：FIFO Entr
y) ＦＩＦＯエントリ（ＦＥ）は、図形処理装置（ＧＤＰ）
１０にコマンド／パラメータのライト，図形処理装置１
０よりデータのリードを行うためのレジスタである。図
形処理装置（ＧＤＰ）１０はそれぞれ１６バイトのリー
ドＦＩＦＯ，６４バイトのライトＦＩＦＯを内蔵してお
り、リードを行うとリードＦＩＦＯが、ライトを行うと
ライトＦＩＦＯが選択される。コマンド／パラメータ
を、ライトＦＩＦＯにライトすることによりコマンドは
順次実行され、リードコマンド実行後リードデータは順
次リードＦＩＦＯに準備される。 【００９４】(5）コマンド制御レジスタ（ＣＣＲ：Comm
and Control Register) コマンド制御レジスタ（ＣＣＲ）は、コマンド処理を制
御するレジスタで、各ビットの意味は次の通りである。 【００９５】○アボート（ＡＢＴ：ABorT） 【００９６】 【表２】 【００９７】○ポーズ（ＰＳＥ：PauSE） 【００９８】 【表３】 【００９９】○データ ＤＭＡ モード（ＤＤＭ：Date
Dma Mode) 【０１００】 【表４】【０１０１】○コマンド ＤＭＡ モード（ＣＤＭ：Ｃ
ｏｍｍａｎｄ ＤＭＡ Ｍｏｄｅ） 【０１０２】 【表５】 【０１０３】○ＤＭＡ 転送要求制御（ＤＲＣ；ＤＭＡ
Ｒｅｑｕｅｓｔ Ｃｏｎｔｒｏｌ） 【０１０４】 【表６】 【０１０５】○グラフィックビットモード（ＧＢＭ：Ｇ
ｒａｐｈｉｃ Ｂｉｔ Ｍｏｄｅ）グラフィックビット
モード（ＧＢＭ）は、図形処理装置（ＧＤＰ）１０で取
り扱う画素データのビット構成を設定するビットであ
る。ビット構成は、６種類が選択でき、システムにあっ
たカラー（階調）構成を容易に実現することができる。 【０１０６】○エリアモード（ＡＲＥＡ：Ａｒｅａ Ｄ
ｅｔｅｅｔ Ｍｏｄｅ） 描画領域を管理するモードで、図１４に示すモードを有
する。 【０１０７】○コンティニューモード（ＣＮＴ：Comtin
ue Mode) 【０１０８】 【表７】 【０１０９】○メインメモリアクセスモード（ＭＭＡ：
Ｍａｉｎ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｍｏｄｅ） 【０１１０】 【表８】【０１１１】○データ構成変換（ＤＣＴ：Ｄａｔａ Ｃ
ｏｎｆｉｇｕｌａｔｉｏｎ Ｔｒａｎｓｆｏｒｍ） 中央処理装置１１と図形処理装置１０間のデータ転送時
におけるデータ構成の変換を指定するビットである。こ
の設定を選択することにより、各種の中央処理装置１１
と図形処理装置１０は接続することができる。図１５に
その変換の種類を示す。 【０１１２】○小数部設定（ＦＲＳ：Fraction Set) カレントポインタの固定小数点の位置を設定するビット
である。小数点の位置は次の４通りを設定することがで
き、図形の描画精度を簡単に選択できる。 【０１１３】 【表９】 【０１１４】○ライトオンリーモード（ＷＴＭ：Write
Only Mode） １語中に複数画素を有するシステムにおいて、１画素単
に書き換えを行う時、リード・モディファイ・ライト動
作を行わずにライト動作のみで１画素単位の書き換えを
行うことを可能とするモードを指定するビットである。
これにより、１メモリサイクルで１画素の更新が可能に
なり、描画速度の向上が図れる。 【０１１５】 【表１０】 【０１１６】○メモリデータサイズ（ＭＤＳ：Memory D
ata Size) フレームバッファ１４のデータバス幅を設定するビット
である。フレームバッファ１４のアドレス空間の一部を
メインメモリ１２に割り当てた時のフレームバッファ１
４側とメインメモリ１２側とが独立して設定できること
で、システム構成の多様化に対応できる。 【０１１７】 【表１１】【０１１８】○タイミング制御レジスタ これらのレジスタは、同期信号，カーソル表示制御信
号，画面制御信号の出力条件を定義するレジスタ群であ
る。 【０１１９】○表示制御レジスタ これらのレジスタは、表示を行うためのメモリアドレス
出力を制御するレジスタ群である。 【０１２０】次に、図１３に基づき、描画パラメータレ
ジスタの機能を説明する。 【０１２１】○カラー０レジスタ(ＣＬ０：Color Regis
ter ０） パターン，線種，フォントデータ等の２値情報をカラー
データに変換する時に使用するレジスタで、２値データ
の“０”に対応するカラーデータを設定する。 ○カラー１レジスタ(ＣＬ１：Color Register １） カラー０レジスタと同様に２値情報をカラーデータに変
換する時に使用するレジスタで、２値データの“１”に
対応するカラーデータを設定する。 【０１２２】○色比較レジスタ（ＣＣＭＰ：Color Comp
arison Register） 描画演算の評価色を定義する。後述する色比較モードを
選択することで、このレジスタで指定される特定色を描
画禁止色や変更可能色とすることができる。 【０１２３】○エッジカラーレジスタ（ＥＤＧ：Edge C
olor Register） ＰＡＩＮＴコンドで領域を限定するための境界色を定義
する。このレジスタに指定した色を境界色とする場合
と、このレジスタに指定した色以外の色を境界色として
判定する場合がある。 【０１２４】○リードマスクレジスタ（ＲＭＡＳＫ：Re
ad Mask Register） カラーデータから特定のカラープレーンのデータのみを
選択し、２値化する場合のカラープレーンを指定するレ
ジスタである。 【０１２５】○ライトマスクレジスタ（ＷＭＡＳＫ：Wr
ite Mask Register） 描画を行う場合、書き換えを行わないカラープレーンを
指定するレジスタである。書き換えを行わないプレーン
は複数プレーンを指定することができる。前述のリード
マスクレジスタと組み合わせて使用することにより、プ
レーン間のコピーを行うことができる。 【０１２６】○パターン制御レジスタ（ＰＴＮＣ：Patt
en Control Register） ＰＡＩＮＴコマンドや、フィルコマンドの塗りつぶしパ
ターンを格納するエリアを定義するレジスタである。フ
レームバッファ上に設定することができるので、領域の
大きさを自由に設定できる。このレジスタは、次に示す
レジスタ群で構成される。 【０１２７】(ｉ）パターンポインタ（ＰＰＸ，ＰＰ
Ｙ） パターン領域の参照点を示す。パターン領域は、描画座
標系に対し独自のパターン座標系を有する。 【０１２８】(ii）パターンスタート位置（ＰＳＸ，Ｐ
ＳＹ） パターン領域の開始点座標を、パターン座標系で表わ
す。 【０１２９】(iii)パターンエンド位置（ＰＥＸ，ＰＥ
Ｙ） パターン領域の終了点を、パターン座標系で表わす。 【０１３０】(iv）パターン拡大カウンタ（ＰＺＣＸ，
ＰＺＣＹ） パターン参照時の拡大倍率の計数値を示す。この計数値
は、描画に伴って、０≦ＰＺＣＸ≦ＰＺＸ，０≦ＰＺＣ
Ｙ≦ＰＺＹの範囲でカウントされ拡大係数に達するとパ
ターンポインタが移動する。 【０１３１】(ｖ）パターン拡大係数（ＰＺＸ，ＰＺ
Ｙ） パターン参照時の拡大係数を定義する。０〜１５の指定
に応じて１〜１６倍の拡大倍率になる。 【０１３２】○領域定義レジスタ（ＡＲＤ：Area Defin
ition Register) 描画領域を定義する。前述のエリアモードに従って領域
管理を行う。 【０１３３】○描画モードレジスタ（ＤＭＲ：Drawing
Mode Register) 描画演算を行うための演算モード，色比較モード，カラ
ーモード，ペル描画モードを指定する。 【０１３４】図１６〜図２０に描画モードレジスタの構
成を示す。ＤＭ０はＭＣＯＰＹコマンド以外の描画で参
照されるレジスタで、ＤＭ１は、ＭＣＯＰＹコマンドに
おいて、転送元データとパターンデータ間の演算を定義
するレジスタである。その演算結果と転送先データとの
演算はＤＭ０を参照する。この２つのレジスタで、ＭＣ
ＯＰＹコマンドにおいて２５６通りの論理演算を定義す
ることができる。 【０１３５】ＣＭＷ０とＣＭＷ１は、２つの描画座標系
のメモリ幅を定義するレジスタである。図２１には図形
処理装置１０が、２つの座標系を管理することで、画面
サイズの異なる座標系間のデータ転送を行うことができ
ることを可能にしていることを示す。これにより、マル
チウインドウを管理するシステムで、ウインドウ間のデ
ータ転送を簡単に行える。 【０１３６】○パターン属性（ＰＤＲ：Pattern Defini
tion Register） パターン領域のメモリ幅を定義するレジスタである。最
上位ビットが０の時は、パターン領域はカラーデータ、
１の時は２値データとして扱われる。 【０１３７】○パターンメモリアドレスレジスタ（ＰＴ
ＮＡ：Pattern Memory AddressRegister） 前述のパターンポインタ（ＰＰＸ，ＰＰＹ）に対するフ
レームバッファのメモリアドレスを管理するレジスタで
ある。 【０１３８】○ペルメモリアドレスレジスタ（ＰＬＡ：
Pel Memory Address Register） 図形処理装置１０は、線描画を行う場合、１画素に対応
する形状を定義するペル領域を持つことができる。この
ペル機能を用いて、太線での線描画を容易に行える。図
２２にペル領域の定義を示す。ペル原点に対応するアド
レスをこのレジスタに設定する。 【０１３９】○ペル制御レジスタ（ＰＬＣ：Pel Contro
l Register） ペル領域の大きさを定義するレジスタである。 【０１４０】図２２のペル原点は、描画座標上のカレン
トポインタに対応する点で、カレントポインタを中心と
してＰＬＸ１，ＰＬＸ２，ＰＬＹ１，ＰＬＹ２が大きさ
を定義し、この範囲内で１画素の形状を定義する。この
データの１ビットがフレームバッファ１４の１画素に対
応する。０の部分は無視され、１の部分は、後述する線
種情報に基づき描画される。つまり、１画素を描画する
ために選択された線種情報１ビットをペルの“１”の部
分に対応させて描画する。図２３に、ペルと線種の関係
を示す。ペルの形状，大きさに無関係にカレントポイン
タは１画素単位で移動を行うため、形状によっては複数
の重ね書きを行う。 【０１４１】○線種制御レジスタ（ＬＳＣ：Line Style
Control Register） 線描画を行う場合の線種情報領域を定義するレジスタで
ある。線種を変更することにより、点線等を定義するこ
とができる。 【０１４２】(ｉ）線種ポインタ（ＬＳＰ） 線種の参照点を示すポインタで、カレントポインタに対
応して移動する。 (ii）線種開始点（ＬＳＳ） 線種の開始点を示す。 【０１４３】(iii)線種終了点（ＬＳＥ） 線種の終了点を示す。 【０１４４】(iv）線種拡大カウンタ（ＬＳＺＣ） 線種参照時の拡大倍率の計数値を示す。この計数値は、
描画に伴って０≦ＬＳＺＣ≦ＬＳＺの範囲でカウントさ
れ、拡大係数に達すると線種ポインタが移動する。 【０１４５】(ｖ）線種拡大係数（ＬＳＺ） 線種参照時の拡大係数を定義する。０〜１５の指定に応
じて１〜１６倍の拡大倍率になる。 【０１４６】○フォント領域定義レジスタ（ＦＡＤＲ：
Font Area Definition Register） ビットマップ文字描画のための文字フォント領域を定義
するレジスタである。文字フォントは、フレームバッフ
ァのアドレス空間上に定義するため、フレームバッファ
上に配置することの他に、前述のコマンド制御レジスタ
（ＣＣＲ）のＭＭＡビットを“１”にしておくことによ
りメインメモリ上にフォントを配置することが可能であ
る。 【０１４７】(ｉ）フォントベースアドレス（ＦＢＡ
Ｈ，ＦＢＡＬ） フォント領域の基準点のメモリアドレスを定義する。 【０１４８】(ii）フォントビット数（ＦＢＮ） １文字のフォントの総ビット数を定義する。 【０１４９】(iii)フォントメモリ幅（ＦＡＭＷ） フォント領域のメモリ幅を定義する。 【０１５０】(iv）文字間隔（ＤＸ，ＤＹ） 文字の間隔を定義する。 【０１５１】(ｖ）文字拡大係数（ＺＸ，ＺＹ） ＣＨＲコマンドで１文字の描画を行う場合の１文字の拡
大／縮小率を定義する。ＤＸ，ＤＹより大きければ拡大
になり小さければ縮小になる。Ｘ方向とＹ方向が独立し
て定義できるので、Ｘ方向は拡大、Ｙ方向は縮小といっ
た文字を描画できる。 【０１５２】(vi）フォント傾斜係数（ＸＸ） ＣＨＲコマンドで１文字の描画を行う場合の文字の傾斜
率を定義する。後述のＣＨＲコマンドの説明を参照のこ
と。 【０１５３】○内部ＲＡＭアドレス（ＩＲＡＲ：Intern
al RAM Address Register） 図形処理装置１０は内部に５１２バイトのＲＡＭを有し
ており、このＲＡＭをフレームバッファのアドレス空間
としてアクセスすることができる。内部ＲＡＭアドレス
レジスタには、フレームバッファ上の配置する先頭アド
レスを設定する。内部ＲＡＭは、フレームバッファに比
較して高速にアクセスすることが可能である。従って、
パターン領域が小さい場合には、パターンを内部ＲＡＭ
に配置することで処理速度を向上させることができる。
一方、パターン領域を拡張したい時は、前述のパターン
メモリアドレス（ＰＴＮＡ）を変更するだけで良く、ソ
フトウエアのみで簡単に使い分けができる。図２４は、
フレームバッファ１４，内部RAM1011 、メインメモリ１
２と、フレームバッファアドレス空間の関係を示したも
のである。 【０１５４】○スタック先頭アドレス（ＳＳＡＲ：Stac
k Start Address Register） ＰＡＩＮＴコマンド実行時、処理途中の座標点をフレー
ムバッファにスタックする。このレジスタは、そのスタ
ック領域の先頭アドレスを定義するレジスタである。 【０１５５】○スタック領域定義(ＳＡＤＲ：Stack Are
a Definition Register） スタック領域の大きさを定義するレジスタで、２ 単位
に設定可能である。 【０１５６】○スタックポインタ（ＳＰ：Stack Pointe
r) スタックを行うアドレスを設定する。 【０１５７】○ドローイングポインタ０（ＤＰ０：Draw
ing Pointer ０) 座標系０の描画メモリアドレスを示すレジスタである。 【０１５８】○カレントポインタ０（ＣＰ０Ｘ，ＣＰ０
Ｙ：Current Pointer ０) 座標系０の描画座標を示す。ＤＰ０に対応した座標であ
る。 【０１５９】○ドローイングポインタ１（ＤＰ１：Draw
ing Pointer １) 座標系１の描画メモリアドレスを示すレジスタである。 【０１６０】○カレントポインタ１（ＣＰ１Ｘ，ＣＰ１
Ｙ：Current Pointer １) 座標系１の描画座標を示す。ＤＰ１に対応した座標であ
る。 【０１６１】○描画開始座標（ＤＳＰ：Drawing Start
Point) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を開始した円
周上の座標を示す。 【０１６２】○描画終了座標（ＤＥＰ：Drawing End Po
int) ＡＲＣ，ＥＡＲＣコマンドにおいて、描画を終了した円
周上の座標を示す。 【０１６３】次に、図形処理装置（ＧＤＰ）１０のコマ
ンドについて説明する。図２５から図２８まではコマン
ドの一覧を示す。図形処理装置（ＧＤＰ）１０は、たと
えば日経エレクトロニクス１９８４年５月２１日号，ｐ
２２１〜ｐ２５４で言及しているコマンドの一部と、先
に本件出願人が提案した特願昭60−201549号で言及して
いるコマンドの一部と後述するコマンドが実行できる。 【０１６４】図２９はＰＬＩＮＥコマンドの動作例を示
す。ＰＬＩＮＥコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ直
線のうち、パラメータＺs，ＺeおよびＺによって示され
る区間を描画する。パラメータＺs，Ｚeは、Ｘ座標また
Ｙ座標の値を制限するものであり、どちらの座標値を制
限するかは、パラメータＺで設定する。Ｚ＝０の場合、
Ｘ座標がＺs からＺeまでの区間が描画され、Ｚ＝１の
場合、Ｙ座標がＺs からＺe までの区間が描画される。
このコマンドを用いることにより、従来の図形処理装置
では描画することがむずかしかった、始点，終点の座標
値が整数でない直線の描画を図形処理装置（ＧＤＰ）１
０で行うことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。 【０１６５】図３０はＦＴＲＡＰコマンドの動作例を示
す。ＦＴＲＡＲコマンドは、パラメータＸ1，Ｙ1で示さ
れる点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線
分と、パラメータＸ3，Ｙ3で示される点と、パラメータ
Ｘ4，Ｙ4で示される点とを結ぶ線分と、パラメータＹs
で示される水平線と、パラメータＹe で示される水平線
の合計４本の直線によって囲まれた領域を、パターンＲ
ＡＭに格納されている図形を用い塗りつぶすコマンドで
ある。このコマンドを組み合わせて用いることにより、
任意の多角形群から構成される図形を模様パターンで塗
りつぶすことができる。また、描画を行う座標系は、２
つの座標系のうちいずれかを、パラメータＤにより指定
できる。 【０１６６】図３１はＦＡＲＣ−ＬＮコマンドの動作例
を示す。ＦＡＲＣ−ＬＮコマンドは、パラメータＸc，
Ｙcで示された点を中心とし、パラメータｒで指定され
た半径を持ち、パラメータＺone で指定された領域に含
まれる４分の１円弧と、パラメータＸ1，Ｙ1で示される
点と、パラメータＸ2，Ｙ2で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターンＲＡＭに格納されている図形を用い塗り
つぶすコマンドである。描画を行う座標系は、２つの座
標系のうちいずれかを、パラメータＤにより指定でき
る。 【０１６７】図３２はFPCRCLコマンドの動作例を示す。
FPCRCLコマンドは、パラメータＸc,Ｙc で示された点を
中心とし、パラメータｒで指定される半径の円の内部の
うち、パラメータＹs で示される水平線とパラメータＹ
e で示される水平線にはさまれた領域を、パターン領域
に格納されている図形を用い塗りつぶすコマンドであ
る。描画を行う座標系は、２つの座標系のうちいずれか
を、パラメータＤにより指定できる。 【０１６８】図３３はＦＥＡＲＣ−ＬＮコマンドの動作
例を示す。ＦＥＡＲＣ−ＬＮコマンドは、パラメータＸ
c，Ｙcで示された点を中心とし、パラメータＡで指定さ
れたＸ軸半径を持ち、パラメータＢで指定されたＹ軸半
径を持ち、パラメータＺoneで指定された領域に含まれ
る４分の１楕円弧と、パラメータＸ1，Ｙ1で示される点
と、パラメータＸ2 ，Ｙ2 で示される点とを結ぶ線分
と、パラメータＹs で示される水平線と、パラメータＹ
e で示される水平線の合計４本の線によって囲まれた領
域を、パターン領域に格納されている図形を用い塗りつ
ぶすコマンドである。描画を行う座標系は、２つの座標
系のうちいずれかを、パラメータＤにより指定できる。 【０１６９】図３４はFPELPSコマンドの動作例を示す。
FPELPSコマンドは、パラメータＸc,Ｙc で示される点を
中心とし、パラメータＡで指定されたＸ軸半径を持ち、
パラメータＢで指定されたＹ軸半径の楕円の内部のう
ち、パラメータＹs で示される水平線とパラメータＹe
で示される水平線にはさまれた領域を、パターン領域に
格納されている図形を用い塗りつぶすコマンドである。
描画を行い座標系は、２つの座標系のうちいずれかを、
パラメータＤにより指定できる。 【０１７０】以上のＦＴＲＡＰ，ＦＡＲＣ−ＬＮ，FPCR
CL，ＦＥＡＲＣ−ＬＮ，FPELPSの５つのコマンドを組み
合わせて用いることにより、任意の線分および円弧およ
び楕円弧から構成される図形を模様パターンで塗りつぶ
ことができる。 【０１７１】図３５は、ＴＥＸＴコマンドの動作例を示
したものである。ＴＥＸＴコマンドは、フレームバッフ
ァ１４内の一部を文字フォント領域としたシステムに於
いて、入力されるコマンドコードに対応した文字フォン
トデータを、フレームバッファ１４の表示領域中のパラ
メータＸ，Ｙの示す位置へ展開するコマンドである。図
形処理装置（ＧＤＰ）１０の内部レジスタである。フォ
ント領域のスタートアドレスを設定するレジスタＦＳＡ
Ｈ，ＦＳＡＬと、フォント領域のメモリ幅を設定するレ
ジスタＦＡＭＷと、展開する実際の文字幅を設定するレ
ジスタＦＳＸ，ＦＳＹと、１文字分の総ビット数を設定
するレジスタＦＢＮと、Ｘ方向の文字間隔を設定するレ
ジスタＤＸと、Ｙ方向の文字間隔を設定するレジスタＤ
Ｙを予め設定しておく。その後、中央処理装置（ＣＰ
Ｕ）１１は、このコマンドと展開すべき座標Ｘ，Ｙに引
き続き展開すべき文字数を設定したパラメータｎに続け
て文字コードＣＮを順次ｎ文字分転送する。そうすると
図形処理装置（ＧＤＰ）１０は、各文字フォントのアド
レスを算出しフォントを展開する。 【０１７２】また、本コマンドは、コマンドコードの特
定のビットの指定により、文字単位に展開サイズを変更
することもできる。図３６に、その動作例を示す。フレ
ームバッファ１４中に、フォントテーブルと文字単位の
展開サイズを指定したテーブルを設定しておく。該テー
ブルには、各文字のＸ方向の左余白部分のビット数を示
すＦＳＡと、左端部から文字の右端部までのビット数を
示すＦＳＢを持つ。前記文字展開の方法との相違点は、
Ｘ方向の展開サイズを前記パラメータＦＳＸを用いず、 Ｘ方向展開サイズ＝ＦＳＢ−ＦＳＡ とすることである。 【０１７３】図３７は、ＴＥＸＴコマンドに於けるカラ
ー展開の一例を示したものである。これは、２値データ
であるフォントデータを多値情報であるカラーデータに
変換する方法を示している。図形処理装置（ＧＤＰ）１
０の内部レジスタであるカラーレジスタ０にはフォント
データの０に対応する色データを、カラーレジスタ１に
はフォントデータの１に対応する色データをそれぞれ設
定する。図形処理装置（ＧＤＰ）１０は、読み込んだフ
ォントデータを順次検索し、それに対応する色データを
フレームバッファ１４に書き込んで行く。 【０１７４】図３８は、ＣＨＲコマンドの動作例を示し
たものである。ＣＨＲコマンドは、フレームバッファ１
４内の一部を文字フォント領域としたシステムに於い
て、入力されるコマンドコードに対応した文字フォント
データを、フレームバッファ１４の表示領域中のパラメ
ータＸ，Ｙの示す位置へ展開するコマンドである。文字
の回転は、パラメータＳＤにより、９０゜単位の回転が
設定できる。図形処理装置(ＧＤＰ)１０の内部レジスタ
である、フォント領域のスタートアドレスを設定するレ
ジスタＦＳＡＨ，ＦＳＡＬと、フォント領域のメモリ幅
を設定するレジスタＦＡＭＷと、展開する実際の文字幅
を設定するレジスタＦＳＸ，ＦＳＹと、１文字分の総ビ
ット数を設定するレジスタＦＢＮと、フレームにバッフ
ァ１４上に展開される実際の文字の大きさをドット数で
設定するレジスタＺＸ，ＺＹと、文字の傾きをドット数
で設定するレジスタＸＸを予め設定しておく。文字が右
傾きか左傾きかの設定はＸＸの符号により行う。その
後、中央処理装置（ＣＰＵ）１１は、このコマンドと展
開すべき座標Ｘ，Ｙに引き続き、展開すべき文字コード
ＣＮを転送する。そうすると図形処理装置(ＧＤＰ)１０
は、各文字フォントのアドレスを算出してフォントを展
開する。またＣＨＲコマンドに於けるカラー展開は、た
とえば、前述のＴＥＸＴコマンドに於けるカラー展開と
同様の方式により行える。 【０１７５】図３９はＭＣＯＰＹコマンドの動作例を示
す。ＭＣＯＰＹコマンドは、フレームバッファ１４内に
於いて、パラメータＸs，Ｙsにより示される原点からの
絶対座標位置と、その点からのパラメータＬx，Ｌyによ
り示される相対座標位置とを対角の２点とする座標軸に
平行な矩形領域のデータを、パターン領域に格納されて
いるデータとの間で論理演算を行ったのち、さらに、パ
ラメータＸd，Ｙdにより示される原点からの絶対座標位
置を始点とする座標軸に平行な矩形領域へ、同領域のデ
ータと論理演算を行いながら転送するコマンドである。
図４０は、ＭＣＯＰＹコマンドの転送元領域の走査方向
を示す。転送元領域の走査方向の設定はパラメータＬ
Ｘ，ＬＹの符号およびパラメータＳにより行われる。図
４１は、ＭＣＯＰＹコマンドの転送先領域の走査方向を
示す。転送先領域の走査方向の設定はパラメータＤＳＤ
により行われる。転送先の座標系は、２つの座標系のう
ちいずれかを、パラメータＤにより指定する。また、転
送元の座標系は、転送先と異なる座標系、転送先と同じ
座標系のいずれかを、パラメータＳo により指定する。 【０１７６】本実施例における図形処理装置１０は以上
説明したような高機能のコマンド体系を処理することが
でき、中央処理装置（ＣＰＵ）１１の処理負担を大幅に
軽減できる。この結果グラフィック表示装置の高性能化
が可能となる。また、この図形処理装置１０をＬＳＩと
して提供することにより、グラフィック処理装置の低コ
スト化も合せて可能になる。 【０１７７】 【発明の効果】以上詳細に説明したように、本発明によ
れば、転送先に保持されているグラフィックデータと転
送元のグラフィックデータ又はカラーレジスタに保持さ
れたグラフィックデータの比較を行って、その比較結果
に応じてカラー演算を行うことができる。また、転送元
データの内容に応じてカラーデータを指定することがで
きるので、転送しながらカラー処理が可能になる。さら
に、転送元のカラーデータの内容に応じて、１ビットの
データに変換、つまり、カラーデータを２値化すること
ができる。従って、転送先に保持されているデータとの
比較，転送元のデータの変換を行いながら高速に転送す
ることができる。また、プログラム作成の負担が減少
し、さらに、プログラム量も減少する。よって、グラフ
ィック処理装置として高速化するだけでなく、データ処
理装置，データ処理システムとしても高速化が達成され
る。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図。
【図２】別のシステム構成ブロック図。
【図３】別のシステム構成ブロック図。
【図４】別のシステム構成ブロック図。
【図５】メモリアクセスの動作フロー図。
【図６】メモリアクセスの動作フロー図。
【図７】本発明の別の実施例を示すブロック図。
【図８】図形処理装置の内部構成を示すブロック図。
【図９】図形処理装置の内部構成を示すブロック図。
【図１０】図形処理装置の内部構成を示すブロック図。
【図１１】図形処理装置の内部レジスタの機能の説明
図。 【図１２】図形処理装置の内部レジスタの機能の説明
図。 【図１３】図形処理装置の内部レジスタの機能の説明
図。 【図１４】図形処理装置の内部レジスタの機能の説明
図。 【図１５】図形処理装置の内部レジスタの機能の説明
図。 【図１６】図形処理装置の内部レジスタの機能の説明
図。 【図１７】図形処理装置の内部レジスタの機能の説明
図。 【図１８】図形処理装置の内部レジスタの機能の説明
図。 【図１９】図形処理装置の内部レジスタの機能の説明
図。 【図２０】図形処理装置の内部レジスタの機能の説明
図。 【図２１】図形処理装置の内部レジスタの機能の説明
図。 【図２２】図形処理装置の内部レジスタの機能の説明
図。 【図２３】図形処理装置の内部レジスタの機能の説明
図。 【図２４】図形処理装置の内部レジスタの機能の説明
図。 【図２５】図形処理装置のコマンド機能の説明図。 【図２６】図形処理装置のコマンド機能の説明図。 【図２７】図形処理装置のコマンド機能の説明図。 【図２８】図形処理装置のコマンド機能の説明図。 【図２９】図形処理装置のコマンド機能の説明図。 【図３０】図形処理装置のコマンド機能の説明図。 【図３１】図形処理装置のコマンド機能の説明図。 【図３２】図形処理装置のコマンド機能の説明図。 【図３３】図形処理装置のコマンド機能の説明図。 【図３４】図形処理装置のコマンド機能の説明図。 【図３５】図形処理装置のコマンド機能の説明図。 【図３６】図形処理装置のコマンド機能の説明図。 【図３７】図形処理装置のコマンド機能の説明図。 【図３８】図形処理装置のコマンド機能の説明図。 【図３９】図形処理装置のコマンド機能の説明図。 【図４０】図形処理装置のコマンド機能の説明図。 【図４１】図形処理装置のコマンド機能の説明図。 【符号の説明】 １０…図形処理装置、１１…中央処理装置、１２…メイ
ンメモリ、１４…フレームバッファ、１６…表示装置、
２０…バススイッチ。
図。 【図１２】図形処理装置の内部レジスタの機能の説明
図。 【図１３】図形処理装置の内部レジスタの機能の説明
図。 【図１４】図形処理装置の内部レジスタの機能の説明
図。 【図１５】図形処理装置の内部レジスタの機能の説明
図。 【図１６】図形処理装置の内部レジスタの機能の説明
図。 【図１７】図形処理装置の内部レジスタの機能の説明
図。 【図１８】図形処理装置の内部レジスタの機能の説明
図。 【図１９】図形処理装置の内部レジスタの機能の説明
図。 【図２０】図形処理装置の内部レジスタの機能の説明
図。 【図２１】図形処理装置の内部レジスタの機能の説明
図。 【図２２】図形処理装置の内部レジスタの機能の説明
図。 【図２３】図形処理装置の内部レジスタの機能の説明
図。 【図２４】図形処理装置の内部レジスタの機能の説明
図。 【図２５】図形処理装置のコマンド機能の説明図。 【図２６】図形処理装置のコマンド機能の説明図。 【図２７】図形処理装置のコマンド機能の説明図。 【図２８】図形処理装置のコマンド機能の説明図。 【図２９】図形処理装置のコマンド機能の説明図。 【図３０】図形処理装置のコマンド機能の説明図。 【図３１】図形処理装置のコマンド機能の説明図。 【図３２】図形処理装置のコマンド機能の説明図。 【図３３】図形処理装置のコマンド機能の説明図。 【図３４】図形処理装置のコマンド機能の説明図。 【図３５】図形処理装置のコマンド機能の説明図。 【図３６】図形処理装置のコマンド機能の説明図。 【図３７】図形処理装置のコマンド機能の説明図。 【図３８】図形処理装置のコマンド機能の説明図。 【図３９】図形処理装置のコマンド機能の説明図。 【図４０】図形処理装置のコマンド機能の説明図。 【図４１】図形処理装置のコマンド機能の説明図。 【符号の説明】 １０…図形処理装置、１１…中央処理装置、１２…メイ
ンメモリ、１４…フレームバッファ、１６…表示装置、
２０…バススイッチ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 曽根 崇
東京都小平市上水本町1450番地 株式会
社 日立製作所 武蔵工場内
(56)参考文献 特開 昭59−75354（ＪＰ，Ａ)
特開 昭60−194492（ＪＰ，Ａ)
日経エレクトロニクス（1984）：Ｍ
５：ｐｐ221−254
Claims (1)
- (57)【特許請求の範囲】 １．メインメモリと、 画像データを保持する画像メモリと、 上記画像メモリと接続され上記画像メモリに書き込むた
めの画像データを生成する画像処理プロセッサと、 上記メインメモリと上記画像処理プロセッサとの間でデ
ータの転送を行うために上記メインメモリに接続された
第１の信号線と、 上記画像処理プロセッサと接続された第２の信号線と、 上記第１，２の信号線との間に設けられたスイッチとを
有する画像処理装置であって、 上記画像処理プロセッサは、上記第１の信号線と上記第
２の信号線との接続を制御するスイッチを制御するため
の制御信号を生成する制御部と、カラーデータを保持す
るカラーレジスタとを少なくとも有し、上記制御部によ
って生成された制御信号を上記スイッチに出力し、上記
メインメモリに記憶されたデータを読み出し、この読み
出したデータの内容に応じて上記カラーレジスタに保持
されているカラーデータを指定し、この指定されたカラ
ーデータを上記画像メモリに書き込むことを特徴とする
画像処理装置。 ２．請求項１の画像処理装置において、 上記画像メモリは上記第２の信号線に接続されているこ
とを特徴とする画像処理装置。 ３．請求項１又は２の画像処理装置において、 上記メインメモリから読み出されたデータは少なくとも
１ビットのデータであって、この１ビットのデータの値
によって上記カラーデータを指定することを特徴とする
画像処理装置。 ４．請求項１，２又は３の画像処理装置において、 上記カラーデータは、階調を示す階調データであること
を特徴とする画像処理プロセッサ。 ５．命令やデータを記憶する第１のメモリと、 画像データを保持する第２のメモリと、 上記第２のメモリと接続され上記第２のメモリに書き込
むための画像データを生成する画像処理プロセッサと、 上記第１のメモリと上記画像処理プロセッサとの間でデ
ータの転送を行うために上記第１のメモリに接続された
第１の信号線と、 上記画像処理プロセッサと接続された第２の信号線と、 上記第１，２の信号線との間に設けられたスイッチとを
有する画像処理装置であって、 上記画像処理プロセッサは、上記第１の信号線と上記第
２の信号線との接続を制御するスイッチを制御するため
の制御信号を生成する制御部と、カラーデータを保持す
るカラーレジスタとを少なくとも有し、上記制御部によ
って生成された制御信号を上記スイッチに出力し、上記
第１のメモリに記憶されたデータを読み出し、この読み
出したデータの内容に応じて上記カラーレジスタに保持
されているカラーデータを指定し、この指定されたカラ
ーデータを上記第２のメモリに書き込むことを特徴とす
る画像処理装置。 ６．請求項５の画像処理装置において、 上記第２のメモリは上記第２の信号線に接続されている
ことを特徴とする画像処理装置。 ７．請求項５又は６の画像処理装置において、 上記第１のメモリから読み出されたデータは少なくとも
１ビットのデータであって、この１ビットのデータの値
によって上記カラーデータを指定することを特徴とする
画像処理装置。 ８．請求項５，６又は７の画像処理装置において、 上記カラーデータは、階調を示す階調データであること
を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22689393A JP2822856B2 (ja) | 1993-09-13 | 1993-09-13 | グラフィック処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22689393A JP2822856B2 (ja) | 1993-09-13 | 1993-09-13 | グラフィック処理装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236148A Division JP2667817B2 (ja) | 1986-10-06 | 1986-10-06 | グラフィック処理装置及びそれを用いた情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223194A JPH06223194A (ja) | 1994-08-12 |
| JP2822856B2 true JP2822856B2 (ja) | 1998-11-11 |
Family
ID=16852242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22689393A Expired - Fee Related JP2822856B2 (ja) | 1993-09-13 | 1993-09-13 | グラフィック処理装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2822856B2 (ja) |
-
1993
- 1993-09-13 JP JP22689393A patent/JP2822856B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス（１９８４）：Ｍ５：ｐｐ２２１−２５４ |
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|---|---|
| JPH06223194A (ja) | 1994-08-12 |
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