JPH077263B2

JPH077263B2 - 画像表示装置

Info

Publication number: JPH077263B2
Application number: JP61173092A
Authority: JP
Inventors: 淳坂本
Original assignee: ソニ−・テクトロニクス株式会社
Priority date: 1986-07-23
Filing date: 1986-07-23
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPS6329789A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、画像表示装置、特にビットマップメモリ（BM
M）を有するラスタスキャン方式の画像表示装置に関す
る。

［従来技術］ BMMは、２次元の画像の各ピクセル（画素）に１ビット
（カラーでは数ビット）を割り当てたものであり、各ピ
クセルは陰極線管（CRT）のような表示手段にラスタ表
示される。本発明は、カラー画像表示装置に適用できる
が、説明の都合上モノクロ画像表示装置について説明す
る。BMMの実際のメモリ構成では、第９図に示すように
１ワード＝16ビットのランダムアクセスメモリ（RAM）
を用いた場合、分解能1280x1024の画像表示装置では、
１水平走査線は1280÷16＝80ワードで構成される。この
BMMはワード単位では80x1024の２次元配列と考えられ
る。以下、この明細書においてメモリの次元は、ワード
単位で考えるものとする。また、１次元配列、２次元配
列という語は、物理的な配列ではなく、メモリ管理畳の
配列を意味するものとする。

第７図は、本発明が適用される従来の画像表示装置のブ
ロック図である。この装置は、中央処理装置（CPU）
２、リードオンリメモリ（ROM）４、RAM6、キーボード
等の入力装置８がCPUバスに接続され、更にCPUバスは表
示制御器（例えばCRTコントローラ:CRTC）10を介してBM
M12に接続される。BMM12の内容は読出回路16を介してCR
Tの表示画面に表示される。

BMM12は、図示の如く、複数の表示画面に対応する容量
を有することもあり、その表示画面に対応した各メモリ
部分はページと呼ばれる。各ページ12a,12b,12cは、グ
ラフィック画面、文字画面等に割り当てられ、必要に応
じ各ページを単独または重畳してCRT14に表示すること
ができる。通常、各ページはメモリアドレスの上位ビッ
トで区別される。

最近のCRTC10には、いわゆるビットブリット（BITBLT:B
it Boundary Block Transferの略）と呼ばれる機能を具
えたものがある。例えば、日立製作所製CRTコントロー
ラLSI HD63484がその一例である。BITBLTは、表示用メ
モリ内の任意の矩形領域の他のメモリ部分に転送する機
能であり、ハードウエア（ファームウエア）により高速
のデータ転送が行える。転送元のメモリ内容を転送先の
メモリ内容とビット単位に論理演算することもできるの
でラスタ演算とも呼ばれる。通常、このBITBLTの転送矩
形領域指定においてBMMのワード境界は意識する必要は
ないが、特に高速転送が要求される場合に、矩形領域の
指定をワード境界に制限し、ハードウエア（ファームウ
エア）の処理を簡略化することがある。BITBLT機能の詳
細については、日経エレクトロニクス誌1985年７月29日
日号第141〜161ページを参照されたい。

BITBLT機能の１つの用途として、BMM12の１ページ、
（例えばページ12b）を非表示ページとして、第８図の
如くこのページに予め必要な文字パターン（フォント）
を書き込んでおり、必要な文字を矩形領域単位で表示用
ページ、（例えばページ12a）に転送することにより、
文字を書き込むことが行われている。また、逆にページ
12aに書き込んだ図形17をページ12bに転送、記憶してお
き、後に読み出すこともできる。BITBLT操作をメモリの
ワード単位に考えると第９図に示すようにページ12bの
矩形領域20sをページ12aの矩形領域20dに転送する場
合、CRT10に対して転送元の矩形領域20sの左上のワード
のアドレスｎ及びワードの幅△Ｘ及び高さ△Ｙ（この例
では△Ｘ＝2,△Ｙ＝３）を指定すると共に、転送先の矩
形領域20dの左上ワードのアドレス（81）を指定すれ
ば、ページ12bのアドレスn,n＋80,n＋160,n＋1,n＋81,n
＋161のデータが順次、自動的にページ12aのアドレス8
1,161,241,82,162,242に転送される。尚、各アドレス
は、ページを識別するためのアドレスの上位ビットをも
含むものとする。このときのCRTC10への命令形式は例え
ば、COPY2,3,n,81という形になる。転送先の矩形領域の
左右の境界がワードの境界に一致しない場合も、そのBI
TBLT操作前にCRTC10内のマスクレジスタにマスクデータ
を設定しておくと共に転送先データを従来手段でシフト
処理することにより対処できる。同様に、ページ12aの
矩形領域22sをページ12bの矩形領域22dに転送するため
の命令はCOPY1,4,79,mで表わせる。

［発明が解決しようとする問題点］しかしながら、CRTC10内のBMMのアドレス制御回路に
は、アドレスの上限があり、大量の表示データ、例えば
漢字データ（JIS第１及び第２水準漢字で6000個以上）
を１つのページ内に記憶させておくことは困難である。
いわんや、種々の異なるサイズの漢字を用意しておくこ
とは不可能である。また、記憶された表示データは２次
元管理になるために自由な大きさの矩形領域を効率よく
管理することは困難である。

したがって、本発明の目的は、BMMのアドレス制御回路
の制約を受けることなく大量の表示データの管理を高速
かつ効率よく行える画像表示装置を提供するものであ
る。

［問題を解決するための手段］本発明は、ビットマップメモリ12のページ間で相互に所
望数のワードで構成される矩形領域を転送する機能を制
御する表示制御器10と、この表示制御器10を制御する中
央処理装置２とを具えた従来の画像表示装置を改良する
ものである。上記ページ中の特定ページｘをワードが１
次元配列される１次元メモリ33及び１ワード分のバッフ
ァとして機能するバッファ手段26により構成する。その
一方で、上記特定ページｘ以外のページについては、ワ
ードが２次元配列される２次元メモリとして構成する。
上記表示制御器10に代わって１次元メモリ33のアドレス
を指定するアドレス発生器27は、中央処理装置２によっ
て初期値を設定された後、表示制御器10の書込み又は読
出動作毎に歩進される。そして、１次元メモリ33と２次
元メモリとの間でバッファ手段26を介してワードの配列
を２次元から１次元へ又は１次元から２次元へ変換して
授受することを特徴としている。

［作用］本発明によれば、表示制御器に代わってアドレス発生器
が１次元メモリのアドレスを指定するために、アドレス
発生器のビット数を増やすことによって１次元メモリの
容量に構成上の制限がないので漢字等の大量のデータを
BITBLT操作の対象として扱うことができるのみならず、
この１次元メモリは、表示制御器からみればビットマッ
プメモリの１ページと等価であり表示制御器のBITBLT動
作には何等支障がない。しかも１次元メモリによれば自
由な大きさの矩形領域を効率よく管理することができ
る。

［実施例］以下、第１図ないし第６図を参照して本発明の実施例に
ついて詳細に説明する。第１図は、本発明の原理を説明
するためのブロック図である。本発明による画像表示装
置は、第７図の従来装置と大部分同じであるので、相違
点に関する部分のみ図示してある。本発明の画像表示装
置と従来装置との主な相違点は、BMM12の１つのページ
ｘを非表示用ページとしてCRTC10のアドレス制御回路の
管理下から外す（但し、ページｘの指定はアドレスの上
位ビットデータで行う）と共に、ページｘを、大容量の
１次元メモリ33と１ワード分のバッファを含むバッファ
手段26とにより構成し、１次元メモリ33のアドレスを、
CRTC10とは別個のアドレス発生器27で指定する点にあ
る。アドレス発生器27には、矩形領域の転送動作時に、
１次元メモリ33の初期アドレスがCPUからセットされ、
ページｘの読出／書込（R/W）命令毎にアドレスが１ず
つ歩進される。ページｘのアドレスの上限は、アドレス
発生器27によって決まるので、アドレス発生器28の出力
ビット数を大きくすることによってページｘの容量を他
のページの容量に比べ理論上無制限に大きくすることが
できる。１次元メモリのページｘと２次元メモリの他の
ページ（例えばページ１）との間のデータの授受は、い
わば０次元の窓としてのバッファ手段26を介して行われ
る。CRTC10からみたページｘは何ら他のページと変わら
ず、CRTC10の構成に変更はない。

第２図に、本発明の一実施例のブロック図を示す。第１
図と同等のブロックには同一符号を付してある。この実
施例では、第１図のバッファ手段26は双方向性３ステー
トバッファ36から成る。この３ステートバッファ36は、
１次元メモリ33のデータバスとCRTC10のBMMデータバス
とを仲介する。CRTC10からのBMMアドレスの上位ビット
はデコーダ34に入力され、そのアドレスの指定するペー
ジが判別される。BMMアドレスの上位２ビットがページ
指定に使われる場合、ページ数は2²＝４である。デコー
ダ34は指定されたページのメモリのみをイネーブルす
る。デコーダ34からページｘへのイネーブル信号35は、
３ステートバッファ36のイネーブル入力端子Ｇに印加さ
れる。３ステートバッファ36のデータ導通方向は、DIR
入力端子に受けるBMM読出信号Ｒで決まる。勿論、両デ
ータバスの接続関係を逆にすれば、DIR入力端子にBMM書
込信号Ｗを印加してもよい。

１次元メモリ33はRAMだけでなくROMを含んでよい。ROM
には、予め固定の表示データを書き込んでおくことがで
きる。表示データの書き換え、加入を必要としない場合
は、１次元メモリ33はROMだけで構成される。１次元メ
モリ33内の各メモリチップはカウンタ28の出力の上位ビ
ットで選択的にイネーブルされる。第１図のアドレス発
生器27はカウンタ28で構成し得る。例えば、１次元メモ
リの総メモリ容量が4Mワードであれば、カウンタ28には
22ビットカウンタを用いる。カウンタ28には、矩形領域
転送に先立ち１次元メモリ33の初期アドレスをロードす
る。CPUのデータバス幅がカウンタ28のビット数より小
さい場合には、２回に分けてロードする。カウンタ28の
内容は、ANDゲート38の出力で歩進される。ANDゲート38
はORゲート32の出力とデコーダ34の出力35とを受ける。
ORゲート32はBMM書込／読出信号（W/R）を受ける。但
し、１次元メモリ33がROMのみの場合はBMM読出信号Ｒの
みを受ける。したがって、カウンタ28は、BMMページｘ
の書込または読出信号で歩進されることになる。１次元
メモリ33はBMM書込信号Ｗを受け、この信号が能動状態
のとき以外は読出状態に設定される。勿論、１次元メモ
リ33内のROMにはBMM書込信号Ｗは印加されない。

第２図の実施例の動作について、第５図を参照し説明す
る。第5A図は１ワード＝16ビットの場合の１次元メモリ
33の記憶内容の一例を示す。第5B図は、ページｘから表
示データを転送した１表示用ページ12aの記憶内容を示
す。１次元メモリ33には、例として8x16及び16x32の２
つのサイズのアルファベットフォント並びに16x16及び3
2x32の２サイズの漢字フォントを記憶している。32x32
の漢字フォントは２ワード幅なので左右を分割して記憶
されている。その他の文字サイズも任意に設定できるこ
とはいうまでもない。今、第２図の装置において、第5B
図の表示用ページ12aの矩形領域90内に小サイズの“A",
“C"、矩形領域92内に大サイズの“A"を転送し、次いで
矩形領域97内に小サイズの漢字“特”、さらに、矩形領
域98内に大サイズの漢字“特”を転送するとする。以
下、その手順を示す。

・小サイズ“A"をページ12aのアドレスBA1で始まる16x1
6矩形領域90の左半分に転送する。

１）16ビットワードの右半分をマスクするようにCRTC10
のマスクレジスタをセット。

２）アドレスカウンタ28にＮをロード。

３）命令COPY1,16,PX,BA1をCRTC10に付与。（但し、PX
はCRTC10からみたページｘ内の任意のアドレス）・小サイズ“C"を同矩形領域90の右半分に転送する。

１）16ビットワードの左半分をマスクするようにマスク
レジスタをセット。

２）アドレスカウンタ28にＮ＋32をロード。

３）命令COPY1,16,PX,BA1を付与。

・大サイズ“A"をアドレスBA＋１で始まる16x32の矩形
領域92に書く。

１）マスクレジスタのマスク設定を解除。

２）アドレスカウンタ28にＰをロード。

３）命令COPY1,32,PX,BA1＋１を付与。

・小サイズ“特”をアドレスBA2で始まる16x16の矩形領
域97に書く。

１）マスクレジスタのマスク設定を解除。（既に、解除
されていれば不要）２）アドレスカウンタ28にＱをロード。

３）命令COPY1,16,PX,BA2を付与。

・大サイズ“特”をアドレスBA3で始まる32x32の矩形領
域98に書く。

１）マスクレジスタのマスク設定を解除。（既に、解除
されていれば不要）２）アドレスカウンタ28にＲをロード。

３）命令COPY2,32,PX,BA3を付与。

小サイズ“A"を転送する動作について、CRTC10は、COPY
命令を受けると、ページｘのアドレスPXで始まる1x16ワ
ードの矩形領域をページ12aのアドレスBA1で始まる同様
の矩形領域へ転送する命令であると解する。そこで、CR
TC10はページｘのアドレスPXの１ワードを読み出す。実
際には、ページｘに２次元メモリは存在しないので、ア
ドレスPXの上位ビットが３ステートバッファ36のイネー
ブルに利用されるだけで、アドレスカウンタ28によりア
ドレス指定された１次元メモリの１ワードが３ステート
バッファ36を介してCRTC10に読み出される。この１ワー
ドデータは次にページ12aのアドレスBA1に書き込まれ
る。但し、ワードの右半分はマスクされているので左半
分のみが書かれる。前回のページｘ読出信号によりアド
レスカウンタ28は１だけ歩進されているので次のアドレ
ス位置（Ｎ＋１）の１ワードが読みだされ、ページ12a
の先の書込位置の１ライン下に書かれる。この様な動作
が16回繰り返されると小サイズ“A"のBITBLT操作が終了
する。他のBITBLT操作についても、マスクの状態及び△
Ｘ、△Ｙの大きさが異なる以外同様である。ページ12a
からページｘへの転送はCOPY命令の転送元及び転送先の
アドレスを逆にすることにより同様に行い得る。

カウンタ28に初期アドレスをロードした後、１次元メモ
リ33のあるワードの読出のためのアドレスは直前のワー
ドの読出パルスの後縁で歩進指定されているので、１次
元メモリ33のデータの安定に供する時間が十分長く取
れ、１次元メモリ33にはアクセスタイムの長い（低速）
の安価なメモリを用いることができる。これは、特に１
次元メモリ33が大容量であることを考えると有益であ
る。

第３図は、本発明による画像表示装置の第２実施例のブ
ロック図である。この実施例が第１実施例と異なる点
は、文字データをページｘからページ12aに転送する際
に、文字のＸ方向及びＹ方向の拡大を行うために、夫々
カウンタ28のUP入力端子への歩進信号を1/M分周する分
周器72と、１次元メモリ33の読出データを受けるデータ
変換器68とを設けたことである。これに付随して、デー
タ変換器68の制御データを受けるラッチ70が設けられ
る。また、双方向性３ステートバッファ36は、２個の単
方向性３ステートバッファ64、66に変更され、各々のイ
ネーブル信号用にANDゲート60、62が設けられる。この
実施例では、CRTC10側から１次元メモリ33へのデータの
書込は単方向性３ステートバッファ64を介して行う。逆
に、１次元メモリからの読出はデータ変換回路68及び単
方向性３ステートバッファ66を介して行う。Ｙ方向の拡
大は1/M分周器72にCPUから拡大率データを設定すること
により行える。例えば、CPUからのデータによって1/2分
周が設定されたとき分周器72はBBM読出信号を２個受け
る度にカウンタ28を１だけ歩進する。このことは、１次
元メモリ33の同一アドレスのデータが続けて２回転送さ
れる（読みだされる）ことを意味する。これにより、１
次元メモリ33から読み出されるフォントはＹ方向に２倍
に拡大される。Ｍ＝１に設定されたときは分周器72がな
い場合と等価である。データ変換回路68に関するＸ方向
の拡大については第４図を参照して説明する。

第４図は、データ変換回路68の一例である。データ変換
回路68はこの例では夫々４ツ−１データセレクタを２個
含む８個のデータセレクタチップ80a〜80hから成る。各
データセレクタチップは同一構成のもであり制御入力端
子A,Bに受けたデータに従って夫々入力端1C0〜1C3の１
信号を出力端1Yに、入力端2C0〜2C3の１信号を出力端2Y
に選択的に出力する。データセレクタの入出力および制
御信号の関係を表１に示す。

各データセレクタの制御入力端A,Bには第３図のラッチ7
0からのデータL0,L1が印加される。データL0,L1とこの
データ変換回路68の機能との関係を表２に示す。

この機能を達成するためのデータセレクタ80a〜80hの入
力接続関係は表３に示す。

更に、データ変換回路68の入力データD0〜D15と出力デ
ータX0〜X15と制御データL0,L1の関係を表４に示す。

この表からデータ変換回路の機能は容易に理解されよ
う。即ち、L1＝L0＝０のときＸ方向の拡大は行われず、
L1＝0,L0＝１のとき１ワードの左半分をＸ方向に２倍に
拡大し、L1＝1,L0＝０のとき１ワードの右半分をＹ方向
に２倍に拡大する。L1＝L0＝１のときは塗りつぶしのた
めにオール１にされ、あるいはクリアのためにオール０
にされる。

再び第５図を参照して第３図の装置の拡大動作を説明す
る。まず、大サイズの“A"をＸ方向に２倍に拡大した文
字を矩形領域94に転送し、次に、大サイズの“A"をＸ及
びＹ方向に夫々２倍に拡大した文字を矩形領域96に転送
するとする。

・Ｘ方向に２倍に拡大。

１）マスクレジスタのマスクを解除。

２）アドレスカウンタ28にＰをロード。

３）ラッチ70にL1＝0,L0＝１セット。

４）分周器72をＭ＝１にセット。

５）COPY1,32,PX,BA1＋２をCRTC10に付与。

６）アドレスカウンタ28にＰをロード。

７）ラッチ70にL1＝1,L0＝０セット。

８）COPY1,32,PX,BA1＋３をCRTC10に付与。

・Ｘ及びＹ方向に夫々２倍に拡大。

１）マスクレジスタのマスクを解除。

２）アドレスカウンタ28にＰをロード。

３）ラッチ70にL1＝0,L0＝１セット。

４）分周器72をＭ＝２にセット。

５）COPY1,64,PX,BA1＋４をCRTC10に付与。

６）アドレスカウンタ28にＰをロード。

７）ラッチ70にL1＝1,L0＝０セット。

８）COPY1,64,PX,BA＋５をCRTC10に付与。

尚、図示はしないがＹ方向のみの拡大も可能である。ま
た、大サイズの漢字をＸ及びＹ方向に拡大することもで
きる。例えば、大サイズの“特”を第４図のデータ変換
回路68でＸ方向に２倍に拡大する場合、COPY命令を４回
繰り返せばよい。データセレクタ68に図示のごとき４ツ
−１データセレクタではなく８ツ−１データセレクタを
用いれば、Ｘ方向４倍の拡大も可能である。表３に示し
た各データセレクタへの入力データD0〜D15の接続関係
を他のデータセレクタ等で選択的に切り替えるようにす
れば、データ変換器68の出力端にシフトされたデータを
得ることもできる。これにより、転送先の文字表示位置
をビット単位で指定することが可能になる。

このように、本発明の第３図の実施例によれば、BITBLT
の機能を有効に利用して文字や図形の拡大が行えるの
で、１次元メモリ33内にすべてのサイズのフォントを用
意する必要はなく、１次元メモリ33の容量を低減すると
ともに、種々多様な表示フォントサイズを得ることがで
きる。

次に、第６図を参照して本発明の第３実施例について説
明する。第２図の第１実施例と異なる主な点は、新たに
１次元メモリ33に対してCPUからのアクセスポートを設
けたことである。即ち、１次元メモリの内容を直接CPU
が読出したり書き換えたりできるように１次元メモリ33
のデータバスを双方向性３ステートバッファ54を介して
CPUのデータバスに接続している。バッファ54のイネー
ブルのためにＧ入力端にCPUのアドレスデコー52の出力5
3が印加される。バッファ54の方向を定めるためにDIR入
力端にCPUバスの読出信号Ｒが印加される。また、１次
元メモリ33アドレス歩進をCPU側からも制御するためにC
PUの読出／書込信号を受けるORゲート42、デコーダ52の
出力53及びORゲート42の出力をうけるANDゲート44、更
にANDゲート38、44の両出力を受けるORゲート48も設け
られる。

この構成は、単にCPUから直接１次元メモリの内容が読
み書きできると言うことだけでなく、１次元メモリ33を
ストローク漢字データの記憶用メモリとして共用できる
という点で有益である。ストローク漢字データは、第５
図に示したようなフォントとしての文字データではな
く、文字を構成する各線分の端点の相対座標情報を順次
１次元に配列したデータである。通常、ストローク漢字
データメモリは、メインメモリ空間上に配置された１次
元メモリであり、そのハードウエア的な構造には１次元
メモリ33と差がないという点に着目して、この実施例は
１次元メモリ33をストローク漢字データメモリとして共
用できるようにしたものである。ストローク漢字データ
はCPUによって読み取られこれに基づいて線分描画情報
がCRTC10に与えられる。従って、BMMに対する文字の書
込速度はBITBLT転送による書込には劣るが、CPUの処理
を介するので非整数倍を含む任意倍のＸ、Ｙ方向の拡大
が可能である。この共用構成により装置が著しく簡略化
される。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変形変更が行えること
はいわゆる当業者には明らかであろう。例えば、バッフ
ァ36はオープンコレクタバッファであってもよい。アド
レス発生器27には、カウンタではなくアキュムレータを
利用することも考えられる。また、１ワードのビット数
やメモリの容量は前述のものに限定されない。

［発明の効果］上述の如く本発明の画像表示装置によれば、１次元メモ
リ33、バッファ手段26、表示制御器に代わって１次元メ
モリのアドレスを指定するアドレス発生器27の付加によ
り、従来のBITBLT機能を損なうことなく大量の文字／図
形データをBITBLT操作の対象として扱うことが可能にな
る。表現データは、２次元配列のワードも一旦は１次元
に変換して１次元で管理することなるので効率がよく、
また、アドレス制御に制限ある（つまり、メモリをペー
ジとして制御する）表示制御器に代わって、別個に設け
たアドレス発生器が１次元メモリのアドレスを指定する
ので、アドレス発生器のビット数を増やすことによって
自由な大きさの矩形領域を管理できる。１次元メモリの
初期アドレスは直前の読出／書込命令で歩進・指定され
るので、大容量の１次元メモリ33にはアクセスタイムの
遅い安価なメモリを用い得る。

【図面の簡単な説明】

第１図は本発明の原理を説明するためのブロック図、第
２図は本発明の第１実施例のブロック図、第３図は本発
明の第２実施例のブロック図、第４図は第３図のデータ
変換回路68のブロック図、第5A図は１次元メモリ33の例
を示す図、第5B図はBMMの１ページの例を示す図、第６
図は本発明の第３実施例のブロック図、第７図は本発明
を適用する従来の画像表示装置のブロック図、第８図及
び第９図はBITBLT操作を説明するためのBMMのデータ記
憶状態及びワード構成を示す図である。図において、10は表示制御器、12はビットアップメモリ
（BMM）、26はバッファ手段、27はアドレス発生器、33
は１次元メモリである。

Claims

【特許請求の範囲】

【請求項１】ビットマップメモリと、該ビットマップメ
モリのページ間で相互に所望数のワードで構成される矩
形領域を転送する機能を制御する表示制御器と、該表示
制御器を制御する中央処理装置とを具えた画像表示装置
において、上記ページ中の特定ページを上記ワードが１次元配列さ
れる１次元メモリ及び１ワード分のバッファとして機能
するバッファ手段により構成し、上記特定ページ以外の上記ページを上記ワードが２次元
配列される２次元メモリとして構成し、上記中央処理装置によって初期値を設定された後上記表
示制御器10の書込み又は読出動作毎に歩進されて上記表
示制御器に代わって上記１次元メモリのアドレスを指定
するアドレス発生器を設け、上記１次元メモリと上記２次元メモリとの間で上記バッ
ファ手段を介して上記ワードの配列を２次元から１次元
へ又は１次元から２次元へ変換して授受することを特徴
とする画像表示装置。