JPS6262390A

JPS6262390A - グラフイツク表示装置

Info

Publication number: JPS6262390A
Application number: JP60201549A
Authority: JP
Inventors: 晃洋桂; 茂松尾; 吉田　重秋; 博武田; 久志梶原
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1985-09-13
Filing date: 1985-09-13
Publication date: 1987-03-19
Anticipated expiration: 2010-07-05
Also published as: JPH0762794B2; US4947342A; EP0215428A2; KR960000884B1; EP0215428A3; KR870003459A; US6538653B1; DE3689917D1; DE3689917T2; EP0215428B1; US5751930A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は文字や図形を表示するグラフィック表示装置に
係り、特に文字を画素単位情報として記憶２表示するも
のにおいて、文字の所定の位置への展開を高速動程する
に適したグラフィック表示装置に関する。

〔発明の背景〕

ラスクスキャン方式でＣＲＴに文字や図形を表示する方
法として表示装置の各画素に対応する情報を記憶するメ
モリ（ビットマツプメモリ）を持つ方式（ビットマツプ
方式と呼ぶ）がある。また、このビットマツプメモリを
持つ方式はプリンタへの出力を制御する場合にも用いら
れている。従来、このビットマツプメモリに文字や図形
データを発生する処理を主としてリフトウェアで行って
いたが、扱うデータ量が多いため低速であるという問題
があった。一方、特にグラフィック図形発生を高速に行
う分野では専用のハードウェアを用いる方法も一部用い
られているが高価になるのが難点である。

これに対し１文字や図形データの発生機能をＬＳＩに内
蔵することが行われるようになってきており、例えば公
知の文献としては、「御法用和夫ほかｒ座標で描画位置
を指定でき、塗りつぶしやコピーなど豊富なコマンドを
持つＣＲＴコントローラ」日経エレクトロニクス１９８
４年５月２１日号、ｐｐ、２２１７２５４Ｊがある。こ
のＬＳＩを用いれば比較的低いコストでグラフィック処
理を大幅に高速化できる。また、このＬＳＩは矩形領域
の情報を高速にコピー転送する機能を有しており、この
機能を文字表示に適用することができる。なおこのコピ
ー機能の詳細については１本発明者らが、特願昭５９−
２７１５５及び特願昭５９−２０９２４８に提案してい
る。このコピー機能をビットマツプ文字表示に適用する
方式は従来のソフトウェアによる方式に比較してかなり
高速化が可能となり、例えば２４ドツト×２４ドツトの
漢字１０００文字を白黒表示する場合、約０．５〜１秒
程度で全画面を更新できる。しかるに、この方式はカラ
ー処理の場合に性能が低下するという問題がある。

またマンマシン・インタフェースを重視する分野では、
全画面を０．１秒程度で更新する性能が要求されており
、上記性能は十分なものではない。

〔発明の目的〕

本発明の目的は、ビットマツプ文字表示を高速化するた
め、簡単フォントの高速展開処理を実現するグラフィッ
ク表示装置を提供することにある。

〔発明の概要〕

前期目的を達成するための本発明の特徴は、同一のアド
レス空間に配置された表示領域と文字フォント領域を管
理するプロセッサを設け、システムのデータバスを介し
て転送される文字のコード情報から対応する文字の文字
のフォントパターンが記憶されているアドレスを算出し
、そのフォントパターンを表示領域の所定の位置に転送
するようにしたことである。

本発明に於いては「文字」とは「英字」、「数字」、「
漢字」、「カナ」、「記号」、「基本図形」等の画像情
報の基本単位を示す概念である。

〔発明の実施例〕

以下図面に基づいて本発明の好適な実施例を詳細に説明
する。

第１図は本発明を実施したグラフィック表示装置の全体
構成概要の一例を示す０図形処理装置（ＧＤＰ）１０．
中央処理装置（ＣＰＵ）１１゜メインメモリ１２．直接
メモリアクセスコントローラ（ＤＭＡＣ）　１３　、フ
レームバッファ１４．並直列変換回路１５９表示装置（
ＣＲＴ）１６．マルチプレクサ１７．ランチ１８．から
成る。

中央処理装置１１はメインメモリ１２に記憶されたプロ
グラムを実行処理しシステム全体を管理制御する。直接
メモリアクセスコントローラ１３は、メインメモリ１２
と図形処理装置１０あるいは他の入出力装Ｍ（図示しな
い）との間の直接メモリアクセスを制御する。図形処理
装置１０は中央処理装置１１あるいはメインメモリ１２
から転送されるコマンドとパラメータ情報を受は取り、
あらかじめ定められた処理手順に従って、フレームバッ
ファ１４をアクセスし文字や図形データを発生する。ま
た図形処理装置１４は、表示装置１６を制御する同期タ
イミング信号の発生及び所定のタイミングに同期してフ
レームバッファ１４から順次表示すべき情報を読み出す
ための制御も司っている。フレームバッファ１４から並
列に読み出された表示データは並直列変換回路１５で高
速の直列信号に変換されてＣＲＴ表示装置１６に送られ
画面上に表示される。マルチプレクサ１７はフレームバ
ッファ１４のアドレスを、図形処理装置１０あるいは中
央処理装置１１に接続されたアドレスバスのいずれから
供給するかを切り換える。ラッチ１８はアドレスとデー
タの複合された情報からアドレス情報だけを切り出すの
に用いられる。

本実施例では特に、フレームバッファ１４には表示装置
の各画素に対応するデータを記憶する表示領域と文字の
フォントデータを記憶する文字フォント領域の両者を含
むようにしている。また、図形処理装置！１０では、文
字フォント領域の先頭アドレス（ＦＳＡ）ｌ、　ＦＳＡ
Ｌ）を記憶するレジスタと１文字を構成する合計ビット
数（Ｆ　Ｂ　Ｎ）を記憶するレジスタを設けることによ
り、システムのデータバスを介して中央処理装置あるい
はメインメモリから転送されるパラメータではコード化
された文字の番号のみを指定するだ番プで対応する文字
パターンの記憶されているアドレスを算出し得るように
している。この機能により、以下に詳述するように１文
字処理の高速化が可能となっている。

第２図は図形処理装置１０の内部構成を示し、描画プロ
セッサ１０１２表示プロセッサ１０２゜タイミングプロ
セッサ１０３．ＣＰＵインタフェース１０６９割込み制
御回路１０５．ＤＭＡ制御回路１０４．ディスプレイイ
ンタフェース１０８゜及びバス制御回路１０７から成る
。描画プロセッサ１０１は、線や面等の図形発生やＣＰ
Ｕと表示用メモリ間のデータ転送等を制御するもので、
描画アドレスを出力し表示用メモリの読み書きを行う。

表示プロセッサ１０２はラスク走査に従って順次表示さ
れる表示用メモリの表示アドレスを出力する。タイミン
グプロセッサ１０３は、ＣＲＴの同期信号や表示タイミ
ングや表示と描画の切り替え信号等の各種タイミング信
号を発生する。

ＣＰＵインタフェース１０６は、ＣＰＵデータバスと図
形処理装置１０間の同期化等中央処理装置（ＣＰＵ）１
１とのインタフェースを司る。割込み制御回路１０５は
ＣＰＵに対する割込み要求信号（ＩＲＱ）を発生する。

直接メモリアクセス（以下ＤＭＡと呼ぶ）制御回路１０
４はＤＭＡコントローラ（以下ＤＨＡＣと呼ぶ）１３に
対する制御信号のやりとりを制御する。ディスプレイイ
ンタフェース１０８は、表示と描画のアドレス切り替え
制御等表示用メモリ及びディスプレイ装置とのインタフ
ェースを司る。バス制御回路１０７は、フレームバッフ
ァ用のバスのアクセス権を制御するもので、外部から要
求される信号に対しバスの使用を許可するかどうかを制
御する。この図形処理装置１０では、描画９表示、タイ
ミングの３プロセツサが機能分散し並列動作することに
より、処理効率を向上している。

第３図は、第２図に示す図形処理袋！１０の端子配置図
を示したものである。各端子機能は次の通りである。

（１）電源端子（Ｖｃｃ、　Ｖｓｓ）図形処理装置１０に電源を供給する端子で、ＶａＢは接
地しＶｃｃには＋５ｖを供給する。

（２）システムデータバス（Ｄｏ〜Ｄ１５：人出力）Ｃ
ＰＵＩＩを含む処理システムと図形処理装置１０間のデ
ータ転送に使用する入出力信号である。

処理システムのデータバス幅に合わせ８ビツトインタフ
エース、１６ビツトインタフエースの選択が可能である
。

（３）リード／ライト（Ｒ／Ｗ：六方）ＣＰＵＩＩを含
む処理システムと図形処理装置１０間のデータ転送の方
向を制御する久方信号である。Ｒ／Ｗが”Ｈｉｇｈ″ル
ベルのとき図形処理装置１０からＣＰＵ側への転送が行
われ、Ｒ／Ｗが”Ｌｏｗ”のときはＣＰＵ側から図形処
理装ｆｉ！１０側へのデータ転送となる。ただし、ＤＭ
Ａ転送のときは、Ｒ／Ｗが“Ｈｉｇｈ”レベルのときメ
インメモリ側１２から図形処理装置１０へと転送となり
Ｒ／Ｗが“Ｌｏｗ”のときは図形処理装置１０からメイ
ンメモリ１２への転送となる。

（４）チップセレクト（Ｃ８：入力）ＣＰＵ１１が図形処理装置１０にアクセスする起めの入
力信号で、Ｃ８を“Ｌｏｗ”とすることにより図形処理
装置１０の内部レジスタに対しり一ド／ライトを実行で
きる。

（５）レジスタセレクト（Ｒ８：入力）図形処理装置１
０内部のレジスタを選択する入力信号で、Ｒ８が“Ｌｏ
ｗ”レベルのときアドレスレジスタ（Ｒ／Ｗが“Ｌｏｗ
”レベル）または、ステータレジスタ（Ｒ／Ｗが“Ｈｉ
ｇｈ”レベル）が選択され、Ｒ８が“Ｈｉｇｈ”レベル
のときはアドレスレジスタが指定する制御レジスタが選
択される。

（６）データ転送アクノリッジ（ＤＴＡＣＫ　：出力）
データ転送の完了を示す出力信号で、非同期バスインタ
フェースでの転送制御信号として使用する。

（７）リセット（ＲＥＳ：入力）図形処理装置１０の内部状態をリセットするための入力
信号である。ＲＥＳに“Ｌｏｗ”レベルを入力すること
により、ステータスレジスタ（Ｓ　Ｒ）、動作モードレ
ジスタ（ＯＭＲ）の上位２ビツト、及びコマンド制御レ
ジスタ（ＯＣＲ）が初期化される。それ、以外の内部レ
ジスタは影響を受けない。

（８）割込み要求（Ｉ　ＲＱ　：出力）ＣＰＵ側にコマ
ンド処理の終了や未定義コマンド検出などを知らせる割
込み要求の出力信号である。

（９）ＤＭＡ転送要求（誼匝：出力）ＤＭＡ転送モードでデータ転送を行うとき。

ＤＭＡに対してデータ転送要求を行うための出力信号で
ある。　ＤＲＥＱの発生は、ＤＭＡ転送コマンドの実行
やコマンド制御レジスタのＤＭＡ転送モードピット（Ｃ
ＤＭ）を“１”に設定することにより行う、ＤＭＡ転送
モードは、コマンド制御レジスタのＤＭＡ転送要求制御
ビット（ＤＲＣ）の設定によりサイクルスチールとバー
ストの２つのモードが選択できる。

（１０）　Ｄ　Ｍ　Ａ転送要求アクノリッジ（巨石１人
力）「可に対するＤＭＡＣからの応答入力信号である。

而が“Ｌｏｗ”レベルのとき、Ｒ／Ｗは逆極性でＡＣＲ
ＴＣに認識される。　０ＡＧＫは、リセット後のデータ
バスのインタフェースモードを図形処理装置１０に設定
するのにも用いられる。ＲＥＳが“Ｌｏｗ”レベルから
“Ｈｉｇｈ”レベルの信号の立ち上がり時に面が“Ｈｉ
ｇｈ”レベルであると１６ビツトインタフエースとして
設定され、以後ＣＰＵ側とのデータ転送にはＤｏ−０１
５が用いられる。

また、ＤＡＣＫが“Ｌｏｗ”レベルであると８ビツトイ
ンタフエースとして設定され、以後ＤＯ〜Ｄ７のみが用
いられ、Ｄ８〜Ｄ１５は無効になる。加えて、アドレス
レジスタのオートインクリメントモードも１６ビツトイ
ンタフエースモードの場合十２インクリメント（偶数ア
ドレスのみ）となり。

また、８ビツトインタフエースモードの場合＋１インク
リメントとなる。

（１１）ダン（ＤＯＮＥ　：入出力）ＤＭＡ転送の終了を示す入出力信号で、ＤＭＡデータ転
送実行中のＤＯＮＢは出力となりＤＭＡ転送を終了する
と“Ｌｏｗ”レベルになる。ＤＭＡコマンド／パラメー
タ転送転送実行中前人力となりＤＨＡＣからのデータ転
送終了信号の受は付けを行う。

（１２）クロック（ＣＬＫ：入力）図形処理装置１０の内部動作の基準となる入力信号でＣ
ＬＫには、フレームバッファ１４のメモリアクセスタイ
ミング（メモリサイクル）のｎ倍（ｎはプログラマブル
）の周波数のクロックを外部回路の高速ドツトタイミン
グ回路より入力する。

（１３）垂直周期（■■に：出力）ＣＲＴディスプレイ装置１６に垂直同期をかけるための
８力信号である。

（１４）水平同期（罷■旧：出方）ＣＲＴディスプレイ装置１６に水平同期をかけるための
出力信号である。また、動作モードレジスタのＳＴＲが
“Ｏ”、またはＲＡＭが０”に設定されているときは、
ＭＡＤよりリフレッシュアドレスが出力されていること
を示す出力信号にもなる。

（１５）外部同期（ＥＸＳＹＮＣ：入出力）複数台の図
形処理装置１０の並列動作または外部機器（他のＣＲＴ
コントローラ、ビデオ装置など）と図形処理装置１０が
同期動作を行うための入出力信号である０図形処理装置
１０が同期動作の基準信号を供給するマスタデバイスの
場合（動作モードレジスタのＭ／Ｓが“１”のとき）Ｅ
ＸＳＹＮＣは出力信号となり、ノンインタレースモード
では■ＹＮＣを、インタレースシンクモードまたはイン
タレースシンク＆ビデオモードでは奇数フィールドの五
ＹＮＣ分離して出力する。また、図形処理袋Ｗ１１０が
外部機器などから供給される基準信号に従って動作する
スレーブデバイスの場合、ＥＸＳＹＮＣは入力信号とな
り、ノンインタレースモードでは■ＹＮＣを、インタレ
ースシンクモードまたはインタレースシンク＆ビデオモ
ードでは奇数フィールドのＶＳＹＮＣを分離して入力す
ることによす同期動作が行われる。

（１６）メモリサイクル（ＭＣＹＣ：出力）図形処理装
置１０のフレームバッファに対するアクセスタイミング
を示す出力信号である１図形処理装置１０がアドレスサ
イクルのときＭＣＹＣは“Ｌｏｗ”レベルとなり、デー
タサイクルのとき“Ｈｉｇｈ”レベルとなる。

（１７）アト−レスストローブ（Ａｓ：出力）表示用メ
モリアドレスのラッチタイミング出力信号である。ＡＳ
の“Ｌ　ｏｖ”レベル時に、ＭＡＤの出力信号をラッチ
することによりアドレスを分離することができる。また
ｎは表示すイクル期間にフレームバッファ１４よりリー
ドされるデータを、並直列変換回路（シフトレジスタ）
１５ヘロードする選択信号にも用いられる。

（１８）メモリリード（ＭＲＤ：出力）描画サイクル時
１図形処理装置１０と画面メモリ間のデータの転送方向
を制御する出力信号である。すなわち、図形処理装置１
０はＭＲＤが“Ｈｉｇｈ”レベルのときはフレームバッ
ファ１４からのリードを“Ｌｏｗ”レベルのときはフレ
ームバッファ１４のライトを行う。

（１９）ドロウ（ＤＲＡｖ：出力）図形処理装置１０が描画サイクルが表示すイクルかを示
す出力信号である０面が“Ｌｏｗ”レベルのとき図形処
理装置１０は描画サイクルとなり。

ＭＡＤは描画アドレスと描画データのマルチプレクス信
号となる。また、ＤＲＡＭが“ｔｈｉｇｈ”レベルのと
きは表示すイクルとなり、ＭＡＤよりアドレスサイクル
期間表示アドレスが出力される。

（２０）メモリアドレス／データ（ＭＡＤ１５〜ＭＡＤＯ：入出力）フレームバッファ１４のアドレス（下位１６ビツト）と
データ（１６ビツト）のマルチプレクス入出力信号であ
る。ＡＳが“Ｌｏｗ”レベル期間には、ＭＡＤよりアド
レスが出力され、ＤＲＡＷが“Ｌｏｗ”レベルでＡＳが
“Ｈｉｇｈ”レベルの期間ＭＡＤは描画データの入出力
を行う１６ビツトの双方向データバスとなる。また、動
作モードレジスタのＲＡＭにｏ”を設定した場合、ＭＡ
ＤはＨ３ＹＮＣが“Ｌｏｗ”レベル期間８ビツトのリフ
レッシュアドレスを出力する。

（２１）メモリアドレス（ＭＡ２１〜ＭＡ１６：出力）メモリアドレス（上位６ビツト）の出力信号である。

（２２）表示タイミング（訂旺：出力）画面の表示期間
を示す出力信号である。

（２３）カーソル表示（ＣＵＤ：出力）ＣＲＴ画面にカ
ーソルを表示するための出力信号である。

（２４）フレームメモリバス要求（九箱η：入力）中央
処理装置！　（ＣＰＵ）１１を含む処理システムが図形
処理装置ｆ　（ＧＤＰ）１０を介さずに直接フレームバ
ッファ１４をアクセスするためのバス使用要求を行う入
力信号である０図形処理装置（ＧＤＰ）１０は、この入
力信号が“Ｌ　ｏｗ”レベルになると描画サイクルのみ
を開放する。

（２５）フレームバッファバス要求応答（ＦＢＡＣＫ　
：出力）ＦＢＲＥＱ信号に対する応答出力信号である。

この出力信号が“Ｌ　ｏｖ　ｔｔになる図形処理袋＠　
（ＧＤＰ）１０がバスを開放したことを示す。

（２６）ディスプレイアドレスストローブ（ＤＩＳＰＡ
Ｓ　：出力）画像用デュアルポートメモリをフレームバッファ１４に
用いるシステムに於いて、表示のためのアドレス信号を
ラッチするタイミング信号を出力する。この信号が＃＃
ＬＯｗｌ＃レベルの時１図形処理装置（ＧＤＰ）１０は
表示用アドレスを出力する。

第４図は、中央処理装置（ＣＰＵ）１１からアクセスで
きる図形処理装置！　（ＧＤＰ）１０内部の制御レジス
タ、ＲＡＭの一覧を示す、これらの内部レジスタのアク
セス方法には、次の２つの場合がある。

（１）ＣＰＵから直接アクセスできるレジスタ第５図は
、ＣＰＵＩ　１から直接アクセスできるレジスタ、ＲＡ
Ｍの詳細構成をまとめたものである。アドレスレジスタ
（Ｗｒｉｔｅ　０ｎｌｙ）とステータスレジスタ（Ｒｅ
ａｄ　０ｎｉｙ）はＲ８とＣＳが共に“Ｌｏｗ”の条件
でアクセスでき、書込み時はアドレスレジスタが、読出
し時はステータスレジスタが選択される。また、第５図
のアドレスレジスタ、ステータスレジスタ以外のレジス
タは、アドレスレジスタでレジスタ番号を指定した後、
Ｒ８が“Ｈｉｇｈ”　、ＣＳが“Ｌｏｗ”の条件でアク
セスすることより゛読み書きできる。

（２）　ＦＩＦＯ経由でアクセスできるレジスタ描画を
制御するレジスタ、ＲＡＭは、ＦＩＦＯ（Ｆｉｒｓｔ　
Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）　　経由でアクセスする。

ＦＩＦＯはそれぞれ８ワードのライトＦＩＦＯとリード
ＦＩＦＯがある。アドレスレジスタでＦＩＦＯエントリ
を指定して書込み動作を行うとライトＦＩＦＯへの書込
みとなり、読出し動作を実行するとり−ドＦＩＦＯから
の読出しとなる。ライトＦＩＦＯにコマンドを書込むと
、内部では１つのコマンド処理を終了するごとに次のコ
マンドがコマンドレジスタに転送される。パターンＲＡ
ＭはＩＩＩＰＴＮ　（ライトパターンＲＡＭ）、ＲＰＴ
Ｎ　（リードパターンＲＡＭ）コマンドを用いてアクセ
スする。また、描画パラメータレジスタには、ＷＰＲ（
ライトパラメータレジスタ）　、　ＲＰＲ（リードパラ
メータレジスタ）コマンドを用いてアクセスする。第６
図は描画パラメータレジスタの詳細構成を示す。

次に第５図に基づき、各レジスタの機能を説明する。

（１）アドレスレジスタ（Ａ　Ｒ：　Ａｄｄｒｅｓｓ　
Ｒｅｇｉｓｔｅｒ）アドレスレジスタ（Ａ　Ｒ）は、図
形処理装置（ＧＤＰ）１０内部のコントロールレジスタ
のアドレス（＄００〜＄ＦＦ）を指定するための書込み
専用レジスタである。コントロールレジスタにライトま
たはリードを行うとき、まずＡＲに該当する制御レジス
タのアドレスを書込む必要がある。

Ｒ８とＣ８が″Ｌｏｗ″レベルのとき書込みを行うとＡ
Ｒが選択される。

１６ビツトインタフエースモードのとき、ＡＲの最下位
ビットは無視され、ＡＲは常にワードアドレスになる。

また、８ビツトインタフエースモードのときは、ＡＲが
偶数であるとコントロールレジスタの”Ｈｉｇｈ”バイ
トデータ、奇数であると“Ｌｏｗ”バイトデータを示す
。

ＡＲがＲ８０〜ＲＦＦの範囲を示しているとき。

制御レジスタのリードまたはライトに伴ってＡＲの内容
は自動的に＋１インクリメント（８ビツトインタフェー
ス時）または＋２インクリメント（１６ビツトインタフ
ェース時）される；このため、アドレスが連続する制御
レジスタへのアクセスには、最初に先頭の制御レジスタ
のアドレスをＡＲにライトするだけでよい。

（２）ステータスレジスタ（Ｓ　Ｒ：　５ｔａｔｕｓ　
Ｒｅｇｉｓｔｓｒ）ステータスレジスタ（ＳＲ）は、図
形処理装置（ＧＤＰ）１０の内部状態を示すリード専用
のレジスタである。Ｒ８と３丁が“Ｌｏｗ”レベルのと
き読出しを行うとＳＲが選択される。ＦＩＦＯステータ
スは、ライトＦＩＦＯへの書き込み可能な語数を示す。

ＳＲの下位８ビツトが“１”にセットされたときの意味
は次の通りである。ビット４を除き各ビットは“１”に
セットされると、割込み発生要因となり、コマンド制御
レジスタの割込み許可ビットによって割込み発生が制御
される。

Ｏコマンドエラー（ＣＥ　Ｒ：　Ｃｏｍｍａｎｄ　ＥＲｒｏｒ　；　ｂｉ
ｔ　７　）未定義コマンドあるいは無効パラメータが検
出されたことを示す。

Ａ　Ｂ　Ｔ　（Ａｂｏｒｔ）　　ビットを１にセットす
ることによりＣＥＲはクリアされる。

Ｏエリア検出ＣＡ　ＲＤ　：　Ａｒｅａ　Ｄｅｔｅｃｔ
　；　ｂｉｔ　６　）描画領域テストモードの指定に従
ってエリアが検出されたことを示す、リードパラメータ
レジスタ（ＲＰＲ）コマンドを実行するかＡＢＴ（Ａｂ
ｏｒｔ）　　ビットを“１”にセットすることによりＡ
ＲＤはクリアされる。

Ｏコマンド終了（ＣＥ　Ｄ　：　Ｃ□Ｈ６ｎｄ　ＥｎＤ
　：　ｂｉｔ　５　）コマンド実行の終了またはコマン
ドが実行されていないことを示す。

υｒｉｔｅ　ＦＩＦＯにコマンドをライトすることでＣ
ＨＤはクリアされる。

Ｏエツジ検出（Ｅ　Ｇ　Ｄ　：　Ｈｅｄｇｓ　Ｄｅｔｅ
ｃｔ　；　ｂｉｔ　４　）ＳＲＣＩコマンドかＴＤＯＴ
コマンドによって境界色が検出されたことを示す。

Ｗｒｉｔｅ　ＦＩＦＯにコマンドをライトすることでＥ
ＧＤはクリアされる。

ＯリードＦＩＦＯフル（ＲＥＦ　：Ｒｅａｄ　ＦＩＦＯＦｕｌｌ：ｂｉｔ３）
リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。

リードＦＩＦＯのデータをリードすると、ＲＦＰはクリ
アされる。

ＯリードＦＩＦＯレディ（ＲＥ　Ｆ　：Ｒａａｄ　ＦＩＦＯＲｅａｄｙ；ｂｉｔ
２）リードＦＩＦＯにデータが準備されたことを示す。

リードＦＩＦＯデータを全てリードすると、ＲＦＲはク
リアされる。

ＯライトＦＩＦＯレディ（Ｗ　Ｆ　Ｒ：　Ｗｒｉｔｅ　ＦＩＦＯＲｅａｄｙ　；
　ｂｉｔ　１　）ライトＦＩＦＯへのライトが可能であ
ることを示す。

ライトＦＩＦＯに８ワード（１６バイト）のデータがラ
イトされるＶＦＲはクリアされる。

ＯライトＦＩＦＯエンプティ（Ｗ　Ｆ　Ｅ　：　Ｗｒｉｔｅ　ＦＩＦＯＨ＋ａｐｔｙ
　：　ｂｉｔ　Ｏ）ライトＦＩＦＯが空であることを示
す。

ライトＦＩＦＯにデータをライトするとＷＦＥはクリア
される。

（３）　ＦＩＦＯエントリ（Ｆ　Ｅ　：　ＦＩＦＯＥｎ
ｔｒｙ）ＦＩＦＯエントリ（ＦＥ）は、図形処理袋Ｗ　
（ＧＤＰ）１０にコマンド／パラメータのライト、図形
処理袋ｆｉｌ　（ＧＤＰ）１０よりデータのリードを行
うためのレジスタである０図形処理装置（ＧＤＰ）ｉｏ
はそれぞれ１６バイトのリードＦＩＦＯ、ライトＦＩＦ
Ｏを内蔵しており、アドレスレジスタにＦＩＦＯエント
リアドレスを設定して、リードを行うとり−ドＦＩＦＯ
が、ライトを行うとライトＦＩＦＯが選択される。

コマンド／パラメータを、ライトＦＩＦＯにライトする
ことによりコマンドは順次実行され、リードコマンド実
行後リードデータは順次リードＦＩＦＯに準備される。

１６ビツトインタフエースモードのときは、アンドレジ
スタにＦＩＦＯエントリアドレスを設定し、ワード単位
でのリード／ライトを行う、また、８ビツトインタフエ
ースのときには、アドレスレジスタにＦＩＦＯエントリ
アドレスを設定し、ライトではＨｉｇｈバイト、Ｌｏｗ
バイトの順でデータをライトし、リードでは、”Ｈｉｇ
ｈ”バイト、　　”Ｌｏｗ”バイトの順でリードする。

ＤＭＡは転送時はアドレスレジスタの内容にかかわらず
リード／ライトＦＩＦＯが選択される。

（４）コマンド制御レジスタ（ＣＣＲ：　Ｃｏｓ＋ｍａ
ｎｄＣｏｎｔｒｏｌ　Ｒｅｇｉｓｔａｒ）コマンド制御レジスタ（ＯＣＲ）は、コマンド処理と割
込みの許可／禁止を制御するり−ド／ライト可能なレジ
スタである。ＣＣＲ内の割り込み要求許可ビットにはス
テータスレジスタの７つの割込み要因に対応した割込み
要求の許可／禁止を設定する。ステータスレジスタのビ
ット位置に対応するビットに“０″を設定すると割込み
要求は禁止、′１”を設定する割込み要求は許可される
。

したがって、ＩＥの設定によりシステムに合った割込み
要求条件を設定することができる。また。

ＯＣＲはＲＥＳ入力によりＡＢＴは“１”、他のビット
は“Ｏ”に初期化される。

Ｏアボート（ＡＢＴ　：ＡＢｏｒＴ：ｂｉｔｌ　５）Ｏ
ボーズ（Ｐ　Ｓ　Ｅ　：　ＰａｕＳＥ　；　ｂｉｔｌ　
４）Ｏデータ　ＤＭＡ　　モード（ＤＤＭ：Ｄａｔｅ　　Ｄｍａ　　Ｍｏｄｅ；ｂｉｔｌ
　　３）Ｏコマンド　ＤＭＡ　　モード（ＣＤＭ　：　Ｃｏｍｍａｎｄ　ＤＭＡ　Ｍｏｄｅ　：
　ｂｉｔ　１２　）ＯＤＭＡ　　転送要求制御（ＤＲＣ：　ＤＭＡ　Ｒｅｑｕｅｓｔ　Ｃｏｎｔｒｏｌ
：　ｂｉｔｌ　１）Ｏグラフィックビットモード（ＧＢＭ　：Ｇｒａｐｈｉｃ　Ｂｉｔ　Ｎｏｄｓ：ｂｉ
ｔｌ　Ｏ”ｂｉｔ８）グラフィックビットモード（Ｇ　
Ｂ　Ｍ）は、図形処理装置（ＧＤＰ）１０で取り扱う画
素データのビット構成を設定するビットである。ビット
構成は、５種類が選択でき、システムにあったカラー（
階調）構成を容易に実現することができる。

Ｏ割り込み要求許可）（Ｉ　Ｅ　：　Ｉｎｔａｒｒｕｐｕｔ　Ｉ！ｎａｂｌａ
　：　ｂｉｔ７〜ｂｉｔｏ）ＩＥに対応してステータス
レジスタのビットが１１１　ｊｊにセットされるとＩＲ
Ｑが送出される。

（５）動作モードレジスタ（ＯＭ　Ｒ：　０ｐｅｒａｔｉｏｎ　Ｍｏｄｅ　Ｒａｇ
ｉｓｔａｒ）動作モードレジスタ（ＯＭＲ）は、図形処
理装置（ＧＤＰ）１０の動作モードを設定するり−ド／
ライト可能なレジスタである。ＯＭＲは、図形処理装置
（ＧＤＰ）１０の動作の停止／開始、フレームバッファ
１４へのアクセスモードの選択などシステムに対する重
要な設定を行う。

またＲＥＳ入力によりＯＭＨの上位２ビツト（Ｍ／Ｓ、
５ＴＲ）は、′０”にクリアされます。

Ｏマスタ／スレーブ（Ｍ　／　Ｓ　：　Ｍａｓｔｅｒ／５ｌａｖａ　：　ｂ
ｉｔ　１５　）マスタ／スレーブビット（Ｍ／Ｓ）は、
複数の図形処理装置（ＧＤＰ）１０との並列動作および
他のシステム（他のＣＲＴＣ，ＴＶシステムなど）と同
期動作を行う場合、ｗ！Ｉ形処理装置（ＧＤＰ）１０が
、システムの同期タイミング信号の発生元であるマスタ
デバイスになるか、他のシステムの同期タイミング信号
に従属して動作するスレーブデバイスになるかを設定す
るビットである。

Ｏスタート（Ｓ　ＴＲ：　５ｔａｒｔ　：ｂｉｔｌ　４
）スタートビット（ＳＴＲ）は、図形処理装置（ＧＤＰ
）１０の内部動作の開始／停止を設定するビットである
。

Ｏ描画優先（Ａ　ＣＰ　：　Ａｃｃｅｓｓ　Ｐｒ１ｏｒ
ｏｔｙ　：　ｂｉｔ　ｌ　３　）描画優先ビット（ＡＣ
Ｐ）は１図形処理装置（ＧＤＰ）１０がフレームバッフ
ァ１４への処理において、表示期間中に描画を行うか否
かを設定するビットである。

Ｏカーソルスキュー（ＣＳ　Ｋ　：　Ｃｕｒｓｏｒ　Ｄ
ｉｓｐｌａｙＳｋａｗ　：　ｂｉｔ　１１〜ｂｉｔ　１
０　）カーソルスキュービット（ＣＳ　Ｋ）は、ＣＨＤ
のスキュー（遅れ）量をメモリサイクルを単位として設
定する。スキュー機能はフレームバッファをアクセスす
る時間分、ＣＵＤをＬＳＩ内部で遅延させ、並直列ビデ
オ変換器より出力される直列ビデオ信号と位相を合わせ
るための機能である。

Ｏ表示タイミングスキュー（Ｄ　Ｓ　Ｋ　：　Ｄｉｓｐ　Ｓｋｅｗ　：　ｂｉｔ９
〜ｂｉｔ８　）表示タイミングスキューピット（ＤＳＫ
）は、ＤＩＳＰのスキュー（遅れ）量をメモリサイクル
を単位として設定する。スキュー機能は、カーソルスキ
ューと同様の意味をもっている。

ＯＲＡＭ　（ＲＡＭ　：　ＲＡＭ　Ｍｏｄｅ　：　ｂｉ
ｔ３　、　ｂｉｔ２）ＲＡＭモードピット（ＲＡＭ）は
、システムで使用するフレームバッファ１４の素子に対
してＤＲＡＭリフレッシュアドレス出力の有無を設定す
る。ＲＡＭの“０”設定によりＨ５ＹＮＣが“Ｌｏｗ”
レベルの期間中、ＭＡＤより８ビツトのＤＲＡＭリフ　
レッシュアドレスが出力される。

Ｏグラフィックアドレスインクリメントモード（Ｇ　Ａ
　Ｉ　：　Ｇｒａｐｈｉｃ　Ａｄｄｒｅｓｓ　Ｉｎｃｒ
ｅｍｅｎｔ　ｖａｏｄｅ　：ｂｉｔ　６〜ｂｉｔ４）グラフィックアドレスインクリメントモード（ＧＡＩ）
は、フレームバッファ１４がグラフィック画面設定され
ている画面への表示アドレス出力のインクリメントモー
ドを設定する。１表示すイクルフレームバツファよりリ
ードするデータを１語固定としてしまうと、ＧＢＭで４
ビット／画面を設定した場合、１語あたりで表示できる
画素数は４となり、１ビット／画素（１６画素／語）と
同一の精細度のＣＲＴディスプレイ等の表示装置に表示
を行わせようとすると、ＧＤＰＩＯへの入力クロックを
４倍にしなければならない、また、より多色／多階調の
応用に対しては、より高速のクロックを必要となる。そ
こで１表示すイクルでフレームバッファ１４より数ワー
ドのデータをリードすることにより図形処理装置（ＧＤ
Ｐ）１０への入力クロックを高速化することなく高精細
度ＣＲＴディスプレイ装置への対応を行うことができる
。

たとえばＧＢＭで４ビット／画素を設定した場合、１表
示すイクルでフレームバッファ１４より１６画素分のデ
ータ６４ビツト（４ワード）をリードし、＋４インクリ
メントで表示アドレスをカウントアツプする。１表示す
イクルで１語（１６ビツト）のリードではＧＡＩに”ｏ
ｏｏ”を設定する。これに対し、高精細度、あるいはマ
ルチカラー／多階調システムで１表示すイクルに３２／
６４／１２８ビツトのデータリードが必要となる場合、
それぞれＧＡＩを“００１”／“０１０”０１１”に設
定する。

Ｏフレームバッファアクセスモード（Ａ　ＣＭ　：　Ａｃｃｅｓｓ　Ｍｏｄｅ　：　ｂｉｔ
　７　）フレームバッファアクセスモード（ＡＣＭ）は
。

フレームバッファ１４へのリード／ライトアクセス方式
を選択する図形処理装置（ＧＤＰ）１０は、システムの
構成により２つのアクセスモードを備えてい４．ＡＣＭ
の設定により、表示期間中の描画処理などの動作が選択
できる。

Ｏラスタスキャンモード（ＲＳ　Ｍ）　　：　Ｒａ５ｔｅｒ　５ｃａｎ　Ｍｏｄ
ｅ　；　ｂｉｔｌ　〜ｂｉｔｏ）ラスタスキャンモード
（Ｒ８Ｍ）は、図形処理装ａ　（ＧＤＰ）１０のラスタ
スキャンモードを設定する。

ノンインタレースモード設定の場合、偶数フィールドと
奇数フィールドのラスタは重複して走査される。

インタレースシンクモード設定の場合、奇数フィールド
のラスタは、偶数フィールドのラスタを補間するよう走
査される。そして偶数フィールドのラスタと奇数フィー
ルドのラスタに、同一の文字またはグラフィックパター
ンを表示するように制御する。

インタレースシンク＆ビデオモード設定の場合、ラスタ
走査はインタレースシンクモードと同じであるが、偶数
フィールドのラスタと奇数フィールドのラスタでは異な
る文字または、グラフィックパターンを表示するように
制御される。

（６）表示制御レジスタ（Ｄ　ＣＲ：　Ｄｉｓｐｌａｙ　Ｃｏｎｔｒｏｌ　Ｒｅ
ｇｉｓｔｅｒ）表示制御レジスタ（Ｄ　ＣＲ）は１画面
の表示モ−ドおよびアトリビュート制御情報を設定する
り−ド／ライト可能なレジスタである。

Ｏベース画面イネーブル（Ｂ　Ｅ　；　Ｂａ５ｅ　Ｅｎ
ａｂｌａ　：ｂｉｔ　１４　）ベース画面イネーブルビット（Ｂ　Ｅ）は、ベース画面
の表示の許可／禁止を設定する。

Ｏアトリビュート制御情報（Ａ　Ｔ　Ｒ：　ＡＴｔＲｉ
ｂｕｔａｃｏｎｔｒｏｌ　；　ｂｉｔ　７〜ｂｉｔ　Ｏ
）アトリビュート制御情報ビット（ＡＴＲ）は。

ユーザ定義による任意のコードを設定する８ビツトのビ
ットコードである。ＡＴＲの情報はＨ５ＹＮＣが“Ｌｏ
ｗ”レベルから“Ｈｉｇｈ”レベルへの立ち上がる直前
にＭＡＤ７〜ＭＡＤＯより出力される。ＡＴＲの情報は
各ラスタごとに出力されるため、ＡＴＲの内容をダイナ
ミックに書き換えることで、ラスタ単位のアトリビュー
ト制御を行う応用にも利用できる。

Ｏメモリアクセスコントロールレジスタ（Ｍ　Ａ　Ｃ：
　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ）描画
におけるフレームバッファ１４のアクセス時間をＣＬＫ
入力信号を単位として設定する。

この方法を用いれば、内部処理速度を落すことなくメモ
リアクセスを制御できる。

（７）ラスフカラントレジスタ（ＲＣＲ：　Ｒａｇｔａｒ　Ｃｏｕｎｔ　Ｒｅｇｉｓｔ
ｅｒ）ディスプレイ装置が現在走査中のラスタ番号を記
憶しているレジスタである。ＣＰＵ側からは任意の時点
でＲＣＲをリードすることができ、現在の走査位置を知
ることができる。

（８）水平同期レジスタ（ＨＳ　Ｒ：　Ｈｏｒｉｚｏｎｔａｌ　５ｙｎｃ、Ｒａ
ｇｉｓｔｅｒ）水平走査同期（ＨＣ）と水平同期信号パ
ルス幅（ＨＳ　Ｗ）をメモリサイクルを単位として設定
する。

（９）水平表示レジスタ（ＨＤ　Ｒ：　Ｈｏｒｉｚｏｎｔａｌ　Ｄｉｓｐｌａｙ
　Ｒｅｇｉｓｔｅｒ）水平表示スタート位置（ＨＤＳ）
、水平表示幅（ＨＤＷ）を設定する１表示スタート位置
はＨ３ＹＮＣの立ち上がりエツジから表示開始点までの
間隔をメモリサイクル数を単位として設定する１表示幅
の単位もメモリサイクル数である。

（１０）垂直同期レジスタ（Ｖ　Ｓ　Ｒ）　　：　Ｖｅｒｔｉｃａｌ　５ｙｎｃ　
Ｒｅｇｉｓｔｅｒ　；　Ｒ８６〜Ｒ８７）垂直走査同期（ＶＣ）をラスタ数で設定する。

（１１）垂直表示レジスタ（Ｖ　Ｄ　Ｒ：　Ｖｓｒｔｉｃａｌ　Ｄｉｓｐｌａｙ　
Ｒｓｇｉｓｔａｒ　；Ｒ８８〜Ｒ８８）垂直同期パルス幅（ＶＳＷ）、垂直表示スタート位ｆｆ
ｉ！　（ＶＤＳ）　、垂直表示幅（ＶＤＷ）をラスタ数
で設定する。

（１２）ブリンク制御レジスタ（Ｂ　ＣＲ：　Ｂ１１ｎｋ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉ
ｓｔｅｒ）ブリンクＯＮ　（Ｂ　　０ＮＩ）とブリンク
０ＦＦ（Ｂ　　０ＦＦＩ）の長さを４フイールドを単位
として設定する。このレジスタの設定により、アトリビ
ュート情報としてブリンクのタイミング信号がＨ３ＹＮ
Ｃの立ち上がりに同期してＭＡ１８゜ＭＡ１９に出力さ
れる。

（１３）グラフィックカーソルレジスタ（Ｇ　ＣＲ：　
Ｇｒａｐｈｉｃ　Ｃｕｒｓｏｒ　Ｒｅｇｉｓｔａｒ　；
　Ｒ９８〜Ｒ９Ｄ）グラフィックカーソルのＸ軸表示開始位置（ｃｘｓ）、
ｘ軸表示終了位置（ＣＸＥ）、Ｙ軸表示開始位置（ＣＹ
Ｓ）、Ｙ軸表示終了位置（ＣＹＥ）を設定する。Ｘ軸方
向（水平方向）はＨ３ＹＮＣの立ち上がりからのメモリ
サイクル数で、Ｙ軸方向（垂直方向）はＶＳＹＮＣの立
ち上がりからのラスタ数で定義する。

（１４）メモリ幅レジスタ（ＭＷＲ：　Ｍｅｍｏｒｙ　Ｗｉｄｔｈ　Ｒａｇｉｓｔ
ａｒ）表示用メモリ上に設定される画面のメモリ幅（Ｍ
Ｗ）を設定する。ＭＷはメモリアドレス数を単位とする
。

（１５）表示スタートアドレスレジスタ（Ｓ　Ａ　Ｒ：
　５ｔａｒｔ　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）４
ビツトのＳＡＨと１６ビツトのＳＡＬを接続したもので
２０ビツトの表示開始ア゛ドレスを定義する０表示開始
アドレスの制御によって各方向のスクロールが実現でき
る。また表示開始ドツトアドレス（ＳＤＡ）を設定する
ことができ、水平スムーススクロールを行うための外部
回路を制御する情報として、　Ｈ８ＹＮＣの立ち上がり
に同期してＭＡＤ８〜ＭＡＤＩＩの端子に出力される。

外部回路ではこの情報をもとにして並直列変換回路のロ
ードタイミングまたはロードデータを制御することで水
平スムーススクロールを行うことができる。

（１６）カーソル定義レジスタ（ＣＤ　Ｒ：　Ｃｕｒｓｓｏｒ　　Ｄｅｆｉｎｉｔｉｏ
ｎ　　Ｒａｇｉｓｉｔａｒ）カーソルプリンクのＯＮタ
イミング（ＣＯＮ）及びＯＦＦタイミング（ＣＯＦＦ）
を設定す！、ＣＯＮ。

Ｃ０ＦＦはＣＵＤ端子に出力される信号のタイミングを
、いずれも４フイ一ルド期間を単位として設定する。

次に第６図に基づき、描画パラメータレジスタの機能を
説明する。

（１）カラー〇レジスタ（ＣＬ　Ｏ：　Ｃｏ１ｏｒＯＲｓｇｉｇｔｅｒ）パター
ンＲＡＭに記憶された描画データの“０”に対応する描
画色を定義する。

（２）カラールジスタ（ＣＬ　１　：　Ｃｏ１ｏｒ　Ｉ　Ｒｅｇｉｓｔｅｒ）
パターンＲＡＭに記憶された描画データの“１”に対応
する描画色を定義する。

（３）色比較レジスタ（ＣＣＭＰ　：　Ｃｏ１ｏｒ　Ｃｏｍｐａｒｉｓｏｎ　
Ｒｅｇｉｓｔｅｒ）描画演算の評価色を定義する０条件
付描画モードで特定背景色や描画禁止色を定義するため
に用いる。

（４）エツジカラーレジスタ（Ｅ　Ｄ　Ｇ　：　Ｒｄｇａ　Ｒｅｇｉｓｔｅｒ）サー
チコマンド（５ＲＣＨ）とテストドツトコマンド（ＴＤ
ＯＴ）の境界色を定義する。このレジスタに指定した色
を境界色として判定する場合とこのレジスタに指定した
以外の色を境界色として判定する場合の２つのモードが
ある。

（５）パターンＲＡＭ制御レジスタ（Ｐ　ＲＣ：　Ｐａｔｔｅｒｎ　ＲＡＭ　Ｃｏｎｔｒｏ
ｌ）描画に使用するパターンＲＡＭの大きさや、パター
ンＲＡＭスキャンの開始点を定義する。パターン領域と
して、１６ドツト×１６ドツト以内の任意の領域が設定
できる。使用するパターンＲＡＭの参照領域は、Ｘ、Ｙ
方向のパターンスタート位置（ＦＳＸ、ＰＳＹ）、パタ
ーンエンド位置（ＰＥＸ、ＰＥＹ）で定義する。パター
ン拡大係数（ＰＺＸ、ＰＺＹ）にはパターン参照時の拡
大係数を定義できる。パターンポイント（ｐ　ｐ　ｘ。

ＰＰＹ）はパターンＲＡＭの現在の参照点の位置を記憶
しており、描画コマンドの発行前に任意の参照開始点を
指定できる。また、パターン拡大カウント（ＰＺＣＸ、
　ＰＺＣＹ）は、パターン参照時の拡大倍率をの計数値
を示す。

（６）領域定義レジスタ（Ａ　Ｄ　Ｈ：　Ａｒｅａ　Ｄｅｔｉｎｉｔｉｏｎ　Ｒ
ｅｇｉｓｔｅｒ）描画領域を設定する。　ＸＭＩＮ≦Ｘ
≦ＸＭＡＸ、　ＹＭＩＮ≦Ｙ≦ＹＭＡＸの範囲の領域が
描画領域として定義される。

（７）フォントエリアスタートアドレスレジスタ（Ｆ　
Ｓ　Ａ　：　Ｆｏｎｔ　Ａｒｅａ　５ｔａｒｔ　Ａｄｄ
ｒｅｓｓ）フレームバッファ１４の一部を文字フォント
エリアとして用いるシステムに於いて、そのフォントエ
リアの開始アドレスを設定する。

（８）フォントエリアメモリ幅レジスタ（ＦＡＭｗ：　
Ｆｏｎｔ　Ａｒｅａ　Ｍｅｍｏｒｙ　Ｗｉｄｔｈ）文字
フォントエリアのメモリ幅を設定する。

（９）フォントビット数レジスタ（Ｆ　Ｂ　Ｎ　：　Ｆｏｎｔ　Ｂｉｔ　Ｎｕｍｂｅｒ）
１文字を構成するフォントの総ビット数を設定する。

（１０）キャラクタスペーシングレジスタ（ＣＢ　Ｎ　
：　Ｃｈａｒａｃｔｅｒ　Ｓｐａｃｉｎｇ）文字を表示
エリアに展開する時のＸ方向の文字間隔を設定する。

（１１）フォントサイズレジスタ（Ｆ　Ｓ　：　Ｆｏｎｔ　５ｉｚｅ）展開を行う文字の大きさを設定する。ＦＳＸにはＸ方向
のフォントビット数を、ＦＳＹにはＹ方向のフォントビ
ット数をそれぞれ設定する。

（１２）ドローイングポインタ（Ｄ　Ｐ　：　Ｄｒａｗｉｎｇ　Ｐｏ１ｎｔｅｒ）現在
の描画点のリニアアドレスを管理するポインタである。

グラフィック描画コマンドを実行するとカレントポイン
タ（ｃｐ）の移動に伴ってドローイングポインタも移動
する０画面番号（Ｄ　Ｎ）。

ドローイングポインタアドレス（ＤＲＡＨ，ＤＰＡＬ）
　。

及びドローイングポインタビットアドレス（ＤＰＢ）を
管理する。

（１３）カレントポインタ（ＣＰ　：　Ｃｕｒｒｒｅｎｔ　Ｐａ１ｎｔｅｒ）現在
の描画点座標Ｘ、Ｙを示す。

（１４）間両モードレジスタ（Ｄ　Ｍ　：　Ｄｒａｗｉｎｇ　Ｍｏｄｅ）描画を行う
モードを設定する。フレームバッファ領域の描画管理に
関する描画領域検出モード。

カラーデータの展開モード、カラーデータ演算モード、
線゛描画時の１画素の大きさを定義するウィンモードが
ある。

次に、図形処理装置（ＧＤＰ）１０のコマンドについて
説明する。第１表はコマンドの一覧を示す０図形処理装
置（ＧＤＰ）１０は、たとえば前述の日経エレクトロニ
クス１９８４年５月２１日号。

ｐ２２１〜ｐ２５４で言及しているコマンドの一部と、
後述するコマンドが実行できる。

第１表　コマンド一覧第７図は、ＰＵＴコマンドの動作例を示す。

ＰＵＴコマンドは、メインメモリ１２からフレームバッ
ファ１４の画素を単位とする矩形領域へデータを転送す
るコマンドである。フレームバッファ１４の転送領域は
、カレントポインタとパラメータＬＸ、ＬＹで相対座標
指定される点を対角の２点とする矩形領域が定義される
。データの転送は、Ｘ方向の一行単位でビット揃えが行
われる。

このため、パラメータＬＸが示すビット数が、メインメ
モリ１２の１ワードのビット数の倍数になっていない時
、第７図の示すように無効なデータが生ずる。

第８図は、ＧＥＴコマンドの動作例を示す。

ＧＥＴコマンドは、フレームバッファ１４の画素を単位
とする矩形領域からメインメモリ１２ヘデータを転送す
るコマンドである。フレームバッファ１４の転送領域は
、カレントポインタとパラメータＬＸ、ＬＹで相対座標
指定される点を対角の２点とする矩形領域が定義される
。データの転送は、Ｘ方向の一行単位でビット揃えが行
われる。

このため、パラメータＬＸが示すビット数が、メインメ
モリ１２の１ワードのビット数の倍数になっていない時
、第８図の示すようにメインメモリに自動的に０が挿入
される。

第９図は、ＥＬＡＲＣコマンドの動作例を示す。

ＥＬＡＲＣコマンドは、カレントポインタを中心として
楕円を描くコマンドである。描画範囲は、カレントポイ
ンタとパラメータＸｓ、Ｙｓで相対座標指定される点を
結ぶ直線と、カレントポインタと、パラメータＸｓ、Ｙ
ａで相対座標指定される点を結ぶ直線に囲まれた範囲で
ある。最大描画範囲は。

長軸か横軸に交叉するまでである。また、演算を開始す
る点は軸上の４点をパラメータＳＰにより指定できる。

ＣＰＵは、描画開始点と描画終了点をＦＩＦＯを経由し
て読むことができる。

第１０図は、ＦＥＦＡＮコマンドの動作例を示す。

ＦＥＦＡＮコマンドは、カレントポインタを中心とした
扇形を、パターンＲＡＭに格納されている図形を用い塗
りつぶすコマンドである。このコマンドが持つパラメー
タは、前記したＩＩＩＬＡＲｃコマンドと同じ意味を持
つ、第１１図は、このコマンドの最大描画範囲の例を示
す。

第１２図は、ＦＴＲＩコマンドの動作例を示す。

ＦＴＲＩコマンドは、カレントポインタとパラメータＸ
ｉ、Ｙｌによる絶対座標指定点とパラメータＸ２、Ｙ２
による絶対座標指定点の各３点を頂点とする三角形をバ
タンＲＡＭに記憶しである図形を用い塗り°つぶすコマ
ンドである。このコマンドを組合わせて用いることによ
り任意の多角形を模様パターンで埋めつくすことができ
る。

第１３図は、ｚｏｏＭコマンドの動作例を示したもので
ある。　２００Ｍコマンドは、パラメータｘＳ。

ＹＳで絶対座標指定される点と、その点からの相対座標
を指定するパラメータＬＳＸ、ＬＳＹが示す点を対角の
２点とする矩形領域を、カレントポインタとパラメータ
ＬＤＸ、ＬＤＹで相対座標指定される点を対角の２点と
する３矩形領域へ拡大や縮小を行いながら転送するコマ
ンドである。Ｘ方向の倍率は、ＬＳＸとＬＤＸの比で表
わし、Ｙ方向の倍率は、ＬＳＹとＬＤＹの比で表わす、
これらは互いに独立して設定できる。

第１４図は、ＲＯＴコマンドの動作例を示したものであ
る。ＲＯＴコマンドは、パラメータＸＳ。

ＹＳで絶対座標指定される点と、その点からの相対座標
を指定するパラメータＬＳＸ、ＬＳＹが飛点を対角の２
点とする矩形領域を、カレントポインタとパラメータＬ
ＤＸＩ、ＬＤＸ２．ＬＤＹＩ。

ＬＤＹ２によって定義される領域へ回転を行いながら転
送するコマンドである。回転角をθとすると、ＬＤＸ１＝＝ＬＳＸＸｃｏｓθ ＬＤＸ２＝ＬＳＸＸｓｉｎθ ＬＤＹ１＝−ＬＳＹＸｓｉｎθ ＬＤＹ２＝＝ＬＳＹＸｃｏｓθ として入力する。第１５図は、ＲＯＴコマンドの補間処
理を示したものである。パラメータエがＯの時は補間を
行わないが、Ｉ＝１の時は、転送先の座標位置を決定す
るポインタがＸ座標、Ｙ座標共に更新した際、Ｘ座標の
みを更新した点にその直前の画素データをコピーする。

第１６図は、Ｔｔ！ＸＴコマンドの動作例を示したもの
である。　ＴＥＸＴコマンドは、フレームバッファ１４
内の一部を文字フォント領域としたシステムに於いて、
入力されるコマンドコードに対応した文字フォントデー
タを、フレームバッファ１４の表示領域中のカレントポ
インタの示す位置へ展開するコマンドである０図形処理
装置　（ＧＤＰ）１０の内部レジスタである、フォント
エリアのスタートアドレスを設定するレジスタＦＳＡＨ
，ＦＳＡＬと、フォント領域のメモリ幅を設定するレジ
スタＦＡ！ｌＩｖと、展開する実際の文字幅を設定する
レジスタＦＳＸ、ＦＳＹと、１文字分の総ビット数を設
定するレジスタＦＢＮと、Ｘ方向の文字間隔を設定する
レジスタＣＨ８を予め設定しておく、その後、中央処理
装置（ＣＰＵ）１１は、このコマンドと展開すべき文字
数を設定したパラメータｎに続けて文字コードＣＮを順
次ｎ文字分転送する。そうすると図形処理装置（ＧＤＰ
）１０は、各文字フォントのアドレスを算出しフォント
を展開する。

第１７図は、　ＴＥＸＴコマンドに於けるカラー展開の
−例を示したものである。これは、２値データであるフ
ォントデータを多値情報であるカラーデータに変換する
方法を示している１図形処理装置（ＧＤＰ）１０の内部
レジスタであるカラーレジスタ０にはフォントデータの
０に対応する色データを、カラーレジスタ１にはフォン
トデータの１に対応する色データをそれぞれ設定する６
図形処理装置（ＧＤＰ）１０は、読み込んだフォントデ
ータを順次検索し、それに対応する色データをフレーム
バッファ１４に書き込んで行く。

第１８図は、　ＴＥＸＴＰＳコマンドの動作例を示した
ものである。ＴＥＸＴＰＳは、前記したＴＥＸＴコマン
ドの機能を加えて１文字単位でＸ方向の展開幅を設定で
きる。これは、パラメータＣＣの上位バイトにＸ方向の
展開幅を設定し、下位バイトに文字コードを設定するこ
とにより制御するものである。

第１９図は、ＴＥＸＴコマンド若しくはＴＨＸＴＰＳコ
マンドを用いて文字フォント展開を行うシステム構成の
例を示す。

第２０図及び第２１図は、ＡＰＭＶコマンドの動作例を
示す、　ＡＰＭＶコマンドは、現在の描画点を示すカレ
ントポインタを、原点からの絶対座標を指定するパラメ
ータＸ、Ｙの示す点に移動させる際、パターンＲＡＭの
参照点を指定するパターンポインタｐｐｘ、ｐｐｙも同
時に移動させるコマンドである。

第２２図及び第２３図は、ＲＰＭＶコマンドの動作例を
示す゛、　ＲＰＭＶコマンドは、現在の描画点を示すカ
レントポインタを、カレントポインタからの相対座標を
指定するパラメータｄＸ、ｄＹの示す点に移動させる際
、パターンポインタＰＰＸ、ＰＰＹも同時に移動させる
コマンドである。

第２４図は、５ＲＣＩコマンドの走査方向を示す。

第２５図は、、　５ＲＣＨコマンドのパラメータＥＰの
意味について示す、　５ＲＣＨコマンドは、カレントポ
インタとパターンポインタを、パラメータＳＤの示す方
向へ移動させながら、パラメータエが指定する境界色を
検出し、その検出した点をカレントポインタとパターン
ポインタに設定するコマンドである。パラメータエが０
の時は、境界色はＥＤＧレジスタのデータが境界色にな
り、工が１の時は、ＥＤＧレジスタのデータ以外のデー
タが境界色になる。パラメータＥＰは、走査を行う制限
値を示したもので、Ｘ方向を走査する時は走査範囲の最
大Ｘ座標値を、Ｙ方向を走査する時は走査範囲の最大Ｙ
座標値を設定しておく。

第２６１！ｌは、　Ｔｌ）ＯＴコマンドの動作について
示す。

ゴＤＯＴは、カレントポインタの示す色データを読み込
み、そのデータとパラメータＩが指定する境界値とを内
部の比較器を用いて比較し、結果をステータスレジスタ
にセットする。パラメータエがＯの時は境界色はＥＤＧ
レジスタのデータになり。

■が１の時は境界色はＥＤＧレジスタのデータ以外のデ
ータが境界色になる。

第２７図（ａ）は、　ｃｏｐｙコマンドの動作例につい
て示す、　Ｃ０ＰＹコマンドはフレームバッファ１４内
に於いて、パラメータＸＳ、ＹＳによる原点からの絶対
座標位置と、その点からのパラメータＬＸ、ＬＹによる
相対座標位置とを対角の２点とする座標軸に平行な矩形
領域のデータを、カレントポインタを始点とする座標軸
に平行な矩形領域ヘコビーするコマンドである。第２７
図（ｂ）は、Ｃ０ＰＹコマンドの転送元領域と転送先領
域の走査方向を示す、方向の決定は、パラメータＸＳ、
ＹＳの符号による。また、転送元と転送先の走査方向は
共通である。第２８図は、　ｃｏｐｙコマンドによる語
単位の転送モデルを示す。

本実施例における図形処理袋Ｗ１０は以上説明したよう
な高機能のコマンド体系を処理することができ、ＣＰＵ
ＩＩの処理負担を大幅に軽減できる。この結果グラフィ
ック表示装置の高性能化が可能となる。また、この図形
処理装置１０をＬＳＩとして提供することにより、グラ
フィック表示装置の低コスト化も合せて可能になる。

次にグラフィック表示装置を更にコスト低減する例につ
いて説明する。

第２９図は、グラフィック表示装置の別の構成例を示し
たものである。システムは、中央処理装置（ＣＰＵ）１
１、メインメモリ１２、図形処理装置（ＧＤＰ）１０、
フレームバッファ１４、メモリインタフェイスコントロ
ーラ（ＧＭＩＣ）　　２０、ビデオアトリビュートコン
トローラ（ＧＵＡＣ）　３０およびＣＲＴ等の表示装置
１６から成る。

中央処理装置１１は１図形処理に於いて１図形処理装置
１０に対し、図形処理コマンドと、パラメータ情報を転
送し、図形処理袋［１０を起動する０図形処理装置１０
は、中央処理装置１１からの指示に従い、あらかじめ定
められた処理手順に従って、フレームバッファ上に、図
形データを作成、処理を行う、ここで、グラフィックメ
モリインタフェイスコントローラ（ＧＭＩＣ）　２０は
、図形処理装置１０のフレームバッファアクセスに従い
。

メモリの制御信号を発生する。フレームバッファ１４に
作成された図形をＣＲＴ１６に表示する場合は、フレー
ムバッファから表示データを読み出し、グラフィックビ
デオアトリビュートコントローラ（ＧＵＡＣ）　３０で
ビデオ信号に変換され、ＣＲＴ１６へ送られる。

ここで、グラフィックメモリインタフェースコントロー
ラ（ＧＭＩＣ）　２０とグラフィックビデオアトリビュ
ートコントローラ（ＧＶＡＣ）　３０とは、それぞれ、
メモリ制御及びビデオ信号制御を主目的としたもので、
ＬＳＩとして提供される。第１図では詳細な回路には言
及しなかったが、実際にはＬＳＩとして提供される図形
処理袋９１　（ＧＤＰ）１０のまわりにはメモリの制御
やビデオ信号の制御に多数の論理ゲートが多数使用され
る。これに対し、、ＧＮＩＣ２０とＧＶＡＣ３０は、Ｇ
ＤＰＩＯと’７Ｌ／−ムバツファ１４及びＣＲＴ１６を
直接接続できる機能を有するものである。以下、両者の
機能を詳述する。

第３０図はグラフィックメモリインタフェイスコントロ
ーラ（ＧＭＩＣ）　２０の内部構成を示し、メモリアド
レス制御部２０１、アトリビュート制御部２０２、タイ
ミング制御部２０３、クロック生成部２０５、拡大制御
部２０４から成る。メモリアドレス制御部２０１は、図
形処理装置１０から出力されるフレームバッファ１４の
アドレスを、ダイナミックＲＡＭの行アドレスと列アド
レスを混合した信号として出力する。アトリビュート制
御部２０２は図形処理装置１０から出力されるアトリビ
ュート情報を一時記憶しタイミング制御部２０３に対し
制御情報を提供する。タイミング制御部２０３では、ダ
イナミックＲＡＭを制御する各種の信号を発生する。ま
た、水平スムース・スクロールに対応したビデオ信号発
生用制御信号を作成する。クロック生成部２０５は、あ
らかじめ設定される分局レートに基づき、図形処理装置
１０へ出力するクロック信号を生成する。拡大制御部２
０４は、アトリビュート制御部からの情報に基づいて、
水平拡大表示におけるビデオ生成用制御信号を発生する
。

第３１図は、第３０図に示すグラフィックメモリインタ
フェイスコントローラ２０の入出力信号を表わしたもの
である。各信号の機能は１次の通りである。

（１）電源端子（Ｖｃｃ＊　Ｖｓｓ）グラフィックメモリインタフェイスコントローラ２０に
電源を供給する端子で、Ｖｓｓは接地電位、ｖｃｃには
＋５ｖを供給する。

（２）メモリアドレスバス（ＭＡ１８〜ＭＡＯ：入力）図形処理装置１１０がフレームバッファ１４をアクセス
するための信号で、図形処理装置１ｏから出力される信
号を入力する。

（３）メモリサイクル（ＭＣＹＣ：入力）図形処理装置
１０のフレーム秦バッファ１４に対するアクセスタイミ
ングを示す信号で二二の信号が“Ｌｏｗ”レベルのとき
、アドレスサイクルである事を示す入力信号である。

（４）アドレスストローブ（ＡＳ：入力）フレームバッ
ファアドレスのラッチタイミング入力信号である。　　
　　　゛（５）ドロウ（ＤＲＡｗ：入力）図形処理装置１０が、描画サイクルか表示すイクルかを
示す入力信号である。　ＤＲＡＩＩが“Ｌｏｗ”レベル
のとき描画サイクルである事を示し、＃Ｈｉｇｈ”レベ
ルのとき表示すイクルである事を示す。

（６）メモリリード（ＭＲＤ：入力）描画サイクル時、図形処理装置１ｏとフレームバッファ
１４間のデータの転送方向を制御する入力信号であり、
フレームバッファ１４のデータ書き込み制御信号である
“ＷＥＯ〜３″を生成するために用いるられる１図形処
理袋［１０はＭＲＤが“Ｈｉｇｈ”レベルのときはフレ
ームバッファ１４からのリードを“Ｌｏｗ”レベルのと
きはフレームバッファ１４のライトを行う。

（７）水平周期（面側Ｗ二人力）図形処理装置１０から出力される信号で、フレームバッ
ファ１４のリフレッシュアドレスを出力するタイミング
を示す、また、図形処理装置１１０が出力するアトレビ
ュート制御情報をラッチするタイミングを示す信号であ
る。

（８）クロック（ＣＬＫ：出力）図形処理装置１０の内部動作の基準となる出力信号で、
フレームバッファ１４のメモリアクセスタイミング（メ
モリサイクル）のｎ倍の周波数のクロックを外部より入
力されるＤＯＴＣＫをＣＤＭＯ。

１により設定された分局レートで分周し出力する。

（９）インクリメント・モード（ＩＭｏ、１：入力）イ
ンクリメントモードは９表示アドレスのイン信リメント
モードを設定する。この信号は、図形処理装置のグラフ
ィックアドレスインクリメントモードに対応して設定す
る。また、この信号は、ダイナミックＲＡＭの行アドレ
スおよび列アドレスのマルチプレクスの制御信号として
用いられる。

ここで。

積分値＝〔画素当りビット数〕Ｘ（シフトビット長〕／１６（１０）クロック分周モード（ＣＤＭＩ、Ｏ：入力）ク
ロック分周モードは、外部より入力されるＤＯＴＣＫを
分周し１図形処理装置１０へ出力するＣＬＫ信号を作成
するための入力信号で、その分周レートを設定する。

ここで、分周比＝〔シフトビット長）／ｎただし、（１１）ドツトクロック（ＤＯＴＣＫ　　：入力）グラ
フィックメモリインタフェイスコントローラの内部動作
の基準となるクロック入力信号で、１画素表示期間を１
サイクルとする高速クロック信号である。

（１２）シフトクロック（ＺＳＣＫ　：出力）ビデオ信
号発生用の並直列変換器を制御するクロック信号である
。この信号は、図形処理装置１０からのアトリビュート
情報である水平拡大倍率に従って、外部から入力される
ドツトクロックの周波数を制御し、出力する。

（１３）シフタロードタイミング（ＳＬＤＩ、２：出力
）シフタロードタイミング信号は、表示用データをビデオ
信号に変換する、並直列変換器へ画像データをセットす
るタイミングを示す出力信号である。５ＬＤＩは、通常
の表示タイミング−におけるロードタイミング信号であ
り、５ＬＤ２は、図形処理装置１１０から７トリビユー
ト情報である水平スムーススクロール量に応じて出力タ
イミングが変化するロードタイミング信号である。

（１４）　ＲＡ　ＢＩＬモード（ＤＲＡＭ／ＶＲＡＭ　
：　入力）この信号は、フレームバッファ１４に使用す
るＲＡＭのモードを設定する信号である。すなわち、こ
の信号が“Ｈｉ（ｈ”レベルであるとき、フレームバッ
ファ１４は、ダイナミックＲＡＭであることを示し、“
Ｌｏｗ”レベルであるときは、シフタ内蔵型デュアルポ
ートメモリ（ＶＲＡＭ）であることを示す。

（１５）データ転送／出力イネーブル（ＤＴｌｏｏ：出
力）データ転送／出力イネーブル信号は、図形処理装置１０
が、フレームバッファ１４をアクセスするときのＲＡＭ
のアウトイネーブル信号であり。

ＲＡＭからのデータの読み出しを制御する。また、ＶＲ
ＡＭモードの場合には、　ＶＲＡＭ内のシフタへのデー
タの転送を制御する信号をも出力する信号である。

（１６）ラストイネーブル（ＷＥ３〜Ｏ：出力）ライト
イネーブルは、図形処理装置１０から描画データをフレ
ームバッファ１４へ書き込み制御を行う信号である。す
なわち、ＷＥが“Ｌｏｗ”レベルのとき、描画データの
書き込みを指示する信号である。

（１７）アドレス（Ａ２〜Ｏ：出力）アドレス信号は、図形処理装置１０とフレームバッファ
１４間のデータ転送を行う場合のある特定の１語を示す
ためのアドレス信号である。この信号を用いることによ
り、任意アドレスのデータ転送が可能となる。

（１８）　ＲＡ　Ｍアドレス（ＲＡＭＡ　７〜０：出力
）ＲＡＭアドレスは、図形処理装置１０が出力する。描
画用、または１表示用フレームバッファアドレス（メモ
リアドレス：ＭＡ１８〜Ｏ）を、インクリメントモード
に従って１行アドレスと列アドレスに分けて出力する信
号である。

（１９）カラ・ムアドレスストローブ（ＣＡＳ：出力）
カラム・アドレスストローブは、フレームバッファへ出
力する列アドレスをラッチするタイミングを示す出力信
号である。

（２０）ロウアドレスストローブ（ＲＡＳ：出力）ロウ
アドレスストローブは、画面へ出力する行アドレスをラ
ッチするタイミングを示す、出力信号である。

（２１）ディスプレイ（ＤＩＳＰ　：入力）ディスプレ
イ信号は１画面の表示期間を示す入力信号である。この
信号は、ＶＲＡＭモードにおいて。

データ転送制御を行うＤＴ１０Ｅ信号の生成に用いられ
る。

（２２）シフトビット長（ＳＢＬ：入力）シフト・ビッ
ト長は、ビデオ信号生成用ロードタイミング信号（ＳＬ
Ｄ）を作成する場合に用いる信号である。

グラフィックインタフェイスコントローラ内で扱うアト
リビュート制御情報は、２つのアトリビュート情報があ
り、図形処理装置から入力される。

（１）水平拡大係数（Ｈｚ３〜０）この４ビツトで水平拡大表示の拡大表示係数を設定する
。

（２）水平スムーススクロールドツト数（Ｈ８０３〜Ｏ
）この４ビツトで水平スムース・スクロールドツト数を設
定し、この情報に従ってロードタイミング信号（Ｓ　Ｌ
　Ｄ、）が制御さ塾る。

第３２図は、グラフィックビデオアトリビュートコント
ローラ（ＧＶＡＣ）　３　Ｑの内部構成を示し、データ
バスバッファ３０１、タイミング制御部３０２、表示デ
ータ用ラッチ３０３．並直列変換器３０４、ビデオ信号
出力部３０５から成る。

データバスバッファ３０１は、図形処理装置１０とフレ
ームバッファ１４間のデータ転送を外部からの指示に従
って制御する。タイミング制御部３０２は、グラフィッ
クビデオアトリビュートコントローラ（ＧＶＡＣ）　３
０内へ各種のタイミングを供給する０表示データ用ラッ
チ３０３は、フレームバッファ１４から読み出した表示
データを一時記憶し、並列直列変換器３０４へ表示デー
タを供給する。並列直列変換器３０４では、表示用並列
データを、外部からのタイミング信号によって直列変換
し、ビデオ信号に変換する。ビデオ信号出力部３０５で
は、直列変換したデータをビデオ信号としてＣＲＴ１６
へ出力する。

第３３図は、グラフィックビデオアトリビュートコント
ローラ（ＧＶＡＣ）　３０の入出力信号を示したもので
ある。各信号の機能は、次の通りやある。

（１）電源（Ｖｃｃｔ　Ｖｓｓ）グラフィックビデオアトリビュートコントローラ（ＧＶ
ＡＣ）　３０に電源を供給する端子で、Ｖｓｓは接地、
Ｖｃｃは＋５ｖを供給する。

（２）メモリサイクル（ＭＣＹＣ：入力）図形処理装置
１０のフレームバッファ１４に対するアクセスタイミン
グを示す信号で、この信号が“Ｈｉｇｈ”レベルのとき
データサイクルであることを示す入力信号である。

（３）メモリリード（ＭＲＤ：入力）描画サイクル時、図形処理装置１０とフレームバッファ
１４間のデータ転送の方向を制御する入力信号である。

この信号は、データバスバッファ部でデータ転送制御信
号として用いられる。

（４）ドロウ（誼■：入力）ドロウ信号は、図形処理装置１０が描画サイクルか表示
すイクルかを示す入力信号である。すなわち、この信号
が“Ｌｏｗ”レベルのときは描画サイクル、“Ｈｉｇｈ
”レベルのときは表示すイクルであることを示す。

（５）ディスプレイ（ＤＩＳＰ　：入力）ディスプレイ
信号は、画面の表示期間を示す信号である。この信号は
、ビデオ信号の出力制御に用いられる。

（６）データバス（Ｄ７〜０：入出力）図形処理装置１
０とフレームバッファ１４間のデータ転送を行うための
図形処理装置１０側のデータ信号である。この信号のデ
ータ転送力は、メモリリード（ＭＲＤ）信号によって制
御される。

（７）フレームメモリデータ（ＦＤ３１〜Ｏ：入出力）この信−号は、フレームバッファ１４側のデータ信号で
図形処理装置１０のデータ転送、および表示データの入
力信号である。データの転送方向は、メモリリード（Ｍ
ＲＤ）信号によって制御される。

（８）セレクト（ＳＥＬ２〜Ｏ：入力）セレクト信号は
、フレームバッファ１４側のデータ信号３２ビツトと図
形処理装置１０側の８ビツトデータのデータ転送時のデ
ータ選択信号であり、図形処理袋Ｗ１１０から入力され
る０通常は、アドレス信号の下位ビット（Ａ２〜ＡＯ）
を用いる。

（９）ロードタイミング（ＳＬＤ：入力）ロードタイミ
ングは、並列直列変換器３０４へデータをセットするタ
イミングを示す信号で、外部より入力される。

（１０）シフトロック（ＳＣＫ：入力）シフトロックは
、並列直列変換器３０４を制御する外部からの入力信号
で、並列直列変換を指示するタイミング信号である。

（１１）ビデオｍＤＥ０３〜Ｏ：出力）並列直列変換器
３０４で変換された表示用ビデオ信号をＣＲＴ１６へ出
力する信号である。

（１２）アクセス・モード（ＡＭ１〜０：入力）図形処
理装置のフレームバッファ１４のアクセスモードを設定
する信号で、表示データのラッチタイミング主成に用い
る。

（１３）　モード（ＭＯＤＩ　〜Ｏ：入力）グラブイッ
クビデオアトリビュートコントローラ内の３２ビット並
列直列変換器３０４の使用法を規定するモードを入力す
る。この設定によりビデオ信号と、並列直列変換器３０
４．フレームバッファ１４とのデータの接続関係が設定
できる。

第３４図は、前述グラフィックメモリインタフェイスコ
ントローラ（ＧＭＩＣ）　２０、グラフィックビデオア
トリビュートコントローラ（ＧＶＡＣ）　３　Ｑを用い
た場合のグラフィック表示装置の接続回路例を示したも
のである。

ＧＶＡＣ３０、０ＭＩＣ２０ソれぞれにプログラマブル
な機能をもたせる事により、他種多様なシステムに対し
ても、少ない部品数で容易にグラフィックシステムを構
成できるという効果がある。

〔発明の効果〕

以上詳細に説明したように本発明によれば、高速の文字
処理性能を有するグラフィック表示装置を低コストで実
現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の１実施例を示すグラフィック表示装置
の構成を示す図を、第２図は図形処理装置の内部構成図
を、第３図は図形処理装置の端子配列図を、第４図〜第
６図は図形処理装置の内部レジスタを説明する図を、第
７図、第８図はそれぞれＰＵＴコマンド、ＧＥＴコマン
ドの説明図を。第９図はＥＬＡＲＣコマンドの説明図を、第１０図及び
第１１図はＦＥＦＡＮコマンドの説明図を、第１２図は
ＦＴＲＩコマンドの説明図を、第１３図は２００Ｍコマ
ンドの説明図を、第１４図及び第１５図はＲＯＴコマン
ドの説明図を、第１６図〜第１９図はＴＥＸＴコマンド
及びＴＥＸＴＰＳコマンドの説明図を、第２０図〜第２
３図はＡＰＭＶＰＵＴコマンドＰＭＶＰＵＴコマンド図
を、第２４図、第２５図は５ＲＣＩコマンドの説明図を
、第２６図はＴＤＯＴコマンドの説明図を、第２７図、
第２８図はＣ０ＰＹコマンドの説明図を、第２９図は本
発明の別の実施例の構成図を、第３０図、第３１図はＧ
ＭＩＣの内部構成と端子をそれぞれ示す図、第３２図及
び第３３図はＧＶＡＣの内部構成と端子をそれぞれ示す
図を、第３４図はグラフィック表示装置の回路図を、そ
れぞれ示す。１０・・・図形処理装置、１１・・・中央処理装置、１
２１Ｆ７　　目第８　目メイ＞バ、　　　　　　　　　　　　　　　　　　　　
　　　　　　７Ｌ仏八へ７′％ｔ？　　口茅１０　　固第１ｆ　　凹（×＋、Ｙり臨水　　　　　　原画　　　　　　五欠茎／４目茅　ｌｌ第　１７　目茅１８　　目フオ〉ト媛貢す反茅２０　　目第２１　凪パターンＦＺＡＰ′Ｉ茅２２凶ｗ、２３９へ０ター＞ＲＡＦ’１茅２４目茅２５凹第２６　　固ｑＤＰ　　　　　　　　　　　　　　　　フレム　ノＶ
ツフ７／ρ　　　　　　　　　／４第２７固（ａ−）（に）（ＩＪ　Ｘ：？、Ｙ：？　　　　　　＜２）ｘ’＋、Ｙ
ニー（Ｊ）Ｘ；＝　”ｒａｔ　　　　（４）Ｘニー、γ
：一ｖ２δの７Ｌ−ムｌＸ−／７ｙ　（４ｂｒｔ／ｙ＋ｘｅ１）シフ
ト＃、３２　　目ＤＩＳＰＤＯ丁ＣＫ

Claims

【特許請求の範囲】１、第１のアドレスバスと、第１のデータバスと、前記第１のアドレスバスと第１のデータバスとに接続さ
れアドレスを出力してデータの演算処理を実行する第１
のプロセッサ手段と、前記第１のアドレスバスと第１のデータバスに接続され
た第１の記憶手段と、第２のアドレスバスと、第２のデータバスと、少なくとも前記第１のデータバスと第２のアドレスバス
と第２のデータバスとに接続された第２のプロセッサ手
段と、２次元状に配列された画素の制御によつて画像情報の出
力を行う出力手段と、第記第２のアドレスバスと第２のデータバスとに接続さ
れ各画素に対応する情報と文字のフォントパターン情報
とを記憶する第２の記憶手段と、を有し、前記第２のプロセッサ手段では前記第１のデータバスを
介して転送される文字を指定する符号化された情報から
対応する文字のフォントパターンが記憶されているアド
レスを算出し該フォントパターン情報を前記出力手段の
所定の出力位置に対応する前記第２の記憶手段の所定の
記憶位置に転送するようにしたことを特徴とするグラフ
ィック表示装置。２、特許請求の範囲第１項において、前記出力手段の各
画素に対応する情報として複数のビットを用い、文字の
フォントパターンの各画素を“０”と“１”の２値情報
で表現し、前記第２のプロセッサでは文字のフォントパ
ターンの２値情報をあらかじめ設定された多値情報に変
換して前記第２の記憶手段の所定の記憶位置に転送する
ようにしたことを特徴とするグラフィック表示装置。３、特許請求の範囲第１項において前記第１のデータバ
スからは文字を指定する符号情報に加えてその文字の大
きさを指定する情報を転送し、前記第２の手段では指定
された大きさのフォントパターン情報を転送するように
したことを特徴とするグラフィック表示装置。