JPS6262390A - グラフイツク表示装置 - Google Patents
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- JPS6262390A JPS6262390A JP60201549A JP20154985A JPS6262390A JP S6262390 A JPS6262390 A JP S6262390A JP 60201549 A JP60201549 A JP 60201549A JP 20154985 A JP20154985 A JP 20154985A JP S6262390 A JPS6262390 A JP S6262390A
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は文字や図形を表示するグラフィック表示装置に
係り、特に文字を画素単位情報として記憶2表示するも
のにおいて、文字の所定の位置への展開を高速動程する
に適したグラフィック表示装置に関する。
係り、特に文字を画素単位情報として記憶2表示するも
のにおいて、文字の所定の位置への展開を高速動程する
に適したグラフィック表示装置に関する。
ラスクスキャン方式でCRTに文字や図形を表示する方
法として表示装置の各画素に対応する情報を記憶するメ
モリ(ビットマツプメモリ)を持つ方式(ビットマツプ
方式と呼ぶ)がある。また、このビットマツプメモリを
持つ方式はプリンタへの出力を制御する場合にも用いら
れている。従来、このビットマツプメモリに文字や図形
データを発生する処理を主としてリフトウェアで行って
いたが、扱うデータ量が多いため低速であるという問題
があった。一方、特にグラフィック図形発生を高速に行
う分野では専用のハードウェアを用いる方法も一部用い
られているが高価になるのが難点である。
法として表示装置の各画素に対応する情報を記憶するメ
モリ(ビットマツプメモリ)を持つ方式(ビットマツプ
方式と呼ぶ)がある。また、このビットマツプメモリを
持つ方式はプリンタへの出力を制御する場合にも用いら
れている。従来、このビットマツプメモリに文字や図形
データを発生する処理を主としてリフトウェアで行って
いたが、扱うデータ量が多いため低速であるという問題
があった。一方、特にグラフィック図形発生を高速に行
う分野では専用のハードウェアを用いる方法も一部用い
られているが高価になるのが難点である。
これに対し1文字や図形データの発生機能をLSIに内
蔵することが行われるようになってきており、例えば公
知の文献としては、「御法用和夫ほかr座標で描画位置
を指定でき、塗りつぶしやコピーなど豊富なコマンドを
持つCRTコントローラ」日経エレクトロニクス198
4年5月21日号、pp、2217254Jがある。こ
のLSIを用いれば比較的低いコストでグラフィック処
理を大幅に高速化できる。また、このLSIは矩形領域
の情報を高速にコピー転送する機能を有しており、この
機能を文字表示に適用することができる。なおこのコピ
ー機能の詳細については1本発明者らが、特願昭59−
27155及び特願昭59−209248に提案してい
る。このコピー機能をビットマツプ文字表示に適用する
方式は従来のソフトウェアによる方式に比較してかなり
高速化が可能となり、例えば24ドツト×24ドツトの
漢字1000文字を白黒表示する場合、約0.5〜1秒
程度で全画面を更新できる。しかるに、この方式はカラ
ー処理の場合に性能が低下するという問題がある。
蔵することが行われるようになってきており、例えば公
知の文献としては、「御法用和夫ほかr座標で描画位置
を指定でき、塗りつぶしやコピーなど豊富なコマンドを
持つCRTコントローラ」日経エレクトロニクス198
4年5月21日号、pp、2217254Jがある。こ
のLSIを用いれば比較的低いコストでグラフィック処
理を大幅に高速化できる。また、このLSIは矩形領域
の情報を高速にコピー転送する機能を有しており、この
機能を文字表示に適用することができる。なおこのコピ
ー機能の詳細については1本発明者らが、特願昭59−
27155及び特願昭59−209248に提案してい
る。このコピー機能をビットマツプ文字表示に適用する
方式は従来のソフトウェアによる方式に比較してかなり
高速化が可能となり、例えば24ドツト×24ドツトの
漢字1000文字を白黒表示する場合、約0.5〜1秒
程度で全画面を更新できる。しかるに、この方式はカラ
ー処理の場合に性能が低下するという問題がある。
またマンマシン・インタフェースを重視する分野では、
全画面を0.1秒程度で更新する性能が要求されており
、上記性能は十分なものではない。
全画面を0.1秒程度で更新する性能が要求されており
、上記性能は十分なものではない。
本発明の目的は、ビットマツプ文字表示を高速化するた
め、簡単フォントの高速展開処理を実現するグラフィッ
ク表示装置を提供することにある。
め、簡単フォントの高速展開処理を実現するグラフィッ
ク表示装置を提供することにある。
前期目的を達成するための本発明の特徴は、同一のアド
レス空間に配置された表示領域と文字フォント領域を管
理するプロセッサを設け、システムのデータバスを介し
て転送される文字のコード情報から対応する文字の文字
のフォントパターンが記憶されているアドレスを算出し
、そのフォントパターンを表示領域の所定の位置に転送
するようにしたことである。
レス空間に配置された表示領域と文字フォント領域を管
理するプロセッサを設け、システムのデータバスを介し
て転送される文字のコード情報から対応する文字の文字
のフォントパターンが記憶されているアドレスを算出し
、そのフォントパターンを表示領域の所定の位置に転送
するようにしたことである。
本発明に於いては「文字」とは「英字」、「数字」、「
漢字」、「カナ」、「記号」、「基本図形」等の画像情
報の基本単位を示す概念である。
漢字」、「カナ」、「記号」、「基本図形」等の画像情
報の基本単位を示す概念である。
以下図面に基づいて本発明の好適な実施例を詳細に説明
する。
する。
第1図は本発明を実施したグラフィック表示装置の全体
構成概要の一例を示す0図形処理装置(GDP)10.
中央処理装置(CPU)11゜メインメモリ12.直接
メモリアクセスコントローラ(DMAC) 13 、フ
レームバッファ14.並直列変換回路159表示装置(
CRT)16.マルチプレクサ17.ランチ18.から
成る。
構成概要の一例を示す0図形処理装置(GDP)10.
中央処理装置(CPU)11゜メインメモリ12.直接
メモリアクセスコントローラ(DMAC) 13 、フ
レームバッファ14.並直列変換回路159表示装置(
CRT)16.マルチプレクサ17.ランチ18.から
成る。
中央処理装置11はメインメモリ12に記憶されたプロ
グラムを実行処理しシステム全体を管理制御する。直接
メモリアクセスコントローラ13は、メインメモリ12
と図形処理装置10あるいは他の入出力装M(図示しな
い)との間の直接メモリアクセスを制御する。図形処理
装置10は中央処理装置11あるいはメインメモリ12
から転送されるコマンドとパラメータ情報を受は取り、
あらかじめ定められた処理手順に従って、フレームバッ
ファ14をアクセスし文字や図形データを発生する。ま
た図形処理装置14は、表示装置16を制御する同期タ
イミング信号の発生及び所定のタイミングに同期してフ
レームバッファ14から順次表示すべき情報を読み出す
ための制御も司っている。フレームバッファ14から並
列に読み出された表示データは並直列変換回路15で高
速の直列信号に変換されてCRT表示装置16に送られ
画面上に表示される。マルチプレクサ17はフレームバ
ッファ14のアドレスを、図形処理装置10あるいは中
央処理装置11に接続されたアドレスバスのいずれから
供給するかを切り換える。ラッチ18はアドレスとデー
タの複合された情報からアドレス情報だけを切り出すの
に用いられる。
グラムを実行処理しシステム全体を管理制御する。直接
メモリアクセスコントローラ13は、メインメモリ12
と図形処理装置10あるいは他の入出力装M(図示しな
い)との間の直接メモリアクセスを制御する。図形処理
装置10は中央処理装置11あるいはメインメモリ12
から転送されるコマンドとパラメータ情報を受は取り、
あらかじめ定められた処理手順に従って、フレームバッ
ファ14をアクセスし文字や図形データを発生する。ま
た図形処理装置14は、表示装置16を制御する同期タ
イミング信号の発生及び所定のタイミングに同期してフ
レームバッファ14から順次表示すべき情報を読み出す
ための制御も司っている。フレームバッファ14から並
列に読み出された表示データは並直列変換回路15で高
速の直列信号に変換されてCRT表示装置16に送られ
画面上に表示される。マルチプレクサ17はフレームバ
ッファ14のアドレスを、図形処理装置10あるいは中
央処理装置11に接続されたアドレスバスのいずれから
供給するかを切り換える。ラッチ18はアドレスとデー
タの複合された情報からアドレス情報だけを切り出すの
に用いられる。
本実施例では特に、フレームバッファ14には表示装置
の各画素に対応するデータを記憶する表示領域と文字の
フォントデータを記憶する文字フォント領域の両者を含
むようにしている。また、図形処理装置!10では、文
字フォント領域の先頭アドレス(FSA)l、 FSA
L)を記憶するレジスタと1文字を構成する合計ビット
数(F B N)を記憶するレジスタを設けることによ
り、システムのデータバスを介して中央処理装置あるい
はメインメモリから転送されるパラメータではコード化
された文字の番号のみを指定するだ番プで対応する文字
パターンの記憶されているアドレスを算出し得るように
している。この機能により、以下に詳述するように1文
字処理の高速化が可能となっている。
の各画素に対応するデータを記憶する表示領域と文字の
フォントデータを記憶する文字フォント領域の両者を含
むようにしている。また、図形処理装置!10では、文
字フォント領域の先頭アドレス(FSA)l、 FSA
L)を記憶するレジスタと1文字を構成する合計ビット
数(F B N)を記憶するレジスタを設けることによ
り、システムのデータバスを介して中央処理装置あるい
はメインメモリから転送されるパラメータではコード化
された文字の番号のみを指定するだ番プで対応する文字
パターンの記憶されているアドレスを算出し得るように
している。この機能により、以下に詳述するように1文
字処理の高速化が可能となっている。
第2図は図形処理装置10の内部構成を示し、描画プロ
セッサ1012表示プロセッサ102゜タイミングプロ
セッサ103.CPUインタフェース1069割込み制
御回路105.DMA制御回路104.ディスプレイイ
ンタフェース108゜及びバス制御回路107から成る
。描画プロセッサ101は、線や面等の図形発生やCP
Uと表示用メモリ間のデータ転送等を制御するもので、
描画アドレスを出力し表示用メモリの読み書きを行う。
セッサ1012表示プロセッサ102゜タイミングプロ
セッサ103.CPUインタフェース1069割込み制
御回路105.DMA制御回路104.ディスプレイイ
ンタフェース108゜及びバス制御回路107から成る
。描画プロセッサ101は、線や面等の図形発生やCP
Uと表示用メモリ間のデータ転送等を制御するもので、
描画アドレスを出力し表示用メモリの読み書きを行う。
表示プロセッサ102はラスク走査に従って順次表示さ
れる表示用メモリの表示アドレスを出力する。タイミン
グプロセッサ103は、CRTの同期信号や表示タイミ
ングや表示と描画の切り替え信号等の各種タイミング信
号を発生する。
れる表示用メモリの表示アドレスを出力する。タイミン
グプロセッサ103は、CRTの同期信号や表示タイミ
ングや表示と描画の切り替え信号等の各種タイミング信
号を発生する。
CPUインタフェース106は、CPUデータバスと図
形処理装置10間の同期化等中央処理装置(CPU)1
1とのインタフェースを司る。割込み制御回路105は
CPUに対する割込み要求信号(IRQ)を発生する。
形処理装置10間の同期化等中央処理装置(CPU)1
1とのインタフェースを司る。割込み制御回路105は
CPUに対する割込み要求信号(IRQ)を発生する。
直接メモリアクセス(以下DMAと呼ぶ)制御回路10
4はDMAコントローラ(以下DHACと呼ぶ)13に
対する制御信号のやりとりを制御する。ディスプレイイ
ンタフェース108は、表示と描画のアドレス切り替え
制御等表示用メモリ及びディスプレイ装置とのインタフ
ェースを司る。バス制御回路107は、フレームバッフ
ァ用のバスのアクセス権を制御するもので、外部から要
求される信号に対しバスの使用を許可するかどうかを制
御する。この図形処理装置10では、描画9表示、タイ
ミングの3プロセツサが機能分散し並列動作することに
より、処理効率を向上している。
4はDMAコントローラ(以下DHACと呼ぶ)13に
対する制御信号のやりとりを制御する。ディスプレイイ
ンタフェース108は、表示と描画のアドレス切り替え
制御等表示用メモリ及びディスプレイ装置とのインタフ
ェースを司る。バス制御回路107は、フレームバッフ
ァ用のバスのアクセス権を制御するもので、外部から要
求される信号に対しバスの使用を許可するかどうかを制
御する。この図形処理装置10では、描画9表示、タイ
ミングの3プロセツサが機能分散し並列動作することに
より、処理効率を向上している。
第3図は、第2図に示す図形処理袋!10の端子配置図
を示したものである。各端子機能は次の通りである。
を示したものである。各端子機能は次の通りである。
(1)電源端子(Vcc、 Vss)
図形処理装置10に電源を供給する端子で、VaBは接
地しVccには+5vを供給する。
地しVccには+5vを供給する。
(2)システムデータバス(Do〜D15:人出力)C
PUIIを含む処理システムと図形処理装置10間のデ
ータ転送に使用する入出力信号である。
PUIIを含む処理システムと図形処理装置10間のデ
ータ転送に使用する入出力信号である。
処理システムのデータバス幅に合わせ8ビツトインタフ
エース、16ビツトインタフエースの選択が可能である
。
エース、16ビツトインタフエースの選択が可能である
。
(3)リード/ライト(R/W:六方)CPUIIを含
む処理システムと図形処理装置10間のデータ転送の方
向を制御する久方信号である。R/Wが”High″ル
ベルのとき図形処理装置10からCPU側への転送が行
われ、R/Wが”Low”のときはCPU側から図形処
理装fi!10側へのデータ転送となる。ただし、DM
A転送のときは、R/Wが“High”レベルのときメ
インメモリ側12から図形処理装置10へと転送となり
R/Wが“Low”のときは図形処理装置10からメイ
ンメモリ12への転送となる。
む処理システムと図形処理装置10間のデータ転送の方
向を制御する久方信号である。R/Wが”High″ル
ベルのとき図形処理装置10からCPU側への転送が行
われ、R/Wが”Low”のときはCPU側から図形処
理装fi!10側へのデータ転送となる。ただし、DM
A転送のときは、R/Wが“High”レベルのときメ
インメモリ側12から図形処理装置10へと転送となり
R/Wが“Low”のときは図形処理装置10からメイ
ンメモリ12への転送となる。
(4)チップセレクト(C8:入力)
CPU11が図形処理装置10にアクセスする起めの入
力信号で、C8を“Low”とすることにより図形処理
装置10の内部レジスタに対しり一ド/ライトを実行で
きる。
力信号で、C8を“Low”とすることにより図形処理
装置10の内部レジスタに対しり一ド/ライトを実行で
きる。
(5)レジスタセレクト(R8:入力)図形処理装置1
0内部のレジスタを選択する入力信号で、R8が“Lo
w”レベルのときアドレスレジスタ(R/Wが“Low
”レベル)または、ステータレジスタ(R/Wが“Hi
gh”レベル)が選択され、R8が“High”レベル
のときはアドレスレジスタが指定する制御レジスタが選
択される。
0内部のレジスタを選択する入力信号で、R8が“Lo
w”レベルのときアドレスレジスタ(R/Wが“Low
”レベル)または、ステータレジスタ(R/Wが“Hi
gh”レベル)が選択され、R8が“High”レベル
のときはアドレスレジスタが指定する制御レジスタが選
択される。
(6)データ転送アクノリッジ(DTACK :出力)
データ転送の完了を示す出力信号で、非同期バスインタ
フェースでの転送制御信号として使用する。
データ転送の完了を示す出力信号で、非同期バスインタ
フェースでの転送制御信号として使用する。
(7)リセット(RES:入力)
図形処理装置10の内部状態をリセットするための入力
信号である。RESに“Low”レベルを入力すること
により、ステータスレジスタ(S R)、動作モードレ
ジスタ(OMR)の上位2ビツト、及びコマンド制御レ
ジスタ(OCR)が初期化される。それ、以外の内部レ
ジスタは影響を受けない。
信号である。RESに“Low”レベルを入力すること
により、ステータスレジスタ(S R)、動作モードレ
ジスタ(OMR)の上位2ビツト、及びコマンド制御レ
ジスタ(OCR)が初期化される。それ、以外の内部レ
ジスタは影響を受けない。
(8)割込み要求(I RQ :出力)CPU側にコマ
ンド処理の終了や未定義コマンド検出などを知らせる割
込み要求の出力信号である。
ンド処理の終了や未定義コマンド検出などを知らせる割
込み要求の出力信号である。
(9)DMA転送要求(誼匝:出力)
DMA転送モードでデータ転送を行うとき。
DMAに対してデータ転送要求を行うための出力信号で
ある。 DREQの発生は、DMA転送コマンドの実行
やコマンド制御レジスタのDMA転送モードピット(C
DM)を“1”に設定することにより行う、DMA転送
モードは、コマンド制御レジスタのDMA転送要求制御
ビット(DRC)の設定によりサイクルスチールとバー
ストの2つのモードが選択できる。
ある。 DREQの発生は、DMA転送コマンドの実行
やコマンド制御レジスタのDMA転送モードピット(C
DM)を“1”に設定することにより行う、DMA転送
モードは、コマンド制御レジスタのDMA転送要求制御
ビット(DRC)の設定によりサイクルスチールとバー
ストの2つのモードが選択できる。
(10) D M A転送要求アクノリッジ(巨石1人
力)「可に対するDMACからの応答入力信号である。
力)「可に対するDMACからの応答入力信号である。
而が“Low”レベルのとき、R/Wは逆極性でACR
TCに認識される。 0AGKは、リセット後のデータ
バスのインタフェースモードを図形処理装置10に設定
するのにも用いられる。RESが“Low”レベルから
“High”レベルの信号の立ち上がり時に面が“Hi
gh”レベルであると16ビツトインタフエースとして
設定され、以後CPU側とのデータ転送にはDo−01
5が用いられる。
TCに認識される。 0AGKは、リセット後のデータ
バスのインタフェースモードを図形処理装置10に設定
するのにも用いられる。RESが“Low”レベルから
“High”レベルの信号の立ち上がり時に面が“Hi
gh”レベルであると16ビツトインタフエースとして
設定され、以後CPU側とのデータ転送にはDo−01
5が用いられる。
また、DACKが“Low”レベルであると8ビツトイ
ンタフエースとして設定され、以後DO〜D7のみが用
いられ、D8〜D15は無効になる。加えて、アドレス
レジスタのオートインクリメントモードも16ビツトイ
ンタフエースモードの場合十2インクリメント(偶数ア
ドレスのみ)となり。
ンタフエースとして設定され、以後DO〜D7のみが用
いられ、D8〜D15は無効になる。加えて、アドレス
レジスタのオートインクリメントモードも16ビツトイ
ンタフエースモードの場合十2インクリメント(偶数ア
ドレスのみ)となり。
また、8ビツトインタフエースモードの場合+1インク
リメントとなる。
リメントとなる。
(11)ダン(DONE :入出力)
DMA転送の終了を示す入出力信号で、DMAデータ転
送実行中のDONBは出力となりDMA転送を終了する
と“Low”レベルになる。DMAコマンド/パラメー
タ転送転送実行中前人力となりDHACからのデータ転
送終了信号の受は付けを行う。
送実行中のDONBは出力となりDMA転送を終了する
と“Low”レベルになる。DMAコマンド/パラメー
タ転送転送実行中前人力となりDHACからのデータ転
送終了信号の受は付けを行う。
(12)クロック(CLK:入力)
図形処理装置10の内部動作の基準となる入力信号でC
LKには、フレームバッファ14のメモリアクセスタイ
ミング(メモリサイクル)のn倍(nはプログラマブル
)の周波数のクロックを外部回路の高速ドツトタイミン
グ回路より入力する。
LKには、フレームバッファ14のメモリアクセスタイ
ミング(メモリサイクル)のn倍(nはプログラマブル
)の周波数のクロックを外部回路の高速ドツトタイミン
グ回路より入力する。
(13)垂直周期(■■に:出力)
CRTディスプレイ装置16に垂直同期をかけるための
8力信号である。
8力信号である。
(14)水平同期(罷■旧:出方)
CRTディスプレイ装置16に水平同期をかけるための
出力信号である。また、動作モードレジスタのSTRが
“O”、またはRAMが0”に設定されているときは、
MADよりリフレッシュアドレスが出力されていること
を示す出力信号にもなる。
出力信号である。また、動作モードレジスタのSTRが
“O”、またはRAMが0”に設定されているときは、
MADよりリフレッシュアドレスが出力されていること
を示す出力信号にもなる。
(15)外部同期(EXSYNC:入出力)複数台の図
形処理装置10の並列動作または外部機器(他のCRT
コントローラ、ビデオ装置など)と図形処理装置10が
同期動作を行うための入出力信号である0図形処理装置
10が同期動作の基準信号を供給するマスタデバイスの
場合(動作モードレジスタのM/Sが“1”のとき)E
XSYNCは出力信号となり、ノンインタレースモード
では■YNCを、インタレースシンクモードまたはイン
タレースシンク&ビデオモードでは奇数フィールドの五
YNC分離して出力する。また、図形処理袋W110が
外部機器などから供給される基準信号に従って動作する
スレーブデバイスの場合、EXSYNCは入力信号とな
り、ノンインタレースモードでは■YNCを、インタレ
ースシンクモードまたはインタレースシンク&ビデオモ
ードでは奇数フィールドのVSYNCを分離して入力す
ることによす同期動作が行われる。
形処理装置10の並列動作または外部機器(他のCRT
コントローラ、ビデオ装置など)と図形処理装置10が
同期動作を行うための入出力信号である0図形処理装置
10が同期動作の基準信号を供給するマスタデバイスの
場合(動作モードレジスタのM/Sが“1”のとき)E
XSYNCは出力信号となり、ノンインタレースモード
では■YNCを、インタレースシンクモードまたはイン
タレースシンク&ビデオモードでは奇数フィールドの五
YNC分離して出力する。また、図形処理袋W110が
外部機器などから供給される基準信号に従って動作する
スレーブデバイスの場合、EXSYNCは入力信号とな
り、ノンインタレースモードでは■YNCを、インタレ
ースシンクモードまたはインタレースシンク&ビデオモ
ードでは奇数フィールドのVSYNCを分離して入力す
ることによす同期動作が行われる。
(16)メモリサイクル(MCYC:出力)図形処理装
置10のフレームバッファに対するアクセスタイミング
を示す出力信号である1図形処理装置10がアドレスサ
イクルのときMCYCは“Low”レベルとなり、デー
タサイクルのとき“High”レベルとなる。
置10のフレームバッファに対するアクセスタイミング
を示す出力信号である1図形処理装置10がアドレスサ
イクルのときMCYCは“Low”レベルとなり、デー
タサイクルのとき“High”レベルとなる。
(17)アト−レスストローブ(As:出力)表示用メ
モリアドレスのラッチタイミング出力信号である。AS
の“L ov”レベル時に、MADの出力信号をラッチ
することによりアドレスを分離することができる。また
nは表示すイクル期間にフレームバッファ14よりリー
ドされるデータを、並直列変換回路(シフトレジスタ)
15ヘロードする選択信号にも用いられる。
モリアドレスのラッチタイミング出力信号である。AS
の“L ov”レベル時に、MADの出力信号をラッチ
することによりアドレスを分離することができる。また
nは表示すイクル期間にフレームバッファ14よりリー
ドされるデータを、並直列変換回路(シフトレジスタ)
15ヘロードする選択信号にも用いられる。
(18)メモリリード(MRD:出力)描画サイクル時
1図形処理装置10と画面メモリ間のデータの転送方向
を制御する出力信号である。すなわち、図形処理装置1
0はMRDが“High”レベルのときはフレームバッ
ファ14からのリードを“Low”レベルのときはフレ
ームバッファ14のライトを行う。
1図形処理装置10と画面メモリ間のデータの転送方向
を制御する出力信号である。すなわち、図形処理装置1
0はMRDが“High”レベルのときはフレームバッ
ファ14からのリードを“Low”レベルのときはフレ
ームバッファ14のライトを行う。
(19)ドロウ(DRAv:出力)
図形処理装置10が描画サイクルが表示すイクルかを示
す出力信号である0面が“Low”レベルのとき図形処
理装置10は描画サイクルとなり。
す出力信号である0面が“Low”レベルのとき図形処
理装置10は描画サイクルとなり。
MADは描画アドレスと描画データのマルチプレクス信
号となる。また、DRAMが“thigh”レベルのと
きは表示すイクルとなり、MADよりアドレスサイクル
期間表示アドレスが出力される。
号となる。また、DRAMが“thigh”レベルのと
きは表示すイクルとなり、MADよりアドレスサイクル
期間表示アドレスが出力される。
(20)メモリアドレス/データ
(MAD15〜MADO:入出力)
フレームバッファ14のアドレス(下位16ビツト)と
データ(16ビツト)のマルチプレクス入出力信号であ
る。ASが“Low”レベル期間には、MADよりアド
レスが出力され、DRAWが“Low”レベルでASが
“High”レベルの期間MADは描画データの入出力
を行う16ビツトの双方向データバスとなる。また、動
作モードレジスタのRAMにo”を設定した場合、MA
DはH3YNCが“Low”レベル期間8ビツトのリフ
レッシュアドレスを出力する。
データ(16ビツト)のマルチプレクス入出力信号であ
る。ASが“Low”レベル期間には、MADよりアド
レスが出力され、DRAWが“Low”レベルでASが
“High”レベルの期間MADは描画データの入出力
を行う16ビツトの双方向データバスとなる。また、動
作モードレジスタのRAMにo”を設定した場合、MA
DはH3YNCが“Low”レベル期間8ビツトのリフ
レッシュアドレスを出力する。
(21)メモリアドレス
(MA21〜MA16:出力)
メモリアドレス(上位6ビツト)の出力信号である。
(22)表示タイミング(訂旺:出力)画面の表示期間
を示す出力信号である。
を示す出力信号である。
(23)カーソル表示(CUD:出力)CRT画面にカ
ーソルを表示するための出力信号である。
ーソルを表示するための出力信号である。
(24)フレームメモリバス要求(九箱η:入力)中央
処理装置! (CPU)11を含む処理システムが図形
処理装置f (GDP)10を介さずに直接フレームバ
ッファ14をアクセスするためのバス使用要求を行う入
力信号である0図形処理装置(GDP)10は、この入
力信号が“L ow”レベルになると描画サイクルのみ
を開放する。
処理装置! (CPU)11を含む処理システムが図形
処理装置f (GDP)10を介さずに直接フレームバ
ッファ14をアクセスするためのバス使用要求を行う入
力信号である0図形処理装置(GDP)10は、この入
力信号が“L ow”レベルになると描画サイクルのみ
を開放する。
(25)フレームバッファバス要求応答(FBACK
:出力)FBREQ信号に対する応答出力信号である。
:出力)FBREQ信号に対する応答出力信号である。
この出力信号が“L ov ttになる図形処理袋@
(GDP)10がバスを開放したことを示す。
(GDP)10がバスを開放したことを示す。
(26)ディスプレイアドレスストローブ(DISPA
S :出力) 画像用デュアルポートメモリをフレームバッファ14に
用いるシステムに於いて、表示のためのアドレス信号を
ラッチするタイミング信号を出力する。この信号が##
LOwl#レベルの時1図形処理装置(GDP)10は
表示用アドレスを出力する。
S :出力) 画像用デュアルポートメモリをフレームバッファ14に
用いるシステムに於いて、表示のためのアドレス信号を
ラッチするタイミング信号を出力する。この信号が##
LOwl#レベルの時1図形処理装置(GDP)10は
表示用アドレスを出力する。
第4図は、中央処理装置(CPU)11からアクセスで
きる図形処理装置! (GDP)10内部の制御レジス
タ、RAMの一覧を示す、これらの内部レジスタのアク
セス方法には、次の2つの場合がある。
きる図形処理装置! (GDP)10内部の制御レジス
タ、RAMの一覧を示す、これらの内部レジスタのアク
セス方法には、次の2つの場合がある。
(1)CPUから直接アクセスできるレジスタ第5図は
、CPUI 1から直接アクセスできるレジスタ、RA
Mの詳細構成をまとめたものである。アドレスレジスタ
(Write 0nly)とステータスレジスタ(Re
ad 0niy)はR8とCSが共に“Low”の条件
でアクセスでき、書込み時はアドレスレジスタが、読出
し時はステータスレジスタが選択される。また、第5図
のアドレスレジスタ、ステータスレジスタ以外のレジス
タは、アドレスレジスタでレジスタ番号を指定した後、
R8が“High” 、CSが“Low”の条件でアク
セスすることより゛読み書きできる。
、CPUI 1から直接アクセスできるレジスタ、RA
Mの詳細構成をまとめたものである。アドレスレジスタ
(Write 0nly)とステータスレジスタ(Re
ad 0niy)はR8とCSが共に“Low”の条件
でアクセスでき、書込み時はアドレスレジスタが、読出
し時はステータスレジスタが選択される。また、第5図
のアドレスレジスタ、ステータスレジスタ以外のレジス
タは、アドレスレジスタでレジスタ番号を指定した後、
R8が“High” 、CSが“Low”の条件でアク
セスすることより゛読み書きできる。
(2) FIFO経由でアクセスできるレジスタ描画を
制御するレジスタ、RAMは、FIFO(First
In First 0ut) 経由でアクセスする。
制御するレジスタ、RAMは、FIFO(First
In First 0ut) 経由でアクセスする。
FIFOはそれぞれ8ワードのライトFIFOとリード
FIFOがある。アドレスレジスタでFIFOエントリ
を指定して書込み動作を行うとライトFIFOへの書込
みとなり、読出し動作を実行するとり−ドFIFOから
の読出しとなる。ライトFIFOにコマンドを書込むと
、内部では1つのコマンド処理を終了するごとに次のコ
マンドがコマンドレジスタに転送される。パターンRA
MはIIIPTN (ライトパターンRAM)、RPT
N (リードパターンRAM)コマンドを用いてアクセ
スする。また、描画パラメータレジスタには、WPR(
ライトパラメータレジスタ) 、 RPR(リードパラ
メータレジスタ)コマンドを用いてアクセスする。第6
図は描画パラメータレジスタの詳細構成を示す。
FIFOがある。アドレスレジスタでFIFOエントリ
を指定して書込み動作を行うとライトFIFOへの書込
みとなり、読出し動作を実行するとり−ドFIFOから
の読出しとなる。ライトFIFOにコマンドを書込むと
、内部では1つのコマンド処理を終了するごとに次のコ
マンドがコマンドレジスタに転送される。パターンRA
MはIIIPTN (ライトパターンRAM)、RPT
N (リードパターンRAM)コマンドを用いてアクセ
スする。また、描画パラメータレジスタには、WPR(
ライトパラメータレジスタ) 、 RPR(リードパラ
メータレジスタ)コマンドを用いてアクセスする。第6
図は描画パラメータレジスタの詳細構成を示す。
次に第5図に基づき、各レジスタの機能を説明する。
(1)アドレスレジスタ(A R: Address
Register)アドレスレジスタ(A R)は、図
形処理装置(GDP)10内部のコントロールレジスタ
のアドレス($00〜$FF)を指定するための書込み
専用レジスタである。コントロールレジスタにライトま
たはリードを行うとき、まずARに該当する制御レジス
タのアドレスを書込む必要がある。
Register)アドレスレジスタ(A R)は、図
形処理装置(GDP)10内部のコントロールレジスタ
のアドレス($00〜$FF)を指定するための書込み
専用レジスタである。コントロールレジスタにライトま
たはリードを行うとき、まずARに該当する制御レジス
タのアドレスを書込む必要がある。
R8とC8が″Low″レベルのとき書込みを行うとA
Rが選択される。
Rが選択される。
16ビツトインタフエースモードのとき、ARの最下位
ビットは無視され、ARは常にワードアドレスになる。
ビットは無視され、ARは常にワードアドレスになる。
また、8ビツトインタフエースモードのときは、ARが
偶数であるとコントロールレジスタの”High”バイ
トデータ、奇数であると“Low”バイトデータを示す
。
偶数であるとコントロールレジスタの”High”バイ
トデータ、奇数であると“Low”バイトデータを示す
。
ARがR80〜RFFの範囲を示しているとき。
制御レジスタのリードまたはライトに伴ってARの内容
は自動的に+1インクリメント(8ビツトインタフェー
ス時)または+2インクリメント(16ビツトインタフ
ェース時)される;このため、アドレスが連続する制御
レジスタへのアクセスには、最初に先頭の制御レジスタ
のアドレスをARにライトするだけでよい。
は自動的に+1インクリメント(8ビツトインタフェー
ス時)または+2インクリメント(16ビツトインタフ
ェース時)される;このため、アドレスが連続する制御
レジスタへのアクセスには、最初に先頭の制御レジスタ
のアドレスをARにライトするだけでよい。
(2)ステータスレジスタ(S R: 5tatus
Registsr)ステータスレジスタ(SR)は、図
形処理装置(GDP)10の内部状態を示すリード専用
のレジスタである。R8と3丁が“Low”レベルのと
き読出しを行うとSRが選択される。FIFOステータ
スは、ライトFIFOへの書き込み可能な語数を示す。
Registsr)ステータスレジスタ(SR)は、図
形処理装置(GDP)10の内部状態を示すリード専用
のレジスタである。R8と3丁が“Low”レベルのと
き読出しを行うとSRが選択される。FIFOステータ
スは、ライトFIFOへの書き込み可能な語数を示す。
SRの下位8ビツトが“1”にセットされたときの意味
は次の通りである。ビット4を除き各ビットは“1”に
セットされると、割込み発生要因となり、コマンド制御
レジスタの割込み許可ビットによって割込み発生が制御
される。
は次の通りである。ビット4を除き各ビットは“1”に
セットされると、割込み発生要因となり、コマンド制御
レジスタの割込み許可ビットによって割込み発生が制御
される。
Oコマンドエラー
(CE R: Command ERror ; bi
t 7 )未定義コマンドあるいは無効パラメータが検
出されたことを示す。
t 7 )未定義コマンドあるいは無効パラメータが検
出されたことを示す。
A B T (Abort) ビットを1にセットす
ることによりCERはクリアされる。
ることによりCERはクリアされる。
Oエリア検出CA RD : Area Detect
; bit 6 )描画領域テストモードの指定に従
ってエリアが検出されたことを示す、リードパラメータ
レジスタ(RPR)コマンドを実行するかABT(Ab
ort) ビットを“1”にセットすることによりA
RDはクリアされる。
; bit 6 )描画領域テストモードの指定に従
ってエリアが検出されたことを示す、リードパラメータ
レジスタ(RPR)コマンドを実行するかABT(Ab
ort) ビットを“1”にセットすることによりA
RDはクリアされる。
Oコマンド終了(CE D : C□H6nd EnD
: bit 5 )コマンド実行の終了またはコマン
ドが実行されていないことを示す。
: bit 5 )コマンド実行の終了またはコマン
ドが実行されていないことを示す。
υrite FIFOにコマンドをライトすることでC
HDはクリアされる。
HDはクリアされる。
Oエツジ検出(E G D : Hedgs Dete
ct ; bit 4 )SRCIコマンドかTDOT
コマンドによって境界色が検出されたことを示す。
ct ; bit 4 )SRCIコマンドかTDOT
コマンドによって境界色が検出されたことを示す。
Write FIFOにコマンドをライトすることでE
GDはクリアされる。
GDはクリアされる。
OリードFIFOフル
(REF :Read FIFOFull:bit3)
リードFIFOに8ワード(16バイト)のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。
リードFIFOに8ワード(16バイト)のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。
リードFIFOのデータをリードすると、RFPはクリ
アされる。
アされる。
OリードFIFOレディ
(RE F :Raad FIFOReady;bit
2)リードFIFOにデータが準備されたことを示す。
2)リードFIFOにデータが準備されたことを示す。
リードFIFOデータを全てリードすると、RFRはク
リアされる。
リアされる。
OライトFIFOレディ
(W F R: Write FIFOReady ;
bit 1 )ライトFIFOへのライトが可能であ
ることを示す。
bit 1 )ライトFIFOへのライトが可能であ
ることを示す。
ライトFIFOに8ワード(16バイト)のデータがラ
イトされるVFRはクリアされる。
イトされるVFRはクリアされる。
OライトFIFOエンプティ
(W F E : Write FIFOH+apty
: bit O)ライトFIFOが空であることを示
す。
: bit O)ライトFIFOが空であることを示
す。
ライトFIFOにデータをライトするとWFEはクリア
される。
される。
(3) FIFOエントリ(F E : FIFOEn
try)FIFOエントリ(FE)は、図形処理袋W
(GDP)10にコマンド/パラメータのライト、図形
処理袋fil (GDP)10よりデータのリードを行
うためのレジスタである0図形処理装置(GDP)io
はそれぞれ16バイトのリードFIFO、ライトFIF
Oを内蔵しており、アドレスレジスタにFIFOエント
リアドレスを設定して、リードを行うとり−ドFIFO
が、ライトを行うとライトFIFOが選択される。
try)FIFOエントリ(FE)は、図形処理袋W
(GDP)10にコマンド/パラメータのライト、図形
処理袋fil (GDP)10よりデータのリードを行
うためのレジスタである0図形処理装置(GDP)io
はそれぞれ16バイトのリードFIFO、ライトFIF
Oを内蔵しており、アドレスレジスタにFIFOエント
リアドレスを設定して、リードを行うとり−ドFIFO
が、ライトを行うとライトFIFOが選択される。
コマンド/パラメータを、ライトFIFOにライトする
ことによりコマンドは順次実行され、リードコマンド実
行後リードデータは順次リードFIFOに準備される。
ことによりコマンドは順次実行され、リードコマンド実
行後リードデータは順次リードFIFOに準備される。
16ビツトインタフエースモードのときは、アンドレジ
スタにFIFOエントリアドレスを設定し、ワード単位
でのリード/ライトを行う、また、8ビツトインタフエ
ースのときには、アドレスレジスタにFIFOエントリ
アドレスを設定し、ライトではHighバイト、Low
バイトの順でデータをライトし、リードでは、”Hig
h”バイト、 ”Low”バイトの順でリードする。
スタにFIFOエントリアドレスを設定し、ワード単位
でのリード/ライトを行う、また、8ビツトインタフエ
ースのときには、アドレスレジスタにFIFOエントリ
アドレスを設定し、ライトではHighバイト、Low
バイトの順でデータをライトし、リードでは、”Hig
h”バイト、 ”Low”バイトの順でリードする。
DMAは転送時はアドレスレジスタの内容にかかわらず
リード/ライトFIFOが選択される。
リード/ライトFIFOが選択される。
(4)コマンド制御レジスタ(CCR: Cos+ma
ndControl Registar) コマンド制御レジスタ(OCR)は、コマンド処理と割
込みの許可/禁止を制御するり−ド/ライト可能なレジ
スタである。CCR内の割り込み要求許可ビットにはス
テータスレジスタの7つの割込み要因に対応した割込み
要求の許可/禁止を設定する。ステータスレジスタのビ
ット位置に対応するビットに“0″を設定すると割込み
要求は禁止、′1”を設定する割込み要求は許可される
。
ndControl Registar) コマンド制御レジスタ(OCR)は、コマンド処理と割
込みの許可/禁止を制御するり−ド/ライト可能なレジ
スタである。CCR内の割り込み要求許可ビットにはス
テータスレジスタの7つの割込み要因に対応した割込み
要求の許可/禁止を設定する。ステータスレジスタのビ
ット位置に対応するビットに“0″を設定すると割込み
要求は禁止、′1”を設定する割込み要求は許可される
。
したがって、IEの設定によりシステムに合った割込み
要求条件を設定することができる。また。
要求条件を設定することができる。また。
OCRはRES入力によりABTは“1”、他のビット
は“O”に初期化される。
は“O”に初期化される。
Oアボート(ABT :ABorT:bitl 5)O
ボーズ(P S E : PauSE ; bitl
4)Oデータ DMA モード (DDM:Date Dma Mode;bitl
3)Oコマンド DMA モード (CDM : Command DMA Mode :
bit 12 )ODMA 転送要求制御 (DRC: DMA Request Control
: bitl 1)Oグラフィックビットモード (GBM :Graphic Bit Nods:bi
tl O”bit8)グラフィックビットモード(G
B M)は、図形処理装置(GDP)10で取り扱う画
素データのビット構成を設定するビットである。ビット
構成は、5種類が選択でき、システムにあったカラー(
階調)構成を容易に実現することができる。
ボーズ(P S E : PauSE ; bitl
4)Oデータ DMA モード (DDM:Date Dma Mode;bitl
3)Oコマンド DMA モード (CDM : Command DMA Mode :
bit 12 )ODMA 転送要求制御 (DRC: DMA Request Control
: bitl 1)Oグラフィックビットモード (GBM :Graphic Bit Nods:bi
tl O”bit8)グラフィックビットモード(G
B M)は、図形処理装置(GDP)10で取り扱う画
素データのビット構成を設定するビットである。ビット
構成は、5種類が選択でき、システムにあったカラー(
階調)構成を容易に実現することができる。
O割り込み要求許可)
(I E : Intarruput I!nabla
: bit7〜bito)IEに対応してステータス
レジスタのビットが111 jjにセットされるとIR
Qが送出される。
: bit7〜bito)IEに対応してステータス
レジスタのビットが111 jjにセットされるとIR
Qが送出される。
(5)動作モードレジスタ
(OM R: 0peration Mode Rag
istar)動作モードレジスタ(OMR)は、図形処
理装置(GDP)10の動作モードを設定するり−ド/
ライト可能なレジスタである。OMRは、図形処理装置
(GDP)10の動作の停止/開始、フレームバッファ
14へのアクセスモードの選択などシステムに対する重
要な設定を行う。
istar)動作モードレジスタ(OMR)は、図形処
理装置(GDP)10の動作モードを設定するり−ド/
ライト可能なレジスタである。OMRは、図形処理装置
(GDP)10の動作の停止/開始、フレームバッファ
14へのアクセスモードの選択などシステムに対する重
要な設定を行う。
またRES入力によりOMHの上位2ビツト(M/S、
5TR)は、′0”にクリアされます。
5TR)は、′0”にクリアされます。
Oマスタ/スレーブ
(M / S : Master/5lava : b
it 15 )マスタ/スレーブビット(M/S)は、
複数の図形処理装置(GDP)10との並列動作および
他のシステム(他のCRTC,TVシステムなど)と同
期動作を行う場合、w!I形処理装置(GDP)10が
、システムの同期タイミング信号の発生元であるマスタ
デバイスになるか、他のシステムの同期タイミング信号
に従属して動作するスレーブデバイスになるかを設定す
るビットである。
it 15 )マスタ/スレーブビット(M/S)は、
複数の図形処理装置(GDP)10との並列動作および
他のシステム(他のCRTC,TVシステムなど)と同
期動作を行う場合、w!I形処理装置(GDP)10が
、システムの同期タイミング信号の発生元であるマスタ
デバイスになるか、他のシステムの同期タイミング信号
に従属して動作するスレーブデバイスになるかを設定す
るビットである。
Oスタート(S TR: 5tart :bitl 4
)スタートビット(STR)は、図形処理装置(GDP
)10の内部動作の開始/停止を設定するビットである
。
)スタートビット(STR)は、図形処理装置(GDP
)10の内部動作の開始/停止を設定するビットである
。
O描画優先(A CP : Access Pr1or
oty : bit l 3 )描画優先ビット(AC
P)は1図形処理装置(GDP)10がフレームバッフ
ァ14への処理において、表示期間中に描画を行うか否
かを設定するビットである。
oty : bit l 3 )描画優先ビット(AC
P)は1図形処理装置(GDP)10がフレームバッフ
ァ14への処理において、表示期間中に描画を行うか否
かを設定するビットである。
Oカーソルスキュー(CS K : Cursor D
isplaySkaw : bit 11〜bit 1
0 )カーソルスキュービット(CS K)は、CHD
のスキュー(遅れ)量をメモリサイクルを単位として設
定する。スキュー機能はフレームバッファをアクセスす
る時間分、CUDをLSI内部で遅延させ、並直列ビデ
オ変換器より出力される直列ビデオ信号と位相を合わせ
るための機能である。
isplaySkaw : bit 11〜bit 1
0 )カーソルスキュービット(CS K)は、CHD
のスキュー(遅れ)量をメモリサイクルを単位として設
定する。スキュー機能はフレームバッファをアクセスす
る時間分、CUDをLSI内部で遅延させ、並直列ビデ
オ変換器より出力される直列ビデオ信号と位相を合わせ
るための機能である。
O表示タイミングスキュー
(D S K : Disp Skew : bit9
〜bit8 )表示タイミングスキューピット(DSK
)は、DISPのスキュー(遅れ)量をメモリサイクル
を単位として設定する。スキュー機能は、カーソルスキ
ューと同様の意味をもっている。
〜bit8 )表示タイミングスキューピット(DSK
)は、DISPのスキュー(遅れ)量をメモリサイクル
を単位として設定する。スキュー機能は、カーソルスキ
ューと同様の意味をもっている。
ORAM (RAM : RAM Mode : bi
t3 、 bit2)RAMモードピット(RAM)は
、システムで使用するフレームバッファ14の素子に対
してDRAMリフレッシュアドレス出力の有無を設定す
る。RAMの“0”設定によりH5YNCが“Low”
レベルの期間中、MADより8ビツトのDRAMリフ
レッシュアドレスが出力される。
t3 、 bit2)RAMモードピット(RAM)は
、システムで使用するフレームバッファ14の素子に対
してDRAMリフレッシュアドレス出力の有無を設定す
る。RAMの“0”設定によりH5YNCが“Low”
レベルの期間中、MADより8ビツトのDRAMリフ
レッシュアドレスが出力される。
Oグラフィックアドレスインクリメントモード(G A
I : Graphic Address Incr
ement vaode :bit 6〜bit4) グラフィックアドレスインクリメントモード(GAI)
は、フレームバッファ14がグラフィック画面設定され
ている画面への表示アドレス出力のインクリメントモー
ドを設定する。1表示すイクルフレームバツファよりリ
ードするデータを1語固定としてしまうと、GBMで4
ビット/画面を設定した場合、1語あたりで表示できる
画素数は4となり、1ビット/画素(16画素/語)と
同一の精細度のCRTディスプレイ等の表示装置に表示
を行わせようとすると、GDPIOへの入力クロックを
4倍にしなければならない、また、より多色/多階調の
応用に対しては、より高速のクロックを必要となる。そ
こで1表示すイクルでフレームバッファ14より数ワー
ドのデータをリードすることにより図形処理装置(GD
P)10への入力クロックを高速化することなく高精細
度CRTディスプレイ装置への対応を行うことができる
。
I : Graphic Address Incr
ement vaode :bit 6〜bit4) グラフィックアドレスインクリメントモード(GAI)
は、フレームバッファ14がグラフィック画面設定され
ている画面への表示アドレス出力のインクリメントモー
ドを設定する。1表示すイクルフレームバツファよりリ
ードするデータを1語固定としてしまうと、GBMで4
ビット/画面を設定した場合、1語あたりで表示できる
画素数は4となり、1ビット/画素(16画素/語)と
同一の精細度のCRTディスプレイ等の表示装置に表示
を行わせようとすると、GDPIOへの入力クロックを
4倍にしなければならない、また、より多色/多階調の
応用に対しては、より高速のクロックを必要となる。そ
こで1表示すイクルでフレームバッファ14より数ワー
ドのデータをリードすることにより図形処理装置(GD
P)10への入力クロックを高速化することなく高精細
度CRTディスプレイ装置への対応を行うことができる
。
たとえばGBMで4ビット/画素を設定した場合、1表
示すイクルでフレームバッファ14より16画素分のデ
ータ64ビツト(4ワード)をリードし、+4インクリ
メントで表示アドレスをカウントアツプする。1表示す
イクルで1語(16ビツト)のリードではGAIに”o
oo”を設定する。これに対し、高精細度、あるいはマ
ルチカラー/多階調システムで1表示すイクルに32/
64/128ビツトのデータリードが必要となる場合、
それぞれGAIを“001”/“010”011”に設
定する。
示すイクルでフレームバッファ14より16画素分のデ
ータ64ビツト(4ワード)をリードし、+4インクリ
メントで表示アドレスをカウントアツプする。1表示す
イクルで1語(16ビツト)のリードではGAIに”o
oo”を設定する。これに対し、高精細度、あるいはマ
ルチカラー/多階調システムで1表示すイクルに32/
64/128ビツトのデータリードが必要となる場合、
それぞれGAIを“001”/“010”011”に設
定する。
Oフレームバッファアクセスモード
(A CM : Access Mode : bit
7 )フレームバッファアクセスモード(ACM)は
。
7 )フレームバッファアクセスモード(ACM)は
。
フレームバッファ14へのリード/ライトアクセス方式
を選択する図形処理装置(GDP)10は、システムの
構成により2つのアクセスモードを備えてい4.ACM
の設定により、表示期間中の描画処理などの動作が選択
できる。
を選択する図形処理装置(GDP)10は、システムの
構成により2つのアクセスモードを備えてい4.ACM
の設定により、表示期間中の描画処理などの動作が選択
できる。
Oラスタスキャンモード
(RS M) : Ra5ter 5can Mod
e ; bitl 〜bito)ラスタスキャンモード
(R8M)は、図形処理装a (GDP)10のラスタ
スキャンモードを設定する。
e ; bitl 〜bito)ラスタスキャンモード
(R8M)は、図形処理装a (GDP)10のラスタ
スキャンモードを設定する。
ノンインタレースモード設定の場合、偶数フィールドと
奇数フィールドのラスタは重複して走査される。
奇数フィールドのラスタは重複して走査される。
インタレースシンクモード設定の場合、奇数フィールド
のラスタは、偶数フィールドのラスタを補間するよう走
査される。そして偶数フィールドのラスタと奇数フィー
ルドのラスタに、同一の文字またはグラフィックパター
ンを表示するように制御する。
のラスタは、偶数フィールドのラスタを補間するよう走
査される。そして偶数フィールドのラスタと奇数フィー
ルドのラスタに、同一の文字またはグラフィックパター
ンを表示するように制御する。
インタレースシンク&ビデオモード設定の場合、ラスタ
走査はインタレースシンクモードと同じであるが、偶数
フィールドのラスタと奇数フィールドのラスタでは異な
る文字または、グラフィックパターンを表示するように
制御される。
走査はインタレースシンクモードと同じであるが、偶数
フィールドのラスタと奇数フィールドのラスタでは異な
る文字または、グラフィックパターンを表示するように
制御される。
(6)表示制御レジスタ
(D CR: Display Control Re
gister)表示制御レジスタ(D CR)は1画面
の表示モ−ドおよびアトリビュート制御情報を設定する
り−ド/ライト可能なレジスタである。
gister)表示制御レジスタ(D CR)は1画面
の表示モ−ドおよびアトリビュート制御情報を設定する
り−ド/ライト可能なレジスタである。
Oベース画面イネーブル(B E ; Ba5e En
abla :bit 14 ) ベース画面イネーブルビット(B E)は、ベース画面
の表示の許可/禁止を設定する。
abla :bit 14 ) ベース画面イネーブルビット(B E)は、ベース画面
の表示の許可/禁止を設定する。
Oアトリビュート制御情報(A T R: ATtRi
butacontrol ; bit 7〜bit O
)アトリビュート制御情報ビット(ATR)は。
butacontrol ; bit 7〜bit O
)アトリビュート制御情報ビット(ATR)は。
ユーザ定義による任意のコードを設定する8ビツトのビ
ットコードである。ATRの情報はH5YNCが“Lo
w”レベルから“High”レベルへの立ち上がる直前
にMAD7〜MADOより出力される。ATRの情報は
各ラスタごとに出力されるため、ATRの内容をダイナ
ミックに書き換えることで、ラスタ単位のアトリビュー
ト制御を行う応用にも利用できる。
ットコードである。ATRの情報はH5YNCが“Lo
w”レベルから“High”レベルへの立ち上がる直前
にMAD7〜MADOより出力される。ATRの情報は
各ラスタごとに出力されるため、ATRの内容をダイナ
ミックに書き換えることで、ラスタ単位のアトリビュー
ト制御を行う応用にも利用できる。
Oメモリアクセスコントロールレジスタ(M A C:
Memory Access Control)描画
におけるフレームバッファ14のアクセス時間をCLK
入力信号を単位として設定する。
Memory Access Control)描画
におけるフレームバッファ14のアクセス時間をCLK
入力信号を単位として設定する。
この方法を用いれば、内部処理速度を落すことなくメモ
リアクセスを制御できる。
リアクセスを制御できる。
(7)ラスフカラントレジスタ
(RCR: Ragtar Count Regist
er)ディスプレイ装置が現在走査中のラスタ番号を記
憶しているレジスタである。CPU側からは任意の時点
でRCRをリードすることができ、現在の走査位置を知
ることができる。
er)ディスプレイ装置が現在走査中のラスタ番号を記
憶しているレジスタである。CPU側からは任意の時点
でRCRをリードすることができ、現在の走査位置を知
ることができる。
(8)水平同期レジスタ
(HS R: Horizontal 5ync、Ra
gister)水平走査同期(HC)と水平同期信号パ
ルス幅(HS W)をメモリサイクルを単位として設定
する。
gister)水平走査同期(HC)と水平同期信号パ
ルス幅(HS W)をメモリサイクルを単位として設定
する。
(9)水平表示レジスタ
(HD R: Horizontal Display
Register)水平表示スタート位置(HDS)
、水平表示幅(HDW)を設定する1表示スタート位置
はH3YNCの立ち上がりエツジから表示開始点までの
間隔をメモリサイクル数を単位として設定する1表示幅
の単位もメモリサイクル数である。
Register)水平表示スタート位置(HDS)
、水平表示幅(HDW)を設定する1表示スタート位置
はH3YNCの立ち上がりエツジから表示開始点までの
間隔をメモリサイクル数を単位として設定する1表示幅
の単位もメモリサイクル数である。
(10)垂直同期レジスタ
(V S R) : Vertical 5ync
Register ; R86〜R87) 垂直走査同期(VC)をラスタ数で設定する。
Register ; R86〜R87) 垂直走査同期(VC)をラスタ数で設定する。
(11)垂直表示レジスタ
(V D R: Vsrtical Display
Rsgistar ;R88〜R88) 垂直同期パルス幅(VSW)、垂直表示スタート位ff
i! (VDS) 、垂直表示幅(VDW)をラスタ数
で設定する。
Rsgistar ;R88〜R88) 垂直同期パルス幅(VSW)、垂直表示スタート位ff
i! (VDS) 、垂直表示幅(VDW)をラスタ数
で設定する。
(12)ブリンク制御レジスタ
(B CR: B11nk Control Regi
ster)ブリンクON (B 0NI)とブリンク
0FF(B 0FFI)の長さを4フイールドを単位
として設定する。このレジスタの設定により、アトリビ
ュート情報としてブリンクのタイミング信号がH3YN
Cの立ち上がりに同期してMA18゜MA19に出力さ
れる。
ster)ブリンクON (B 0NI)とブリンク
0FF(B 0FFI)の長さを4フイールドを単位
として設定する。このレジスタの設定により、アトリビ
ュート情報としてブリンクのタイミング信号がH3YN
Cの立ち上がりに同期してMA18゜MA19に出力さ
れる。
(13)グラフィックカーソルレジスタ(G CR:
Graphic Cursor Registar ;
R98〜R9D) グラフィックカーソルのX軸表示開始位置(cxs)、
x軸表示終了位置(CXE)、Y軸表示開始位置(CY
S)、Y軸表示終了位置(CYE)を設定する。X軸方
向(水平方向)はH3YNCの立ち上がりからのメモリ
サイクル数で、Y軸方向(垂直方向)はVSYNCの立
ち上がりからのラスタ数で定義する。
Graphic Cursor Registar ;
R98〜R9D) グラフィックカーソルのX軸表示開始位置(cxs)、
x軸表示終了位置(CXE)、Y軸表示開始位置(CY
S)、Y軸表示終了位置(CYE)を設定する。X軸方
向(水平方向)はH3YNCの立ち上がりからのメモリ
サイクル数で、Y軸方向(垂直方向)はVSYNCの立
ち上がりからのラスタ数で定義する。
(14)メモリ幅レジスタ
(MWR: Memory Width Ragist
ar)表示用メモリ上に設定される画面のメモリ幅(M
W)を設定する。MWはメモリアドレス数を単位とする
。
ar)表示用メモリ上に設定される画面のメモリ幅(M
W)を設定する。MWはメモリアドレス数を単位とする
。
(15)表示スタートアドレスレジスタ(S A R:
5tart Address Register)4
ビツトのSAHと16ビツトのSALを接続したもので
20ビツトの表示開始ア゛ドレスを定義する0表示開始
アドレスの制御によって各方向のスクロールが実現でき
る。また表示開始ドツトアドレス(SDA)を設定する
ことができ、水平スムーススクロールを行うための外部
回路を制御する情報として、 H8YNCの立ち上がり
に同期してMAD8〜MADIIの端子に出力される。
5tart Address Register)4
ビツトのSAHと16ビツトのSALを接続したもので
20ビツトの表示開始ア゛ドレスを定義する0表示開始
アドレスの制御によって各方向のスクロールが実現でき
る。また表示開始ドツトアドレス(SDA)を設定する
ことができ、水平スムーススクロールを行うための外部
回路を制御する情報として、 H8YNCの立ち上がり
に同期してMAD8〜MADIIの端子に出力される。
外部回路ではこの情報をもとにして並直列変換回路のロ
ードタイミングまたはロードデータを制御することで水
平スムーススクロールを行うことができる。
ードタイミングまたはロードデータを制御することで水
平スムーススクロールを行うことができる。
(16)カーソル定義レジスタ
(CD R: Curssor Definitio
n Ragisitar)カーソルプリンクのONタ
イミング(CON)及びOFFタイミング(COFF)
を設定す!、CON。
n Ragisitar)カーソルプリンクのONタ
イミング(CON)及びOFFタイミング(COFF)
を設定す!、CON。
C0FFはCUD端子に出力される信号のタイミングを
、いずれも4フイ一ルド期間を単位として設定する。
、いずれも4フイ一ルド期間を単位として設定する。
次に第6図に基づき、描画パラメータレジスタの機能を
説明する。
説明する。
(1)カラー〇レジスタ
(CL O: Co1orORsgigter)パター
ンRAMに記憶された描画データの“0”に対応する描
画色を定義する。
ンRAMに記憶された描画データの“0”に対応する描
画色を定義する。
(2)カラールジスタ
(CL 1 : Co1or I Register)
パターンRAMに記憶された描画データの“1”に対応
する描画色を定義する。
パターンRAMに記憶された描画データの“1”に対応
する描画色を定義する。
(3)色比較レジスタ
(CCMP : Co1or Comparison
Register)描画演算の評価色を定義する0条件
付描画モードで特定背景色や描画禁止色を定義するため
に用いる。
Register)描画演算の評価色を定義する0条件
付描画モードで特定背景色や描画禁止色を定義するため
に用いる。
(4)エツジカラーレジスタ
(E D G : Rdga Register)サー
チコマンド(5RCH)とテストドツトコマンド(TD
OT)の境界色を定義する。このレジスタに指定した色
を境界色として判定する場合とこのレジスタに指定した
以外の色を境界色として判定する場合の2つのモードが
ある。
チコマンド(5RCH)とテストドツトコマンド(TD
OT)の境界色を定義する。このレジスタに指定した色
を境界色として判定する場合とこのレジスタに指定した
以外の色を境界色として判定する場合の2つのモードが
ある。
(5)パターンRAM制御レジスタ
(P RC: Pattern RAM Contro
l)描画に使用するパターンRAMの大きさや、パター
ンRAMスキャンの開始点を定義する。パターン領域と
して、16ドツト×16ドツト以内の任意の領域が設定
できる。使用するパターンRAMの参照領域は、X、Y
方向のパターンスタート位置(FSX、PSY)、パタ
ーンエンド位置(PEX、PEY)で定義する。パター
ン拡大係数(PZX、PZY)にはパターン参照時の拡
大係数を定義できる。パターンポイント(p p x。
l)描画に使用するパターンRAMの大きさや、パター
ンRAMスキャンの開始点を定義する。パターン領域と
して、16ドツト×16ドツト以内の任意の領域が設定
できる。使用するパターンRAMの参照領域は、X、Y
方向のパターンスタート位置(FSX、PSY)、パタ
ーンエンド位置(PEX、PEY)で定義する。パター
ン拡大係数(PZX、PZY)にはパターン参照時の拡
大係数を定義できる。パターンポイント(p p x。
PPY)はパターンRAMの現在の参照点の位置を記憶
しており、描画コマンドの発行前に任意の参照開始点を
指定できる。また、パターン拡大カウント(PZCX、
PZCY)は、パターン参照時の拡大倍率をの計数値
を示す。
しており、描画コマンドの発行前に任意の参照開始点を
指定できる。また、パターン拡大カウント(PZCX、
PZCY)は、パターン参照時の拡大倍率をの計数値
を示す。
(6)領域定義レジスタ
(A D H: Area Detinition R
egister)描画領域を設定する。 XMIN≦X
≦XMAX、 YMIN≦Y≦YMAXの範囲の領域が
描画領域として定義される。
egister)描画領域を設定する。 XMIN≦X
≦XMAX、 YMIN≦Y≦YMAXの範囲の領域が
描画領域として定義される。
(7)フォントエリアスタートアドレスレジスタ(F
S A : Font Area 5tart Add
ress)フレームバッファ14の一部を文字フォント
エリアとして用いるシステムに於いて、そのフォントエ
リアの開始アドレスを設定する。
S A : Font Area 5tart Add
ress)フレームバッファ14の一部を文字フォント
エリアとして用いるシステムに於いて、そのフォントエ
リアの開始アドレスを設定する。
(8)フォントエリアメモリ幅レジスタ(FAMw:
Font Area Memory Width)文字
フォントエリアのメモリ幅を設定する。
Font Area Memory Width)文字
フォントエリアのメモリ幅を設定する。
(9)フォントビット数レジスタ
(F B N : Font Bit Number)
1文字を構成するフォントの総ビット数を設定する。
1文字を構成するフォントの総ビット数を設定する。
(10)キャラクタスペーシングレジスタ(CB N
: Character Spacing)文字を表示
エリアに展開する時のX方向の文字間隔を設定する。
: Character Spacing)文字を表示
エリアに展開する時のX方向の文字間隔を設定する。
(11)フォントサイズレジスタ
(F S : Font 5ize)
展開を行う文字の大きさを設定する。FSXにはX方向
のフォントビット数を、FSYにはY方向のフォントビ
ット数をそれぞれ設定する。
のフォントビット数を、FSYにはY方向のフォントビ
ット数をそれぞれ設定する。
(12)ドローイングポインタ
(D P : Drawing Po1nter)現在
の描画点のリニアアドレスを管理するポインタである。
の描画点のリニアアドレスを管理するポインタである。
グラフィック描画コマンドを実行するとカレントポイン
タ(cp)の移動に伴ってドローイングポインタも移動
する0画面番号(D N)。
タ(cp)の移動に伴ってドローイングポインタも移動
する0画面番号(D N)。
ドローイングポインタアドレス(DRAH,DPAL)
。
。
及びドローイングポインタビットアドレス(DPB)を
管理する。
管理する。
(13)カレントポインタ
(CP : Currrent Pa1nter)現在
の描画点座標X、Yを示す。
の描画点座標X、Yを示す。
(14)間両モードレジスタ
(D M : Drawing Mode)描画を行う
モードを設定する。フレームバッファ領域の描画管理に
関する描画領域検出モード。
モードを設定する。フレームバッファ領域の描画管理に
関する描画領域検出モード。
カラーデータの展開モード、カラーデータ演算モード、
線゛描画時の1画素の大きさを定義するウィンモードが
ある。
線゛描画時の1画素の大きさを定義するウィンモードが
ある。
次に、図形処理装置(GDP)10のコマンドについて
説明する。第1表はコマンドの一覧を示す0図形処理装
置(GDP)10は、たとえば前述の日経エレクトロニ
クス1984年5月21日号。
説明する。第1表はコマンドの一覧を示す0図形処理装
置(GDP)10は、たとえば前述の日経エレクトロニ
クス1984年5月21日号。
p221〜p254で言及しているコマンドの一部と、
後述するコマンドが実行できる。
後述するコマンドが実行できる。
第1表 コマンド一覧
第7図は、PUTコマンドの動作例を示す。
PUTコマンドは、メインメモリ12からフレームバッ
ファ14の画素を単位とする矩形領域へデータを転送す
るコマンドである。フレームバッファ14の転送領域は
、カレントポインタとパラメータLX、LYで相対座標
指定される点を対角の2点とする矩形領域が定義される
。データの転送は、X方向の一行単位でビット揃えが行
われる。
ファ14の画素を単位とする矩形領域へデータを転送す
るコマンドである。フレームバッファ14の転送領域は
、カレントポインタとパラメータLX、LYで相対座標
指定される点を対角の2点とする矩形領域が定義される
。データの転送は、X方向の一行単位でビット揃えが行
われる。
このため、パラメータLXが示すビット数が、メインメ
モリ12の1ワードのビット数の倍数になっていない時
、第7図の示すように無効なデータが生ずる。
モリ12の1ワードのビット数の倍数になっていない時
、第7図の示すように無効なデータが生ずる。
第8図は、GETコマンドの動作例を示す。
GETコマンドは、フレームバッファ14の画素を単位
とする矩形領域からメインメモリ12ヘデータを転送す
るコマンドである。フレームバッファ14の転送領域は
、カレントポインタとパラメータLX、LYで相対座標
指定される点を対角の2点とする矩形領域が定義される
。データの転送は、X方向の一行単位でビット揃えが行
われる。
とする矩形領域からメインメモリ12ヘデータを転送す
るコマンドである。フレームバッファ14の転送領域は
、カレントポインタとパラメータLX、LYで相対座標
指定される点を対角の2点とする矩形領域が定義される
。データの転送は、X方向の一行単位でビット揃えが行
われる。
このため、パラメータLXが示すビット数が、メインメ
モリ12の1ワードのビット数の倍数になっていない時
、第8図の示すようにメインメモリに自動的に0が挿入
される。
モリ12の1ワードのビット数の倍数になっていない時
、第8図の示すようにメインメモリに自動的に0が挿入
される。
第9図は、ELARCコマンドの動作例を示す。
ELARCコマンドは、カレントポインタを中心として
楕円を描くコマンドである。描画範囲は、カレントポイ
ンタとパラメータXs、Ysで相対座標指定される点を
結ぶ直線と、カレントポインタと、パラメータXs、Y
aで相対座標指定される点を結ぶ直線に囲まれた範囲で
ある。最大描画範囲は。
楕円を描くコマンドである。描画範囲は、カレントポイ
ンタとパラメータXs、Ysで相対座標指定される点を
結ぶ直線と、カレントポインタと、パラメータXs、Y
aで相対座標指定される点を結ぶ直線に囲まれた範囲で
ある。最大描画範囲は。
長軸か横軸に交叉するまでである。また、演算を開始す
る点は軸上の4点をパラメータSPにより指定できる。
る点は軸上の4点をパラメータSPにより指定できる。
CPUは、描画開始点と描画終了点をFIFOを経由し
て読むことができる。
て読むことができる。
第10図は、FEFANコマンドの動作例を示す。
FEFANコマンドは、カレントポインタを中心とした
扇形を、パターンRAMに格納されている図形を用い塗
りつぶすコマンドである。このコマンドが持つパラメー
タは、前記したIIILARcコマンドと同じ意味を持
つ、第11図は、このコマンドの最大描画範囲の例を示
す。
扇形を、パターンRAMに格納されている図形を用い塗
りつぶすコマンドである。このコマンドが持つパラメー
タは、前記したIIILARcコマンドと同じ意味を持
つ、第11図は、このコマンドの最大描画範囲の例を示
す。
第12図は、FTRIコマンドの動作例を示す。
FTRIコマンドは、カレントポインタとパラメータX
i、Ylによる絶対座標指定点とパラメータX2、Y2
による絶対座標指定点の各3点を頂点とする三角形をバ
タンRAMに記憶しである図形を用い塗り°つぶすコマ
ンドである。このコマンドを組合わせて用いることによ
り任意の多角形を模様パターンで埋めつくすことができ
る。
i、Ylによる絶対座標指定点とパラメータX2、Y2
による絶対座標指定点の各3点を頂点とする三角形をバ
タンRAMに記憶しである図形を用い塗り°つぶすコマ
ンドである。このコマンドを組合わせて用いることによ
り任意の多角形を模様パターンで埋めつくすことができ
る。
第13図は、zooMコマンドの動作例を示したもので
ある。 200Mコマンドは、パラメータxS。
ある。 200Mコマンドは、パラメータxS。
YSで絶対座標指定される点と、その点からの相対座標
を指定するパラメータLSX、LSYが示す点を対角の
2点とする矩形領域を、カレントポインタとパラメータ
LDX、LDYで相対座標指定される点を対角の2点と
する3矩形領域へ拡大や縮小を行いながら転送するコマ
ンドである。X方向の倍率は、LSXとLDXの比で表
わし、Y方向の倍率は、LSYとLDYの比で表わす、
これらは互いに独立して設定できる。
を指定するパラメータLSX、LSYが示す点を対角の
2点とする矩形領域を、カレントポインタとパラメータ
LDX、LDYで相対座標指定される点を対角の2点と
する3矩形領域へ拡大や縮小を行いながら転送するコマ
ンドである。X方向の倍率は、LSXとLDXの比で表
わし、Y方向の倍率は、LSYとLDYの比で表わす、
これらは互いに独立して設定できる。
第14図は、ROTコマンドの動作例を示したものであ
る。ROTコマンドは、パラメータXS。
る。ROTコマンドは、パラメータXS。
YSで絶対座標指定される点と、その点からの相対座標
を指定するパラメータLSX、LSYが飛点を対角の2
点とする矩形領域を、カレントポインタとパラメータL
DXI、LDX2.LDYI。
を指定するパラメータLSX、LSYが飛点を対角の2
点とする矩形領域を、カレントポインタとパラメータL
DXI、LDX2.LDYI。
LDY2によって定義される領域へ回転を行いながら転
送するコマンドである。回転角をθとすると、 LDX1==LSXXcosθ LDX2=LSXXsinθ LDY1=−LSYXsinθ LDY2==LSYXcosθ として入力する。第15図は、ROTコマンドの補間処
理を示したものである。パラメータエがOの時は補間を
行わないが、I=1の時は、転送先の座標位置を決定す
るポインタがX座標、Y座標共に更新した際、X座標の
みを更新した点にその直前の画素データをコピーする。
送するコマンドである。回転角をθとすると、 LDX1==LSXXcosθ LDX2=LSXXsinθ LDY1=−LSYXsinθ LDY2==LSYXcosθ として入力する。第15図は、ROTコマンドの補間処
理を示したものである。パラメータエがOの時は補間を
行わないが、I=1の時は、転送先の座標位置を決定す
るポインタがX座標、Y座標共に更新した際、X座標の
みを更新した点にその直前の画素データをコピーする。
第16図は、Tt!XTコマンドの動作例を示したもの
である。 TEXTコマンドは、フレームバッファ14
内の一部を文字フォント領域としたシステムに於いて、
入力されるコマンドコードに対応した文字フォントデー
タを、フレームバッファ14の表示領域中のカレントポ
インタの示す位置へ展開するコマンドである0図形処理
装置 (GDP)10の内部レジスタである、フォント
エリアのスタートアドレスを設定するレジスタFSAH
,FSALと、フォント領域のメモリ幅を設定するレジ
スタFA!lIvと、展開する実際の文字幅を設定する
レジスタFSX、FSYと、1文字分の総ビット数を設
定するレジスタFBNと、X方向の文字間隔を設定する
レジスタCH8を予め設定しておく、その後、中央処理
装置(CPU)11は、このコマンドと展開すべき文字
数を設定したパラメータnに続けて文字コードCNを順
次n文字分転送する。そうすると図形処理装置(GDP
)10は、各文字フォントのアドレスを算出しフォント
を展開する。
である。 TEXTコマンドは、フレームバッファ14
内の一部を文字フォント領域としたシステムに於いて、
入力されるコマンドコードに対応した文字フォントデー
タを、フレームバッファ14の表示領域中のカレントポ
インタの示す位置へ展開するコマンドである0図形処理
装置 (GDP)10の内部レジスタである、フォント
エリアのスタートアドレスを設定するレジスタFSAH
,FSALと、フォント領域のメモリ幅を設定するレジ
スタFA!lIvと、展開する実際の文字幅を設定する
レジスタFSX、FSYと、1文字分の総ビット数を設
定するレジスタFBNと、X方向の文字間隔を設定する
レジスタCH8を予め設定しておく、その後、中央処理
装置(CPU)11は、このコマンドと展開すべき文字
数を設定したパラメータnに続けて文字コードCNを順
次n文字分転送する。そうすると図形処理装置(GDP
)10は、各文字フォントのアドレスを算出しフォント
を展開する。
第17図は、 TEXTコマンドに於けるカラー展開の
−例を示したものである。これは、2値データであるフ
ォントデータを多値情報であるカラーデータに変換する
方法を示している1図形処理装置(GDP)10の内部
レジスタであるカラーレジスタ0にはフォントデータの
0に対応する色データを、カラーレジスタ1にはフォン
トデータの1に対応する色データをそれぞれ設定する6
図形処理装置(GDP)10は、読み込んだフォントデ
ータを順次検索し、それに対応する色データをフレーム
バッファ14に書き込んで行く。
−例を示したものである。これは、2値データであるフ
ォントデータを多値情報であるカラーデータに変換する
方法を示している1図形処理装置(GDP)10の内部
レジスタであるカラーレジスタ0にはフォントデータの
0に対応する色データを、カラーレジスタ1にはフォン
トデータの1に対応する色データをそれぞれ設定する6
図形処理装置(GDP)10は、読み込んだフォントデ
ータを順次検索し、それに対応する色データをフレーム
バッファ14に書き込んで行く。
第18図は、 TEXTPSコマンドの動作例を示した
ものである。TEXTPSは、前記したTEXTコマン
ドの機能を加えて1文字単位でX方向の展開幅を設定で
きる。これは、パラメータCCの上位バイトにX方向の
展開幅を設定し、下位バイトに文字コードを設定するこ
とにより制御するものである。
ものである。TEXTPSは、前記したTEXTコマン
ドの機能を加えて1文字単位でX方向の展開幅を設定で
きる。これは、パラメータCCの上位バイトにX方向の
展開幅を設定し、下位バイトに文字コードを設定するこ
とにより制御するものである。
第19図は、TEXTコマンド若しくはTHXTPSコ
マンドを用いて文字フォント展開を行うシステム構成の
例を示す。
マンドを用いて文字フォント展開を行うシステム構成の
例を示す。
第20図及び第21図は、APMVコマンドの動作例を
示す、 APMVコマンドは、現在の描画点を示すカレ
ントポインタを、原点からの絶対座標を指定するパラメ
ータX、Yの示す点に移動させる際、パターンRAMの
参照点を指定するパターンポインタppx、ppyも同
時に移動させるコマンドである。
示す、 APMVコマンドは、現在の描画点を示すカレ
ントポインタを、原点からの絶対座標を指定するパラメ
ータX、Yの示す点に移動させる際、パターンRAMの
参照点を指定するパターンポインタppx、ppyも同
時に移動させるコマンドである。
第22図及び第23図は、RPMVコマンドの動作例を
示す゛、 RPMVコマンドは、現在の描画点を示すカ
レントポインタを、カレントポインタからの相対座標を
指定するパラメータdX、dYの示す点に移動させる際
、パターンポインタPPX、PPYも同時に移動させる
コマンドである。
示す゛、 RPMVコマンドは、現在の描画点を示すカ
レントポインタを、カレントポインタからの相対座標を
指定するパラメータdX、dYの示す点に移動させる際
、パターンポインタPPX、PPYも同時に移動させる
コマンドである。
第24図は、5RCIコマンドの走査方向を示す。
第25図は、、 5RCHコマンドのパラメータEPの
意味について示す、 5RCHコマンドは、カレントポ
インタとパターンポインタを、パラメータSDの示す方
向へ移動させながら、パラメータエが指定する境界色を
検出し、その検出した点をカレントポインタとパターン
ポインタに設定するコマンドである。パラメータエが0
の時は、境界色はEDGレジスタのデータが境界色にな
り、工が1の時は、EDGレジスタのデータ以外のデー
タが境界色になる。パラメータEPは、走査を行う制限
値を示したもので、X方向を走査する時は走査範囲の最
大X座標値を、Y方向を走査する時は走査範囲の最大Y
座標値を設定しておく。
意味について示す、 5RCHコマンドは、カレントポ
インタとパターンポインタを、パラメータSDの示す方
向へ移動させながら、パラメータエが指定する境界色を
検出し、その検出した点をカレントポインタとパターン
ポインタに設定するコマンドである。パラメータエが0
の時は、境界色はEDGレジスタのデータが境界色にな
り、工が1の時は、EDGレジスタのデータ以外のデー
タが境界色になる。パラメータEPは、走査を行う制限
値を示したもので、X方向を走査する時は走査範囲の最
大X座標値を、Y方向を走査する時は走査範囲の最大Y
座標値を設定しておく。
第261!lは、 Tl)OTコマンドの動作について
示す。
示す。
ゴDOTは、カレントポインタの示す色データを読み込
み、そのデータとパラメータIが指定する境界値とを内
部の比較器を用いて比較し、結果をステータスレジスタ
にセットする。パラメータエがOの時は境界色はEDG
レジスタのデータになり。
み、そのデータとパラメータIが指定する境界値とを内
部の比較器を用いて比較し、結果をステータスレジスタ
にセットする。パラメータエがOの時は境界色はEDG
レジスタのデータになり。
■が1の時は境界色はEDGレジスタのデータ以外のデ
ータが境界色になる。
ータが境界色になる。
第27図(a)は、 copyコマンドの動作例につい
て示す、 C0PYコマンドはフレームバッファ14内
に於いて、パラメータXS、YSによる原点からの絶対
座標位置と、その点からのパラメータLX、LYによる
相対座標位置とを対角の2点とする座標軸に平行な矩形
領域のデータを、カレントポインタを始点とする座標軸
に平行な矩形領域ヘコビーするコマンドである。第27
図(b)は、C0PYコマンドの転送元領域と転送先領
域の走査方向を示す、方向の決定は、パラメータXS、
YSの符号による。また、転送元と転送先の走査方向は
共通である。第28図は、 copyコマンドによる語
単位の転送モデルを示す。
て示す、 C0PYコマンドはフレームバッファ14内
に於いて、パラメータXS、YSによる原点からの絶対
座標位置と、その点からのパラメータLX、LYによる
相対座標位置とを対角の2点とする座標軸に平行な矩形
領域のデータを、カレントポインタを始点とする座標軸
に平行な矩形領域ヘコビーするコマンドである。第27
図(b)は、C0PYコマンドの転送元領域と転送先領
域の走査方向を示す、方向の決定は、パラメータXS、
YSの符号による。また、転送元と転送先の走査方向は
共通である。第28図は、 copyコマンドによる語
単位の転送モデルを示す。
本実施例における図形処理袋W10は以上説明したよう
な高機能のコマンド体系を処理することができ、CPU
IIの処理負担を大幅に軽減できる。この結果グラフィ
ック表示装置の高性能化が可能となる。また、この図形
処理装置10をLSIとして提供することにより、グラ
フィック表示装置の低コスト化も合せて可能になる。
な高機能のコマンド体系を処理することができ、CPU
IIの処理負担を大幅に軽減できる。この結果グラフィ
ック表示装置の高性能化が可能となる。また、この図形
処理装置10をLSIとして提供することにより、グラ
フィック表示装置の低コスト化も合せて可能になる。
次にグラフィック表示装置を更にコスト低減する例につ
いて説明する。
いて説明する。
第29図は、グラフィック表示装置の別の構成例を示し
たものである。システムは、中央処理装置(CPU)1
1、メインメモリ12、図形処理装置(GDP)10、
フレームバッファ14、メモリインタフェイスコントロ
ーラ(GMIC) 20、ビデオアトリビュートコン
トローラ(GUAC) 30およびCRT等の表示装置
16から成る。
たものである。システムは、中央処理装置(CPU)1
1、メインメモリ12、図形処理装置(GDP)10、
フレームバッファ14、メモリインタフェイスコントロ
ーラ(GMIC) 20、ビデオアトリビュートコン
トローラ(GUAC) 30およびCRT等の表示装置
16から成る。
中央処理装置11は1図形処理に於いて1図形処理装置
10に対し、図形処理コマンドと、パラメータ情報を転
送し、図形処理袋[10を起動する0図形処理装置10
は、中央処理装置11からの指示に従い、あらかじめ定
められた処理手順に従って、フレームバッファ上に、図
形データを作成、処理を行う、ここで、グラフィックメ
モリインタフェイスコントローラ(GMIC) 20は
、図形処理装置10のフレームバッファアクセスに従い
。
10に対し、図形処理コマンドと、パラメータ情報を転
送し、図形処理袋[10を起動する0図形処理装置10
は、中央処理装置11からの指示に従い、あらかじめ定
められた処理手順に従って、フレームバッファ上に、図
形データを作成、処理を行う、ここで、グラフィックメ
モリインタフェイスコントローラ(GMIC) 20は
、図形処理装置10のフレームバッファアクセスに従い
。
メモリの制御信号を発生する。フレームバッファ14に
作成された図形をCRT16に表示する場合は、フレー
ムバッファから表示データを読み出し、グラフィックビ
デオアトリビュートコントローラ(GUAC) 30で
ビデオ信号に変換され、CRT16へ送られる。
作成された図形をCRT16に表示する場合は、フレー
ムバッファから表示データを読み出し、グラフィックビ
デオアトリビュートコントローラ(GUAC) 30で
ビデオ信号に変換され、CRT16へ送られる。
ここで、グラフィックメモリインタフェースコントロー
ラ(GMIC) 20とグラフィックビデオアトリビュ
ートコントローラ(GVAC) 30とは、それぞれ、
メモリ制御及びビデオ信号制御を主目的としたもので、
LSIとして提供される。第1図では詳細な回路には言
及しなかったが、実際にはLSIとして提供される図形
処理袋91 (GDP)10のまわりにはメモリの制御
やビデオ信号の制御に多数の論理ゲートが多数使用され
る。これに対し、、GNIC20とGVAC30は、G
DPIOと’7L/−ムバツファ14及びCRT16を
直接接続できる機能を有するものである。以下、両者の
機能を詳述する。
ラ(GMIC) 20とグラフィックビデオアトリビュ
ートコントローラ(GVAC) 30とは、それぞれ、
メモリ制御及びビデオ信号制御を主目的としたもので、
LSIとして提供される。第1図では詳細な回路には言
及しなかったが、実際にはLSIとして提供される図形
処理袋91 (GDP)10のまわりにはメモリの制御
やビデオ信号の制御に多数の論理ゲートが多数使用され
る。これに対し、、GNIC20とGVAC30は、G
DPIOと’7L/−ムバツファ14及びCRT16を
直接接続できる機能を有するものである。以下、両者の
機能を詳述する。
第30図はグラフィックメモリインタフェイスコントロ
ーラ(GMIC) 20の内部構成を示し、メモリアド
レス制御部201、アトリビュート制御部202、タイ
ミング制御部203、クロック生成部205、拡大制御
部204から成る。メモリアドレス制御部201は、図
形処理装置10から出力されるフレームバッファ14の
アドレスを、ダイナミックRAMの行アドレスと列アド
レスを混合した信号として出力する。アトリビュート制
御部202は図形処理装置10から出力されるアトリビ
ュート情報を一時記憶しタイミング制御部203に対し
制御情報を提供する。タイミング制御部203では、ダ
イナミックRAMを制御する各種の信号を発生する。ま
た、水平スムース・スクロールに対応したビデオ信号発
生用制御信号を作成する。クロック生成部205は、あ
らかじめ設定される分局レートに基づき、図形処理装置
10へ出力するクロック信号を生成する。拡大制御部2
04は、アトリビュート制御部からの情報に基づいて、
水平拡大表示におけるビデオ生成用制御信号を発生する
。
ーラ(GMIC) 20の内部構成を示し、メモリアド
レス制御部201、アトリビュート制御部202、タイ
ミング制御部203、クロック生成部205、拡大制御
部204から成る。メモリアドレス制御部201は、図
形処理装置10から出力されるフレームバッファ14の
アドレスを、ダイナミックRAMの行アドレスと列アド
レスを混合した信号として出力する。アトリビュート制
御部202は図形処理装置10から出力されるアトリビ
ュート情報を一時記憶しタイミング制御部203に対し
制御情報を提供する。タイミング制御部203では、ダ
イナミックRAMを制御する各種の信号を発生する。ま
た、水平スムース・スクロールに対応したビデオ信号発
生用制御信号を作成する。クロック生成部205は、あ
らかじめ設定される分局レートに基づき、図形処理装置
10へ出力するクロック信号を生成する。拡大制御部2
04は、アトリビュート制御部からの情報に基づいて、
水平拡大表示におけるビデオ生成用制御信号を発生する
。
第31図は、第30図に示すグラフィックメモリインタ
フェイスコントローラ20の入出力信号を表わしたもの
である。各信号の機能は1次の通りである。
フェイスコントローラ20の入出力信号を表わしたもの
である。各信号の機能は1次の通りである。
(1)電源端子(Vcc* Vss)
グラフィックメモリインタフェイスコントローラ20に
電源を供給する端子で、Vssは接地電位、vccには
+5vを供給する。
電源を供給する端子で、Vssは接地電位、vccには
+5vを供給する。
(2)メモリアドレスバス(MA18〜MAO:入力)
図形処理装置110がフレームバッファ14をアクセス
するための信号で、図形処理装置1oから出力される信
号を入力する。
するための信号で、図形処理装置1oから出力される信
号を入力する。
(3)メモリサイクル(MCYC:入力)図形処理装置
10のフレーム秦バッファ14に対するアクセスタイミ
ングを示す信号で二二の信号が“Low”レベルのとき
、アドレスサイクルである事を示す入力信号である。
10のフレーム秦バッファ14に対するアクセスタイミ
ングを示す信号で二二の信号が“Low”レベルのとき
、アドレスサイクルである事を示す入力信号である。
(4)アドレスストローブ(AS:入力)フレームバッ
ファアドレスのラッチタイミング入力信号である。
゛ (5)ドロウ(DRAw:入力) 図形処理装置10が、描画サイクルか表示すイクルかを
示す入力信号である。 DRAIIが“Low”レベル
のとき描画サイクルである事を示し、#High”レベ
ルのとき表示すイクルである事を示す。
ファアドレスのラッチタイミング入力信号である。
゛ (5)ドロウ(DRAw:入力) 図形処理装置10が、描画サイクルか表示すイクルかを
示す入力信号である。 DRAIIが“Low”レベル
のとき描画サイクルである事を示し、#High”レベ
ルのとき表示すイクルである事を示す。
(6)メモリリード(MRD:入力)
描画サイクル時、図形処理装置1oとフレームバッファ
14間のデータの転送方向を制御する入力信号であり、
フレームバッファ14のデータ書き込み制御信号である
“WEO〜3″を生成するために用いるられる1図形処
理袋[10はMRDが“High”レベルのときはフレ
ームバッファ14からのリードを“Low”レベルのと
きはフレームバッファ14のライトを行う。
14間のデータの転送方向を制御する入力信号であり、
フレームバッファ14のデータ書き込み制御信号である
“WEO〜3″を生成するために用いるられる1図形処
理袋[10はMRDが“High”レベルのときはフレ
ームバッファ14からのリードを“Low”レベルのと
きはフレームバッファ14のライトを行う。
(7)水平周期(面側W二人力)
図形処理装置10から出力される信号で、フレームバッ
ファ14のリフレッシュアドレスを出力するタイミング
を示す、また、図形処理装置110が出力するアトレビ
ュート制御情報をラッチするタイミングを示す信号であ
る。
ファ14のリフレッシュアドレスを出力するタイミング
を示す、また、図形処理装置110が出力するアトレビ
ュート制御情報をラッチするタイミングを示す信号であ
る。
(8)クロック(CLK:出力)
図形処理装置10の内部動作の基準となる出力信号で、
フレームバッファ14のメモリアクセスタイミング(メ
モリサイクル)のn倍の周波数のクロックを外部より入
力されるDOTCKをCDMO。
フレームバッファ14のメモリアクセスタイミング(メ
モリサイクル)のn倍の周波数のクロックを外部より入
力されるDOTCKをCDMO。
1により設定された分局レートで分周し出力する。
(9)インクリメント・モード(IMo、1:入力)イ
ンクリメントモードは9表示アドレスのイン信リメント
モードを設定する。この信号は、図形処理装置のグラフ
ィックアドレスインクリメントモードに対応して設定す
る。また、この信号は、ダイナミックRAMの行アドレ
スおよび列アドレスのマルチプレクスの制御信号として
用いられる。
ンクリメントモードは9表示アドレスのイン信リメント
モードを設定する。この信号は、図形処理装置のグラフ
ィックアドレスインクリメントモードに対応して設定す
る。また、この信号は、ダイナミックRAMの行アドレ
スおよび列アドレスのマルチプレクスの制御信号として
用いられる。
ここで。
積分値=〔画素当りビット数〕
X(シフトビット長〕/16
(10)クロック分周モード(CDMI、O:入力)ク
ロック分周モードは、外部より入力されるDOTCKを
分周し1図形処理装置10へ出力するCLK信号を作成
するための入力信号で、その分周レートを設定する。
ロック分周モードは、外部より入力されるDOTCKを
分周し1図形処理装置10へ出力するCLK信号を作成
するための入力信号で、その分周レートを設定する。
ここで、
分周比=〔シフトビット長)/n
ただし、
(11)ドツトクロック(DOTCK :入力)グラ
フィックメモリインタフェイスコントローラの内部動作
の基準となるクロック入力信号で、1画素表示期間を1
サイクルとする高速クロック信号である。
フィックメモリインタフェイスコントローラの内部動作
の基準となるクロック入力信号で、1画素表示期間を1
サイクルとする高速クロック信号である。
(12)シフトクロック(ZSCK :出力)ビデオ信
号発生用の並直列変換器を制御するクロック信号である
。この信号は、図形処理装置10からのアトリビュート
情報である水平拡大倍率に従って、外部から入力される
ドツトクロックの周波数を制御し、出力する。
号発生用の並直列変換器を制御するクロック信号である
。この信号は、図形処理装置10からのアトリビュート
情報である水平拡大倍率に従って、外部から入力される
ドツトクロックの周波数を制御し、出力する。
(13)シフタロードタイミング(SLDI、2:出力
) シフタロードタイミング信号は、表示用データをビデオ
信号に変換する、並直列変換器へ画像データをセットす
るタイミングを示す出力信号である。5LDIは、通常
の表示タイミング−におけるロードタイミング信号であ
り、5LD2は、図形処理装置110から7トリビユー
ト情報である水平スムーススクロール量に応じて出力タ
イミングが変化するロードタイミング信号である。
) シフタロードタイミング信号は、表示用データをビデオ
信号に変換する、並直列変換器へ画像データをセットす
るタイミングを示す出力信号である。5LDIは、通常
の表示タイミング−におけるロードタイミング信号であ
り、5LD2は、図形処理装置110から7トリビユー
ト情報である水平スムーススクロール量に応じて出力タ
イミングが変化するロードタイミング信号である。
(14) RA BILモード(DRAM/VRAM
: 入力)この信号は、フレームバッファ14に使用す
るRAMのモードを設定する信号である。すなわち、こ
の信号が“Hi(h”レベルであるとき、フレームバッ
ファ14は、ダイナミックRAMであることを示し、“
Low”レベルであるときは、シフタ内蔵型デュアルポ
ートメモリ(VRAM)であることを示す。
: 入力)この信号は、フレームバッファ14に使用す
るRAMのモードを設定する信号である。すなわち、こ
の信号が“Hi(h”レベルであるとき、フレームバッ
ファ14は、ダイナミックRAMであることを示し、“
Low”レベルであるときは、シフタ内蔵型デュアルポ
ートメモリ(VRAM)であることを示す。
(15)データ転送/出力イネーブル(DTloo:出
力) データ転送/出力イネーブル信号は、図形処理装置10
が、フレームバッファ14をアクセスするときのRAM
のアウトイネーブル信号であり。
力) データ転送/出力イネーブル信号は、図形処理装置10
が、フレームバッファ14をアクセスするときのRAM
のアウトイネーブル信号であり。
RAMからのデータの読み出しを制御する。また、VR
AMモードの場合には、 VRAM内のシフタへのデー
タの転送を制御する信号をも出力する信号である。
AMモードの場合には、 VRAM内のシフタへのデー
タの転送を制御する信号をも出力する信号である。
(16)ラストイネーブル(WE3〜O:出力)ライト
イネーブルは、図形処理装置10から描画データをフレ
ームバッファ14へ書き込み制御を行う信号である。す
なわち、WEが“Low”レベルのとき、描画データの
書き込みを指示する信号である。
イネーブルは、図形処理装置10から描画データをフレ
ームバッファ14へ書き込み制御を行う信号である。す
なわち、WEが“Low”レベルのとき、描画データの
書き込みを指示する信号である。
(17)アドレス(A2〜O:出力)
アドレス信号は、図形処理装置10とフレームバッファ
14間のデータ転送を行う場合のある特定の1語を示す
ためのアドレス信号である。この信号を用いることによ
り、任意アドレスのデータ転送が可能となる。
14間のデータ転送を行う場合のある特定の1語を示す
ためのアドレス信号である。この信号を用いることによ
り、任意アドレスのデータ転送が可能となる。
(18) RA Mアドレス(RAMA 7〜0:出力
)RAMアドレスは、図形処理装置10が出力する。描
画用、または1表示用フレームバッファアドレス(メモ
リアドレス:MA18〜O)を、インクリメントモード
に従って1行アドレスと列アドレスに分けて出力する信
号である。
)RAMアドレスは、図形処理装置10が出力する。描
画用、または1表示用フレームバッファアドレス(メモ
リアドレス:MA18〜O)を、インクリメントモード
に従って1行アドレスと列アドレスに分けて出力する信
号である。
(19)カラ・ムアドレスストローブ(CAS:出力)
カラム・アドレスストローブは、フレームバッファへ出
力する列アドレスをラッチするタイミングを示す出力信
号である。
カラム・アドレスストローブは、フレームバッファへ出
力する列アドレスをラッチするタイミングを示す出力信
号である。
(20)ロウアドレスストローブ(RAS:出力)ロウ
アドレスストローブは、画面へ出力する行アドレスをラ
ッチするタイミングを示す、出力信号である。
アドレスストローブは、画面へ出力する行アドレスをラ
ッチするタイミングを示す、出力信号である。
(21)ディスプレイ(DISP :入力)ディスプレ
イ信号は1画面の表示期間を示す入力信号である。この
信号は、VRAMモードにおいて。
イ信号は1画面の表示期間を示す入力信号である。この
信号は、VRAMモードにおいて。
データ転送制御を行うDT10E信号の生成に用いられ
る。
る。
(22)シフトビット長(SBL:入力)シフト・ビッ
ト長は、ビデオ信号生成用ロードタイミング信号(SL
D)を作成する場合に用いる信号である。
ト長は、ビデオ信号生成用ロードタイミング信号(SL
D)を作成する場合に用いる信号である。
グラフィックインタフェイスコントローラ内で扱うアト
リビュート制御情報は、2つのアトリビュート情報があ
り、図形処理装置から入力される。
リビュート制御情報は、2つのアトリビュート情報があ
り、図形処理装置から入力される。
(1)水平拡大係数(Hz3〜0)
この4ビツトで水平拡大表示の拡大表示係数を設定する
。
。
(2)水平スムーススクロールドツト数(H803〜O
) この4ビツトで水平スムース・スクロールドツト数を設
定し、この情報に従ってロードタイミング信号(S L
D、)が制御さ塾る。
) この4ビツトで水平スムース・スクロールドツト数を設
定し、この情報に従ってロードタイミング信号(S L
D、)が制御さ塾る。
第32図は、グラフィックビデオアトリビュートコント
ローラ(GVAC) 3 Qの内部構成を示し、データ
バスバッファ301、タイミング制御部302、表示デ
ータ用ラッチ303.並直列変換器304、ビデオ信号
出力部305から成る。
ローラ(GVAC) 3 Qの内部構成を示し、データ
バスバッファ301、タイミング制御部302、表示デ
ータ用ラッチ303.並直列変換器304、ビデオ信号
出力部305から成る。
データバスバッファ301は、図形処理装置10とフレ
ームバッファ14間のデータ転送を外部からの指示に従
って制御する。タイミング制御部302は、グラフィッ
クビデオアトリビュートコントローラ(GVAC) 3
0内へ各種のタイミングを供給する0表示データ用ラッ
チ303は、フレームバッファ14から読み出した表示
データを一時記憶し、並列直列変換器304へ表示デー
タを供給する。並列直列変換器304では、表示用並列
データを、外部からのタイミング信号によって直列変換
し、ビデオ信号に変換する。ビデオ信号出力部305で
は、直列変換したデータをビデオ信号としてCRT16
へ出力する。
ームバッファ14間のデータ転送を外部からの指示に従
って制御する。タイミング制御部302は、グラフィッ
クビデオアトリビュートコントローラ(GVAC) 3
0内へ各種のタイミングを供給する0表示データ用ラッ
チ303は、フレームバッファ14から読み出した表示
データを一時記憶し、並列直列変換器304へ表示デー
タを供給する。並列直列変換器304では、表示用並列
データを、外部からのタイミング信号によって直列変換
し、ビデオ信号に変換する。ビデオ信号出力部305で
は、直列変換したデータをビデオ信号としてCRT16
へ出力する。
第33図は、グラフィックビデオアトリビュートコント
ローラ(GVAC) 30の入出力信号を示したもので
ある。各信号の機能は、次の通りやある。
ローラ(GVAC) 30の入出力信号を示したもので
ある。各信号の機能は、次の通りやある。
(1)電源(Vcct Vss)
グラフィックビデオアトリビュートコントローラ(GV
AC) 30に電源を供給する端子で、Vssは接地、
Vccは+5vを供給する。
AC) 30に電源を供給する端子で、Vssは接地、
Vccは+5vを供給する。
(2)メモリサイクル(MCYC:入力)図形処理装置
10のフレームバッファ14に対するアクセスタイミン
グを示す信号で、この信号が“High”レベルのとき
データサイクルであることを示す入力信号である。
10のフレームバッファ14に対するアクセスタイミン
グを示す信号で、この信号が“High”レベルのとき
データサイクルであることを示す入力信号である。
(3)メモリリード(MRD:入力)
描画サイクル時、図形処理装置10とフレームバッファ
14間のデータ転送の方向を制御する入力信号である。
14間のデータ転送の方向を制御する入力信号である。
この信号は、データバスバッファ部でデータ転送制御信
号として用いられる。
号として用いられる。
(4)ドロウ(誼■:入力)
ドロウ信号は、図形処理装置10が描画サイクルか表示
すイクルかを示す入力信号である。すなわち、この信号
が“Low”レベルのときは描画サイクル、“High
”レベルのときは表示すイクルであることを示す。
すイクルかを示す入力信号である。すなわち、この信号
が“Low”レベルのときは描画サイクル、“High
”レベルのときは表示すイクルであることを示す。
(5)ディスプレイ(DISP :入力)ディスプレイ
信号は、画面の表示期間を示す信号である。この信号は
、ビデオ信号の出力制御に用いられる。
信号は、画面の表示期間を示す信号である。この信号は
、ビデオ信号の出力制御に用いられる。
(6)データバス(D7〜0:入出力)図形処理装置1
0とフレームバッファ14間のデータ転送を行うための
図形処理装置10側のデータ信号である。この信号のデ
ータ転送力は、メモリリード(MRD)信号によって制
御される。
0とフレームバッファ14間のデータ転送を行うための
図形処理装置10側のデータ信号である。この信号のデ
ータ転送力は、メモリリード(MRD)信号によって制
御される。
(7)フレームメモリデータ(FD31〜O:入出力)
この信−号は、フレームバッファ14側のデータ信号で
図形処理装置10のデータ転送、および表示データの入
力信号である。データの転送方向は、メモリリード(M
RD)信号によって制御される。
図形処理装置10のデータ転送、および表示データの入
力信号である。データの転送方向は、メモリリード(M
RD)信号によって制御される。
(8)セレクト(SEL2〜O:入力)セレクト信号は
、フレームバッファ14側のデータ信号32ビツトと図
形処理装置10側の8ビツトデータのデータ転送時のデ
ータ選択信号であり、図形処理袋W110から入力され
る0通常は、アドレス信号の下位ビット(A2〜AO)
を用いる。
、フレームバッファ14側のデータ信号32ビツトと図
形処理装置10側の8ビツトデータのデータ転送時のデ
ータ選択信号であり、図形処理袋W110から入力され
る0通常は、アドレス信号の下位ビット(A2〜AO)
を用いる。
(9)ロードタイミング(SLD:入力)ロードタイミ
ングは、並列直列変換器304へデータをセットするタ
イミングを示す信号で、外部より入力される。
ングは、並列直列変換器304へデータをセットするタ
イミングを示す信号で、外部より入力される。
(10)シフトロック(SCK:入力)シフトロックは
、並列直列変換器304を制御する外部からの入力信号
で、並列直列変換を指示するタイミング信号である。
、並列直列変換器304を制御する外部からの入力信号
で、並列直列変換を指示するタイミング信号である。
(11)ビデオmDE03〜O:出力)並列直列変換器
304で変換された表示用ビデオ信号をCRT16へ出
力する信号である。
304で変換された表示用ビデオ信号をCRT16へ出
力する信号である。
(12)アクセス・モード(AM1〜0:入力)図形処
理装置のフレームバッファ14のアクセスモードを設定
する信号で、表示データのラッチタイミング主成に用い
る。
理装置のフレームバッファ14のアクセスモードを設定
する信号で、表示データのラッチタイミング主成に用い
る。
(13) モード(MODI 〜O:入力)グラブイッ
クビデオアトリビュートコントローラ内の32ビット並
列直列変換器304の使用法を規定するモードを入力す
る。この設定によりビデオ信号と、並列直列変換器30
4.フレームバッファ14とのデータの接続関係が設定
できる。
クビデオアトリビュートコントローラ内の32ビット並
列直列変換器304の使用法を規定するモードを入力す
る。この設定によりビデオ信号と、並列直列変換器30
4.フレームバッファ14とのデータの接続関係が設定
できる。
第34図は、前述グラフィックメモリインタフェイスコ
ントローラ(GMIC) 20、グラフィックビデオア
トリビュートコントローラ(GVAC) 3 Qを用い
た場合のグラフィック表示装置の接続回路例を示したも
のである。
ントローラ(GMIC) 20、グラフィックビデオア
トリビュートコントローラ(GVAC) 3 Qを用い
た場合のグラフィック表示装置の接続回路例を示したも
のである。
GVAC30、0MIC20ソれぞれにプログラマブル
な機能をもたせる事により、他種多様なシステムに対し
ても、少ない部品数で容易にグラフィックシステムを構
成できるという効果がある。
な機能をもたせる事により、他種多様なシステムに対し
ても、少ない部品数で容易にグラフィックシステムを構
成できるという効果がある。
以上詳細に説明したように本発明によれば、高速の文字
処理性能を有するグラフィック表示装置を低コストで実
現できるという効果がある。
処理性能を有するグラフィック表示装置を低コストで実
現できるという効果がある。
第1図は本発明の1実施例を示すグラフィック表示装置
の構成を示す図を、第2図は図形処理装置の内部構成図
を、第3図は図形処理装置の端子配列図を、第4図〜第
6図は図形処理装置の内部レジスタを説明する図を、第
7図、第8図はそれぞれPUTコマンド、GETコマン
ドの説明図を。 第9図はELARCコマンドの説明図を、第10図及び
第11図はFEFANコマンドの説明図を、第12図は
FTRIコマンドの説明図を、第13図は200Mコマ
ンドの説明図を、第14図及び第15図はROTコマン
ドの説明図を、第16図〜第19図はTEXTコマンド
及びTEXTPSコマンドの説明図を、第20図〜第2
3図はAPMVPUTコマンドPMVPUTコマンド図
を、第24図、第25図は5RCIコマンドの説明図を
、第26図はTDOTコマンドの説明図を、第27図、
第28図はC0PYコマンドの説明図を、第29図は本
発明の別の実施例の構成図を、第30図、第31図はG
MICの内部構成と端子をそれぞれ示す図、第32図及
び第33図はGVACの内部構成と端子をそれぞれ示す
図を、第34図はグラフィック表示装置の回路図を、そ
れぞれ示す。 10・・・図形処理装置、11・・・中央処理装置、1
21F7 目 第8 目 メイ>バ、
7L仏八へ7′%t? 口 茅10 固 第1f 凹 (×+、Yり 臨水 原画 五欠茎/4目 茅 ll 第 17 目 茅18 目 フオ〉ト媛貢す反 茅20 目 第21 凪 パターンFZAP′I 茅22凶 w、239 へ0ター>RAF’1 茅24目 茅25凹 第26 固 qDP フレム ノV
ツフ7/ρ /4 第27固 (a−) (に) (IJ X:?、Y:? <2)x’+、Y
ニー(J)X;= ”rat (4)Xニー、γ
:一v2δの 7L−ムlX−/7y (4brt/y+xe1)シフ
ト #、32 目 DISP DO丁CK
の構成を示す図を、第2図は図形処理装置の内部構成図
を、第3図は図形処理装置の端子配列図を、第4図〜第
6図は図形処理装置の内部レジスタを説明する図を、第
7図、第8図はそれぞれPUTコマンド、GETコマン
ドの説明図を。 第9図はELARCコマンドの説明図を、第10図及び
第11図はFEFANコマンドの説明図を、第12図は
FTRIコマンドの説明図を、第13図は200Mコマ
ンドの説明図を、第14図及び第15図はROTコマン
ドの説明図を、第16図〜第19図はTEXTコマンド
及びTEXTPSコマンドの説明図を、第20図〜第2
3図はAPMVPUTコマンドPMVPUTコマンド図
を、第24図、第25図は5RCIコマンドの説明図を
、第26図はTDOTコマンドの説明図を、第27図、
第28図はC0PYコマンドの説明図を、第29図は本
発明の別の実施例の構成図を、第30図、第31図はG
MICの内部構成と端子をそれぞれ示す図、第32図及
び第33図はGVACの内部構成と端子をそれぞれ示す
図を、第34図はグラフィック表示装置の回路図を、そ
れぞれ示す。 10・・・図形処理装置、11・・・中央処理装置、1
21F7 目 第8 目 メイ>バ、
7L仏八へ7′%t? 口 茅10 固 第1f 凹 (×+、Yり 臨水 原画 五欠茎/4目 茅 ll 第 17 目 茅18 目 フオ〉ト媛貢す反 茅20 目 第21 凪 パターンFZAP′I 茅22凶 w、239 へ0ター>RAF’1 茅24目 茅25凹 第26 固 qDP フレム ノV
ツフ7/ρ /4 第27固 (a−) (に) (IJ X:?、Y:? <2)x’+、Y
ニー(J)X;= ”rat (4)Xニー、γ
:一v2δの 7L−ムlX−/7y (4brt/y+xe1)シフ
ト #、32 目 DISP DO丁CK
Claims (1)
- 【特許請求の範囲】 1、第1のアドレスバスと、 第1のデータバスと、 前記第1のアドレスバスと第1のデータバスとに接続さ
れアドレスを出力してデータの演算処理を実行する第1
のプロセッサ手段と、 前記第1のアドレスバスと第1のデータバスに接続され
た第1の記憶手段と、 第2のアドレスバスと、 第2のデータバスと、 少なくとも前記第1のデータバスと第2のアドレスバス
と第2のデータバスとに接続された第2のプロセッサ手
段と、 2次元状に配列された画素の制御によつて画像情報の出
力を行う出力手段と、 第記第2のアドレスバスと第2のデータバスとに接続さ
れ各画素に対応する情報と文字のフォントパターン情報
とを記憶する第2の記憶手段と、を有し、 前記第2のプロセッサ手段では前記第1のデータバスを
介して転送される文字を指定する符号化された情報から
対応する文字のフォントパターンが記憶されているアド
レスを算出し該フォントパターン情報を前記出力手段の
所定の出力位置に対応する前記第2の記憶手段の所定の
記憶位置に転送するようにしたことを特徴とするグラフ
ィック表示装置。 2、特許請求の範囲第1項において、前記出力手段の各
画素に対応する情報として複数のビットを用い、文字の
フォントパターンの各画素を“0”と“1”の2値情報
で表現し、前記第2のプロセッサでは文字のフォントパ
ターンの2値情報をあらかじめ設定された多値情報に変
換して前記第2の記憶手段の所定の記憶位置に転送する
ようにしたことを特徴とするグラフィック表示装置。 3、特許請求の範囲第1項において前記第1のデータバ
スからは文字を指定する符号情報に加えてその文字の大
きさを指定する情報を転送し、前記第2の手段では指定
された大きさのフォントパターン情報を転送するように
したことを特徴とするグラフィック表示装置。
Priority Applications (9)
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JP60201549A JPH0762794B2 (ja) | 1985-09-13 | 1985-09-13 | グラフイツク表示装置 |
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JPH0762794B2 JPH0762794B2 (ja) | 1995-07-05 |
Family
ID=16442890
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JP (1) | JPH0762794B2 (ja) |
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KR960000884B1 (ko) | 1996-01-13 |
EP0215428A3 (en) | 1990-03-28 |
KR870003459A (ko) | 1987-04-17 |
US6538653B1 (en) | 2003-03-25 |
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