JP3040058B2 - グラフィック表示装置 - Google Patents
グラフィック表示装置Info
- Publication number
- JP3040058B2 JP3040058B2 JP6286275A JP28627594A JP3040058B2 JP 3040058 B2 JP3040058 B2 JP 3040058B2 JP 6286275 A JP6286275 A JP 6286275A JP 28627594 A JP28627594 A JP 28627594A JP 3040058 B2 JP3040058 B2 JP 3040058B2
- Authority
- JP
- Japan
- Prior art keywords
- parameter
- memory
- data
- point
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は文字や図形を表示するグ
ラフィック表示装置に係り、特に文字を画素単位情報と
して記憶，表示するものにおいて、文字の所定の位置へ
の展開を高速処理するに適したグラフィック表示装置に
関する。 【０００２】 【従来の技術】ラスタスキャン方式でＣＲＴに文字や図
形を表示する方法として表示装置の各画素に対応する情
報を記憶するメモリ（ビットマップメモリ）を持つ方式
（ビットマップ方式と呼ぶ）がある。また、このビット
マップメモリを持つ方式はプリンタへの出力を制御する
場合にも用いられている。従来、このビットマップメモ
リに文字や図形データを発生する処理を主としてリフト
ウエアで行っていたが、扱うデータ量が多いため低速で
あるという問題があった。一方、特にグラフィック図形
発生を高速に行う分野では専用のハードウエアを用いる
方法も一部用いられているが高価になるのが難点であ
る。 【０００３】これに対し、文字や図形データの発生機能
をＬＳＩに内蔵することが行われるようになってきてお
り、例えば公知の文献としては、「御法川和夫ほか『座
標で描画位置を指定でき、塗りつぶしやコピーなど豊富
なコマンドを持つＣＲＴコントローラ』日経エレクトロ
ニクス１９８４年５月２１日号，pp.２２１〜２５４」が
ある。このＬＳＩを用いれば比較的低いコストでグラフ
ィック処理を大幅に高速化できる。また、このＬＳＩは
矩形領域の情報を高速にコピー転送する機能を有してお
り、この機能を文字表示に適用することができる。なお
このコピー機能の詳細については、本発明者らが、特願
昭59−27155 号及び特願昭59−209248号に提案してい
る。このコピー機能をビットマップ文字表示に適用する
方式は従来のソフトウエアによる方式に比較してかなり
高速化が可能となり、例えば２４ドット×２４ドットの
漢字１０００文字を白黒表示する場合、約０.５ 〜１秒
程度で全画面を更新できる。 【０００４】 【発明が解決しようとする課題】しかるに、この方式は
カラー処理の場合に性能が低下するという問題がある。
またマンマシン・インタフェースを重視する分野では、
全画面を０.１ 秒程度で更新する性能が要求されてお
り、上記性能は十分なものではない。 【０００５】本発明の目的は、ビットマップ文字表示を
高速化するため、簡単フォントの高速展開処理を実現す
るグラフィック表示装置を提供することにある。 【０００６】 【課題を解決するための手段】本発明の特徴は、少なく
ともプログラムと画素に対応する情報とを記憶する第１
のメモリと、上記プログラムを実行処理し、システム全
体を、管理制御する第１のプロセッサ手段と、複数多次
元状に配列された画素の制御によって画像情報を出力す
る出力手段と、上記出力手段によって出力される画素に
対応する情報を記憶する第２のメモリと、上記第１のメ
モリあるいは上記第１のプロセッサ手段から与えられた
コマンド（ＰＵＴ：ＧＥＴ）と二つのパラメータ（Ｌ
Ｘ，ＬＹ）とから、上記第１のメモリに記憶された画素
に対応する情報を読み出し、上記第２のメモリにおける
カレントポインタで指定される原点と該原点から上記二
つのパラメータ（ＬＸ，ＬＹ）で相対座標指定される点
を対角の２点とする矩形の領域に書き込む第２のプロセ
ッサ手段とを具備することにある。 【０００７】 【作用】本発明によると処理する内容を示すコマンド
と，処理量を決めるパラメータを第１のプロセッサ（例
えばＣＰＵ）から第２のプロセッサ（例えばグラフィッ
クプロセッサ）に転送するだけで、高速な画像処理及び
表示が達成される。 【０００８】上記のコマンドには、ＰＵＴコマンド，Ｇ
ＥＴコマンド，ＲＯＴコマンド，ＺＯＯＭコマンドなど
があり、これらコマンドと各コマンドに必要なパラメー
タを第２のプロセッサに与えるだけで描画を含む画像処
理が行える。 【０００９】 【実施例】本発明に於いては「文字」とは「英字」，
「数字」，「漢字」，「カナ」，「記号」，「基本図
形」等の画像情報の基本単位を示す概念である。 【００１０】以下図面に基づいて本発明の好適な実施例
を詳細に説明する。 【００１１】図１は本発明を実施したグラフィック表示
装置の全体構成概要の一例を示す。図形処理装置（ＧＤ
Ｐ）１０，中央処理装置（ＣＰＵ）１１，メインメモリ
１２，直接メモリアクセスコントローラ（ＤＭＡＣ）１
３，フレームバッファ１４，並直列変換回路１５，表示
装置（ＣＲＴ）１６，マルチプレクサ１７，ラッチ１８
から成る。 【００１２】中央処理装置１１はメインメモリ１２に記
憶されたプログラムを実行処理しシステム全体を管理制
御する。直接メモリアクセスコントローラ１３は、メイ
ンメモリ１２と図形処理装置１０あるいは他の入出力装
置（図示しない）との間の直接メモリアクセスを制御す
る。図形処理装置１０は中央処理装置１１あるいはメイ
ンメモリ１２から転送されるコマンドとパラメータ情報
を受け取り、あらかじめ定められた処理手順に従って、
フレームバッファ１４をアクセスし文字や図形データを
発生する。また図形処理装置１４は、表示装置１６を制
御する同期タイミング信号の発生及び所定のタイミング
に同期してフレームバッファ１４から順次表示すべき情
報を読み出すための制御も司っている。フレームバッフ
ァ１４から並列に読み出された表示データは並直列変換
回路１５で高速の直列信号に変換されてＣＲＴ表示装置
１６に送られ画面上に表示される。マルチプレクサ１７
はフレームバッファ１４のアドレスを、図形処理装置１
０あるいは中央処理装置１１に接続されたアドレスバス
のいずれから供給するかを切り換える。ラッチ１８はア
ドレスとデータの複合された情報からアドレス情報だけ
を切り出すのに用いられる。 【００１３】本実施例では特に、フレームバッファ１４
には表示装置の各画素に対応するデータを記憶する表示
領域と文字のフォントデータを記憶する文字フォント領
域の両者を含むようにしている。また、図形処理装置１
０では、文字フォント領域の先頭アドレス（ＦＳＡＨ，
ＦＳＡＬ）を記憶するレジスタと１文字を構成する合計
ビット数（ＦＢＮ）を記憶するレジスタを設けることに
より、システムのデータバスを介して中央処理装置ある
いはメインメモリから転送されるパラメータではコード
化された文字の番号のみを指定するだけで対応する文字
パターンの記憶されているアドレスを算出し得るように
している。この機能により、以下に詳述するように、文
字処理の高速化が可能となっている。 【００１４】図２は図形処理装置１０の内部構成を示
し、描画プロセッサ１０１，表示プロセッサ１０２，タ
イミングプロセッサ１０３，ＣＰＵインタフェース１０
６，割込み制御回路１０５，ＤＭＡ制御回路１０４，デ
ィスプレイインタフェース108、及びバス制御回路１０
７から成る。描画プロセッサ１０１は、線や面等の図形
発生やＣＰＵと表示用メモリ間のデータ転送等を制御す
るもので、描画アドレスを出力し表示用メモリの読み書
きを行う。表示プロセッサ１０２はラスタ走査に従って
順次表示される表示用メモリの表示アドレスを出力す
る。タイミングプロセッサ１０３は、ＣＲＴの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース１０
６は、ＣＰＵデータバスと図形処理装置１０間の同期化
等中央処理装置（ＣＰＵ）１１とのインタフェースを司
る。割込み制御回路１０５はＣＰＵに対する割込み要求
信号（ＩＲＱ）を発生する。直接メモリアクセス（以下
ＤＭＡと呼ぶ）制御回路104はＤＭＡコントローラ（以
下ＤＭＡＣと呼ぶ）１３に対する制御信号のやりとりを
制御する。ディスプレイインタフェース１０８は、表示
と描画のアドレス切り替え制御等表示用メモリ及びディ
スプレイ装置とのインタフェースを司る。バス制御回路
１０７は、フレームバッファ用のバスのアクセス権を制
御するもので、外部から要求される信号に対しバスの使
用を許可するかどうかを制御する。この図形処理装置１
０では、描画，表示，タイミングの３プロセッサが機能
分散し並列動作することにより、処理効率を向上してい
る。 【００１５】図３は、図２に示す図形処理装置１０の端
子配置図を示したものである。各端子機能は次の通りで
ある。 【００１６】(1）電源端子（ＶCC，ＶSS） 図形処理装置１０に電源を供給する端子で、ＶSSは接地
しＶCCには＋５Ｖを供給する。 【００１７】(2）システムデータバス（Ｄ０〜Ｄ１５：
入出力） ＣＰＵ１１を含む処理システムと図形処理装置１０間の
データ転送に使用する入出力信号である。処理システム
のデータバス幅に合わせ８ビットインタフェース，１６
ビットインタフェースの選択が可能である。 【００１８】(3）リード／ライト（Ｒ／Ｗ：入力） ＣＰＵ１１を含む処理システムと図形処理装置１０間の
データ転送の方向を制御する入力信号である。Ｒ／Ｗが
“High”レベルのとき図形処理装置１０からＣＰＵ側へ
の転送が行われ、Ｒ／Ｗが“Low” のときはＣＰＵ側か
ら図形処理装置１０側へのデータ転送となる。ただし、
ＤＭＡ転送のときは、Ｒ／Ｗが“High”レベルのときは
メインメモリ側１２から図形処理装置１０へと転送とな
りＲ／Ｗが“Low” のときは図形処理装置１０からメイ
ンメモリ１２への転送となる。 【００１９】(4）チップセレクト（ＣＳ：入力） ＣＰＵ１１が図形処理装置１０にアクセスするための入
力信号で、ＣＳを“Low” とすることにより図形処理装
置１０の内部レジスタに対しリード／ライトを実行でき
る。 【００２０】(5）レジスタセレクト（ＲＳ：入力） 図形処理装置１０内部のレジスタを選択する入力信号
で、ＲＳが“Low” レベルのときアドレスレジスタ（Ｒ
／Ｗが“Low” レベル）または、ステータレジスタ（Ｒ
／Ｗが“High”レベル）が選択され、ＲＳが“High”レ
ベルのときはアドレスレジスタが指定する制御レジスタ
が選択される。 【００２１】(6）データ転送アクノリッジ（ＤＴＡＣ
Ｋ：出力） データ転送の完了を示す出力信号で、非同期バスインタ
フェースでの転送制御信号として使用する。 【００２２】(7）リセット（ＲＥＳ：入力） 図形処理装置１０の内部状態をリセットするための入力
信号である。ＲＥＳに“Low” レベルを入力することに
より、ステータスレジスタ（ＳＲ），動作モードレジス
タ（ＯＭＲ）の上位２ビット、及びコマンド制御レジス
タ（ＣＣＲ）が初期化される。それ以外の内部レジスタ
は影響を受けない。 【００２３】(8）割込み要求（ＩＲＱ：出力） ＣＰＵ側にコマンド処理の終了や未定義コマンド検出な
どを知らせる割込み要求の出力信号である。 【００２４】(9）ＤＭＡ転送要求（ＤＲＥＱ：出力） ＤＭＡ転送モードでデータ転送を行うとき、ＤＭＡに対
してデータ転送要求を行うための出力信号である。ＤＲ
ＥＱの発生は、ＤＭＡ転送コマンドの実行やコマンド制
御レジスタのＤＭＡ転送モードビット（ＣＤＭ）を
“１”に設定することにより行う。ＤＭＡ転送モード
は、コマンド制御レジスタのＤＭＡ転送要求制御ビット
（ＤＲＣ）の設定によりサイクルスチールとバーストの
２つのモードが選択できる。 【００２５】(10)ＤＭＡ転送要求アクノリッジ（ＤＡＣ
Ｋ：入力） ＤＲＥＱに対するＤＭＡＣからの応答入力信号である。
ＤＡＣＫが“Low” レベルのとき、Ｒ／Ｗは逆極性でＡ
ＣＲＴＣに認識される。ＤＡＣＫは、リセット後のデー
タバスのインタフェースモードを図形処理装置１０に設
定するのにも用いられる。ＲＥＳが“Low” レベルから
“High”レベルの信号の立ち上がり時にＤＡＣＫが“Hi
gh”レベルであると１６ビットインタフェースとして設
定され、以後ＣＰＵ側とのデータ転送にはＤ０〜Ｄ１５
が用いられる。また、ＤＡＣＫが“Low” レベルである
と８ビットインタフェースとして設定され、以後Ｄ０〜
Ｄ７のみが用いられ、Ｄ８〜Ｄ１５は無効になる。加え
て、アドレスレジスタのオートインクリメントモードも
１６ビットインタフェースモードの場合＋２インクリメ
ント（偶数アドレスのみ）となり、また、８ビットイン
タフェースモードの場合＋１インクリメントとなる。 【００２６】(11)ダン（ＤＯＮＥ：入出力） ＤＭＡ転送の終了を示す入出力信号で、ＤＭＡデータ転
送実行中のＤＯＮＥは出力となりＤＭＡ転送を終了する
と“Low” レベルになる。ＤＭＡコマンド／パラメータ
転送実行中ＤＯＮＥは入力となりＤＭＡＣからのデータ
転送終了信号の受け付けを行う。 【００２７】(12)クロック（ＣＬＫ：入力） 図形処理装置１０の内部動作の基準となる入力信号でＣ
ＬＫには、フレームバッファ１４のメモリアクセスタイ
ミング（メモリサイクル）のｎ倍（ｎはプログラマブ
ル）の周波数のクロックを外部回路の高速ドットタイミ
ング回路より入力する。 【００２８】(13)垂直周期（ＶＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に垂直同期をかけるための
出力信号である。 【００２９】(14)水平同期（ＨＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に水平同期をかけるための
出力信号である。また、動作モードレジスタのＳＴＲが
“０”、またはＲＡＭが“０”に設定されているとき
は、ＭＡＤよりリフレッシュアドレスが出力されている
ことを示す出力信号にもなる。 【００３０】(15)外部同期（EXSYNC：入出力） 複数台の図形処理装置１０の並列動作または外部機器
（他のＣＲＴコントローラ，ビデオ装置など）と図形処
理装置１０が同期動作を行うための入出力信号である。
図形処理装置１０が同期動作の基準信号を供給するマス
タデバイスの場合（動作モードレジスタのＭ／Ｓが
“１”のとき）EXSYNCは出力信号となり、ノンインタレ
ースモードではＶＳＹＮＣを、インタレースシンクモー
ドまたはインタレースシンク＆ビデオモードでは奇数フ
ィールドのＶＳＹＮＣ分離して出力する。また、図形処
理装置１０が外部機器などから供給される基準信号に従
って動作するスレーブデバイスの場合、EXSYNCは入力信
号となり、ノンインタレースモードではＶＳＹＮＣを、
インタレースシンクモードまたはインタレースシンク＆
ビデオモードでは奇数フィールドのＶＳＹＮＣを分離し
て入力することにより同期動作が行われる。 【００３１】(16)メモリサイクル（ＭＣＹＣ：出力） 図形処理装置１０のフレームバッファに対するアクセス
タイミングを示す出力信号である。図形処理装置１０が
アドレスサイクルのときＭＣＹＣは“Low” レベルとな
り、データサイクルのとき“High”レベルとなる。 【００３２】(17)アドレスストローブ（ＡＳ：出力） 表示用メモリアドレスのラッチタイミング出力信号であ
る。ＡＳの“Low” レベル時に、ＭＡＤの出力信号をラ
ッチすることによりアドレスを分離することができる。
またＡＳは表示サイクル期間にフレームバッファ１４よ
りリードされるデータを、並直列変換回路（シフトレジ
スタ）１５へロードする選択信号にも用いられる。 【００３３】(18)メモリリード（ＭＲＤ：出力） 描画サイクル時、図形処理装置１０と画面メモリ間のデ
ータの転送方向を制御する出力信号である。すなわち、
図形処理装置１０はＭＲＤが“High”レベルのときはフ
レームバッファ１４からのリードを“Low” レベルのと
きにはフレームバッファ１４のライトを行う。 【００３４】(19)ドロウ（ＤＲＡＷ：出力） 図形処理装置１０が描画サイクルが表示サイクルを示す
出力信号である。DRAWが“Low” レベルのとき図形処理
装置１０は描画サイクルとなり、ＭＡＤは描画アドレス
と描画データのマルチプレクサ信号となる。また、ＤＲ
ＡＷが“High”レベルのときは表示サイクルとなり、Ｍ
ＡＤよりアドレスサイクル期間表示アドレスが出力され
る。 【００３５】(20)メモリアドレス／データ（ＭＡＤ１５
〜ＭＡＤ０：入出力） フレームバッファ１４のアドレス（下位１６ビット）と
データ（１６ビット）のマルチプレクス入出力信号であ
る。ＡＳが“Low” レベル期間には、ＭＡＤよりアドレ
スが出力され、ＤＲＡＷが“Low” レベルでＡＳが“Hi
gh”レベルの期間ＭＡＤは描画データの入出力を行う１
６ビットの双方向データバスとなる。また、動作モード
レジスタのＲＡＭに“０”を設定した場合、ＭＡＤはＨ
ＳＹＮＣが“Low” レベル期間８ビットのリフレッシュ
アドレスを出力する。 【００３６】(21)メモリアドレス（ＭＡ２１〜ＭＡ１
６：出力） メモリアドレス（上位６ビット）の出力信号である。 【００３７】(22)表示タイミング（ＤＩＳＰ：出力） 画面の表示期間を示す出力信号である。 【００３８】(23)カーソル表示（ＣＵＤ：出力） ＣＲＴ画面にカーソルを表示するための出力信号であ
る。 【００３９】(24)フレームメモリバス要求（ＦＢＲＥ
Ｑ：入力） 中央処理装置（ＣＰＵ）１１を含む処理システムが図形
処理装置(ＧＤＰ)１０を介さずに直接フレームバッファ
１４をアクセスするためのバス使用要求を行う入力信号
である。図形処理装置（ＧＤＰ）１０は、この入力信号
が“Low” レベルになると描画サイクルのみを開放す
る。 【００４０】(25)フレームバッファバス要求応答（ＦＢ
ＡＣＫ：出力） ＦＢＲＥＱ信号に対する応答出力信号である。この出力
信号が“Low” になる図形処理装置（ＧＤＰ）１０がバ
スを開放したことを示す。 【００４１】(26)ディスプレイアドレスストローブ（DI
SPAS：出力） 画像用デュアルポートメモリをフレームバッファ１４に
用いるシステムに於いて、表示のためのアドレス信号を
ラッチするタイミング信号を出力する。この信号が“Lo
w” レベルの時、図形処理装置（ＧＤＰ）１０は表示用
アドレスを出力する。 【００４２】図４は、中央処理装置(ＣＰＵ)１１からア
クセスできる図形処理装置(ＧＤＰ)１０内部の制御レジ
スタ、ＲＡＭの一覧を示す。これらの内部レジスタのア
クセス方法には、次の２つの場合がある。 【００４３】(1）ＣＰＵから直接アクセスできるレジス
タ 図５は、ＣＰＵ１１から直接アクセスできるレジスタ、
ＲＡＭの詳細構成をまとめたものである。アドレスレジ
スタ（Write Only）とステータスレジスタ（Read Only)
はＲＳとＣＳが共に“Low” の条件でアクセスでき、書
込み時はアドレスレジスタが、読出し時はステータスレ
ジスタが選択される。また、図５のアドレスレジスタ，
ステータスレジスタ以外のレジスタは、アドレスレジス
タでレジスタ番号を指定した後、ＲＳが“High”、ＣＳ
が“Low” の条件でアクセスすることより読み書きでき
る。 【００４４】(2）ＦＩＦＯ経由でアクセスできるレジス
タ 描画を制御するレジスタ，ＲＡＭは、ＦＩＦＯ（First
In First Out）経由でアクセスする。ＦＩＦＯはそれぞ
れ８ワードのライトＦＩＦＯとリードＦＩＦＯがある。
アドレスレジスタでＦＩＦＯエントリを指定して書込み
動作を行うとライトＦＩＦＯへの書込みとなり、読出し
動作を実行するとリードＦＩＦＯからの読出しとなる。
ライトＦＩＦＯにコマンドを書込むと、内部では１つの
コマンド処理を終了するごとに次のコマンドがコマンド
レジスタに転送される。パターンＲＡＭはＷＰＴＮ（ラ
イトパターンＲＡＭ），ＲＰＴＮ(リードパターンＲＡ
Ｍ）コマンドを用いてアクセスする。また、描画パラメ
ータレジスタには、ＷＰＲ（ライトパラメータレジス
タ），ＲＰＲ（リードパラメータレジスタ）コマンドを
用いてアクセスする。図６は描画パラメータレジスタの
詳細構成を示す。 【００４５】次に図５に基づき、各レジスタの機能を説
明する。 【００４６】（１）アドレスレジスタ（ＡＲ：Address
Register） アドレスレジスタ（ＡＲ）は、図形処理装置（ＧＤＰ）
１０内部のコントロールレジスタのアドレス（＄００〜
＄ＦＦ）を指定するための書込み専用レジスタである。
コントロールレジスタにライトまたはリードを行うと
き、まずＡＲに該当する制御レジスタのアドレスを書込
む必要がある。ＲＳとＣＳが“Low” レベルのとき書込
みを行うとＡＲが選択される。 【００４７】１６ビットインタフェースモードのとき、
ＡＲの最下位ビットは無視され、ＡＲは常にワードアド
レスになる。また、８ビットインタフェースモードのと
きは、ＡＲが偶数であるとコントロールレジスタの“Hi
gh”バイトデータ、奇数であると“Low” バイドデータ
を示す。 【００４８】ＡＲがＲ８０〜ＲＦＦの範囲を示している
とき、制御レジスタのリードまたはライトに伴ってＡＲ
の内容は自動的に＋１インクリメント（８ビットインタ
フェース時）または＋２インクリメント（１６ビットイ
ンタフェース時）される。このため、アドレスが連続す
る制御レジスタへのアクセスには、最初に先頭の制御レ
ジスタのアドレスをＡＲにライトするだけでよい。 【００４９】(2）ステータスレジスタ（ＳＲ：Status R
egister) ステータスレジスタ（ＳＲ）は、図形処理装置（ＧＤ
Ｐ）１０の内部状態を示すリード専用のレジスタであ
る。ＲＳとＣＳが“Low” レベルのとき読出しを行うと
ＳＲが選択される。ＦＩＦＯステータスは、ライトＦＩ
ＦＯへの書き込み可能な語数を示す。ＳＲの下位８ビッ
トが“１”にセットされたときの意味は次の通りであ
る。ビット４を除き各ビットは“１”にセットされる
と、割込み発生要因となり、コマンド制御レジスタの割
込み許可ビットによって割込み発生が制御される。 【００５０】○コマンドエラー（ＣＥＲ：Command Erro
r；bit７） 未定義コマンドあるいは無効パラメータが検出されたこ
とを示す。 【００５１】ＡＢＴ（Abort)ビットを１にセットするこ
とによりＣＥＲはクリアされる。 ○エリア検出（ＡＲＤ：Area Detect；bit６） 描画領域テストモードの指定に従ってエリアが検出され
たことを示す。リードパラメータレジスタ（ＲＰＲ）コ
マンドを実行するかＡＢＴ（Abort)ビットを“１”にセ
ットすることによりＡＲＤはクリアされる。 【００５２】○コマンド終了（ＣＥＤ：Command End；b
it５） コマンド実行の終了またはコマンドが実行されていない
ことを示す。 【００５３】Write FIFOにコマンドをライトすることで
ＣＥＤはクリアされる。 【００５４】○エッジ検出（ＥＧＤ：Eedge Detect；bi
t４） ＳＲＣＨコマンドかＴＤＯＴコマンドによって境界色が
検出されたことを示す。 【００５５】Write FIFOにコマンドをライトすることで
ＥＧＤはクリアされる。 【００５６】○リードＦＩＦＯフル（ＲＥＦ：Read FIF
O Full；bit３） リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。 【００５７】リードＦＩＦＯのデータをリードすると、
ＲＦＦはクリアされる。 【００５８】○リードＦＩＦＯレディ（ＲＥＦ：Read F
IFO Ready；bit２） リードＦＩＦＯにデータが準備されたことを示す。 【００５９】リードＦＩＦＯデータを全てリードする
と、ＲＦＲはクリアされる。 【００６０】○ライトＦＩＦＯレディ（ＷＦＲ：Write
FIFO Ready；bit１） ライトＦＩＦＯへのライトが可能であることを示す。 【００６１】ライトＦＩＦＯに８ワード（１６バイト）
のデータがライトされるＷＦＲはクリアされる。 【００６２】○ライトＦＩＦＯエンプティ（ＷＦＥ：Wr
ite FIFO Empty；bit０） ライトＦＩＦＯが空であることを示す。 【００６３】ライトＦＩＦＯにデータをライトするとＷ
ＦＥはクリアされる。 【００６４】(3）ＦＩＦＯエントリ（ＦＥ：FIFI Entr
y） ＦＩＦＯエントリ（ＦＥ）は、図形処理装置（ＧＤＰ）
１０にコマンド／パラメータのライト、図形処理装置
（ＧＤＰ）１０よりデータのリードを行うためのレジス
タである。図形処理装置（ＧＤＰ）１０はそれぞれ１６
バイトのリードＦＩＦＯ，ライトＦＩＦＯを内蔵してお
り、アドレスレジスタにＦＩＦＯエントリアドレスを設
定して、リードを行うとリードＦＩＦＯが、ライトを行
うとライトＦＩＦＯが選択される。コマンド／パラメー
タを、ライトＦＩＦＯにライトすることによりコマンド
は順次実行され、リードコマンド実行後リードデータは
順次リードＦＩＦＯに準備される。 【００６５】１６ビットインタフェースモードのとき
は、アンドレジスタにＦＩＦＯエントリアドレスを設定
し、ワード単位でのリード／ライトを行う。また、８ビ
ットインタフェースのときには、アドレスレジスタにＦ
ＩＦＯエントリアドレスを設定し、ライトではHighバイ
ト，Low バイトの順でデータをライトし、リードでは、
“High”バイト，“Low” バイトの順でリードする。 【００６６】ＤＭＡは転送時はアドレスレジスタの内容
にかかわらずリード／ライトFIFOが選択される。 【００６７】(4）コマンド制御レジスタ（ＣＣＲ：Comm
and Control Register） コマンド制御レジスタ（ＣＣＲ）は、コマンド処理と割
込みの許可／禁止を制御するリード／ライト可能なレジ
スタである。ＣＣＲ内の割込み要求許可ビットにはステ
ータスレジスタの７つの割込み要因に対応した割込み要
求の許可／禁止を設定する。ステータスレジスタのビッ
ト位置に対応するビットに“０”を設定すると割込み要
求は禁止、“１”を設定する割込み要求は許可される。
したがって、ＩＥの設定によりシステムに合った割込み
要求条件を設定することができる。また、ＣＣＲはＲＥ
Ｓ入力によりＡＢＴは“１”、他のビットは“０”に初
期化される。 【００６８】○アポート（ＡＢＴ：ABorT；bit１５） 【００６９】 【表１】【００７０】○ポーズ（ＰＳＥ：PauSE；bit１４） 【００７１】 【表２】 【００７２】○データ ＤＭＡ モード（ＤＤＭ：Date
Dma Mode；bit１３） 【００７３】 【表３】 【００７４】○コマンド ＤＭＡ モード（ＣＤＭ：Co
mmand DMA Mode；bit１２） 【００７５】 【表４】【００７６】○ＤＭＡ 転送要求制御（ＤＲＣ；DMA Re
quest Control；bit１１） 【００７７】 【表５】 【００７８】○グラフィックビットモード（ＧＢＭ：Gr
aphic Bit Mode；bit１０〜bit８） グラフィックビットモード（ＧＢＭ）は、図形処理装置
（ＧＤＰ）１０で取り扱う画素データのビット構成を設
定するビットである。ビット構成は、５種類が選択で
き、システムにあったカラー（階調）構成を容易に実現
することができる。 【００７９】○割込み要求許可（ＩＥ：Interruput Ena
ble；bit７〜bit０） ＩＥに対応してステータスレジスタのビットが“１”に
セットされるとIRQが送出される。 【００８０】(5）動作モードレジスタ（ＯＭＲ：Operat
ion Mode Register) 動作モードレジスタ（ＯＭＲ）は、図形処理装置（ＧＤ
Ｐ）１０の動作モードを設定するリード／ライト可能な
レジスタである。ＯＭＲは、図形処理装置（ＧＤＰ）１
０の動作の停止／開始，フレームバッファ１４へのアク
セスモードの選択などシステムに対する重要な設定を行
う。 【００８１】またＲＥＳ入力によりＯＭＲの上位２ビッ
ト（Ｍ／Ｓ，ＳＴＲ）は、“０”にクリアされます。 【００８２】○マスタ／スレーブ（Ｍ／Ｓ：Master／Sl
ave：bit１５） マスタ／スレーブビット（Ｍ／Ｓ）は、複数の図形処理
装置（ＧＤＰ）１０との並列動作および他のシステム
（他のＣＲＴＣ，ＴＶシステムなど）と同期動作を行う
場合、図形処理装置（ＧＤＰ）１０が、システムの同期
タイミング信号の発生元であるマスタデバイスになる
か、他のシステムの同期タイミング信号に従属して動作
するスレーブデバイスになるかを設定するビットであ
る。 【００８３】 【表６】【００８４】○スタート（ＳＴＲ：Start；bit１４） スタートビット（ＳＴＲ）は、図形処理装置（ＧＤＰ）
１０の内部動作の開始／停止を設定するビットである。 【００８５】 【表７】【００８６】○描画優先（ＡＣＰ：Access Prioroty；b
it１３） 描画優先ビット（ＡＣＰ）は、図形処理装置（ＧＤＰ）
１０がフレームバッファ１４への処理において、表示期
間中に描画を行うか否かを設定するビットである。 【００８７】 【表８】 【００８８】○カーソルスキュー（ＣＳＫ：Cursor Dis
play Skew；bit１１〜bit１０） カーソルスキュービット（ＣＳＫ）は、ＣＵＤのスキュ
ー（遅れ）量をメモリサイクルを単位として設定する。
スキュー機能はフレームバッファをアクセスする時間
分、ＣＵＤをＬＳＩ内部で遅延させ、並直列ビデオ変換
器より出力される直列ビデオ信号と位相を合わせるため
の機能である。 【００８９】 【表９】【００９０】○表示タイミングスキュー（ＤＳＫ：Disp
Skew；bit９〜bit８） 表示タイミングスキュービット（ＤＳＫ）は、ＤＩＳＰ
のスキュー（遅れ）量をメモリサイクルを単位として設
定する。スキュー機能は、カーソルスキューと同様の意
味をもっている。 【００９１】 【表１０】 【００９２】○ＲＡＭ（ＲＡＭ：ＲＡＭ Mode；bit３，
bit２） ＲＡＭモードビット(ＲＡＭ)は、システムで使用するフ
レームバッファ１４の素子に対してＤＲＡＭリフレッシ
ュアドレス出力の有無を設定する。ＲＡＭの“０”設定
によりＨＳＹＮＣが“Low” レベルの期間中、ＭＡＤよ
り８ビットのＤＲＡＭリフレッシュアドレスが出力され
る。 【００９３】 【表１１】【００９４】○グラフィックアドレスインクリメントモ
ード（ＧＡＩ：Graphic AddressIncrement mode；bit６
〜bit４） グラフィックアドレスインクリメントモード（ＧＡＩ）
は、フレームバッファ１４がグラフィック画面設定され
ている画面への表示アドレス入出力のインクリメントモ
ードを設定する。１表示サイクルフレームバッファより
リードするデータを１語固定としてしまうと、ＧＢＭで
４ビット／画面を設定した場合、１語あたりで表示でき
る画素数は４となり、１ビット／画素(１６画素／語)と
同一の精細度のＣＲＴディスプレイ等の表示装置に表示
を行わせようとすると、ＧＤＰ１０への入力クロックを
４倍にしなければならない。また、より多色／多階調の
応用に対しては、より高速のクロックを必要となる。そ
こで１表示サイクルでフレームバッファ１４より数ワー
ドのデータをリードすることにより図形処理装置（ＧＤ
Ｐ）１０への入力クロックを高速化することなく高精細
度ＣＲＴディスプレイ装置への対応を行うことができ
る。たとえばＧＢＭで４ビット／画素を設定した場合、
１表示サイクルでフレームバッファ１４より１６画素分
のデータ６４ビット（４ワード）をリードし、＋４イン
クリメントで表示アドレスをカウントアップする。１表
示サイクルで１語(１６ビット)のリードではＧＡＩに
“０００”を設定する。これに対し、高精細度、あるい
はマルチカラー／多階調システムで１表示サイクルに３
２／６４／１２８ビットのデータリードが必要となる場
合、それぞれＧＡＩを“００１”／“０１０”“０１
１”に設定する。 【００９５】 【表１２】【００９６】○フレームバッファアクセスモード（ＡＣ
Ｍ：Access Mode；bit７） フレームバッファアクセスモード（ＡＣＭ）は、フレー
ムバッファ１４へのリード／ライトアクセス方式を選択
する図形処理装置（ＧＤＰ）１０は、システムの構成に
より２つのアクセスモードを備えている。ＡＣＭの設定
により、表示期間中の描画処理などの動作が選択でき
る。 【００９７】 【表１３】 【００９８】○ラスタスキャンモード（ＲＳＭ：Raster
Scan Mode；bit１〜bit０） ラスタスキャンモード（ＲＳＭ）は、図形処理装置（Ｇ
ＤＰ）１０のラスタスキャンモードを設定する。 【００９９】 【表１４】【０１００】ノンインタレースモード設定の場合、偶数
フィールドと奇数フィールドのラスタは重複して走査さ
れる。 【０１０１】インタレースシンクモード設定の場合、奇
数フィールドのラスタは、偶数フィールドのラスタを補
間するよう走査される。そして偶数フィールドのラスタ
と奇数フィールドのラスタに、同一の文字またはグラフ
ィックパターンを表示するように制御する。 【０１０２】インタレースシンク＆ビデオモード設定の
場合、ラスタ走査はインタレースシンクモードと同じで
あるが、偶数フィールドのラスタと奇数フィールドのラ
スタでは異なる文字または、グラフィックパターンを表
示するように制御される。 【０１０３】(6）表示制御レジスタ（ＤＣＲ：Display
Control Register) 表示制御レジスタ（ＤＣＲ）は、画面の表示モードおよ
びアトリビュート制御情報を設定するリード／ライト可
能なレジスタである。 【０１０４】○ベース画面イネーブル（ＢＥ：Base Ena
ble；bit１４） ベース画面イネーブルビット（ＢＥ）は、ベース画面の
表示の許可／禁止を設定する。 【０１０５】 【表１５】 【０１０６】○アトリビュート制御情報（ＡＴＲ：ATtR
ibute control；bit７〜bit０） アトリビュート制御情報ビット（ＡＴＲ）は、ユーザ定
義による任意のコードを設定する８ビットのビットコー
ドである。ＡＴＲの情報はＨＳＹＮＣが“Low” レベル
から“High”レベルへの立ち上がる直前にＭＡＤ７〜Ｍ
ＡＤ０より出力される。ＡＴＲの情報は各ラスタごとに
出力されるため、ＡＴＲの内容をダイナミックに書き換
えることで、ラスタ単位のアトリビュート制御を行う応
用にも利用できる。 【０１０７】○メモリアクセスコントロールレジスタ
（ＭＡＣ：Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌ） 描画におけるフレームバッファ１４のアクセス時間をＣ
ＬＫ入力信号を単位として設定する。この方法を用いれ
ば、内部処理速度を落すことなくメモリアクセスを制御
できる。 【０１０８】（７）ラスタカウントレジスタ（ＲＣＲ：
Raster Count Register) ディスプレイ装置が現在走査中のラスタ番号を記憶して
いるレジスタである。ＣＰＵ側からは任意の時点でＲＣ
Ｒをリードすることができ、現在の走査位置を知ること
ができる。 【０１０９】(8）水平同期レジスタ（ＨＳＲ：Horizont
al Sync.Register) 水平走査同期（ＨＣ）と水平同期信号パルス幅（ＨＳ
Ｗ）をメモリサイクルを単位として設定する。 【０１１０】(9）水平表示レジスタ（ＨＤＲ：Horizont
al Display Register) 水平表示スタート位置（ＨＤＳ），水平表示幅（ＨＤ
Ｗ）を設定する。表示スタート位置はＨＳＹＮＣの立ち
上がりエッジから表示開始点までの間隔をメモリサイク
ル数を単位として設定する。表示幅の単位もメモリサイ
クル数である。 【０１１１】(10)垂直同期レジスタ（ＶＳＲ：Vertical
Sync Register；Ｒ８６〜Ｒ８７） 垂直走査同期（ＶＣ）をラスタ数で設定する。 【０１１２】(11)垂直表示レジスタ(ＶＤＲ：Vertical
Display Register；Ｒ８８〜Ｒ８８) 垂直同期パルス幅（ＶＳＷ）、垂直表示スタート位置
（ＶＤＳ），垂直表示幅（ＶＤＷ）をラスタ数で設定す
る。 【０１１３】(12)ブリンク制御レジスタ（ＢＣＲ：Blin
k Control Register) ブリンクＯＮ（Ｂ ＯＮ１）とブリンクＯＦＦ（Ｂ ＯＦ
Ｆ１）の長さを４フィールドを単位として設定する。こ
のレジスタの設定により、アトリビュート情報としてブ
リンクのタイミング信号がＨＳＹＮＣの立ち上がりに同
期してＭＡ１８，ＭＡ１９に出力される。 【０１１４】(13)グラフィックカーソルレジスタ(ＧＣ
Ｒ：Graphic Cursor Register；Ｒ９８〜Ｒ９Ｄ） グラフィックカーソルのＸ軸表示開始位置（ＣＸＳ），
Ｘ軸表示終了位置（ＣＸＥ），Ｙ軸表示開始位置（ＣＹ
Ｓ），Ｙ軸表示終了位置（ＣＹＥ）を設定する。Ｘ軸方
向（水平方向）はＨＳＹＮＣの立ち上がりのメモリサイ
クル数で、Ｙ軸方向（垂直方向）はＶＳＹＮＣの立ち上
がりからのラスタ数で定義する。 【０１１５】(14)メモリ幅レジスタ（ＭＷＲ：Memory W
idth Register) 表示用メモリ上に設定される画面のメモリ幅（ＭＷ）を
設定する。ＭＷはメモリアドレス数を単位とする。 【０１１６】(15)表示スタートアドレスレジスタ（ＳＡ
Ｒ：Start Address Register) ４ビットのＳＡＨと１６ビットのＳＡＬを接続したもの
で２０ビットの表示開始アドレスを定義する。表示開始
アドレスの制御によって各方向のスクロールが実現でき
る。また表示開始ドットアドレス（ＳＤＡ）を設定する
ことができ、水平スムーススクロールを行うための外部
回路を制御する情報として、ＨＳＹＮＣの立ち上がりに
同期してＭＡＤ８〜ＭＡＤ１１の端子に出力される。外
部回路ではこの情報をもとにして並直列変換回路のロー
ドタイミングまたはロードデータを制御することで水平
スムーススクロールを行うことができる。 【０１１７】(16)カーソル定義レジスタ（ＣＤＲ：Curs
or Definition Register) カーソルブリンクのＯＮタイミング（ＣＯＮ）及びＯＦ
Ｆタイミング（COFF）を設定する。ＣＯＮ，ＣＯＦＦは
ＣＵＤ端子に出力される信号のタイミングを、いずれも
４フィールド期間を単位として設定する。 【０１１８】次に図６に基づき、描画パラメータレジス
タの機能を説明する。 【０１１９】(1）カラー０レジスタ（ＣＬ０：Color０
Register) パターンＲＡＭに記憶された描画データの“０”に対応
する描画色を定義する。 【０１２０】(2）カラー１レジスタ（ＣＬ１：Color１
Register) パターンＲＡＭに記憶された描画データの“１”に対応
する描画色を定義する。 【０１２１】(3）色比較レジスタ（ＣＣＭＰ：Color Co
mparison Register) 描画演算の評価色を定義する。条件付描画モードで特定
背景色や描画禁止色を定義するために用いる。 【０１２２】(4）エッジカラーレジスタ（ＥＤＧ：Edge
Register) サーチコマンド（ＳＲＣＨ）とテストドットコマンド
（ＴＤＯＴ）の境界色を定義する。このレジスタに指定
した色を境界色として判定する場合とこのレジスタに指
定した以外の色を境界色として判定する場合の２つのモ
ードがある。 【０１２３】(5）パターンＲＡＭ制御レジスタ（ＰＲ
Ｃ：Pattern RAM Control） 描画に使用するパターンＲＡＭの大きさや、パターンＲ
ＡＭスキャンの開始点を定義する。パターン領域とし
て、１６ドット×１６ドット以内の任意の領域が設定で
きる。使用するパターンＲＡＭの参照領域は、Ｘ，Ｙ方
向のパターンスタート位置（ＰＳＸ，ＰＳＹ），パター
ンエンド位置（ＰＥＸ，ＰＥＹ）で定義する。パターン
拡大係数（ＰＺＸ，ＰＺＹ）にはパターン参照時の拡大
係数を定義できる。パターンポイント（ＰＰＸ，ＰＰ
Ｙ）はパターンＲＡＭの現在の参照点の位置を記憶して
おり、描画コマンドの発行前に任意の参照開始点を指定
できる。また、パターン拡大カウント（ＰＺＣＸ，ＰＺ
ＣＹ）は、パターン参照時の拡大倍率の計数値を示す。 【０１２４】(6）領域定義レジスタ（ＡＤＲ：Area Det
inition Register） 描画領域を設定する。ＸＭＩＮ≦Ｘ≦ＸＭＡＸ，ＹＭＩ
Ｎ≦Ｙ≦ＹＭＡＸの範囲の領域が描画領域として定義さ
れる。 【０１２５】(7）フォントエリアスタートアドレスレジ
スタ（ＦＳＡ：Font Area Start Address Register） フレームバッファ１４の一部を文字フォントエリアとし
て用いるシステムに於いて、そのフォントエリアの開始
アドレスを設定する。 【０１２６】(8）フォントエリアメモリ幅レジスタ（Ｆ
ＡＭＷ：Font Area Memory Width) 文字フォントエリアのメモリ幅を設定する。 【０１２７】(9）フォントビット数レジスタ（ＦＢＮ：
Font Bit Number) １文字を構成するフォントの総ビット数を設定する。 【０１２８】(10)キャラクタスペーシングレジスタ（Ｃ
ＢＮ：Character Spacing） 文字を表示エリアに展開する時のＸ方向の文字間隔を設
定する。 【０１２９】(11)フォントサイズレジスタ（ＦＳ：Font
Size) 展開を行う文字の大きさを設定する。ＦＳＸにはＸ方向
のフォントビット数を、ＦＳＹにはＹ方向のフォントビ
ット数をそれぞれ設定する。 【０１３０】(12)ドローイングポインタ（ＤＰ：Drawin
g Pointer） 現在の描画点のリニアアドレスを管理するポインタであ
る。グラフィック描画コマンドを実行するとカレントポ
インタ（ＣＰ）の移動に伴ってドローイングポインタも
移動する。画面番号（ＤＮ），ドローイングポインタア
ドレス（DRAH，ＤＰＡＬ）、及びドローイングポインタ
ビットアドレス（ＤＰＢ）を管理する。 (13)カレントポインタ（ＣＰ：Ｃｕｒｒｒｅｎｔ Ｐｏ
ｉｎｔｅｒ） 現在の描画点座標Ｘ，Ｙを示す。 【０１３１】（１４）開画モードレジスタ（ＤＭ：Draw
ing Mode) 描画を行うモードを設定する。フレームバッファ領域の
描画管理に関する描画領域検出モード，カラーデータの
展開モード，カラーデータ演算モード，線描画時の１画
素の大きさを定義するウインモードがある。 【０１３２】次に、図形処理装置（ＧＤＰ）１０のコマ
ンドについて説明する。表１６はコマンドの一覧を示
す。図形処理装置（ＧＤＰ）１０は、たとえば前述の日
経エレクトロニクス１９８４年５月２１日号，ｐ２２１
〜ｐ２５４で言及しているコマンドの一部と、後述する
コマンドが実行できる。 【０１３３】 【表１６】 【０１３４】図７は、ＰＵＴコマンドの動作例を示す。
ＰＵＴコマンドは、メインメモリ１２からフレームバッ
ファ１４の画素を単位とする矩形領域へデータを転送す
るコマンドである。フレームバッファ１４の転送領域
は、カレントポインタとパラメータＬＸ，ＬＹで相対座
標指定される点を対角の２点とする矩形領域が定義され
る。データの転送は、Ｘ方向の一行単位でビット揃えが
行われる。このため、パラメータＬＸが示すビット数
が、メインメモリ１２の１ワードのビット数の倍数にな
っていない時、図７に示すように無効なデータが生ず
る。 【０１３５】図８は、ＧＥＴコマンドの動作例を示す。 【０１３６】ＧＥＴコマンドは、フレームバッファ１４
の画素を単位とする矩形領域からメインメモリ１２へデ
ータを転送するコマンドである。フレームバッファ１４
の転送領域は、カレントポインタとパラメータＬＸ，Ｌ
Ｙで相対座標指定される点を対角の２点とする矩形領域
が定義される。データの転送は、Ｘ方向の一行単位でビ
ット揃えが行われる。このため、パラメータＬＸが示す
ビット数が、メインメモリ１２の１ワードのビット数の
倍数になっていない時、図８に示すようにメインメモリ
に自動的に０が挿入される。 【０１３７】図９は、ＥＬＡＲＣコマンドの動作例を示
す。ＥＬＡＲＣコマンドは、カレントポインタを中心と
して楕円を描くコマンドである。描画範囲は、カレント
ポインタとパラメータＸｓ，Ｙｓで相対座標指定される
点を結ぶ直線と、カレントポインタとパラメータＸｅ，
Ｙｅで相対座標指定される点を結ぶ直線に囲まれた範囲
である。最大描画範囲は、長軸か横軸に交叉するまでで
ある。また、演算を開始する点は軸上の４点をパラメー
タＳＰにより指定できる。ＣＰＵは、描画開始点と描画
終了点をＦＩＦＯを経由して読むことができる。 【０１３８】図１０は、ＦＥＦＡＮコマンドの動作例を
示す。ＦＥＦＡＮコマンドは、カレントポインタを中心
とした扇形を、パターンＲＡＭに格納されている図形を
用い塗りつぶすコマンドである。このコマンドを持つパ
ラメータは、前記したELARCコマンドと同じ意味を持
つ。図１１は、このコマンドの最大描画範囲の例を示
す。 【０１３９】図１２は、ＦＴＲＩコマンドの動作例を示
す。ＦＴＲＩコマンドは、カレントポインタとパラメー
タＸ１，Ｙ１による絶対座標指定点とパラメータＸ２，
Ｙ２による絶対座標指定点の各３点を頂点とする三角形
をパタンＲＡＭに記憶してある図形を用い塗りつぶすコ
マンドである。このコマンドを組合わせて用いることに
より任意の多角形を模様パターンで埋めつくすことがで
きる。 【０１４０】図１３は、ＺＯＯＭコマンドの動作例を示
したものである。ＺＯＯＭコマンドは、パラメータＸ
Ｓ，ＹＳで絶対座標指定される点と、その点からの相対
座標を指定するパラメータＬＳＸ，ＬＳＹが示す点を対
角の２点とする矩形領域を、カレントポイントとパラメ
ータＬＤＸ，ＬＤＹで相対座標指定される点を対角の２
点とする３矩形領域へ拡大や縮小を行いながら転送する
コマンドである。Ｘ方向の倍率は、ＬＳＸとＬＤＸの比
で表わし、Ｙ方向の倍率は、ＬＳＹとＬＤＹの比で表わ
す。これらは互いに独立して設定できる。 【０１４１】図１４は、ＲＯＴコマンドの動作例を示し
たものである。ＲＯＴコマンドは、パラメータＸＳ，Ｙ
Ｓで絶対座標指定される点と、その点からの相対座標を
指定するパラメータＬＳＸ，ＬＳＹが示す点を対角の２
点とする矩形領域を、カレントポインタとパラメータＬ
ＤＸ１，ＬＤＸ２，ＬＤＹ１，ＬＤＹ２によって定義さ
れる領域へ回転を行いながら転送するコマンドである。
回転角をθとすると、 ＬＤＸ１＝ＬＳＸ×cosθ ＬＤＸ２＝ＬＳＸ×sinθ ＬＤＹ１＝−ＬＳＹ×sinθ ＬＤＹ２＝ＬＳＹ×cosθ として入力する。図１５は、ＲＯＴコマンドの補間処理
を示したものである。パラメータＩが０の時は補間を行
わないが、Ｉ＝１の時は、転送先の座標位置を決定する
ポインタがＸ座標，Ｙ座標共に更新した際、Ｘ座標のみ
を更新した点にその直前の画素データをコピーする。 【０１４２】図１６は、ＴＥＸＴコマンドの動作例を示
したものである。ＴＥＸＴコマンドは、フレームバッフ
ァ１４内の一部を文字フォント領域としたシステムに於
いて、入力されるコマンドコードに対応した文字フォン
トデータを、フレームバッファ１４の表示領域中のカレ
ントポインタの示す位置へ展開するコマンドである。図
形処理装置（ＧＤＰ）１０の内部レジスタである。フォ
ントエリアのスタートアドレスを設定するレジスタＦＳ
ＡＨ，ＦＳＡＬと、フォント領域のメモリ幅を設定する
レジスタＦＡＭＷと、展開する実際の文字幅を設定する
レジスタＦＳＸ，ＦＳＹと、１文字分の総ビット数を設
定するレジスタＦＢＮと、Ｘ方向の文字間隔を設定する
レジスタＣＨＳを予め設定しておく。その後、中央処理
装置（ＣＰＵ）１１は、このコマンドと展開すべき文字
数を設定したパラメータｎに続けて文字コードＣＮを順
次ｎ文字分転送する。そうすると図形処理装置(GDP）１
０は、各文字フォントのアドレスを算出しフォントを展
開する。 【０１４３】図１７は、ＴＥＸＴコマンドに於けるカラ
ー展開の一例を示したものである。これは、２値データ
であるフォントデータを多値情報であるカラーデータに
変換する方法を示している。図形処理装置（ＧＤＰ）１
０の内部レジスタであるカラーレジスタ０にはフォント
データの０に対応する色データを、カラーレジスタ１に
はフォントデータの１に対応する色データをそれぞれ設
定する。図形処理装置（ＧＤＰ）１０は、読み込んだフ
ォントデータを順次検索し、それに対応する色データを
フレームバッファ１４に書き込んで行く。 【０１４４】図１８は、TEXTPSコマンドの動作例を示し
たものである。TEXTPSは、前記したＴＥＸＴコマンドの
機能を加えて、文字単位でＸ方向の展開幅を設定でき
る。これは、パラメータＣＣの上位バイトにＸ方向の展
開幅を設定し、下位バイトに文字コードを設定すること
により制御するものである。 【０１４５】図１９は、ＴＥＸＴコマンド若しくはTEXT
PSコマンドを用いて文字フォント展開を行うシステム構
成の例を示す。 【０１４６】図２０及び図２１は、ＡＰＭＶコマンドの
動作例を示す。ＡＰＭＶコマンドは、現在の描画点を示
すカレントポインタを、原点からの絶対座標を指定する
パラメータＸ，Ｙの示す点に移動させる際、パターンＲ
ＡＭの参照点を指定するパターンポインタＰＰＸ，ＰＰ
Ｙも同時に移動させるコマンドである。 【０１４７】図２２及び図２３は、ＲＰＭＶコマンドの
動作例を示す。ＲＰＭＶコマンドは、現在の描画点を示
すカレントポインタを、カレントポインタからの相対座
標を指定するパラメータｄＸ，ｄＹの示す点に移動させ
る際、パターンポインタPPX，ＰＰＹも同時に移動させ
るコマンドである。 【０１４８】図２４は、ＳＲＣＨコマンドの走査方向を
示す。図２５は、ＳＲＣＨコマンドのパラメータＥＰの
意味について示す。ＳＲＣＨコマンドは、カレントポイ
ンタとパターンポインタを、パラメータＳＤの示す方向
へ移動させながら、パラメータＩが指定する境界色を検
出し、その検出した点をカレントポインタとパターンポ
インタに設定するコマンドである。パラメータＩが０の
時は、境界色はＥＤＧレジスタのデータが境界色にな
り、Ｉが１の時は、ＥＤＧレジスタのデータ以外のデー
タが境界色になる。パラメータＥＰは、走査を行う制限
値を示したもので、Ｘ方向を走査する時は走査範囲の最
大Ｘ座標値を、Ｙ方向を走査する時は走査範囲の最大Ｙ
座標値を設定しておく。 【０１４９】図２６は、ＴＤＯＴコマンドの動作につい
て示す。ＴＤＯＴは、カレントポインタの示す色データ
を読み込み、そのデータとパラメータＩが指定する境界
値とを内部の比較器を用いて比較し、結果をステータス
レジスタにセットする。パラメータＩが０の時は境界色
はＥＤＧレジスタのデータになり、Ｉが１の時は境界色
はＥＤＧレジスタのデータ以外のデータが境界色にな
る。 【０１５０】図２７（ａ）は、ＣＯＰＹコマンドの動作
例について示す。ＣＯＰＹコマンドはフレームバッファ
１４内に於いて、パラメータＸＳ，ＹＳによる原点から
の絶対座標位置と、その点からのパラメータＬＸ，ＬＹ
による相対座標位置とを対角の２点とする座標軸に平行
な矩形領域のデータを、カレントポインタを始点とする
座標軸に平行な矩形領域へコピーするコマンドである。
図２７（ｂ）は、COPYコマンドの転送元領域と転送先領
域の走査方向を示す。方向の決定は、パラメータＸＳ，
ＹＳの符号による。また、転送元と転送先の走査方向は
共通である。図２８は、ＣＯＰＹコマンドによる語単位
の転送モデルを示す。 【０１５１】本実施例における図形処理装置１０は以上
説明したような高機能のコマンド体系を処理することが
でき、ＣＰＵ１１の処理負担を大幅に軽減できる。この
結果グラフィック表示装置の高性能化が可能となる。ま
た、この図形処理装置１０をＬＳＩとして提供すること
により、グラフィック表示装置の低コスト化も合せて可
能になる。 【０１５２】次にグラフィック表示装置を更にコスト低
減する例について説明する。 【０１５３】図２９は、グラフィック表示装置の別の構
成例を示したものである。システムは、中央処理装置
（ＣＰＵ）１１，メインメモリ１２，図形処理装置（Ｇ
ＤＰ）１０，フレームバッファ１４，メモリインタフェ
ースコントローラ（ＧＭＩＣ）２０，ビデオアトリビュ
ートコントローラ（ＧＵＡＣ）３０およびＣＲＴ等の表
示装置１６から成る。 【０１５４】中央処理装置１１は、図形処理に於いて、
図形処理装置１０に対し、図形処理コマンドと、パラメ
ータ情報を転送し、図形処理装置１０を起動する。図形
処理装置１０は、中央処理装置１１からの指示に従い、
あらかじめ定められた処理手順に従って、フレームバッ
ファ上に、図形データを作成，処理を行う。ここで、グ
ラフィックメモリインタフェースコントローラ（ＧＭＩ
Ｃ）２０は、図形処理装置１０のフレームバッファアク
セスに従い、メモリの制御信号を発生する。フレームバ
ッファ１４に作成された図形をＣＲＴ１６に表示する場
合は、フレームバッファから表示データを読み出し、グ
ラフィックビデオアトリビュートコントローラ（ＧＵＡ
Ｃ）３０でビデオ信号に変換され、ＣＲＴ１６へ送られ
る。 【０１５５】ここで、グラフィックメモリインタフェー
スコントローラ（ＧＭＩＣ）２０とグラフィックビデオ
アトリビュートコントローラ（ＧＶＡＣ）３０とは、そ
れぞれ、メモリ制御及びビデオ信号制御を主目的とした
もので、ＬＳＩとして提供される。図１では詳細な回路
には言及しなかったが、実際にはＬＳＩとして提供され
る図形処理装置（ＧＤＰ）１０のまわりにはメモリの制
御やビデオ信号の制御に多数の論理ゲートが多数使用さ
れる。これに対し、GMIC20とGVAC30は、GDP10とフレー
ムバッファ１４及びＣＲＴ１６を直接接続できる機能を
有するものである。以下、両者の機能を詳述する。 【０１５６】図３０はグラフィックメモリインタフェー
スコントローラ（ＧＭＩＣ）２０の内部構成を示し、メ
モリアドレス制御部２０１，アトリビュート制御部２０
２，タイミング制御部２０３，クロック生成部２０５，
拡大制御部２０４から成る。メモリアドレス制御部２０
１は、図形処理装置１０から出力されるフレームバッフ
ァ１４のアドレスを、ダイナミックＲＡＭの行アドレス
と列アドレスを混合した信号として出力する。アトリビ
ュート制御部２０２は図形処理装置１０から出力される
アトリビュート情報を一時記憶しタイミング制御部２０
３に対し制御情報を提供する。タイミング制御部２０３
では、ダイナミックＲＡＭを制御する各種の信号を発生
する。また、水平スムース・スクロールに対応したビデ
オ信号発生用制御信号を作成する。クロック生成部２０
５は、あらかじめ設定される分周レートに基づき、図形
処理装置１０へ出力するクロック信号を生成する。拡大
制御部２０４は、アトリビュート制御部からの情報に基
づいて、水平拡大表示におけるビデオ生成用制御信号を
発生する。 【０１５７】図３１は、図３０に示すグラフィックメモ
リインタフェースコントロール２０の入出力信号を表わ
したものである。各信号の機能は、次の通りである。 【０１５８】(1）電源端子（ＶCC，ＶSS） グラフィックメモリインタフェースコントロール２０に
電源を供給する端子で、ＶSSは接地電位、ＶCCには＋５
Ｖを供給する。 【０１５９】(2）メモリアドレスバス（ＭＡ１８〜ＭＡ
０：入力） 図形処理装置１０がフレームバッファ１４をアクセスす
るための信号で、図形処理装置１０から出力される信号
を入力する。 【０１６０】(3）メモリサイクル（ＭＣＹＣ：入力） 図形処理装置１０のフレームバッファ１４に対するアク
セスタイミングを示す信号で、この信号が“Low” レベ
ルのとき、アドレスサイクルである事を示す入力信号で
ある。 【０１６１】(4）アドレスストローブ（ＡＳ：入力） フレームバッファアドレスのラッチタイミング入力信号
である。 【０１６２】(5）ドロウ（ＤＲＡＷ：入力） 図形処理装置１０が、描画サイクルか表示サイクルかを
示す入力信号である。ＤＲＡＷが“Low” レベルのとき
描画サイクルである事を示し、“High”レベルのとき表
示サイクルである事を示す。 【０１６３】(6）メモリリード（ＭＲＤ：入力） 描画サイクル時、図形処理装置１０とフレームバッファ
１４間のデータの転送方向を制御する入力信号であり、
フレームバッファ１４のデータ書き込み制御信号であ
る。“ＷＥ０〜３”を生成するために用いられる。図形
処理装置１０はＭＲＤが“High”レベルのときはフレー
ムバッファ１４からのリードを“Low”レベルのときは
フレームバッファ１４のライトを行う。 【０１６４】(7）水平周期（ＨＳＴＮＣ：入力） 図形処理装置１０から出力される信号で、フレームバッ
ファ１４のリフレッシュアドレスを出力するタイミング
を示す。また、図形処理装置１０が出力するアトリビュ
ート制御情報をラッチするタイミングを示す信号であ
る。 【０１６５】(8）クロック（ＣＬＫ：出力） 図形処理装置１０の内部動作の基準となる出力信号で、
フレームバッファ１４のメモリアクセスタイミング（メ
モリサイクル）のｎ倍の周波数のクロックを外部より入
力されるＤＯＴＣＫをＣＤＭ０，１により設定された分
周レートで分周し出力する。 【０１６６】(9）インクリメント・モード（ＩＭ０，
１：入力） インクリメントモードは、表示アドレスのインクリメン
トモードを設定する。この信号は、図形処理装置のグラ
フィックアドレスインクリメントモードに対応して設定
する。また、この信号は、ダイナミックＲＡＭの行アド
レスおよび列アドレスのマルチプレクサの制御信号とし
て用いられる。 【０１６７】 【表１７】 【０１６８】ここで、 積分値＝〔画素当りビット数〕×〔シフトビット長〕／１６ (10)クロック分周モード（ＣＤＭ１，０：入力） クロック分周モードは、外部より入力されるＤＯＴＣＫ
を分周し、図形処理装置１０へ出力するＣＬＫ信号を作
成するための入力信号で、その分周レートを設定する。 【０１６９】 【表１８】 【０１７０】ここで、 分周比＝〔シフトビット長〕／ｎ ただし、 ｎ＝２（シングルアクセスモード） ｎ＝４（デュアルアクセスモード） (11)ドットクロック（ＤＯＴＣＫ：入力） グラフィックメモリインタフェースコントローラの内部
動作の基準となるクロック入力信号で、１画素表示期間
を１サイクルとする高速クロック信号である。 (12)シフトクロック（ＺＳＣＫ：出力） ビデオ信号発生用の並直列変換器を制御するクロック信
号である。この信号は、図形処理装置１０からのアトリ
ビュート情報である水平拡大倍率に従って、外部から入
力されるドットクロックの周波数を制御し、出力する。 【０１７１】(13)シフタロードタイミング（ＳＬＤ１，
２：出力） シフタロードタイミング信号は、表示用データをビデオ
信号に変換する。並直列変換器へ画像データをセットす
るタイミングを示す出力信号である。ＳＬＤ１は、通常
の表示タイミングにおけるロードタイミング信号であ
り、ＳＬＤ２は、図形処理装置１０からアトリビュート
情報である水平スムーススクロール量に応じて出力タイ
ミングが変化するロードタイミング信号である。 【０１７２】(14)ＲＡＭモード（ＤＲＡＭ／ＶＲＡＭ：
入力） この信号は、フレームバッフア１４に使用するＲＡＭの
モードを設定する信号である。すなわち、この信号が
“High”レベルであるとき、フレームバッファ１４は、
ダイナミックＲＡＭであることを示し、“Low” レベル
であるときは、シフタ内蔵型デュアルポートメモリ（Ｖ
ＲＡＭ）であることを示す。 【０１７３】(15)データ転送／出力イネーブル（ＤＴ／
ＯＯ：出力） データ転送／出力イネーブル信号は、図形処理装置１０
が、フレームバッファ１４をアクセスするときのＲＡＭ
のアウトイネーブル信号であり、ＲＡＭからのデータの
読み出しを制御する。また、ＶＲＡＭモードの場合に
は、ＶＲＡＭ内のシフタへのデータの転送を制御する信
号をも出力する信号である。 【０１７４】(16)ライトイネーブル（ＷＥ３〜０：出
力） ライトイネーブルは、図形処理装置１０から描画データ
をフレームバッファ１４へ書き込み制御を行う信号であ
る。すなわち、ＷＥが“Low” レベルのとき、描画デー
タの書き込みを指示する信号である。 【０１７５】(17)アドレス（Ａ２〜０：出力） アドレス信号は、図形処理装置１０とフレームバッファ
１４間のデータ転送を行う場合のある特定の１語を示す
ためのアドレス信号である。この信号を用いることによ
り、任意アドレスのデータ転送が可能となる。 【０１７６】(18)ＲＡＭアドレス（ＲＡＭＡ７〜０：出
力） ＲＡＭアドレスは、図形処理装置１０が出力する。描画
用、または、表示用フレームバッファアドレス（メモリ
アドレス：ＭＡ１８〜０）を、インクリメントモードに
従って、行アドレスと列アドレスに分けて出力する信号
である。 【０１７７】(19)カラムアドレスストローブ（ＣＡＳ：
出力） カラムアドレスストローブは、フレームバッファへ出力
する列アドレスをラッチするタイミングを示す出力信号
である。 【０１７８】(20)ロウアドレスストローブ（ＲＡＳ：出
力） ロウアドレスストローブは、画面へ出力する行アドレス
をラッチするタイミングを示す、出力信号である。 【０１７９】(21)ディスプレイ（ＤＩＳＰ：入力） ディスプレイ信号は、画面の表示期間を示す入力信号で
ある。この信号は、ＶＲＡＭモードにおいて、データ転
送制御を行うＤＴ／ＯＥ信号の生成に用いられる。 【０１８０】(22)シフトビット長（ＳＢＬ：入力） シフトビット長は、ビデオ信号生成用ロードタイミング
信号（ＳＬＤ）を作成する場合に用いる信号である。 【０１８１】グラフィックインタフェースコントローラ
内で扱うアトリビュート制御情報は、２つのアトリビュ
ート情報があり、図形処理装置から入力される。 【０１８２】(1）水平拡大係数（ＨＺ３〜０） この４ビットで水平拡大表示の拡大表示係数を設定す
る。 【０１８３】(2）水平スムーススクロールドット数（Ｈ
ＳＤ３〜０） この４ビットで水平スムーススクロールドット数を設定
し、この情報に従ってロードタイミング信号（ＳＬＤ）
が制御される。 【０１８４】図３２は、グラフィックビデオアトリビュ
ートコントローラ（ＧＶＡＣ）３０の内部構成を示し、
データバスバッファ３０１，タイミング制御部３０２，
表示データ用ラッチ３０３，並直列変換器３０４，ビデ
オ信号出力部３０５から成る。 【０１８５】データバスバッファ３０１は、図形処理装
置１０とフレームバッファ１４間のデータ転送を外部か
らの指示に従って制御する。タイミング制御部３０２
は、グラフィックビデオアトリビュートコントローラ
（ＧＶＡＣ）３０内へ各種のタイミングを供給する。表
示データ用ラッチ３０３は、フレームバッファ１４から
読み出した表示データを一時記憶し、並列直列変換器３
０４へ表示データを供給する。並列直列変換器３０４で
は、表示用並列データを、外部からのタイミング信号に
よって直列変換し、ビデオ信号に変換する。ビデオ信号
出力部３０５では、直列変換したデータをビデオ信号と
してＣＲＴ１６へ出力する。 【０１８６】図３３は、グラフィックビデオアトリビュ
ートコントローラ（ＧＶＡＣ）３０の入出力信号を示し
たものである。各信号の機能は、次の通りである。 【０１８７】(1）電源（ＶCC，ＶSS） グラフィックビデオアトリビュートコントローラ（ＧＶ
ＡＣ）３０に電源を供給する端子で、ＶSSは接地、ＶCC
は＋５Ｖを供給する。 【０１８８】(2）メモリサイクル（ＭＣＹＣ：入力） 図形処理装置１０のフレームバッファ１４に対するアク
セスタイミングを示す信号で、この信号が“High”レベ
ルのときデータサイクルであることを示す入力信号であ
る。 【０１８９】(3）メモリリード（ＭＲＤ：入力） 描画サイクル時、図形処理装置１０とフレームバッファ
１４間のデータ転送の方向を制御する入力信号である。
この信号は、データバスバッファ部でデータ転送制御信
号として用いられる。 【０１９０】(4）ドロウ（ＤＲＡＷ：入力） ドロウ信号は、図形処理装置１０が描画サイクルか表示
サイクルかを示す入力信号である。すなわち、この信号
が“Low” レベルのときは描画サイクル、“High”レベ
ルのときは表示サイクルであることを示す。 【０１９１】(5）ディスプレイ（ＤＩＳＰ：入力） ディスプレイ信号は、画面の表示期間を示す信号であ
る。この信号は、ビデオ信号の出力制御に用いられる。 【０１９２】(6）データバス（Ｄ７〜０：入出力） 図形処理装置１０とフレームバッファ１４間のデータ転
送を行うための図形処理装置１０側のデータ信号であ
る。この信号のデータ転送法は、メモリリード（ＭＲ
Ｄ）信号によって制御される。 【０１９３】(7）フレームメモリデータ（ＦＤ３１〜
０：入出力） この信号は、フレームバッファ１４側のデータ信号で図
形処理装置１０のデータ転送、および表示データの入力
信号である。データの転送方向は、メモリリード（ＭＲ
Ｄ）信号によって制御される。 【０１９４】(8）セレクト（ＳＥＬ２〜０：入力） セレクト信号は、フレームバッファ１４側のデータ信号
３２ビットと図形処理装置１０側の８ビットデータのデ
ータ転送時のデータ選択信号であり、図形処理装置１０
から入力される。通常は、アドレス信号の下位ビット
（Ａ２〜Ａ０）を用いる。 【０１９５】(9）ロードタイミング（ＳＬＤ：入力） ロードタイミングは、並列直列変換器３０４へデータを
セットするタイミングを示す信号で、外部より入力され
る。 【０１９６】(10)シフトロック（ＳＣＫ：入力） シフトロックは、並列直列変換器３０４を制御する外部
からの入力信号で、並列直列変換を指示するタイミング
信号である。 【０１９７】(11)ビデオ（ＶＩＤＥＯ３〜０：出力） 並列直列変換器３０４で変換された表示用ビデオ信号を
ＣＲＴ１６へ出力する信号である。 【０１９８】(12)アクセスモード（ＡＭ１〜０：入力） 図形処理装置のフレームバッファ１４のアクセスモード
を設定する信号で、表示データのラッチタイミング生成
に用いる。 【０１９９】 【表１９】 【０２００】(13)モード（ＭＯＤ１〜０：入力） グラフィックビデオアトリビュートコントローラ内の３
２ビット並列直列変換器３０４の使用法を規定するモー
ドを入力する。この設定によりビデオ信号と、並列直列
変換器３０４，フレームバッファ１４とのデータの接続
関係が設定できる。 【０２０１】 【表２０】【０２０２】図３４は、前述グラフィックメモリインタ
フェースコントローラ（ＧＭＩＸ）２０，グラフィック
ビデオアトリビュートコントローラ（ＧＶＡＣ）３０を
用いた場合のグラフィック表示装置の接続回路例を示し
たものである。 【０２０３】GVAC30，GMIC20それぞれプログラマブルな
機能をもたせる事により、他種多様なシステムに対して
も、少ない部品数で容易にグラフィックシステムを構成
できるという効果がある。 【０２０４】 【発明の効果】以上詳細に説明したように本発明によれ
ば、高速の文字処理性能を有するグラフィック表示装置
を低コストで実現できるという効果がある。
ラフィック表示装置に係り、特に文字を画素単位情報と
して記憶，表示するものにおいて、文字の所定の位置へ
の展開を高速処理するに適したグラフィック表示装置に
関する。 【０００２】 【従来の技術】ラスタスキャン方式でＣＲＴに文字や図
形を表示する方法として表示装置の各画素に対応する情
報を記憶するメモリ（ビットマップメモリ）を持つ方式
（ビットマップ方式と呼ぶ）がある。また、このビット
マップメモリを持つ方式はプリンタへの出力を制御する
場合にも用いられている。従来、このビットマップメモ
リに文字や図形データを発生する処理を主としてリフト
ウエアで行っていたが、扱うデータ量が多いため低速で
あるという問題があった。一方、特にグラフィック図形
発生を高速に行う分野では専用のハードウエアを用いる
方法も一部用いられているが高価になるのが難点であ
る。 【０００３】これに対し、文字や図形データの発生機能
をＬＳＩに内蔵することが行われるようになってきてお
り、例えば公知の文献としては、「御法川和夫ほか『座
標で描画位置を指定でき、塗りつぶしやコピーなど豊富
なコマンドを持つＣＲＴコントローラ』日経エレクトロ
ニクス１９８４年５月２１日号，pp.２２１〜２５４」が
ある。このＬＳＩを用いれば比較的低いコストでグラフ
ィック処理を大幅に高速化できる。また、このＬＳＩは
矩形領域の情報を高速にコピー転送する機能を有してお
り、この機能を文字表示に適用することができる。なお
このコピー機能の詳細については、本発明者らが、特願
昭59−27155 号及び特願昭59−209248号に提案してい
る。このコピー機能をビットマップ文字表示に適用する
方式は従来のソフトウエアによる方式に比較してかなり
高速化が可能となり、例えば２４ドット×２４ドットの
漢字１０００文字を白黒表示する場合、約０.５ 〜１秒
程度で全画面を更新できる。 【０００４】 【発明が解決しようとする課題】しかるに、この方式は
カラー処理の場合に性能が低下するという問題がある。
またマンマシン・インタフェースを重視する分野では、
全画面を０.１ 秒程度で更新する性能が要求されてお
り、上記性能は十分なものではない。 【０００５】本発明の目的は、ビットマップ文字表示を
高速化するため、簡単フォントの高速展開処理を実現す
るグラフィック表示装置を提供することにある。 【０００６】 【課題を解決するための手段】本発明の特徴は、少なく
ともプログラムと画素に対応する情報とを記憶する第１
のメモリと、上記プログラムを実行処理し、システム全
体を、管理制御する第１のプロセッサ手段と、複数多次
元状に配列された画素の制御によって画像情報を出力す
る出力手段と、上記出力手段によって出力される画素に
対応する情報を記憶する第２のメモリと、上記第１のメ
モリあるいは上記第１のプロセッサ手段から与えられた
コマンド（ＰＵＴ：ＧＥＴ）と二つのパラメータ（Ｌ
Ｘ，ＬＹ）とから、上記第１のメモリに記憶された画素
に対応する情報を読み出し、上記第２のメモリにおける
カレントポインタで指定される原点と該原点から上記二
つのパラメータ（ＬＸ，ＬＹ）で相対座標指定される点
を対角の２点とする矩形の領域に書き込む第２のプロセ
ッサ手段とを具備することにある。 【０００７】 【作用】本発明によると処理する内容を示すコマンド
と，処理量を決めるパラメータを第１のプロセッサ（例
えばＣＰＵ）から第２のプロセッサ（例えばグラフィッ
クプロセッサ）に転送するだけで、高速な画像処理及び
表示が達成される。 【０００８】上記のコマンドには、ＰＵＴコマンド，Ｇ
ＥＴコマンド，ＲＯＴコマンド，ＺＯＯＭコマンドなど
があり、これらコマンドと各コマンドに必要なパラメー
タを第２のプロセッサに与えるだけで描画を含む画像処
理が行える。 【０００９】 【実施例】本発明に於いては「文字」とは「英字」，
「数字」，「漢字」，「カナ」，「記号」，「基本図
形」等の画像情報の基本単位を示す概念である。 【００１０】以下図面に基づいて本発明の好適な実施例
を詳細に説明する。 【００１１】図１は本発明を実施したグラフィック表示
装置の全体構成概要の一例を示す。図形処理装置（ＧＤ
Ｐ）１０，中央処理装置（ＣＰＵ）１１，メインメモリ
１２，直接メモリアクセスコントローラ（ＤＭＡＣ）１
３，フレームバッファ１４，並直列変換回路１５，表示
装置（ＣＲＴ）１６，マルチプレクサ１７，ラッチ１８
から成る。 【００１２】中央処理装置１１はメインメモリ１２に記
憶されたプログラムを実行処理しシステム全体を管理制
御する。直接メモリアクセスコントローラ１３は、メイ
ンメモリ１２と図形処理装置１０あるいは他の入出力装
置（図示しない）との間の直接メモリアクセスを制御す
る。図形処理装置１０は中央処理装置１１あるいはメイ
ンメモリ１２から転送されるコマンドとパラメータ情報
を受け取り、あらかじめ定められた処理手順に従って、
フレームバッファ１４をアクセスし文字や図形データを
発生する。また図形処理装置１４は、表示装置１６を制
御する同期タイミング信号の発生及び所定のタイミング
に同期してフレームバッファ１４から順次表示すべき情
報を読み出すための制御も司っている。フレームバッフ
ァ１４から並列に読み出された表示データは並直列変換
回路１５で高速の直列信号に変換されてＣＲＴ表示装置
１６に送られ画面上に表示される。マルチプレクサ１７
はフレームバッファ１４のアドレスを、図形処理装置１
０あるいは中央処理装置１１に接続されたアドレスバス
のいずれから供給するかを切り換える。ラッチ１８はア
ドレスとデータの複合された情報からアドレス情報だけ
を切り出すのに用いられる。 【００１３】本実施例では特に、フレームバッファ１４
には表示装置の各画素に対応するデータを記憶する表示
領域と文字のフォントデータを記憶する文字フォント領
域の両者を含むようにしている。また、図形処理装置１
０では、文字フォント領域の先頭アドレス（ＦＳＡＨ，
ＦＳＡＬ）を記憶するレジスタと１文字を構成する合計
ビット数（ＦＢＮ）を記憶するレジスタを設けることに
より、システムのデータバスを介して中央処理装置ある
いはメインメモリから転送されるパラメータではコード
化された文字の番号のみを指定するだけで対応する文字
パターンの記憶されているアドレスを算出し得るように
している。この機能により、以下に詳述するように、文
字処理の高速化が可能となっている。 【００１４】図２は図形処理装置１０の内部構成を示
し、描画プロセッサ１０１，表示プロセッサ１０２，タ
イミングプロセッサ１０３，ＣＰＵインタフェース１０
６，割込み制御回路１０５，ＤＭＡ制御回路１０４，デ
ィスプレイインタフェース108、及びバス制御回路１０
７から成る。描画プロセッサ１０１は、線や面等の図形
発生やＣＰＵと表示用メモリ間のデータ転送等を制御す
るもので、描画アドレスを出力し表示用メモリの読み書
きを行う。表示プロセッサ１０２はラスタ走査に従って
順次表示される表示用メモリの表示アドレスを出力す
る。タイミングプロセッサ１０３は、ＣＲＴの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース１０
６は、ＣＰＵデータバスと図形処理装置１０間の同期化
等中央処理装置（ＣＰＵ）１１とのインタフェースを司
る。割込み制御回路１０５はＣＰＵに対する割込み要求
信号（ＩＲＱ）を発生する。直接メモリアクセス（以下
ＤＭＡと呼ぶ）制御回路104はＤＭＡコントローラ（以
下ＤＭＡＣと呼ぶ）１３に対する制御信号のやりとりを
制御する。ディスプレイインタフェース１０８は、表示
と描画のアドレス切り替え制御等表示用メモリ及びディ
スプレイ装置とのインタフェースを司る。バス制御回路
１０７は、フレームバッファ用のバスのアクセス権を制
御するもので、外部から要求される信号に対しバスの使
用を許可するかどうかを制御する。この図形処理装置１
０では、描画，表示，タイミングの３プロセッサが機能
分散し並列動作することにより、処理効率を向上してい
る。 【００１５】図３は、図２に示す図形処理装置１０の端
子配置図を示したものである。各端子機能は次の通りで
ある。 【００１６】(1）電源端子（ＶCC，ＶSS） 図形処理装置１０に電源を供給する端子で、ＶSSは接地
しＶCCには＋５Ｖを供給する。 【００１７】(2）システムデータバス（Ｄ０〜Ｄ１５：
入出力） ＣＰＵ１１を含む処理システムと図形処理装置１０間の
データ転送に使用する入出力信号である。処理システム
のデータバス幅に合わせ８ビットインタフェース，１６
ビットインタフェースの選択が可能である。 【００１８】(3）リード／ライト（Ｒ／Ｗ：入力） ＣＰＵ１１を含む処理システムと図形処理装置１０間の
データ転送の方向を制御する入力信号である。Ｒ／Ｗが
“High”レベルのとき図形処理装置１０からＣＰＵ側へ
の転送が行われ、Ｒ／Ｗが“Low” のときはＣＰＵ側か
ら図形処理装置１０側へのデータ転送となる。ただし、
ＤＭＡ転送のときは、Ｒ／Ｗが“High”レベルのときは
メインメモリ側１２から図形処理装置１０へと転送とな
りＲ／Ｗが“Low” のときは図形処理装置１０からメイ
ンメモリ１２への転送となる。 【００１９】(4）チップセレクト（ＣＳ：入力） ＣＰＵ１１が図形処理装置１０にアクセスするための入
力信号で、ＣＳを“Low” とすることにより図形処理装
置１０の内部レジスタに対しリード／ライトを実行でき
る。 【００２０】(5）レジスタセレクト（ＲＳ：入力） 図形処理装置１０内部のレジスタを選択する入力信号
で、ＲＳが“Low” レベルのときアドレスレジスタ（Ｒ
／Ｗが“Low” レベル）または、ステータレジスタ（Ｒ
／Ｗが“High”レベル）が選択され、ＲＳが“High”レ
ベルのときはアドレスレジスタが指定する制御レジスタ
が選択される。 【００２１】(6）データ転送アクノリッジ（ＤＴＡＣ
Ｋ：出力） データ転送の完了を示す出力信号で、非同期バスインタ
フェースでの転送制御信号として使用する。 【００２２】(7）リセット（ＲＥＳ：入力） 図形処理装置１０の内部状態をリセットするための入力
信号である。ＲＥＳに“Low” レベルを入力することに
より、ステータスレジスタ（ＳＲ），動作モードレジス
タ（ＯＭＲ）の上位２ビット、及びコマンド制御レジス
タ（ＣＣＲ）が初期化される。それ以外の内部レジスタ
は影響を受けない。 【００２３】(8）割込み要求（ＩＲＱ：出力） ＣＰＵ側にコマンド処理の終了や未定義コマンド検出な
どを知らせる割込み要求の出力信号である。 【００２４】(9）ＤＭＡ転送要求（ＤＲＥＱ：出力） ＤＭＡ転送モードでデータ転送を行うとき、ＤＭＡに対
してデータ転送要求を行うための出力信号である。ＤＲ
ＥＱの発生は、ＤＭＡ転送コマンドの実行やコマンド制
御レジスタのＤＭＡ転送モードビット（ＣＤＭ）を
“１”に設定することにより行う。ＤＭＡ転送モード
は、コマンド制御レジスタのＤＭＡ転送要求制御ビット
（ＤＲＣ）の設定によりサイクルスチールとバーストの
２つのモードが選択できる。 【００２５】(10)ＤＭＡ転送要求アクノリッジ（ＤＡＣ
Ｋ：入力） ＤＲＥＱに対するＤＭＡＣからの応答入力信号である。
ＤＡＣＫが“Low” レベルのとき、Ｒ／Ｗは逆極性でＡ
ＣＲＴＣに認識される。ＤＡＣＫは、リセット後のデー
タバスのインタフェースモードを図形処理装置１０に設
定するのにも用いられる。ＲＥＳが“Low” レベルから
“High”レベルの信号の立ち上がり時にＤＡＣＫが“Hi
gh”レベルであると１６ビットインタフェースとして設
定され、以後ＣＰＵ側とのデータ転送にはＤ０〜Ｄ１５
が用いられる。また、ＤＡＣＫが“Low” レベルである
と８ビットインタフェースとして設定され、以後Ｄ０〜
Ｄ７のみが用いられ、Ｄ８〜Ｄ１５は無効になる。加え
て、アドレスレジスタのオートインクリメントモードも
１６ビットインタフェースモードの場合＋２インクリメ
ント（偶数アドレスのみ）となり、また、８ビットイン
タフェースモードの場合＋１インクリメントとなる。 【００２６】(11)ダン（ＤＯＮＥ：入出力） ＤＭＡ転送の終了を示す入出力信号で、ＤＭＡデータ転
送実行中のＤＯＮＥは出力となりＤＭＡ転送を終了する
と“Low” レベルになる。ＤＭＡコマンド／パラメータ
転送実行中ＤＯＮＥは入力となりＤＭＡＣからのデータ
転送終了信号の受け付けを行う。 【００２７】(12)クロック（ＣＬＫ：入力） 図形処理装置１０の内部動作の基準となる入力信号でＣ
ＬＫには、フレームバッファ１４のメモリアクセスタイ
ミング（メモリサイクル）のｎ倍（ｎはプログラマブ
ル）の周波数のクロックを外部回路の高速ドットタイミ
ング回路より入力する。 【００２８】(13)垂直周期（ＶＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に垂直同期をかけるための
出力信号である。 【００２９】(14)水平同期（ＨＳＹＮＣ：出力） ＣＲＴディスプレイ装置１６に水平同期をかけるための
出力信号である。また、動作モードレジスタのＳＴＲが
“０”、またはＲＡＭが“０”に設定されているとき
は、ＭＡＤよりリフレッシュアドレスが出力されている
ことを示す出力信号にもなる。 【００３０】(15)外部同期（EXSYNC：入出力） 複数台の図形処理装置１０の並列動作または外部機器
（他のＣＲＴコントローラ，ビデオ装置など）と図形処
理装置１０が同期動作を行うための入出力信号である。
図形処理装置１０が同期動作の基準信号を供給するマス
タデバイスの場合（動作モードレジスタのＭ／Ｓが
“１”のとき）EXSYNCは出力信号となり、ノンインタレ
ースモードではＶＳＹＮＣを、インタレースシンクモー
ドまたはインタレースシンク＆ビデオモードでは奇数フ
ィールドのＶＳＹＮＣ分離して出力する。また、図形処
理装置１０が外部機器などから供給される基準信号に従
って動作するスレーブデバイスの場合、EXSYNCは入力信
号となり、ノンインタレースモードではＶＳＹＮＣを、
インタレースシンクモードまたはインタレースシンク＆
ビデオモードでは奇数フィールドのＶＳＹＮＣを分離し
て入力することにより同期動作が行われる。 【００３１】(16)メモリサイクル（ＭＣＹＣ：出力） 図形処理装置１０のフレームバッファに対するアクセス
タイミングを示す出力信号である。図形処理装置１０が
アドレスサイクルのときＭＣＹＣは“Low” レベルとな
り、データサイクルのとき“High”レベルとなる。 【００３２】(17)アドレスストローブ（ＡＳ：出力） 表示用メモリアドレスのラッチタイミング出力信号であ
る。ＡＳの“Low” レベル時に、ＭＡＤの出力信号をラ
ッチすることによりアドレスを分離することができる。
またＡＳは表示サイクル期間にフレームバッファ１４よ
りリードされるデータを、並直列変換回路（シフトレジ
スタ）１５へロードする選択信号にも用いられる。 【００３３】(18)メモリリード（ＭＲＤ：出力） 描画サイクル時、図形処理装置１０と画面メモリ間のデ
ータの転送方向を制御する出力信号である。すなわち、
図形処理装置１０はＭＲＤが“High”レベルのときはフ
レームバッファ１４からのリードを“Low” レベルのと
きにはフレームバッファ１４のライトを行う。 【００３４】(19)ドロウ（ＤＲＡＷ：出力） 図形処理装置１０が描画サイクルが表示サイクルを示す
出力信号である。DRAWが“Low” レベルのとき図形処理
装置１０は描画サイクルとなり、ＭＡＤは描画アドレス
と描画データのマルチプレクサ信号となる。また、ＤＲ
ＡＷが“High”レベルのときは表示サイクルとなり、Ｍ
ＡＤよりアドレスサイクル期間表示アドレスが出力され
る。 【００３５】(20)メモリアドレス／データ（ＭＡＤ１５
〜ＭＡＤ０：入出力） フレームバッファ１４のアドレス（下位１６ビット）と
データ（１６ビット）のマルチプレクス入出力信号であ
る。ＡＳが“Low” レベル期間には、ＭＡＤよりアドレ
スが出力され、ＤＲＡＷが“Low” レベルでＡＳが“Hi
gh”レベルの期間ＭＡＤは描画データの入出力を行う１
６ビットの双方向データバスとなる。また、動作モード
レジスタのＲＡＭに“０”を設定した場合、ＭＡＤはＨ
ＳＹＮＣが“Low” レベル期間８ビットのリフレッシュ
アドレスを出力する。 【００３６】(21)メモリアドレス（ＭＡ２１〜ＭＡ１
６：出力） メモリアドレス（上位６ビット）の出力信号である。 【００３７】(22)表示タイミング（ＤＩＳＰ：出力） 画面の表示期間を示す出力信号である。 【００３８】(23)カーソル表示（ＣＵＤ：出力） ＣＲＴ画面にカーソルを表示するための出力信号であ
る。 【００３９】(24)フレームメモリバス要求（ＦＢＲＥ
Ｑ：入力） 中央処理装置（ＣＰＵ）１１を含む処理システムが図形
処理装置(ＧＤＰ)１０を介さずに直接フレームバッファ
１４をアクセスするためのバス使用要求を行う入力信号
である。図形処理装置（ＧＤＰ）１０は、この入力信号
が“Low” レベルになると描画サイクルのみを開放す
る。 【００４０】(25)フレームバッファバス要求応答（ＦＢ
ＡＣＫ：出力） ＦＢＲＥＱ信号に対する応答出力信号である。この出力
信号が“Low” になる図形処理装置（ＧＤＰ）１０がバ
スを開放したことを示す。 【００４１】(26)ディスプレイアドレスストローブ（DI
SPAS：出力） 画像用デュアルポートメモリをフレームバッファ１４に
用いるシステムに於いて、表示のためのアドレス信号を
ラッチするタイミング信号を出力する。この信号が“Lo
w” レベルの時、図形処理装置（ＧＤＰ）１０は表示用
アドレスを出力する。 【００４２】図４は、中央処理装置(ＣＰＵ)１１からア
クセスできる図形処理装置(ＧＤＰ)１０内部の制御レジ
スタ、ＲＡＭの一覧を示す。これらの内部レジスタのア
クセス方法には、次の２つの場合がある。 【００４３】(1）ＣＰＵから直接アクセスできるレジス
タ 図５は、ＣＰＵ１１から直接アクセスできるレジスタ、
ＲＡＭの詳細構成をまとめたものである。アドレスレジ
スタ（Write Only）とステータスレジスタ（Read Only)
はＲＳとＣＳが共に“Low” の条件でアクセスでき、書
込み時はアドレスレジスタが、読出し時はステータスレ
ジスタが選択される。また、図５のアドレスレジスタ，
ステータスレジスタ以外のレジスタは、アドレスレジス
タでレジスタ番号を指定した後、ＲＳが“High”、ＣＳ
が“Low” の条件でアクセスすることより読み書きでき
る。 【００４４】(2）ＦＩＦＯ経由でアクセスできるレジス
タ 描画を制御するレジスタ，ＲＡＭは、ＦＩＦＯ（First
In First Out）経由でアクセスする。ＦＩＦＯはそれぞ
れ８ワードのライトＦＩＦＯとリードＦＩＦＯがある。
アドレスレジスタでＦＩＦＯエントリを指定して書込み
動作を行うとライトＦＩＦＯへの書込みとなり、読出し
動作を実行するとリードＦＩＦＯからの読出しとなる。
ライトＦＩＦＯにコマンドを書込むと、内部では１つの
コマンド処理を終了するごとに次のコマンドがコマンド
レジスタに転送される。パターンＲＡＭはＷＰＴＮ（ラ
イトパターンＲＡＭ），ＲＰＴＮ(リードパターンＲＡ
Ｍ）コマンドを用いてアクセスする。また、描画パラメ
ータレジスタには、ＷＰＲ（ライトパラメータレジス
タ），ＲＰＲ（リードパラメータレジスタ）コマンドを
用いてアクセスする。図６は描画パラメータレジスタの
詳細構成を示す。 【００４５】次に図５に基づき、各レジスタの機能を説
明する。 【００４６】（１）アドレスレジスタ（ＡＲ：Address
Register） アドレスレジスタ（ＡＲ）は、図形処理装置（ＧＤＰ）
１０内部のコントロールレジスタのアドレス（＄００〜
＄ＦＦ）を指定するための書込み専用レジスタである。
コントロールレジスタにライトまたはリードを行うと
き、まずＡＲに該当する制御レジスタのアドレスを書込
む必要がある。ＲＳとＣＳが“Low” レベルのとき書込
みを行うとＡＲが選択される。 【００４７】１６ビットインタフェースモードのとき、
ＡＲの最下位ビットは無視され、ＡＲは常にワードアド
レスになる。また、８ビットインタフェースモードのと
きは、ＡＲが偶数であるとコントロールレジスタの“Hi
gh”バイトデータ、奇数であると“Low” バイドデータ
を示す。 【００４８】ＡＲがＲ８０〜ＲＦＦの範囲を示している
とき、制御レジスタのリードまたはライトに伴ってＡＲ
の内容は自動的に＋１インクリメント（８ビットインタ
フェース時）または＋２インクリメント（１６ビットイ
ンタフェース時）される。このため、アドレスが連続す
る制御レジスタへのアクセスには、最初に先頭の制御レ
ジスタのアドレスをＡＲにライトするだけでよい。 【００４９】(2）ステータスレジスタ（ＳＲ：Status R
egister) ステータスレジスタ（ＳＲ）は、図形処理装置（ＧＤ
Ｐ）１０の内部状態を示すリード専用のレジスタであ
る。ＲＳとＣＳが“Low” レベルのとき読出しを行うと
ＳＲが選択される。ＦＩＦＯステータスは、ライトＦＩ
ＦＯへの書き込み可能な語数を示す。ＳＲの下位８ビッ
トが“１”にセットされたときの意味は次の通りであ
る。ビット４を除き各ビットは“１”にセットされる
と、割込み発生要因となり、コマンド制御レジスタの割
込み許可ビットによって割込み発生が制御される。 【００５０】○コマンドエラー（ＣＥＲ：Command Erro
r；bit７） 未定義コマンドあるいは無効パラメータが検出されたこ
とを示す。 【００５１】ＡＢＴ（Abort)ビットを１にセットするこ
とによりＣＥＲはクリアされる。 ○エリア検出（ＡＲＤ：Area Detect；bit６） 描画領域テストモードの指定に従ってエリアが検出され
たことを示す。リードパラメータレジスタ（ＲＰＲ）コ
マンドを実行するかＡＢＴ（Abort)ビットを“１”にセ
ットすることによりＡＲＤはクリアされる。 【００５２】○コマンド終了（ＣＥＤ：Command End；b
it５） コマンド実行の終了またはコマンドが実行されていない
ことを示す。 【００５３】Write FIFOにコマンドをライトすることで
ＣＥＤはクリアされる。 【００５４】○エッジ検出（ＥＧＤ：Eedge Detect；bi
t４） ＳＲＣＨコマンドかＴＤＯＴコマンドによって境界色が
検出されたことを示す。 【００５５】Write FIFOにコマンドをライトすることで
ＥＧＤはクリアされる。 【００５６】○リードＦＩＦＯフル（ＲＥＦ：Read FIF
O Full；bit３） リードＦＩＦＯに８ワード（１６バイト）のデータが入
っており、これ以上のデータリードコマンドの実行が不
可能であることを示す。 【００５７】リードＦＩＦＯのデータをリードすると、
ＲＦＦはクリアされる。 【００５８】○リードＦＩＦＯレディ（ＲＥＦ：Read F
IFO Ready；bit２） リードＦＩＦＯにデータが準備されたことを示す。 【００５９】リードＦＩＦＯデータを全てリードする
と、ＲＦＲはクリアされる。 【００６０】○ライトＦＩＦＯレディ（ＷＦＲ：Write
FIFO Ready；bit１） ライトＦＩＦＯへのライトが可能であることを示す。 【００６１】ライトＦＩＦＯに８ワード（１６バイト）
のデータがライトされるＷＦＲはクリアされる。 【００６２】○ライトＦＩＦＯエンプティ（ＷＦＥ：Wr
ite FIFO Empty；bit０） ライトＦＩＦＯが空であることを示す。 【００６３】ライトＦＩＦＯにデータをライトするとＷ
ＦＥはクリアされる。 【００６４】(3）ＦＩＦＯエントリ（ＦＥ：FIFI Entr
y） ＦＩＦＯエントリ（ＦＥ）は、図形処理装置（ＧＤＰ）
１０にコマンド／パラメータのライト、図形処理装置
（ＧＤＰ）１０よりデータのリードを行うためのレジス
タである。図形処理装置（ＧＤＰ）１０はそれぞれ１６
バイトのリードＦＩＦＯ，ライトＦＩＦＯを内蔵してお
り、アドレスレジスタにＦＩＦＯエントリアドレスを設
定して、リードを行うとリードＦＩＦＯが、ライトを行
うとライトＦＩＦＯが選択される。コマンド／パラメー
タを、ライトＦＩＦＯにライトすることによりコマンド
は順次実行され、リードコマンド実行後リードデータは
順次リードＦＩＦＯに準備される。 【００６５】１６ビットインタフェースモードのとき
は、アンドレジスタにＦＩＦＯエントリアドレスを設定
し、ワード単位でのリード／ライトを行う。また、８ビ
ットインタフェースのときには、アドレスレジスタにＦ
ＩＦＯエントリアドレスを設定し、ライトではHighバイ
ト，Low バイトの順でデータをライトし、リードでは、
“High”バイト，“Low” バイトの順でリードする。 【００６６】ＤＭＡは転送時はアドレスレジスタの内容
にかかわらずリード／ライトFIFOが選択される。 【００６７】(4）コマンド制御レジスタ（ＣＣＲ：Comm
and Control Register） コマンド制御レジスタ（ＣＣＲ）は、コマンド処理と割
込みの許可／禁止を制御するリード／ライト可能なレジ
スタである。ＣＣＲ内の割込み要求許可ビットにはステ
ータスレジスタの７つの割込み要因に対応した割込み要
求の許可／禁止を設定する。ステータスレジスタのビッ
ト位置に対応するビットに“０”を設定すると割込み要
求は禁止、“１”を設定する割込み要求は許可される。
したがって、ＩＥの設定によりシステムに合った割込み
要求条件を設定することができる。また、ＣＣＲはＲＥ
Ｓ入力によりＡＢＴは“１”、他のビットは“０”に初
期化される。 【００６８】○アポート（ＡＢＴ：ABorT；bit１５） 【００６９】 【表１】【００７０】○ポーズ（ＰＳＥ：PauSE；bit１４） 【００７１】 【表２】 【００７２】○データ ＤＭＡ モード（ＤＤＭ：Date
Dma Mode；bit１３） 【００７３】 【表３】 【００７４】○コマンド ＤＭＡ モード（ＣＤＭ：Co
mmand DMA Mode；bit１２） 【００７５】 【表４】【００７６】○ＤＭＡ 転送要求制御（ＤＲＣ；DMA Re
quest Control；bit１１） 【００７７】 【表５】 【００７８】○グラフィックビットモード（ＧＢＭ：Gr
aphic Bit Mode；bit１０〜bit８） グラフィックビットモード（ＧＢＭ）は、図形処理装置
（ＧＤＰ）１０で取り扱う画素データのビット構成を設
定するビットである。ビット構成は、５種類が選択で
き、システムにあったカラー（階調）構成を容易に実現
することができる。 【００７９】○割込み要求許可（ＩＥ：Interruput Ena
ble；bit７〜bit０） ＩＥに対応してステータスレジスタのビットが“１”に
セットされるとIRQが送出される。 【００８０】(5）動作モードレジスタ（ＯＭＲ：Operat
ion Mode Register) 動作モードレジスタ（ＯＭＲ）は、図形処理装置（ＧＤ
Ｐ）１０の動作モードを設定するリード／ライト可能な
レジスタである。ＯＭＲは、図形処理装置（ＧＤＰ）１
０の動作の停止／開始，フレームバッファ１４へのアク
セスモードの選択などシステムに対する重要な設定を行
う。 【００８１】またＲＥＳ入力によりＯＭＲの上位２ビッ
ト（Ｍ／Ｓ，ＳＴＲ）は、“０”にクリアされます。 【００８２】○マスタ／スレーブ（Ｍ／Ｓ：Master／Sl
ave：bit１５） マスタ／スレーブビット（Ｍ／Ｓ）は、複数の図形処理
装置（ＧＤＰ）１０との並列動作および他のシステム
（他のＣＲＴＣ，ＴＶシステムなど）と同期動作を行う
場合、図形処理装置（ＧＤＰ）１０が、システムの同期
タイミング信号の発生元であるマスタデバイスになる
か、他のシステムの同期タイミング信号に従属して動作
するスレーブデバイスになるかを設定するビットであ
る。 【００８３】 【表６】【００８４】○スタート（ＳＴＲ：Start；bit１４） スタートビット（ＳＴＲ）は、図形処理装置（ＧＤＰ）
１０の内部動作の開始／停止を設定するビットである。 【００８５】 【表７】【００８６】○描画優先（ＡＣＰ：Access Prioroty；b
it１３） 描画優先ビット（ＡＣＰ）は、図形処理装置（ＧＤＰ）
１０がフレームバッファ１４への処理において、表示期
間中に描画を行うか否かを設定するビットである。 【００８７】 【表８】 【００８８】○カーソルスキュー（ＣＳＫ：Cursor Dis
play Skew；bit１１〜bit１０） カーソルスキュービット（ＣＳＫ）は、ＣＵＤのスキュ
ー（遅れ）量をメモリサイクルを単位として設定する。
スキュー機能はフレームバッファをアクセスする時間
分、ＣＵＤをＬＳＩ内部で遅延させ、並直列ビデオ変換
器より出力される直列ビデオ信号と位相を合わせるため
の機能である。 【００８９】 【表９】【００９０】○表示タイミングスキュー（ＤＳＫ：Disp
Skew；bit９〜bit８） 表示タイミングスキュービット（ＤＳＫ）は、ＤＩＳＰ
のスキュー（遅れ）量をメモリサイクルを単位として設
定する。スキュー機能は、カーソルスキューと同様の意
味をもっている。 【００９１】 【表１０】 【００９２】○ＲＡＭ（ＲＡＭ：ＲＡＭ Mode；bit３，
bit２） ＲＡＭモードビット(ＲＡＭ)は、システムで使用するフ
レームバッファ１４の素子に対してＤＲＡＭリフレッシ
ュアドレス出力の有無を設定する。ＲＡＭの“０”設定
によりＨＳＹＮＣが“Low” レベルの期間中、ＭＡＤよ
り８ビットのＤＲＡＭリフレッシュアドレスが出力され
る。 【００９３】 【表１１】【００９４】○グラフィックアドレスインクリメントモ
ード（ＧＡＩ：Graphic AddressIncrement mode；bit６
〜bit４） グラフィックアドレスインクリメントモード（ＧＡＩ）
は、フレームバッファ１４がグラフィック画面設定され
ている画面への表示アドレス入出力のインクリメントモ
ードを設定する。１表示サイクルフレームバッファより
リードするデータを１語固定としてしまうと、ＧＢＭで
４ビット／画面を設定した場合、１語あたりで表示でき
る画素数は４となり、１ビット／画素(１６画素／語)と
同一の精細度のＣＲＴディスプレイ等の表示装置に表示
を行わせようとすると、ＧＤＰ１０への入力クロックを
４倍にしなければならない。また、より多色／多階調の
応用に対しては、より高速のクロックを必要となる。そ
こで１表示サイクルでフレームバッファ１４より数ワー
ドのデータをリードすることにより図形処理装置（ＧＤ
Ｐ）１０への入力クロックを高速化することなく高精細
度ＣＲＴディスプレイ装置への対応を行うことができ
る。たとえばＧＢＭで４ビット／画素を設定した場合、
１表示サイクルでフレームバッファ１４より１６画素分
のデータ６４ビット（４ワード）をリードし、＋４イン
クリメントで表示アドレスをカウントアップする。１表
示サイクルで１語(１６ビット)のリードではＧＡＩに
“０００”を設定する。これに対し、高精細度、あるい
はマルチカラー／多階調システムで１表示サイクルに３
２／６４／１２８ビットのデータリードが必要となる場
合、それぞれＧＡＩを“００１”／“０１０”“０１
１”に設定する。 【００９５】 【表１２】【００９６】○フレームバッファアクセスモード（ＡＣ
Ｍ：Access Mode；bit７） フレームバッファアクセスモード（ＡＣＭ）は、フレー
ムバッファ１４へのリード／ライトアクセス方式を選択
する図形処理装置（ＧＤＰ）１０は、システムの構成に
より２つのアクセスモードを備えている。ＡＣＭの設定
により、表示期間中の描画処理などの動作が選択でき
る。 【００９７】 【表１３】 【００９８】○ラスタスキャンモード（ＲＳＭ：Raster
Scan Mode；bit１〜bit０） ラスタスキャンモード（ＲＳＭ）は、図形処理装置（Ｇ
ＤＰ）１０のラスタスキャンモードを設定する。 【００９９】 【表１４】【０１００】ノンインタレースモード設定の場合、偶数
フィールドと奇数フィールドのラスタは重複して走査さ
れる。 【０１０１】インタレースシンクモード設定の場合、奇
数フィールドのラスタは、偶数フィールドのラスタを補
間するよう走査される。そして偶数フィールドのラスタ
と奇数フィールドのラスタに、同一の文字またはグラフ
ィックパターンを表示するように制御する。 【０１０２】インタレースシンク＆ビデオモード設定の
場合、ラスタ走査はインタレースシンクモードと同じで
あるが、偶数フィールドのラスタと奇数フィールドのラ
スタでは異なる文字または、グラフィックパターンを表
示するように制御される。 【０１０３】(6）表示制御レジスタ（ＤＣＲ：Display
Control Register) 表示制御レジスタ（ＤＣＲ）は、画面の表示モードおよ
びアトリビュート制御情報を設定するリード／ライト可
能なレジスタである。 【０１０４】○ベース画面イネーブル（ＢＥ：Base Ena
ble；bit１４） ベース画面イネーブルビット（ＢＥ）は、ベース画面の
表示の許可／禁止を設定する。 【０１０５】 【表１５】 【０１０６】○アトリビュート制御情報（ＡＴＲ：ATtR
ibute control；bit７〜bit０） アトリビュート制御情報ビット（ＡＴＲ）は、ユーザ定
義による任意のコードを設定する８ビットのビットコー
ドである。ＡＴＲの情報はＨＳＹＮＣが“Low” レベル
から“High”レベルへの立ち上がる直前にＭＡＤ７〜Ｍ
ＡＤ０より出力される。ＡＴＲの情報は各ラスタごとに
出力されるため、ＡＴＲの内容をダイナミックに書き換
えることで、ラスタ単位のアトリビュート制御を行う応
用にも利用できる。 【０１０７】○メモリアクセスコントロールレジスタ
（ＭＡＣ：Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌ） 描画におけるフレームバッファ１４のアクセス時間をＣ
ＬＫ入力信号を単位として設定する。この方法を用いれ
ば、内部処理速度を落すことなくメモリアクセスを制御
できる。 【０１０８】（７）ラスタカウントレジスタ（ＲＣＲ：
Raster Count Register) ディスプレイ装置が現在走査中のラスタ番号を記憶して
いるレジスタである。ＣＰＵ側からは任意の時点でＲＣ
Ｒをリードすることができ、現在の走査位置を知ること
ができる。 【０１０９】(8）水平同期レジスタ（ＨＳＲ：Horizont
al Sync.Register) 水平走査同期（ＨＣ）と水平同期信号パルス幅（ＨＳ
Ｗ）をメモリサイクルを単位として設定する。 【０１１０】(9）水平表示レジスタ（ＨＤＲ：Horizont
al Display Register) 水平表示スタート位置（ＨＤＳ），水平表示幅（ＨＤ
Ｗ）を設定する。表示スタート位置はＨＳＹＮＣの立ち
上がりエッジから表示開始点までの間隔をメモリサイク
ル数を単位として設定する。表示幅の単位もメモリサイ
クル数である。 【０１１１】(10)垂直同期レジスタ（ＶＳＲ：Vertical
Sync Register；Ｒ８６〜Ｒ８７） 垂直走査同期（ＶＣ）をラスタ数で設定する。 【０１１２】(11)垂直表示レジスタ(ＶＤＲ：Vertical
Display Register；Ｒ８８〜Ｒ８８) 垂直同期パルス幅（ＶＳＷ）、垂直表示スタート位置
（ＶＤＳ），垂直表示幅（ＶＤＷ）をラスタ数で設定す
る。 【０１１３】(12)ブリンク制御レジスタ（ＢＣＲ：Blin
k Control Register) ブリンクＯＮ（Ｂ ＯＮ１）とブリンクＯＦＦ（Ｂ ＯＦ
Ｆ１）の長さを４フィールドを単位として設定する。こ
のレジスタの設定により、アトリビュート情報としてブ
リンクのタイミング信号がＨＳＹＮＣの立ち上がりに同
期してＭＡ１８，ＭＡ１９に出力される。 【０１１４】(13)グラフィックカーソルレジスタ(ＧＣ
Ｒ：Graphic Cursor Register；Ｒ９８〜Ｒ９Ｄ） グラフィックカーソルのＸ軸表示開始位置（ＣＸＳ），
Ｘ軸表示終了位置（ＣＸＥ），Ｙ軸表示開始位置（ＣＹ
Ｓ），Ｙ軸表示終了位置（ＣＹＥ）を設定する。Ｘ軸方
向（水平方向）はＨＳＹＮＣの立ち上がりのメモリサイ
クル数で、Ｙ軸方向（垂直方向）はＶＳＹＮＣの立ち上
がりからのラスタ数で定義する。 【０１１５】(14)メモリ幅レジスタ（ＭＷＲ：Memory W
idth Register) 表示用メモリ上に設定される画面のメモリ幅（ＭＷ）を
設定する。ＭＷはメモリアドレス数を単位とする。 【０１１６】(15)表示スタートアドレスレジスタ（ＳＡ
Ｒ：Start Address Register) ４ビットのＳＡＨと１６ビットのＳＡＬを接続したもの
で２０ビットの表示開始アドレスを定義する。表示開始
アドレスの制御によって各方向のスクロールが実現でき
る。また表示開始ドットアドレス（ＳＤＡ）を設定する
ことができ、水平スムーススクロールを行うための外部
回路を制御する情報として、ＨＳＹＮＣの立ち上がりに
同期してＭＡＤ８〜ＭＡＤ１１の端子に出力される。外
部回路ではこの情報をもとにして並直列変換回路のロー
ドタイミングまたはロードデータを制御することで水平
スムーススクロールを行うことができる。 【０１１７】(16)カーソル定義レジスタ（ＣＤＲ：Curs
or Definition Register) カーソルブリンクのＯＮタイミング（ＣＯＮ）及びＯＦ
Ｆタイミング（COFF）を設定する。ＣＯＮ，ＣＯＦＦは
ＣＵＤ端子に出力される信号のタイミングを、いずれも
４フィールド期間を単位として設定する。 【０１１８】次に図６に基づき、描画パラメータレジス
タの機能を説明する。 【０１１９】(1）カラー０レジスタ（ＣＬ０：Color０
Register) パターンＲＡＭに記憶された描画データの“０”に対応
する描画色を定義する。 【０１２０】(2）カラー１レジスタ（ＣＬ１：Color１
Register) パターンＲＡＭに記憶された描画データの“１”に対応
する描画色を定義する。 【０１２１】(3）色比較レジスタ（ＣＣＭＰ：Color Co
mparison Register) 描画演算の評価色を定義する。条件付描画モードで特定
背景色や描画禁止色を定義するために用いる。 【０１２２】(4）エッジカラーレジスタ（ＥＤＧ：Edge
Register) サーチコマンド（ＳＲＣＨ）とテストドットコマンド
（ＴＤＯＴ）の境界色を定義する。このレジスタに指定
した色を境界色として判定する場合とこのレジスタに指
定した以外の色を境界色として判定する場合の２つのモ
ードがある。 【０１２３】(5）パターンＲＡＭ制御レジスタ（ＰＲ
Ｃ：Pattern RAM Control） 描画に使用するパターンＲＡＭの大きさや、パターンＲ
ＡＭスキャンの開始点を定義する。パターン領域とし
て、１６ドット×１６ドット以内の任意の領域が設定で
きる。使用するパターンＲＡＭの参照領域は、Ｘ，Ｙ方
向のパターンスタート位置（ＰＳＸ，ＰＳＹ），パター
ンエンド位置（ＰＥＸ，ＰＥＹ）で定義する。パターン
拡大係数（ＰＺＸ，ＰＺＹ）にはパターン参照時の拡大
係数を定義できる。パターンポイント（ＰＰＸ，ＰＰ
Ｙ）はパターンＲＡＭの現在の参照点の位置を記憶して
おり、描画コマンドの発行前に任意の参照開始点を指定
できる。また、パターン拡大カウント（ＰＺＣＸ，ＰＺ
ＣＹ）は、パターン参照時の拡大倍率の計数値を示す。 【０１２４】(6）領域定義レジスタ（ＡＤＲ：Area Det
inition Register） 描画領域を設定する。ＸＭＩＮ≦Ｘ≦ＸＭＡＸ，ＹＭＩ
Ｎ≦Ｙ≦ＹＭＡＸの範囲の領域が描画領域として定義さ
れる。 【０１２５】(7）フォントエリアスタートアドレスレジ
スタ（ＦＳＡ：Font Area Start Address Register） フレームバッファ１４の一部を文字フォントエリアとし
て用いるシステムに於いて、そのフォントエリアの開始
アドレスを設定する。 【０１２６】(8）フォントエリアメモリ幅レジスタ（Ｆ
ＡＭＷ：Font Area Memory Width) 文字フォントエリアのメモリ幅を設定する。 【０１２７】(9）フォントビット数レジスタ（ＦＢＮ：
Font Bit Number) １文字を構成するフォントの総ビット数を設定する。 【０１２８】(10)キャラクタスペーシングレジスタ（Ｃ
ＢＮ：Character Spacing） 文字を表示エリアに展開する時のＸ方向の文字間隔を設
定する。 【０１２９】(11)フォントサイズレジスタ（ＦＳ：Font
Size) 展開を行う文字の大きさを設定する。ＦＳＸにはＸ方向
のフォントビット数を、ＦＳＹにはＹ方向のフォントビ
ット数をそれぞれ設定する。 【０１３０】(12)ドローイングポインタ（ＤＰ：Drawin
g Pointer） 現在の描画点のリニアアドレスを管理するポインタであ
る。グラフィック描画コマンドを実行するとカレントポ
インタ（ＣＰ）の移動に伴ってドローイングポインタも
移動する。画面番号（ＤＮ），ドローイングポインタア
ドレス（DRAH，ＤＰＡＬ）、及びドローイングポインタ
ビットアドレス（ＤＰＢ）を管理する。 (13)カレントポインタ（ＣＰ：Ｃｕｒｒｒｅｎｔ Ｐｏ
ｉｎｔｅｒ） 現在の描画点座標Ｘ，Ｙを示す。 【０１３１】（１４）開画モードレジスタ（ＤＭ：Draw
ing Mode) 描画を行うモードを設定する。フレームバッファ領域の
描画管理に関する描画領域検出モード，カラーデータの
展開モード，カラーデータ演算モード，線描画時の１画
素の大きさを定義するウインモードがある。 【０１３２】次に、図形処理装置（ＧＤＰ）１０のコマ
ンドについて説明する。表１６はコマンドの一覧を示
す。図形処理装置（ＧＤＰ）１０は、たとえば前述の日
経エレクトロニクス１９８４年５月２１日号，ｐ２２１
〜ｐ２５４で言及しているコマンドの一部と、後述する
コマンドが実行できる。 【０１３３】 【表１６】 【０１３４】図７は、ＰＵＴコマンドの動作例を示す。
ＰＵＴコマンドは、メインメモリ１２からフレームバッ
ファ１４の画素を単位とする矩形領域へデータを転送す
るコマンドである。フレームバッファ１４の転送領域
は、カレントポインタとパラメータＬＸ，ＬＹで相対座
標指定される点を対角の２点とする矩形領域が定義され
る。データの転送は、Ｘ方向の一行単位でビット揃えが
行われる。このため、パラメータＬＸが示すビット数
が、メインメモリ１２の１ワードのビット数の倍数にな
っていない時、図７に示すように無効なデータが生ず
る。 【０１３５】図８は、ＧＥＴコマンドの動作例を示す。 【０１３６】ＧＥＴコマンドは、フレームバッファ１４
の画素を単位とする矩形領域からメインメモリ１２へデ
ータを転送するコマンドである。フレームバッファ１４
の転送領域は、カレントポインタとパラメータＬＸ，Ｌ
Ｙで相対座標指定される点を対角の２点とする矩形領域
が定義される。データの転送は、Ｘ方向の一行単位でビ
ット揃えが行われる。このため、パラメータＬＸが示す
ビット数が、メインメモリ１２の１ワードのビット数の
倍数になっていない時、図８に示すようにメインメモリ
に自動的に０が挿入される。 【０１３７】図９は、ＥＬＡＲＣコマンドの動作例を示
す。ＥＬＡＲＣコマンドは、カレントポインタを中心と
して楕円を描くコマンドである。描画範囲は、カレント
ポインタとパラメータＸｓ，Ｙｓで相対座標指定される
点を結ぶ直線と、カレントポインタとパラメータＸｅ，
Ｙｅで相対座標指定される点を結ぶ直線に囲まれた範囲
である。最大描画範囲は、長軸か横軸に交叉するまでで
ある。また、演算を開始する点は軸上の４点をパラメー
タＳＰにより指定できる。ＣＰＵは、描画開始点と描画
終了点をＦＩＦＯを経由して読むことができる。 【０１３８】図１０は、ＦＥＦＡＮコマンドの動作例を
示す。ＦＥＦＡＮコマンドは、カレントポインタを中心
とした扇形を、パターンＲＡＭに格納されている図形を
用い塗りつぶすコマンドである。このコマンドを持つパ
ラメータは、前記したELARCコマンドと同じ意味を持
つ。図１１は、このコマンドの最大描画範囲の例を示
す。 【０１３９】図１２は、ＦＴＲＩコマンドの動作例を示
す。ＦＴＲＩコマンドは、カレントポインタとパラメー
タＸ１，Ｙ１による絶対座標指定点とパラメータＸ２，
Ｙ２による絶対座標指定点の各３点を頂点とする三角形
をパタンＲＡＭに記憶してある図形を用い塗りつぶすコ
マンドである。このコマンドを組合わせて用いることに
より任意の多角形を模様パターンで埋めつくすことがで
きる。 【０１４０】図１３は、ＺＯＯＭコマンドの動作例を示
したものである。ＺＯＯＭコマンドは、パラメータＸ
Ｓ，ＹＳで絶対座標指定される点と、その点からの相対
座標を指定するパラメータＬＳＸ，ＬＳＹが示す点を対
角の２点とする矩形領域を、カレントポイントとパラメ
ータＬＤＸ，ＬＤＹで相対座標指定される点を対角の２
点とする３矩形領域へ拡大や縮小を行いながら転送する
コマンドである。Ｘ方向の倍率は、ＬＳＸとＬＤＸの比
で表わし、Ｙ方向の倍率は、ＬＳＹとＬＤＹの比で表わ
す。これらは互いに独立して設定できる。 【０１４１】図１４は、ＲＯＴコマンドの動作例を示し
たものである。ＲＯＴコマンドは、パラメータＸＳ，Ｙ
Ｓで絶対座標指定される点と、その点からの相対座標を
指定するパラメータＬＳＸ，ＬＳＹが示す点を対角の２
点とする矩形領域を、カレントポインタとパラメータＬ
ＤＸ１，ＬＤＸ２，ＬＤＹ１，ＬＤＹ２によって定義さ
れる領域へ回転を行いながら転送するコマンドである。
回転角をθとすると、 ＬＤＸ１＝ＬＳＸ×cosθ ＬＤＸ２＝ＬＳＸ×sinθ ＬＤＹ１＝−ＬＳＹ×sinθ ＬＤＹ２＝ＬＳＹ×cosθ として入力する。図１５は、ＲＯＴコマンドの補間処理
を示したものである。パラメータＩが０の時は補間を行
わないが、Ｉ＝１の時は、転送先の座標位置を決定する
ポインタがＸ座標，Ｙ座標共に更新した際、Ｘ座標のみ
を更新した点にその直前の画素データをコピーする。 【０１４２】図１６は、ＴＥＸＴコマンドの動作例を示
したものである。ＴＥＸＴコマンドは、フレームバッフ
ァ１４内の一部を文字フォント領域としたシステムに於
いて、入力されるコマンドコードに対応した文字フォン
トデータを、フレームバッファ１４の表示領域中のカレ
ントポインタの示す位置へ展開するコマンドである。図
形処理装置（ＧＤＰ）１０の内部レジスタである。フォ
ントエリアのスタートアドレスを設定するレジスタＦＳ
ＡＨ，ＦＳＡＬと、フォント領域のメモリ幅を設定する
レジスタＦＡＭＷと、展開する実際の文字幅を設定する
レジスタＦＳＸ，ＦＳＹと、１文字分の総ビット数を設
定するレジスタＦＢＮと、Ｘ方向の文字間隔を設定する
レジスタＣＨＳを予め設定しておく。その後、中央処理
装置（ＣＰＵ）１１は、このコマンドと展開すべき文字
数を設定したパラメータｎに続けて文字コードＣＮを順
次ｎ文字分転送する。そうすると図形処理装置(GDP）１
０は、各文字フォントのアドレスを算出しフォントを展
開する。 【０１４３】図１７は、ＴＥＸＴコマンドに於けるカラ
ー展開の一例を示したものである。これは、２値データ
であるフォントデータを多値情報であるカラーデータに
変換する方法を示している。図形処理装置（ＧＤＰ）１
０の内部レジスタであるカラーレジスタ０にはフォント
データの０に対応する色データを、カラーレジスタ１に
はフォントデータの１に対応する色データをそれぞれ設
定する。図形処理装置（ＧＤＰ）１０は、読み込んだフ
ォントデータを順次検索し、それに対応する色データを
フレームバッファ１４に書き込んで行く。 【０１４４】図１８は、TEXTPSコマンドの動作例を示し
たものである。TEXTPSは、前記したＴＥＸＴコマンドの
機能を加えて、文字単位でＸ方向の展開幅を設定でき
る。これは、パラメータＣＣの上位バイトにＸ方向の展
開幅を設定し、下位バイトに文字コードを設定すること
により制御するものである。 【０１４５】図１９は、ＴＥＸＴコマンド若しくはTEXT
PSコマンドを用いて文字フォント展開を行うシステム構
成の例を示す。 【０１４６】図２０及び図２１は、ＡＰＭＶコマンドの
動作例を示す。ＡＰＭＶコマンドは、現在の描画点を示
すカレントポインタを、原点からの絶対座標を指定する
パラメータＸ，Ｙの示す点に移動させる際、パターンＲ
ＡＭの参照点を指定するパターンポインタＰＰＸ，ＰＰ
Ｙも同時に移動させるコマンドである。 【０１４７】図２２及び図２３は、ＲＰＭＶコマンドの
動作例を示す。ＲＰＭＶコマンドは、現在の描画点を示
すカレントポインタを、カレントポインタからの相対座
標を指定するパラメータｄＸ，ｄＹの示す点に移動させ
る際、パターンポインタPPX，ＰＰＹも同時に移動させ
るコマンドである。 【０１４８】図２４は、ＳＲＣＨコマンドの走査方向を
示す。図２５は、ＳＲＣＨコマンドのパラメータＥＰの
意味について示す。ＳＲＣＨコマンドは、カレントポイ
ンタとパターンポインタを、パラメータＳＤの示す方向
へ移動させながら、パラメータＩが指定する境界色を検
出し、その検出した点をカレントポインタとパターンポ
インタに設定するコマンドである。パラメータＩが０の
時は、境界色はＥＤＧレジスタのデータが境界色にな
り、Ｉが１の時は、ＥＤＧレジスタのデータ以外のデー
タが境界色になる。パラメータＥＰは、走査を行う制限
値を示したもので、Ｘ方向を走査する時は走査範囲の最
大Ｘ座標値を、Ｙ方向を走査する時は走査範囲の最大Ｙ
座標値を設定しておく。 【０１４９】図２６は、ＴＤＯＴコマンドの動作につい
て示す。ＴＤＯＴは、カレントポインタの示す色データ
を読み込み、そのデータとパラメータＩが指定する境界
値とを内部の比較器を用いて比較し、結果をステータス
レジスタにセットする。パラメータＩが０の時は境界色
はＥＤＧレジスタのデータになり、Ｉが１の時は境界色
はＥＤＧレジスタのデータ以外のデータが境界色にな
る。 【０１５０】図２７（ａ）は、ＣＯＰＹコマンドの動作
例について示す。ＣＯＰＹコマンドはフレームバッファ
１４内に於いて、パラメータＸＳ，ＹＳによる原点から
の絶対座標位置と、その点からのパラメータＬＸ，ＬＹ
による相対座標位置とを対角の２点とする座標軸に平行
な矩形領域のデータを、カレントポインタを始点とする
座標軸に平行な矩形領域へコピーするコマンドである。
図２７（ｂ）は、COPYコマンドの転送元領域と転送先領
域の走査方向を示す。方向の決定は、パラメータＸＳ，
ＹＳの符号による。また、転送元と転送先の走査方向は
共通である。図２８は、ＣＯＰＹコマンドによる語単位
の転送モデルを示す。 【０１５１】本実施例における図形処理装置１０は以上
説明したような高機能のコマンド体系を処理することが
でき、ＣＰＵ１１の処理負担を大幅に軽減できる。この
結果グラフィック表示装置の高性能化が可能となる。ま
た、この図形処理装置１０をＬＳＩとして提供すること
により、グラフィック表示装置の低コスト化も合せて可
能になる。 【０１５２】次にグラフィック表示装置を更にコスト低
減する例について説明する。 【０１５３】図２９は、グラフィック表示装置の別の構
成例を示したものである。システムは、中央処理装置
（ＣＰＵ）１１，メインメモリ１２，図形処理装置（Ｇ
ＤＰ）１０，フレームバッファ１４，メモリインタフェ
ースコントローラ（ＧＭＩＣ）２０，ビデオアトリビュ
ートコントローラ（ＧＵＡＣ）３０およびＣＲＴ等の表
示装置１６から成る。 【０１５４】中央処理装置１１は、図形処理に於いて、
図形処理装置１０に対し、図形処理コマンドと、パラメ
ータ情報を転送し、図形処理装置１０を起動する。図形
処理装置１０は、中央処理装置１１からの指示に従い、
あらかじめ定められた処理手順に従って、フレームバッ
ファ上に、図形データを作成，処理を行う。ここで、グ
ラフィックメモリインタフェースコントローラ（ＧＭＩ
Ｃ）２０は、図形処理装置１０のフレームバッファアク
セスに従い、メモリの制御信号を発生する。フレームバ
ッファ１４に作成された図形をＣＲＴ１６に表示する場
合は、フレームバッファから表示データを読み出し、グ
ラフィックビデオアトリビュートコントローラ（ＧＵＡ
Ｃ）３０でビデオ信号に変換され、ＣＲＴ１６へ送られ
る。 【０１５５】ここで、グラフィックメモリインタフェー
スコントローラ（ＧＭＩＣ）２０とグラフィックビデオ
アトリビュートコントローラ（ＧＶＡＣ）３０とは、そ
れぞれ、メモリ制御及びビデオ信号制御を主目的とした
もので、ＬＳＩとして提供される。図１では詳細な回路
には言及しなかったが、実際にはＬＳＩとして提供され
る図形処理装置（ＧＤＰ）１０のまわりにはメモリの制
御やビデオ信号の制御に多数の論理ゲートが多数使用さ
れる。これに対し、GMIC20とGVAC30は、GDP10とフレー
ムバッファ１４及びＣＲＴ１６を直接接続できる機能を
有するものである。以下、両者の機能を詳述する。 【０１５６】図３０はグラフィックメモリインタフェー
スコントローラ（ＧＭＩＣ）２０の内部構成を示し、メ
モリアドレス制御部２０１，アトリビュート制御部２０
２，タイミング制御部２０３，クロック生成部２０５，
拡大制御部２０４から成る。メモリアドレス制御部２０
１は、図形処理装置１０から出力されるフレームバッフ
ァ１４のアドレスを、ダイナミックＲＡＭの行アドレス
と列アドレスを混合した信号として出力する。アトリビ
ュート制御部２０２は図形処理装置１０から出力される
アトリビュート情報を一時記憶しタイミング制御部２０
３に対し制御情報を提供する。タイミング制御部２０３
では、ダイナミックＲＡＭを制御する各種の信号を発生
する。また、水平スムース・スクロールに対応したビデ
オ信号発生用制御信号を作成する。クロック生成部２０
５は、あらかじめ設定される分周レートに基づき、図形
処理装置１０へ出力するクロック信号を生成する。拡大
制御部２０４は、アトリビュート制御部からの情報に基
づいて、水平拡大表示におけるビデオ生成用制御信号を
発生する。 【０１５７】図３１は、図３０に示すグラフィックメモ
リインタフェースコントロール２０の入出力信号を表わ
したものである。各信号の機能は、次の通りである。 【０１５８】(1）電源端子（ＶCC，ＶSS） グラフィックメモリインタフェースコントロール２０に
電源を供給する端子で、ＶSSは接地電位、ＶCCには＋５
Ｖを供給する。 【０１５９】(2）メモリアドレスバス（ＭＡ１８〜ＭＡ
０：入力） 図形処理装置１０がフレームバッファ１４をアクセスす
るための信号で、図形処理装置１０から出力される信号
を入力する。 【０１６０】(3）メモリサイクル（ＭＣＹＣ：入力） 図形処理装置１０のフレームバッファ１４に対するアク
セスタイミングを示す信号で、この信号が“Low” レベ
ルのとき、アドレスサイクルである事を示す入力信号で
ある。 【０１６１】(4）アドレスストローブ（ＡＳ：入力） フレームバッファアドレスのラッチタイミング入力信号
である。 【０１６２】(5）ドロウ（ＤＲＡＷ：入力） 図形処理装置１０が、描画サイクルか表示サイクルかを
示す入力信号である。ＤＲＡＷが“Low” レベルのとき
描画サイクルである事を示し、“High”レベルのとき表
示サイクルである事を示す。 【０１６３】(6）メモリリード（ＭＲＤ：入力） 描画サイクル時、図形処理装置１０とフレームバッファ
１４間のデータの転送方向を制御する入力信号であり、
フレームバッファ１４のデータ書き込み制御信号であ
る。“ＷＥ０〜３”を生成するために用いられる。図形
処理装置１０はＭＲＤが“High”レベルのときはフレー
ムバッファ１４からのリードを“Low”レベルのときは
フレームバッファ１４のライトを行う。 【０１６４】(7）水平周期（ＨＳＴＮＣ：入力） 図形処理装置１０から出力される信号で、フレームバッ
ファ１４のリフレッシュアドレスを出力するタイミング
を示す。また、図形処理装置１０が出力するアトリビュ
ート制御情報をラッチするタイミングを示す信号であ
る。 【０１６５】(8）クロック（ＣＬＫ：出力） 図形処理装置１０の内部動作の基準となる出力信号で、
フレームバッファ１４のメモリアクセスタイミング（メ
モリサイクル）のｎ倍の周波数のクロックを外部より入
力されるＤＯＴＣＫをＣＤＭ０，１により設定された分
周レートで分周し出力する。 【０１６６】(9）インクリメント・モード（ＩＭ０，
１：入力） インクリメントモードは、表示アドレスのインクリメン
トモードを設定する。この信号は、図形処理装置のグラ
フィックアドレスインクリメントモードに対応して設定
する。また、この信号は、ダイナミックＲＡＭの行アド
レスおよび列アドレスのマルチプレクサの制御信号とし
て用いられる。 【０１６７】 【表１７】 【０１６８】ここで、 積分値＝〔画素当りビット数〕×〔シフトビット長〕／１６ (10)クロック分周モード（ＣＤＭ１，０：入力） クロック分周モードは、外部より入力されるＤＯＴＣＫ
を分周し、図形処理装置１０へ出力するＣＬＫ信号を作
成するための入力信号で、その分周レートを設定する。 【０１６９】 【表１８】 【０１７０】ここで、 分周比＝〔シフトビット長〕／ｎ ただし、 ｎ＝２（シングルアクセスモード） ｎ＝４（デュアルアクセスモード） (11)ドットクロック（ＤＯＴＣＫ：入力） グラフィックメモリインタフェースコントローラの内部
動作の基準となるクロック入力信号で、１画素表示期間
を１サイクルとする高速クロック信号である。 (12)シフトクロック（ＺＳＣＫ：出力） ビデオ信号発生用の並直列変換器を制御するクロック信
号である。この信号は、図形処理装置１０からのアトリ
ビュート情報である水平拡大倍率に従って、外部から入
力されるドットクロックの周波数を制御し、出力する。 【０１７１】(13)シフタロードタイミング（ＳＬＤ１，
２：出力） シフタロードタイミング信号は、表示用データをビデオ
信号に変換する。並直列変換器へ画像データをセットす
るタイミングを示す出力信号である。ＳＬＤ１は、通常
の表示タイミングにおけるロードタイミング信号であ
り、ＳＬＤ２は、図形処理装置１０からアトリビュート
情報である水平スムーススクロール量に応じて出力タイ
ミングが変化するロードタイミング信号である。 【０１７２】(14)ＲＡＭモード（ＤＲＡＭ／ＶＲＡＭ：
入力） この信号は、フレームバッフア１４に使用するＲＡＭの
モードを設定する信号である。すなわち、この信号が
“High”レベルであるとき、フレームバッファ１４は、
ダイナミックＲＡＭであることを示し、“Low” レベル
であるときは、シフタ内蔵型デュアルポートメモリ（Ｖ
ＲＡＭ）であることを示す。 【０１７３】(15)データ転送／出力イネーブル（ＤＴ／
ＯＯ：出力） データ転送／出力イネーブル信号は、図形処理装置１０
が、フレームバッファ１４をアクセスするときのＲＡＭ
のアウトイネーブル信号であり、ＲＡＭからのデータの
読み出しを制御する。また、ＶＲＡＭモードの場合に
は、ＶＲＡＭ内のシフタへのデータの転送を制御する信
号をも出力する信号である。 【０１７４】(16)ライトイネーブル（ＷＥ３〜０：出
力） ライトイネーブルは、図形処理装置１０から描画データ
をフレームバッファ１４へ書き込み制御を行う信号であ
る。すなわち、ＷＥが“Low” レベルのとき、描画デー
タの書き込みを指示する信号である。 【０１７５】(17)アドレス（Ａ２〜０：出力） アドレス信号は、図形処理装置１０とフレームバッファ
１４間のデータ転送を行う場合のある特定の１語を示す
ためのアドレス信号である。この信号を用いることによ
り、任意アドレスのデータ転送が可能となる。 【０１７６】(18)ＲＡＭアドレス（ＲＡＭＡ７〜０：出
力） ＲＡＭアドレスは、図形処理装置１０が出力する。描画
用、または、表示用フレームバッファアドレス（メモリ
アドレス：ＭＡ１８〜０）を、インクリメントモードに
従って、行アドレスと列アドレスに分けて出力する信号
である。 【０１７７】(19)カラムアドレスストローブ（ＣＡＳ：
出力） カラムアドレスストローブは、フレームバッファへ出力
する列アドレスをラッチするタイミングを示す出力信号
である。 【０１７８】(20)ロウアドレスストローブ（ＲＡＳ：出
力） ロウアドレスストローブは、画面へ出力する行アドレス
をラッチするタイミングを示す、出力信号である。 【０１７９】(21)ディスプレイ（ＤＩＳＰ：入力） ディスプレイ信号は、画面の表示期間を示す入力信号で
ある。この信号は、ＶＲＡＭモードにおいて、データ転
送制御を行うＤＴ／ＯＥ信号の生成に用いられる。 【０１８０】(22)シフトビット長（ＳＢＬ：入力） シフトビット長は、ビデオ信号生成用ロードタイミング
信号（ＳＬＤ）を作成する場合に用いる信号である。 【０１８１】グラフィックインタフェースコントローラ
内で扱うアトリビュート制御情報は、２つのアトリビュ
ート情報があり、図形処理装置から入力される。 【０１８２】(1）水平拡大係数（ＨＺ３〜０） この４ビットで水平拡大表示の拡大表示係数を設定す
る。 【０１８３】(2）水平スムーススクロールドット数（Ｈ
ＳＤ３〜０） この４ビットで水平スムーススクロールドット数を設定
し、この情報に従ってロードタイミング信号（ＳＬＤ）
が制御される。 【０１８４】図３２は、グラフィックビデオアトリビュ
ートコントローラ（ＧＶＡＣ）３０の内部構成を示し、
データバスバッファ３０１，タイミング制御部３０２，
表示データ用ラッチ３０３，並直列変換器３０４，ビデ
オ信号出力部３０５から成る。 【０１８５】データバスバッファ３０１は、図形処理装
置１０とフレームバッファ１４間のデータ転送を外部か
らの指示に従って制御する。タイミング制御部３０２
は、グラフィックビデオアトリビュートコントローラ
（ＧＶＡＣ）３０内へ各種のタイミングを供給する。表
示データ用ラッチ３０３は、フレームバッファ１４から
読み出した表示データを一時記憶し、並列直列変換器３
０４へ表示データを供給する。並列直列変換器３０４で
は、表示用並列データを、外部からのタイミング信号に
よって直列変換し、ビデオ信号に変換する。ビデオ信号
出力部３０５では、直列変換したデータをビデオ信号と
してＣＲＴ１６へ出力する。 【０１８６】図３３は、グラフィックビデオアトリビュ
ートコントローラ（ＧＶＡＣ）３０の入出力信号を示し
たものである。各信号の機能は、次の通りである。 【０１８７】(1）電源（ＶCC，ＶSS） グラフィックビデオアトリビュートコントローラ（ＧＶ
ＡＣ）３０に電源を供給する端子で、ＶSSは接地、ＶCC
は＋５Ｖを供給する。 【０１８８】(2）メモリサイクル（ＭＣＹＣ：入力） 図形処理装置１０のフレームバッファ１４に対するアク
セスタイミングを示す信号で、この信号が“High”レベ
ルのときデータサイクルであることを示す入力信号であ
る。 【０１８９】(3）メモリリード（ＭＲＤ：入力） 描画サイクル時、図形処理装置１０とフレームバッファ
１４間のデータ転送の方向を制御する入力信号である。
この信号は、データバスバッファ部でデータ転送制御信
号として用いられる。 【０１９０】(4）ドロウ（ＤＲＡＷ：入力） ドロウ信号は、図形処理装置１０が描画サイクルか表示
サイクルかを示す入力信号である。すなわち、この信号
が“Low” レベルのときは描画サイクル、“High”レベ
ルのときは表示サイクルであることを示す。 【０１９１】(5）ディスプレイ（ＤＩＳＰ：入力） ディスプレイ信号は、画面の表示期間を示す信号であ
る。この信号は、ビデオ信号の出力制御に用いられる。 【０１９２】(6）データバス（Ｄ７〜０：入出力） 図形処理装置１０とフレームバッファ１４間のデータ転
送を行うための図形処理装置１０側のデータ信号であ
る。この信号のデータ転送法は、メモリリード（ＭＲ
Ｄ）信号によって制御される。 【０１９３】(7）フレームメモリデータ（ＦＤ３１〜
０：入出力） この信号は、フレームバッファ１４側のデータ信号で図
形処理装置１０のデータ転送、および表示データの入力
信号である。データの転送方向は、メモリリード（ＭＲ
Ｄ）信号によって制御される。 【０１９４】(8）セレクト（ＳＥＬ２〜０：入力） セレクト信号は、フレームバッファ１４側のデータ信号
３２ビットと図形処理装置１０側の８ビットデータのデ
ータ転送時のデータ選択信号であり、図形処理装置１０
から入力される。通常は、アドレス信号の下位ビット
（Ａ２〜Ａ０）を用いる。 【０１９５】(9）ロードタイミング（ＳＬＤ：入力） ロードタイミングは、並列直列変換器３０４へデータを
セットするタイミングを示す信号で、外部より入力され
る。 【０１９６】(10)シフトロック（ＳＣＫ：入力） シフトロックは、並列直列変換器３０４を制御する外部
からの入力信号で、並列直列変換を指示するタイミング
信号である。 【０１９７】(11)ビデオ（ＶＩＤＥＯ３〜０：出力） 並列直列変換器３０４で変換された表示用ビデオ信号を
ＣＲＴ１６へ出力する信号である。 【０１９８】(12)アクセスモード（ＡＭ１〜０：入力） 図形処理装置のフレームバッファ１４のアクセスモード
を設定する信号で、表示データのラッチタイミング生成
に用いる。 【０１９９】 【表１９】 【０２００】(13)モード（ＭＯＤ１〜０：入力） グラフィックビデオアトリビュートコントローラ内の３
２ビット並列直列変換器３０４の使用法を規定するモー
ドを入力する。この設定によりビデオ信号と、並列直列
変換器３０４，フレームバッファ１４とのデータの接続
関係が設定できる。 【０２０１】 【表２０】【０２０２】図３４は、前述グラフィックメモリインタ
フェースコントローラ（ＧＭＩＸ）２０，グラフィック
ビデオアトリビュートコントローラ（ＧＶＡＣ）３０を
用いた場合のグラフィック表示装置の接続回路例を示し
たものである。 【０２０３】GVAC30，GMIC20それぞれプログラマブルな
機能をもたせる事により、他種多様なシステムに対して
も、少ない部品数で容易にグラフィックシステムを構成
できるという効果がある。 【０２０４】 【発明の効果】以上詳細に説明したように本発明によれ
ば、高速の文字処理性能を有するグラフィック表示装置
を低コストで実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すグラフィック表示装置
の構成を示す図。 【図２】図形処理装置の内部構成図。 【図３】図形処理装置の端子配列図。 【図４】図形処理装置の内部レジスタを説明する図。 【図５】図形処理装置の内部レジスタを説明する図。 【図６】図形処理装置の内部レジスタを説明する図。 【図７】それぞれＰＵＴコマンド，ＧＥＴコマンドの説
明図。 【図８】それぞれＰＵＴコマンド，ＧＥＴコマンドの説
明図。 【図９】ＥＬＡＲＣコマンドの説明図。 【図１０】ＦＥＦＡＮコマンドの説明図。 【図１１】ＦＥＦＡＮコマンドの説明図。 【図１２】ＦＴＲＩコマンドの説明図。 【図１３】ＺＯＯＭコマンドの説明図。 【図１４】ＲＯＴコマンドの説明図。 【図１５】ＲＯＴコマンドの説明図。 【図１６】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１７】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１８】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１９】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図２０】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２１】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２２】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２３】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２４】ＳＲＣＨコマンドの説明図。 【図２５】ＳＲＣＨコマンドの説明図。 【図２６】ＴＤＯＴコマントの説明図。 【図２７】ＣＯＰＹコマンドの説明図。 【図２８】ＣＯＰＹコマンドの説明図。 【図２９】本発明の別の実施例の構成図。 【図３０】ＧＭＩＣの内部構成と端子をそれぞれ示す
図。 【図３１】ＧＭＩＣの内部構成と端子をそれぞれ示す
図。 【図３２】ＧＶＡＣの内部構成と端子をそれぞれ示す
図。 【図３３】ＧＶＡＣの内部構成と端子をそれぞれ示す
図。 【図３４】グラフィック表示装置の回路図。 【符号の説明】 １０…図形処理装置、１１…中央処理装置、１２…メイ
ンメモリ、１４…フレームバッファ、１６…表示装置。
の構成を示す図。 【図２】図形処理装置の内部構成図。 【図３】図形処理装置の端子配列図。 【図４】図形処理装置の内部レジスタを説明する図。 【図５】図形処理装置の内部レジスタを説明する図。 【図６】図形処理装置の内部レジスタを説明する図。 【図７】それぞれＰＵＴコマンド，ＧＥＴコマンドの説
明図。 【図８】それぞれＰＵＴコマンド，ＧＥＴコマンドの説
明図。 【図９】ＥＬＡＲＣコマンドの説明図。 【図１０】ＦＥＦＡＮコマンドの説明図。 【図１１】ＦＥＦＡＮコマンドの説明図。 【図１２】ＦＴＲＩコマンドの説明図。 【図１３】ＺＯＯＭコマンドの説明図。 【図１４】ＲＯＴコマンドの説明図。 【図１５】ＲＯＴコマンドの説明図。 【図１６】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１７】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１８】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図１９】ＴＥＸＴコマンド及びTEXTPSコマンドの説明
図。 【図２０】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２１】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２２】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２３】ＡＰＭＶコマンド及びＲＰＭＶコマンドの説
明図。 【図２４】ＳＲＣＨコマンドの説明図。 【図２５】ＳＲＣＨコマンドの説明図。 【図２６】ＴＤＯＴコマントの説明図。 【図２７】ＣＯＰＹコマンドの説明図。 【図２８】ＣＯＰＹコマンドの説明図。 【図２９】本発明の別の実施例の構成図。 【図３０】ＧＭＩＣの内部構成と端子をそれぞれ示す
図。 【図３１】ＧＭＩＣの内部構成と端子をそれぞれ示す
図。 【図３２】ＧＶＡＣの内部構成と端子をそれぞれ示す
図。 【図３３】ＧＶＡＣの内部構成と端子をそれぞれ示す
図。 【図３４】グラフィック表示装置の回路図。 【符号の説明】 １０…図形処理装置、１１…中央処理装置、１２…メイ
ンメモリ、１４…フレームバッファ、１６…表示装置。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 吉田 重秋
東京都小平市上水本町1450番地 株式会
社 日立製作所 武蔵工場内
(72)発明者 武田 博
東京都小平市上水本町1450番地 株式会
社 日立製作所 武蔵工場内
(72)発明者 梶原 久志
茨城県日立市幸町３丁目２番１号 日立
エンジニアリング株式会社内
(56)参考文献 特開 昭59−10084（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/393
Claims (1)
- (57)【特許請求の範囲】 １．データのアクセス単位である１ワード内に複数の画
素データを配置したデータとプログラムとを少なくとも
記憶する第１のメモリと、 上記プログラムを実行処理するプロセッサと、 画素に対応する情報を出力する出力装置と、 上記出力装置によって出力される画素に対応する情報を
記憶する第２のメモリと、 上記プロセッサから与えられたカレントポインタ，二つ
のパラメータ（ＬＸ，ＬＹ），コマンドに基づいて上記
第１のメモリに記憶された１ワードのデータを読み出
し、上記カレントポインタで指定される原点と該原点か
ら上記二つのパラメータ（ＬＸ，ＬＹ）で指定される点
とを対角の２点とする上記第２のメモリの矩形領域に上
記読み出した１ワードのデータを書き込む図形処理装置
とを有するグラフィック処理システム。 ２．請求項１のグラフィック処理システムにおいて、 上記図形処理装置は、上記第１のメモリから読み出した
１ワードのデータをＸ方向のビット揃えを行い、上記第
２のメモリの矩形領域に書き込むグラフィック処理シス
テム。 ３．データのアクセス単位である１ワード内に複数の画
素データを配置したデータとプログラムとを少なくとも
記憶する第１のメモリと、 上記プログラムを実行するプロセッサと、 画素に対応する情報を出力する出力装置と、 上記出力装置によって出力される画素に対応する情報を
記憶する第２のメモリと、 上記プロセッサから与えられたカレントポインタ，二つ
のパラメータ（ＬＸ，ＬＹ），コマンドに基づいて、上
記カレントポインタで指定される原点と該原点から上記
二つのパラメータ（ＬＸ，ＬＹ）で指定される点とを対
角の２点とする 上記第２のメモリ内の矩形領域に記憶さ
れている画素に対応する情報を１ワードのデータ単位で
読み出し、読み出した上記１ワードのデータを上記第１
のメモリに書き込む図形処理装置とを有することを特徴
とするグラフィック処理システム。 ４．請求項３のグラフィック処理システムにおいて、 上記図形処理装置は、上記第２のメモリから読み出した
１ワードのデータをＸ方向のビット揃えを行い、上記第
１のメモリに書き込むグラフィック処理システム。 ５． 少なくともプログラムと画素に対応する情報とを記
憶する第１のメモリと、 上記プログラムを実行処理し、システム全体を管理制御
するプロセッサと、 画素に対応する情報を出力する出力装置と、 上記出力装置によって出力される画素に対応する情報を
記憶する第２のメモリと、上記第１のメモリ あるいは上記プロセッサから与えられ
たコマンド，第１のパラメータ（ＸＳ），第２のパラメ
ータ（ＹＳ），第３のパラメータ（ＬＳＸ），第４のパ
ラメータ（ＬＳＹ），第５のパラメータ（ＬＤＸ１），
第６のパラメータ（ＬＤＸ２），第７のパラメータ（Ｌ
ＤＹ１），第８のパラメータ(ＬＤＹ２)とから、上記第
２のメモリにおける上記第１のパラメータ（ＸＳ）と上
記第２のパラメータ（ＹＳ）とによって指定される第１
の点と、該第１の点から上記第３のパラメータ（ＬＳ
Ｘ）と上記第４のパラメータ（ＬＳＹ）とによって指定
される第２の点とを対角２点とする第１の矩形領域内の
画素に対応する情報を読み出し、上記第２のメモリにお
けるカレントポインタで指定される第３の点と、該第３
の点から上記第５のパラメータ(ＬＤＸ１)と上記第６の
パラメータ(ＬＤＸ２)とによって指定される第４の点
と、上記第３の点から上記第７のパラメータ（ＬＤＹ
１）と上記第８のパラメータ（ＬＤＹ２）とによって指
定される第５の点とを角とする第２の矩形領域に書き込
む図形処理装置とを有することを特徴とするグラフィッ
ク処理システム。 ６．請求項５のグラフィック処理システムにおいて、 上記第２のメモリは、データのアクセス単位である１ワ
ード内に複数の画素データを配置したデータを記憶し、 上記図形処理装置は、上記第２のメモリの上記第１の矩
形領域内の１ワードのデータを読み出し、上記第２の矩
形領域内へ上記読み出した１ワードのデータを書き込む
グラフィック処理システム。 ７．少なくともプログラムと画素に対応する情報とを記
憶する第１のメモリと、上記 プログラムを実行処理し、システム全体を管理制御
するプロセッサと、 画素に対応する情報を出力する出力装置と、 上記出力装置によって出力される画素に対応する情報を
記憶する第２のメモリと、上記第１のメモリ あるいは上記プロセッサから与えられ
たコマンド，第１のパラメータ（ＸＳ），第２のパラメ
ータ（ＹＳ），第３のパラメータ（ＬＳＸ），第４のパ
ラメータ（ＬＳＹ），第５のパラメータ（ＬＤＸ１），
第６のパラメータ（ＬＤＸ２），第７のパラメータ（Ｌ
ＤＹ１），第８のパラメータ(ＬＤＹ２)とから、上記第
２のメモリにおける上記第１のパラメータ（ＸＳ）と上
記第２のパラメータ（ＹＳ）とによって指定される第１
の点と、該第１の点から上記第３のパラメータ（ＬＳ
Ｘ）と上記第４のパラメータ（ＬＳＹ）とによって指定
される第２の点とを対角２点とする第１の短形領域内の
画素に対応する情報を読み出し、上記第２のメモリにお
けるカレントポインタで指定される第３の点と、該第３
の点から上記第５のパラメータ(ＬＤＸ１)と上記第６の
パラメータ(ＬＤＸ２)とによって指定される第４の点
と、上記第３の点から上記第７のパラメータ（ＬＤＹ
１）と上記第８のパラメータ（ＬＤＹ２）とによって指
定される第５の点とを角とする第２の矩形領域に書き込
み、上記第１のメモリ あるいは上記プロセッサから与えられ
たコマンド，第１のパラメータ（ＸＳ），第２のパラメ
ータ（ＹＳ），第３のパラメータ（ＬＳＸ），第４のパ
ラメータ（ＬＳＹ），第５のパラメータ（ＬＤＸ），第
６のパラメータ（ＬＤＹ）、とから第２のメモリにおけ
る上記第１のパラメータ（ＸＳ）と上記第２のパラメー
タ（ＹＳ）とによって指定される第１の点と、該第１の
点から上記第３のパラメータ（ＬＳＸ）と上記第４のパ
ラメータ(ＬＳＹ)とによって指定される第２の点とを対
角の２点とする第１の矩形領域内の画素に対応する情報
を読み出し、上記第２のメモリにおけるカレントポイン
タで指定される第３の点と、該第３の点から上記第５の
パラメータ（ＬＤＸ）と上記第６のパラメータ（ＬＤ
Ｙ）とによって指定される第４の点とを対角の２点とす
る第２の矩形領域に拡大または縮小して書き込む図形処
理装置とを有することを特徴とするグラフィック処理シ
ステム。 ８．請求項７のグラフィック処理システムにおいて、 上記第２のメモリは、データのアクセス単位である１ワ
ード内に複数の画素データが配置されたデータを記憶
し、 上記図形処理装置は、上記第２のメモリの上記第１の矩
形領域内の１ワードのデータを読み出し、読み出された
上記１ワードのデータを上記第２の矩形領域に書き込
み、上記第３の矩形領域内の１ワードのデータを読み出
し、読み出された上記１ワードのデータを上記第４の矩
形領域に書き込むグラフィック処理システム。 ９． プロセッサとメモリとを有し、上記メモリの外部か
ら上記プロセッサに上記メモリの中の形状の異なる第１
及び第２の領域を画素単位で特定するための情報を与
え、上記プロセッサにて上記情報に基づいて上記第１及
び第２の領域のアドレスを算出し、上記第１の領域のデ
ータを読み出し、上記第２の領域の大きさに合わせるべ
く変形して上記第２の領域に書き込むと共に書き込み時
にデータの補間を行うか否かを選択することを特徴とす
るグラフィック表示システム。１０． 複数次元に配列されたピクセル情報を出力する出
力装置と、上記出力装置に出力すべき情報を記憶するメ
モリと、上記メモリの中の大きさの異なる第１及び第２
の領域を画素単位で特定するための情報を供給する第１
のプロセッサと、上記情報に基づいて上記第１及び第２
の領域のアドレスを算出し、上記第１の領域のデータを
読み出し、上記第２の領域の形状に合わせるべく変形し
て上記第２の領域に書き込むと共に、書き込み時にデー
タの補間を行うか否かを選択することを特徴とするグラ
フィック表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286275A JP3040058B2 (ja) | 1994-11-21 | 1994-11-21 | グラフィック表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286275A JP3040058B2 (ja) | 1994-11-21 | 1994-11-21 | グラフィック表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201549A Division JPH0762794B2 (ja) | 1985-09-13 | 1985-09-13 | グラフイツク表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168558A JPH07168558A (ja) | 1995-07-04 |
| JP3040058B2 true JP3040058B2 (ja) | 2000-05-08 |
Family
ID=17702263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286275A Expired - Lifetime JP3040058B2 (ja) | 1994-11-21 | 1994-11-21 | グラフィック表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040058B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066938A (ja) | 2001-08-24 | 2003-03-05 | Sharp Corp | 表示コントローラ、表示制御方法、および画像表示システム |
| EP2444963A3 (en) | 2009-01-27 | 2012-07-18 | Mitsubishi Electric Corporation | State display device and display method of state display device |
| JP2010175638A (ja) * | 2009-01-27 | 2010-08-12 | Mitsubishi Electric Corp | 表示装置及び表示装置の表示方法 |
| JP2010175786A (ja) * | 2009-01-29 | 2010-08-12 | Mitsubishi Electric Corp | 状態表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218091A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | デ−タ転送方式 |
| JPS607482A (ja) * | 1983-06-28 | 1985-01-16 | 株式会社リコー | 画像編集装置 |
| JPS6097474A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 画像回転方法および装置 |
| JPS6098489A (ja) * | 1983-11-04 | 1985-06-01 | キヤノン株式会社 | 画像デ−タ処理装置 |
-
1994
- 1994-11-21 JP JP6286275A patent/JP3040058B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07168558A (ja) | 1995-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4947342A (en) | Graphic processing system for displaying characters and pictures at high speed | |
| US6429871B1 (en) | Graphic processing method and system for displaying a combination of images | |
| US4529978A (en) | Method and apparatus for generating graphic and textual images on a raster scan display | |
| JPH10269377A (ja) | 表示制御システムおよび３次元グラフィクスデータの表示制御方法 | |
| JPH06167966A (ja) | 表示回路 | |
| JPH0554114B2 (ja) | ||
| US5771047A (en) | Graphics computer | |
| JP3040058B2 (ja) | グラフィック表示装置 | |
| US6697070B1 (en) | Graphic processing system | |
| EP0062669B1 (en) | Graphic and textual image generator for a raster scan display | |
| JPS6365151B2 (ja) | ||
| KR960000885B1 (ko) | 문자와 도형을 고속으로 표시하는 데이터처리시스템 및 그 데이터처리시스템의 화상처리방법 | |
| US5721885A (en) | Pixel data transfer system | |
| JPH0934411A (ja) | 画像表示装置および液晶表示コントローラ | |
| US6677950B1 (en) | Graphics computer | |
| JPS6016634B2 (ja) | デイスプレイ装置における図形発生方式 | |
| US5371843A (en) | Method and system for filling non-complex polygons using vertical spans | |
| JP2667817B2 (ja) | グラフィック処理装置及びそれを用いた情報処理システム | |
| JP3354725B2 (ja) | 表示装置 | |
| JPS61138329A (ja) | デイスプレイコントロ−ラ | |
| JP2941688B2 (ja) | グラフィック処理装置 | |
| JP2822856B2 (ja) | グラフィック処理装置 | |
| JP2002258827A (ja) | 画像表示装置 | |
| JPS62204389A (ja) | 任意多角形によるクリツピング・シ−ルデイング方法 | |
| JPH06195469A (ja) | グラフィック処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |