JP2527826B2

JP2527826B2 - コンピュ―タグラフィックシステムにおいて図形を描く方法

Info

Publication number: JP2527826B2
Application number: JP1501212A
Authority: JP
Inventors: ブライアンケラハー; トーマスシーファーロング
Original assignee: ディジタルイクイプメントコーポレーション
Priority date: 1987-12-24
Filing date: 1988-12-19
Publication date: 1996-08-28
Anticipated expiration: 2011-08-28
Also published as: WO1989006033A3; JPH04501777A; WO1989006033A2; US4935880A; DE3850389D1; EP0348479A1; DE3850389T2; EP0348479B1; CA1312393C

Description

【発明の詳細な説明】本発明は、単命令・複数データ（SIMD）グラフィック
ス・システムに関し、特に斯かるシステムにおいてグラ
フィックス変換動作を行なう方法及び手段に関する。

発明の背景グラフィック能力を持ったデータ処理システムにおい
て、グラフィックスアプリケーションプログラムを実行
するシステムプロセッサーは、表示されるべきものを表
現する信号を出力する；この表現は一般に抽象的で簡潔
な形である。斯かる形は表示装置を直接制御するには適
していない；割合に抽象的な表現を、表示を制御するの
に使うことの出来る表現に変換することが必要である。
その変換はグラフィックス変換と呼ばれる；ラスター表
示装置を使うシステムでは、変換された表現を構成する
情報はフレームバッファと呼ばれる。フレームバッファ
ー情報を指定する信号はフレームバッファー記憶装置に
格納される。

表示の動的アスペクトを反映し、又は異なるアプリケ
ーションプログラムから作られた像の表示に備えるため
に、その格納された指定を部分的に又は安全に書き直す
ことによって、フレームバッファー表現を頻繁に更新し
なければならない。更新動作のたびに、該フレームバッ
ファーの指定が格納されているメモリーにアクセスする
必要がある；一般に、各更新動作のためにフレームバッ
ファー記憶装置内の多数の場所にアクセスしなければな
らない。表示を変換する速度は、グラフィックスメモリ
ーアクセスが必要であることから限定される；与えられ
た時間内に読み書きすることの出来るグラフィックスメ
モリー（フレームバッファー記憶装置）内のビット数
（「メモリーバンド幅」が大きい程、グラフィックス性
能は良好である。

グラフィックメモリーバンド幅は、グラフィックスメ
モリーを構成するメモリーパッケージ（チップ）の数
と、パッケージ１個当りのi/oピンの数との積に依存す
る；この積は、１メモリートランザクションでアクセス
することの出来る最大ビット数である。バンド幅はこの
最大数と、メモリートランザクションに要する時間との
関数である。

多くのグラフィックス変換動作が、非常に増部分的な
一連のステップにより実行され；フレームバッファー絵
素は隣りのフレームバッファー絵素の更新された値が知
られるまでは更新することが出来ない（且つ、フレーム
バッファー記憶装置を書き直すことが出来ない）。この
様な増分的な動作により実行されるフレームバッファー
更新は、各々割合に小数のビットに係る頻繁なメモリー
トランザクションを必要とする。斯かるグラフィックシ
ステムの変換性能は、メモリートランザクションに要す
る時間を短縮することにより改善することが出来るが、
トランザクションにおいてアドレス指定することの出来
るビットの数を増やしても大して改善することは出来な
い。メモリーバンド幅を増大させてグラフィックス性能
を改良する時は、グラフィックス変換動作中に該バンド
幅を効率的に使用する手段を講じなければならない。

本発明の目的は、フレームバッファー絵素アレイとし
てアクセスされるフレームバッファー記憶装置のため
に、斯かるフレームバッファーメモリーアーキテクチャ
が提供する増大したバンド幅を効率的に使用するグラフ
ィックス変換動作を提供することである。特に、アドレ
ス指定された絵素アレイから、フレームバッファーに描
かれるべき幾何学的図形がマッピングされる絵素を選択
する手段及び方法を提供することが目的である。

発明の簡単な説明本発明はXxYラスターフレームバッファーの絵素（x,
y）を指定する信号を格納するために組織されたフレー
ムバッファー記憶装置を有するグラフィックスサブシス
テムに利用される。該記憶装置は複数のフレームバッフ
ァー絵素更新アレイとして順次にアドレス指定可能であ
り、更新アレイがフレームバッファにマップされて、互
いにオーバーラップすることになしにフレームバッファ
を完全にカバーする。

各更新アレイは、該フレームバッファーに対して確定
した原点を有し、複数の隣接して位置するフレームバッ
ファー絵素の指定のための格納場所から成る。各格納場
所は、更新アレイ原点に対するオフセットにより指定可
能であり、更新アレイの絵素指定は並列メモリードラン
ザクションで同時に更新可能である。

本発明は、更新アレイの中から、フレームバッファー
に書き込まれるべき幾何学的図形がマッピングされる水
平部分集合にアクセスする方法を提供する。該方法は、 1.最初の更新アレイのアクセスし、第１のアクセスされ
た更新アレイとしてそれを示しているアレイアドレスの
指定を記憶し、 2.図がＸ×Ｙの画素イメージに関してアクセスされたア
レイより垂直上方に位置する更新アレイにマッピングさ
れるか否かを試験し、もしマッピングされ、かつもし現
在の水平の行にて先行のアレイが図の上向きにマークさ
れていないならば、もし先に記憶されていなければアレ
イアドレスの指定を記憶し、記憶したアレイアドレス指
定を図の上向きとマークし、 3.図がＸ×Ｙの画素イメージに関してアクセスされたア
レイより垂直下方に位置する更新アレイにマッピングさ
れるか否かを試験し、もしマッピングされ、かつもし現
在の水平の行にて先行のアレイが図の下向きにマークさ
れていないならば、もし先に記憶されていなければアレ
イアドレスの指定を記憶し、記憶したアレイアドレス指
定を図の下向きとマークし、 4.図がＸ×Ｙの画素イメージに関してアクセスされたア
レイの左側の次に水平に位置する更新アレイにマッピン
グされるか否かを試験し、もしそうであるならば、次の
左側のアレイをアクセスし、 5.図が次の左側のアレイにマップされないと分かるま
で、段階４でアクセスされたアレイに関して段階２から
４を繰り返し、 6.最初にアクセスされた更新アレイとして段階１で示さ
れた記憶されたアレイアドレスを読取り、最後にアクセ
スされた更新アドレスとして記憶されたアレイアドレス
に対応する更新アレイを示し、 7.図がＸ×Ｙの画素イメージに関して最後にアクセスさ
れた更新アレイの右側の次に水平に位置する更新アレイ
にマッピングされるか否かを試験し、もしそうであるな
らば、次の右側のアレイをアクセスし、 8.図が次の右側のアレイにマップされないと分かるま
で、段階2,3及び７を繰り返す段階を具備する。

アレイの第１水平部分集合において、幾何学的図形が
マッピングされる全てのアレイにアクセスが行なわれる
まで上記のステップを行ない；上向きとマークされてい
るアドレス指定された格納されているアレイに飛び、指
定されたアレイの垂直上方の更新アレイにアクセスし、
最初とマークされたアレイのアドレスの指定を格納し、
該幾何学的図形がマッピングされるアレイの次の水平部
分集合がアクセスされるまで上記ステップ２−７を反復
し；上向きとマークされた格納されているアドレスがそ
れ以上発見されなくなるまで、他の水平部分集合につい
て上記のステップを反復し；第１水平部分集合の、下向
きとマークされている格納されているアレイアドレスに
飛び、指定されたアレイの垂直下方の更新アレイにアク
セスし、最初とマークされたアレイのアドレスの指定を
格納し、該幾何学的図形がマッピングされるアレイの次
の水平部分集合がアクセスされるまで、現在のアクセス
されているアドレスに関して上記ステップ２−７を反復
し；下向きとマークされているアドレスがそれ以上発見
されなくなるまで上記ステップを他の水平部分集合につ
いて反復することによって、書かれるべき幾何学的図形
の全体がタイリングされる。

最初のアレイは、該幾何学的図形の第１の頂点がマッ
ピングされるアレイ、又は該図形の左端の点がマッピン
グされるアレイであってもよい。他の制約、即ち、該図
形を包含する境界限定箱に該アレイをマッピングしなけ
ればならないという制約を課して、該図形の、該箱の外
のアレイへの書き込みを防止する。

幾何学的図形が次の隣接する更新アレイにマッピング
されるか否か判定する方法が提供される。

図面の簡単な説明第１図は、本発明を使用したデータ処理システムのブ
ロック図である。

第２図は、第１図のデータ処理システムのメモリーチ
ップバンクのブロック図である。

第３図は、第２図のメモリーチップバンクにおいて指
定されたフレームバッファーと、その絵素の概念図であ
る。

第４図はメモリーチップバンクの場所と概念的フレー
ムバッファーとの間のマッピングを示す。

第５図は、本発明のメモリーコントローラのブロック
図である。

第６図は本発明のアドレス指定手段及び方法に使用さ
れる思想を示す。

第７図は、第６図に示されている思想で表わされた幾
何学的図形を示す。

第８図は順次にアドレス指定される複数のフレームバ
ッファー絵素アレイによりタイリングされた幾何学的図
形を示す。

第９図は、次のアレイについてのアドレスを生成する
ための特定のフレームバッファー絵素アレイにマッピン
グされる幾何学的図形を示す。

第10図は、付加的アドレス指定条件付きで特定の絵素
アレイにマッピングされる幾何学的図形を示す。

第11図は、第５図の素子のブロック図である。

発明の詳細な説明図面、特に第１図を参照すると、グラフィックスサブ
システム10（メモリーモジュール）はプロセッサーバス
14によりプロセッサー50のポート52に接続されている。
バス14は（データ又はアドレスを指定する）信号をプロ
セッサー50及びサブシステム10の間で伝送し、バスイン
ターフェース12を通してサブシステム10に接続されてい
る。サブシステムデータバス16（モジュールバス）はイ
ンターフェース12に接続されている。グラフィックサブ
システム10は、望ましくチップアレイＡ×Ｂ＝Ｋに配置
されるＫ個の従来から使われている２ポートビデオラン
ダムアクセスメモリーチップ24のバンク20から成るメモ
リーを提供する。各チップ24（メモリー素子）は、同じ
複数の格納場所を提供し、各場所はチップ原点に対して
アドレス指定可能である。バンク20のチップのランダム
アクセスポートはコントローラ18を通してサブシステム
バス16に接続されている。バンク20のチップのシリアル
出力ポートは、コネクタ150によりグラフィックス出力
回路22に接続されており、これは従来からの設計のもの
であるので説明は不要である；回路22から出力される信
号は従来からのラスターカラー表示装置23に接続され
る。

プロセッサー50は、グラフィックスアプリケーション
プログラムを実行し（その詳細は本発明には関係がな
い）、その結果として、表示されるべき幾何学的図形等
の事項が指定される。

表示されるべき像は、プロセッサー50により、割合に
抽象的で簡潔な形で指定され、この形は、表示装置を制
御するために直接使うことは出来ない。その指定は適当
な形に変換されなければならず、それは、ラスター表示
装置についてはフレームバッファー絵素の整然としたア
レイから成るフレームバッファーと呼ばれ、その各々は
表示スクリーンの表示絵素に対応する。この変換はレン
ダリングと呼ばれる。第１図のシステムにおいては、該
変換動作はグラフィックサブシステム10により実行され
る。

なお第１図を参照すると、インターフェース12はバス
監視及び支援、並びにバスプロトコール等の、バスイン
ターフェースの普通の機能を実行する手段から成る。バ
ス14とグラフィックスサブシステム10との間をインター
フェースする特定の機能については、インターフェース
13は別にコントローラ18、出力回路22、メモリーバンク
20及び表示装置；サブシステムバス16を制御する手段；
並びに以下の説明からその目的が明らかとなる或る計算
手段のためのタイミング手段を提供する。

メモリーモジュールアドレス指定手段17は、コントロ
ーラ18からの信号に応答して、場所アドレス信号27をバ
ンク20へ提供する。説明を明確にするためにメモリーモ
ジュールアドレス指定手段は第１図においてインターフ
ェース12及びコントローラ18とは別のものとして示され
ているが、この構成は重要ではない。所要のアドレス指
定機能は、別様に分布された、例えばインターフェース
12及びコントローラ18間に分布された、回路により提供
され得る。

バンク20のビデオRAMチップは、Ａ×Ｂ＝Ｋチップア
レイとして、例えば第２図を参照するとＫ＝20個のチッ
プ24の（Ａ＝５）×（Ｂ＝４）アレイとして配列されて
おり、各チップ24（チップアレイ位置により（a,b）と
して特定される）はコントローラ18への８ビット並列i/
o経路を有する。他のチップアレイ寸法、例えば８ビッ
ト並列i/o経路を持った（Ａ＝４）×（Ｂ＝４）、或は
（Ａ＝20）×（Ｂ＝１）などの寸法も採用することが出
来る。コントローラ18は並列に（経路幅）×Ａ×Ｂビッ
ト、又は第２図の実施例については（８×５×４）＝16
0ビットに、アクセスする能力を持っている。

モジュールアドレス指定手段17からの場所アドレスに
より指定されるＫ個のチップ内の対応する場所（a,b）
の組は、アドレス指定された場所アレイから成る。

ラスター表示を使うシステムは、グラフィックスサブ
システムのフレームバッファー記憶装置（及び対応する
フレームバッファー、これは実体的というよりはむしろ
概念的なものである）は絵素として表示スクリーンにマ
ッピングされる。ラスター表示スクリーンは、Ｘ×Ｙ表
示絵素（x,y）の長方形アレイから成る。如何なる時
も、各表示絵素は、色値により指定された色を表示す
る；色値を指定する信号は、フレームバッファー記憶装
置の、表示絵素に対応するフレームバッファー絵素の
（x,y）位置に格納される。表示は、第１図の回路22等
の出力回路によりリフレッシュされるが、該回路は、当
該技術分野で周知されている方法で、周期的にフレーム
バッファー記憶装置からの信号を読み、該信号を解釈
し、表示装置23を適切に制御して、対応する色を表示絵
素に表示する。表示の変更は、フレームバッファー記憶
装置内の色値の指定を更新することにより行なわれる；
次のリフレッシュサイクルで該変更は、表示スクリーン
上の対応する変更で表わされる。

概念的には、フレームバッファー絵素x,y（表示絵素
x,yの色値を指定する）を構成するビットはフレームバ
ッファー内の該絵素場所に全て格納されていると看做さ
れるが、これは３次元構成と看做される。第３図の概念
的表現を参照すると、フレームバッファー26は、表示装
置のＸ×Ｙ表示絵素に対応する、横方向にＸ個のフレー
ムバッファー絵素、垂直方向にＹ個のフレームバッファ
ー絵素のアレイから成る；特定のフレームバッファー位
置（x,y）においてフレームバッファーはフレームバッ
ファー絵素を構成すｎビットを有する。フレームバッフ
ァー絵素は深さｎを有すると言われる。

モジュールアドレス指定手段17及びコントローラ18
は、或る隣り合うフレームバッファー絵素がバンク20に
おいて並列にコントローラ18を通して、モジュールアド
レス指定手段17から全てのチップに並列に供給される、
チップ原点に対する単一の場所アドレスに応答してアク
セスされ得る様に、バンク20のＡ×ＢビテオRAMチップ
内のアドレス指令されたアレイ場所への信号の格納を制
御する。特に、フレームバッファー絵素信号は、Ｗ×Ｈ
絵素の更新アレイに並列にアクセスすることが出来る様
に格納され、該更新アレイは、確定した原点を有する複
数の斯かるＷ×Ｈ更新アレイによりＸ×Ｙフレームバッ
ファー全体（及び表示装置）をタイリングすることが出
来る様に指定される。各更新アレイは、アレイ原点特定
子で特定することが出来る。更新アレイの寸法Ｗ、Ｈ
は、チップアレイの寸法Ａ、Ｂに等しくなくてもよい
が、最も単純な場合にはＷ＝ＡでＨ＝Ｂである。

チップ24のシリアル出力ポートとビデオ出力回路22と
の間の接続150は、チップ24と表示スクリーンとの間の
マッピングを決定する；即ち、コントローラ18とチップ
24との間のマッピングにより示されるメモリー20内のフ
レームバッファー絵素は、表示をリフレッシュするため
に（x,y）のラスター順序でシリアルにアクセスされ
る。

第４図を参照すると、概念的３次元フレームバッファ
ーと、平面上に展開された対応する実際的チップバンク
との間のマッピングが例示されている。（採用された特
定の数は、現在のグラフィックスサブシステムのそれで
はなくて、簡単な例を示すために選ばれている。）代表
的フレームバッファー26−Ｅは図示の如くに100個のフ
レームバッファー絵素（Ｘ＝10）×（Ｙ＝10）を持って
おり、各絵素は代表的深さｎ＝４ビットを持っている。
フレームバッファーを表わす信号は、物理的には、（Ａ
＝５）×（Ｂ＝５）チップアレイ（Ｋ＝25個のチップ）
から成るチップバンク20−Ｅに格納され、コントローラ
（図示せず）により制御されて該コントローラからチッ
プアレイ20−Ｅ内の各チップ（a,b）への４ビット並列
アクセスを提供する。各チップに４個ビット絵素を格納
することが出来ると仮定する。従って、バンク20−Ｅの
チップ（ａ＝１、ｂ＝１）はその第１の場所に４ビット
の絵素（ｘ＝１、ｙ＝１）に格納する；絵素（ｘ＝２、
ｙ＝１）はチップの対応する第１の場所（ａ＝２、ｂ＝
１）に格納される。これら２個の絵素は第１更新アレイ
内にあり、チップアレイ内の異なるチップにあり且つそ
れぞれのチップ内の対応する場所にあるので、並列にア
クセスされることが出来る。しかし、フレームバッファ
ー絵素（ｘ＝１、ｙ＝６）はバンク20−Ｅのチップ（ａ
＝１、ｂ＝１）の第３の場所に格納されるので、それは
絵素（ｘ＝１、ｙ＝１）と並列にアクセスされることが
出来ない。以上から分かる様に、フレームバッファー26
−Ｅは、（１、１）、（６、１）、（１、６）及び
（６、６）にアレイ原点を有するフレームバッファー絵
素の４個の５×５更新アレイによりタイリングされ、グ
ラフィックスサブシステムメモリーに格納された、更新
アレイのフレームバッファー絵素の全てを表わす信号は
アドレス指定手段17からの単一の場所アドレスにより指
定される、単一のメモリートランザクションで同時に並
列にアクセスされる。興味ある実際のグラフィックスシ
ステムでは、フレームバッファが４個より多くの更新ア
レイにマップされなければならない、それゆえにイメー
ジをディスプレイ上に描くために４個より多くの更新ア
レイがアクセスされなかければならない。フレームバッ
ファー絵素は、チップ24−Ｅ内の隣う合う格納場所の組
に格納される。

第５図を参照すると、コントローラ18は、該コントロ
ーラの状態を制御する状態マシン100を提供する；状態
マシン100はライン80でインターフェース12からタイミ
ング信号を受信する。コントローラ18は更に読み書きイ
ネーブル発生手段102を提供し、これはコントローラグ
ラフィックス変換動作の過程でバンク20のチップ24の各
々にライン88で読み書きイネーブル信号を出力する。８
ビット並列経路を持った（Ａ＝５）×（Ｂ＝４）チップ
バンク20を有する実施例では、データはコントローラ18
とサブシステムバス16との間では40ビット並列経路84で
伝送される；データはコントローラ18とメモリーバンク
20との間では160ビット並列経路86で伝送される。

バンク20の各メモリーチップについて、コントローラ
18は104でグラフィックス動作実行用の内部論理プロセ
ッサーを提供し、104のプロセッサーは並列に（同時
に）動作する。このグラフィックス動作は、例えば、フ
レームバッファーへの幾何学的図形の書き込み、フレー
ムバッファーの一部分から別の部分への図形の移動（こ
れにはフレームバッファーの両方の部分の書き直しが必
要である）、線を引くこと、などを含む。また、別に３
個の論理プロセッサー105が設けられており、これは後
述する様にプロセッサー104と並列に動作する。

フレームバッファーは、確定した原点を持った数個の
更新されたアレイによりタイリングされる。フレームバ
ッファー記憶装置に書き込まれるべき図形は一般に更新
アレイのサブセットのみにマッピングされる。フレーム
バッファーへの線又は幾何学的図形の書き込みの動作は
２個の基本的ステップから成る。第１に、図形をタイリ
ングするためにどの更新アレイをアドレス指定するべき
かを判定し、つぎにその各アレイをアドレス指定する必
要があり；第２に、アドレス指定された更新アレイ内の
どの絵素指定を書き込まなければならないかを判定して
その絵素指定を書き込むことが必要である。これらのス
テップの各々を実行する手段及び方法について以下に説
明をする。

説明する動作は半空間表示の使用を基本とする。第６
図から分かる様に、方向指定された線が平面を左右の半
空間に分ける。半空間評価は、方向指定線のどちらの側
に点（平面内の）があるのかを決定する。第６図におい
ては、この方向指定された線に関して、「＋」として示
されている全ての点が左側半空間内にあり、「−」とし
て示されている全ての点が右側半空間内にある。この線
は無限の長さを有する。

与えられた点について、与えられた線に関する側性の
評価は線の一般方程式、（19）ｙ＝mx＋ｂに基づき、ここでｍは該線の傾きで、ｂはＹ切片であ
る。方程式（１）は該線上のｘ及びｙについては真であ
り;y＞mx＋ｂは該線の一方の側の点に対して成り立ち;y
＜mx＋ｂは該線の他方の側の点に対して成り立つ。指定
された２個の点（x₁、y₁）及び（x₂、y₂）を通る線につ
いては、線方程式の定数はｍ＝dy/dx,b＝（y₁−（dy/d
x）x₁）であり、ここでdy＝y₂−y₁、dx＝x₂−x₁であ
る。従って、線を指定する２個の点により画定される半
空間を評価するために、方程式（２）を評価しなければ
ならない：（２）ｙ＝（dy/dx）ｘ＋y₁−（dy/dx）x₁ 点（x₁、y₁）及び（x₂、y₂）が与えられる順序は線の
方向を指定する。

方程式（２）は実数系で表現される。本動作では、特
定の絵素が描かれるべき図形の内側にあるか外側にある
か決定するために該方程式をフレームバッファー絵素の
特定の場所について評価しなければならないが、該図形
は複数の方向指定された線から成る。方程式（２）から
方程式（３）が導かれる：（３） dx・ｙ−dy・ｘ−dx・y₁＋dy・x₁＝０これは、有利なことに、除算を回避する演算である。

方程式（３）は左辺は該線上の（x,y）に対して０で
あり、該線の一方の側の（x,y）に対して正であり、該
線の他方の側の（x,y）に対しては負である。構成要素
が割合に少ないけれども評価を迅速に実行することの出
来る回路（プロセッサー104、105）を設けるために、更
新アレイ内の絵素の場所をアレイ原点（origin_x、origi
n_y）及び該アレイ内での絵素オフセット（サイトオフセ
ット）（offset_x、offset_y）とで表わすことにより方程
式（３）を更に変形して;x＝origin_x＋offset_x、ｙ＝or
igin_y＋offset_y）、方程式（４）に到達する：（4a） dx・offset_y−dy.offset_x＝（4b） −dx・origin_y＋dy・origin_x＋（4c） dx・y₁−dy・x₁・方程式（４）の形は、計算を最小限にし、従って回路
及び計算時間の両方を最小限にするので、有利である。
その項の大部分は、半空間評価１回につき１回（即ち、
フレームバッファーに書き込まれるべき幾何学的図形の
各方向指定線につき１回）又はアレイアクセス１回毎に
１回づつ、計算することが出来る。方程式（４）の項の
うち、dx,dy、x₁及びy₁はどの半空間についても一定で
あるので、（4c）は半空間毎に１回だけ計算すればよ
い。この式の値は、更新アレイ内での絵素位置にも、他
の更新アレイの変更にも影響されない。式（4b）は各更
新アレイアクセスに１回だけ計算しなければならない。

式（4a）は、アレイの全てのサイトについて評価しな
ければならない。しかし、式offset_x及びoffset_yはアレ
イ内のサイト位置を指定する正の整数である；これはハ
ードウェア設計で決定されるので、これらの値はコント
ローラ18に組み込まれる。（4a）の値はdx豊びdyの項で
容易に見出すことができる；結果’「サイト値」）はコ
ントローラ18により各半空間について（即ち、各方向指
定線について）計算された各アレイサイトについて格納
される。サイト値は、アクセスされたアレイに依存せ
ず、描かれる図形を構成する特定の線について一定であ
る。dx,dyの値はインターフェース12により提供され
る。

（4b）及び（4c）の和は「半空間定数」と呼ばれる。
アクセスされた各々の更新アレイについて新しい半空間
定数を指定しなければならいが、それは、その値のアレ
イの原点（origin_x、origi_y）に依存するからである。
半空間定数の同じ値が104のどの論理プロセッサーに対
しても指定される。格納されたサイト値及び半空間定数
の和の符号は、線に関する絵素の側性を与える判別式と
して機能する；符号ビットは興味のある唯一のビットで
あるので、加算器の代わりに比較器を使うことが出来
る。従って、第11図を参照すると、104の各論理プロセ
ッサーは、タイリング動作開始時に入力されるサイト値
を格納するレジスター204と；大きさ比較器200（これに
対してレジスター204からのサイト値は第１入力であ
る）；及び第２入力202（ここで該アレイについての半
空間定数が比較器200に入力される）から成っている。
判別信号はライン206に出力される。

半空間評価は、フレームバッファーに書かれるべき図
形を画する各線について行なわなければならない。第７
図を参照すると、例えば三角形の内側区域は、方向指定
線として表わされる辺に関して３個の半空間の共通部分
として表わすことが出来る。該線の交叉点間の線分は凸
幾何学的図形の閉じた境界を構成する。該線の方向は、
該線分が境界を単一の向きに巡回する様になっていなけ
ればならない；即ち該線分は、それぞれが特定の始めと
終わりを有し、各線分の終わりが当該各線分の次の線分
の始めに接触している。絵素が該三角形の内側にあるか
否か確認することは、その３個の方向指定線に関するそ
の側定を同時に評価することによって達成される。従っ
て、各絵素について、各半空間評価を行なうために第11
図に示されている種類のプロセッサー104に設けなけれ
ばならない。

全ての境界線についての判別式の論理ANDは最終結果
判別式を与える；即ち、該絵素は、該三角形の内側にあ
るべき全ての方向指定線に関して内側でなければならな
い。（線上の絵素は、本発明と無関係の考慮事項に基づ
いてどちらかの半空間に割り当てられる。

該ANDの出力は、該絵素の指定が格納されているメモ
リーチップ24に対して書き込みイネーブル88を調整する
ために使われる。結果判別式の第１の値は絵素の内側性
を指定し；第２の値は外側性を指定する。絵素サイトに
対する書き込みイネーブルは、第２の値の結果判別式の
存在する時には、提供されることが出来ない。例えばウ
ィンドーイング、クリッピングその他の操作の結果とし
て他の書き込みイネーブルに課すことが出来る。該方法
は、ｎ個の辺を有する凸多角形に一般化することが出来
る；もっと複雑な図形も、凸多角形から構成されるもの
として表わすことが出来る。ライター表示上の線分は、
４個の半空間の共通部分としてモデル化することが出来
る。

描かれるべき幾何学的図形を（表示上の頂点の（x,
y）位置を与えるなどにより）指定するデータ信号が、
プロセッサー50によりインターフェース12に送られ、こ
れは所要のデータをコントローラ18に送る。その指定
は、線分の終点を指定する順序で明示的に又は暗示的
に、相互交叉点間の線分により閉じた図形が指定され且
つ該線分が図形の境界を単一の向きに巡回する様に、該
線分の各々の方向を包含していなければならない。変換
動作は、描かれるべき図形の任意の場所から開始するこ
とが出来る；例えば、第１の頂点を選択して、それがマ
ッピングされる更新アレイに最初にアクセスすること出
来る。その様にする代わりに、描かれるべき図形の左端
（又は右端）の点を発見するために予備的評価を行な
い、その後、その点がマッピングされる更新アレイに最
初にアクセスすることも出来る。この後者の方法は或る
種の動作を節約する。

状態マシン100に制御された通りに、コントローラ18
は最初の更新アレイにアクセスして動作を開始する。コ
ントローラ18は94に適切なアドレス要求をインターフェ
ース17に出力し、これは、対応する場所アドレス信号メ
モリーバンク20に提供する。描かれるべき図形の対応す
る部分に関して第１更新アレイの絵素について半空間評
価を同時に行なうことによって、コントローラ18のプロ
セッサー104は書き込みイネーブル手段102を制御して88
に信号を出力させ、対応する絵素の書き込みを許す。

該幾何学的図形がタイリングされ終るまで、次の更新
アレイをアドレス指定し、アクセスし、書き込まなけれ
ばならない。タイリング動作は第８図は示されており、
この場合、三角形が53個の更新アレイでタイリングされ
ている。各箱の中の数は、更新アレイがアクセスされる
順序を示す。アレイ１が最初にアクセスされる。第８図
に示されている方法では、最初にアクセスされるアレイ
は、第１の頂点に伴うアレイである。別の方法では、ア
レイ53が、それにマッピングされる図形の左端の要素を
持っているので、最初にアクセスされる。

コントローラ18は、最初にアクセスされる更新アレイ
のアドレスを記憶装置115に格納する。最初にアレイの
絵素は前述の様に書き込まれる。最初にアクセスされる
アレイの下のアレイまで該図形が続いているか否か判定
する試験（後述する）が行なわれる；若しそうならば、
格納されるアレイアドレスのその印が付される（例えば
フラグにより）。同様に、その試験は、最初のアレイよ
り上のアレイまで該図形が続いているか否か判定するた
めに行なわれる；若しそうならば、格納されるアレイア
ドレスにその印が付される。描かれるべき図形が最初に
その左端の点を発見するために評価されなかったなら
ば、該試験を行なって、該図形が最初のアレイの左にあ
るアレイまで続いているか否か判定する。若しそうなら
ば、コントローラ18はアドレス要求信号94を出力し、次
のアレイを指定する；これに応じて、アドレス指定手段
17は場所アドレス信号27をメモリーバンク20に出力し、
指定された次の更新アレイをアドレス指定する。この次
のアレイの絵素は、前述の半空間評価操作の結果として
書かれる。該試験（下、上、及び左）が再び行なわれ
る。しかし、この行内のいずれかのアレイのアドレスが
先に格納され、下方への連続のフラグが付されていれ
ば、このアレイのアドレスにはそのフラグが付されな
い；この動作は、試験の結果、該図形が次の左のアレイ
にマッピングされないことを示すまで繰り返される。例
えば、第８図において、アレイ１書き込み後、該試験か
ら、その左側のアレイが該図形にマッピングされないこ
とが分かる。

次にコントローラ18は（115に格納されている最初の
アレイの指定を使って）最初のアレイの右側の次にアレ
イに対して該試験を行なう。再び、図形がこのアレイに
マッピングされるならば、それがアクセスされ、絵素が
前述の様に並列半空間評価動作によって書かれる。開始
点の指定が保存されているので、同じアレイに対してア
クセス又は書き込みが２回行なわれることはない。

アレイの水平行に関しての操作の終了時には、その行
内の、該図形がマッピングされる全てのアレイに対して
アクセス及び書き込みが行なわれ終っており、上への連
続及び下への連続について精々１個のアレイアドレスに
フラグが付されている。

その行内の他のアレイがいずれも該図形にマッピング
されないと分かった図、コントローラ18はそのフラグが
付されているアレイアドレスに関して作動して下方の隣
接するアレイにアクセスする。これは、次の水平手順の
最初にアレイとなる。下方のアレイがいずれも該図形に
マッピングされないと分かった時、プロセスは、図形の
上方への連続のフラグが付されている最初に格納された
アレイに飛ぶ。上向きフラグがそれ以上発見されない
時、プロセスは終了する。上向きフラグは下向きフラグ
へ移動する前に初めて使い尽くされることが出来ること
が分かる；必要なことは、単に、図形がマッピングされ
る全てのアレイが、動作の反復無しに、アクセスされ書
き込みされなければならないことである。

図形が隣りのアレイにマッピングされるか否か試験す
るために、第９図を参照すると、絵素の縁セットが、問
題のアレイの最も近い先にアドレス指定さた４×４アレ
イ内の絵素の行又は列として定義される。（４×４）と
いう寸法は単なる例示である。）関連の半空間評価は、
該縁セットの境界と成る２個の絵素の各々をサンプリン
グすることによって行なわれる。しかし、第９図に示さ
れている様に、サンプリングされる絵素の一つ（０、
０）（その原点の角に位置すると看做される）は、現在
アクセスされる更新アレイ内にあり、他方（０、４）は
その外側にある。（０、０）絵素評価は、図形を該更新
アレイに書き込む過程で104の対応する論理プロセッサ
ーにより実行される；全て現在のアクセスされているア
レイの外側にある３個の絵素場所（４、０）、（０、
４）及び（４、４）の評価を平行して行なう３個と論理
プロセッサー105が別に設けられている。これらの場所
は、現在アクセスされているアレイの場所と同時にはア
クセスされ得ないので、その３個のプロセッサー105は
書き込みイネーブル手段を制御しない。プロセッサー10
5は、その他の面では、第１図に示されている様に104の
それと同様である。これらのプロセッサー105の出力
は、アクセスされるべき他の更新アレイを選択すること
によって図形をタイリングする目的に限って使用され
る。

３個の線分Ｉ、II及びIIIが第１アレイにマッピング
されるものとして示されている。該試験は、左側の次の
アレイをアドレス指定するべきか否か判定することに関
して行なわれる。絵素（０、０）及び（０、４）の各々
は、該３個の線分の各々に関して評価される。

左側アクセスについての基準は、図形により画定され
る各半空間が左縁セットのサンプル絵素のうちの１個を
内側に持つことである。内側のサンプル絵素は、該半空
間のいずれについても同じである必要はない；しかしど
の線分も、両方の絵素を排除することは出来ない。線分
Ｉについては、サンプル絵素（０、４）が内側半空間に
あるものと分かり；線分IIについては、サンプル絵素
（０、０）が内側半空間にあるものと分かり；線分III
については、両方の絵素が内側半空間にあると分かる。
各半空間については少なくとも１個のサンプル絵素が内
側にあるので、該図形は次の左側の更新アレイのマッピ
ングされるものと看做される。従って、コントローラ18
は該アレイを指定するアドレス要求信号94をアドレス指
定手段17に発し、これは対応する場所アドレス信号をメ
モリーバンク20に提供する。

最後の制約が課される。第10図に示されている様に、
方向指定された線分Ｉ、II、IIIから成る三角形は、ア
レイの絵素（11）にマッピングされる頂点を端部に有す
る。しかし、水平な該アレイを図示のアレイの左側のア
ドレス指定するべきか否か判定するために上記試験を行
なうと、該試験は満足されることが分かるが、実際には
該図形は次のアレイには書き込まれるべきでない。誤っ
たアドレス指定を防止するため、書かれる図形を囲む
「境界限定箱」（最初にプロセッサー50から送られる頂
点情報を導出される）の指定が115に格納される。次の
アレイのアドレス指定を要求する前に、コントローラ18
は該アレイの（x,y）位置を該境界限定箱の位置と比較
する。その結果、次のアレイが該境界限定箱の外側にあ
ることが分かれば、その試験の結果は無効にされる。

一方のサンプル絵素に対する半空間評価は、選択され
た絵素をアクセスされたフレームバッファー更新アレイ
に書き込む動作中に行なわれ、他方はこの書き込み動作
と同時に容易に行なわれるので、次の更新アレイを選択
する上記動作は特に有利である。従って、試験を迅速に
且つ簡単に行なうことが出来る。

また、上記の動作は、線及び多角形をフレームバッフ
ァーに書き込むのに等しく有益である。これは、単一の
動作モード用に回路を設ける必要があるだけなので、コ
ントローラの設計に節約をもたらすものである。対照的
に、線を描くために従来技術において使われる増分動作
は、多角形を描くための増分動作とは一般に全く異な
り、斯かる増分変換システムに付加的回路を設けること
を必要とする。

更に、上記動作は、例えばプロセッサー50から送られ
るフレームバッファー内の頂点の位置などのデータに関
して直接実行される。対照的に、多くの増分変換動作に
おいては、斯かるデータを該動作に使用するのに適した
形に変換することが必要である；この標準段階は本発明
の動作では不要であり、変換動作を完了するための時間
を短縮することが出来る。

Claims

(57)【特許請求の範囲】

【請求項１】Ｘ×Ｙの画素イメージの画素（x,y）のア
レイを指定する信号を記憶するために編成されたフレー
ムバッファメモリ有するグラフィックシステムにて、該
フレームバッファメモリに図を効率的に記憶する方法で
あり、描かれるべき前記図を前記フレームバッファメモ
リに指定する段階を具備し、該フレームバッファメモリ
は、複数の更新アレイとして逐次にアドレス可能であ
り、かつ該更新アレイのアレイを形成する更新アレイの
複数の水平行を含んでおり、各該更新アレイは、前記Ｘ
×Ｙの画素イメージに関して確定的な原点を有してお
り、かつ隣接して位置する複数の画素を表しているデー
タのための画素記憶サイトからなり、各該画素記憶サイ
トは、前記更新アレイの原点に関するオフセットにより
指定可能であり、前記更新アレイに記憶された全てのデ
ータは、単一、並列メモリトランザクションにおいて同
時に更新可能であり、前記フレームバッファメモリは、
いずれの選択された更新アレイにおける全ての画素を同
時にアクセスされるようにする並列データ入出力ポート
を有する並列メモリデバイスのアレイを含んでいる方法
であって、（１−１）最初の前記更新アレイをアクセスし、前記第
１のアクセスされた更新アレイとしてそれを示している
前記アレイアドレスの指定を記憶し、（１−２）前記図が前記Ｘ×Ｙの画素イメージに関して
前記アクセスされたアレイより垂直上方に位置する更新
アレイにマッピングされるか否かを試験し、もつマッピ
ングされ、かつもし現在の水平の行にて先行のアレイが
前記図の上向きにマークされていないならば、もし先に
記憶されていなければ前記アレイアドレスの指定を記憶
し、該記憶したアレイアドレス指定を前記図の上向きと
マークし、（１−３）前記図が前記Ｘ×Ｙの画素イメージに関して
前記アクセスされたアレイより垂直下方に位置する更新
アレイにマッピングされるか否かを試験し、もしマッピ
ングされ、かつもし現在の水平の行にて先行のアレイが
前記図の下向きにマークされていないならば、もし先に
記憶されていなければ前記アレイアドレスの指定を記憶
し、該記憶したアレイアドレス指定を前記図の下向きと
マークし、（１−４）前記図が前記Ｘ×Ｙの画素イメージに関して
前記アクセスされたアレイの左側の次に水平に位置する
更新アレイにマッピングされるか否かを試験し、もしそ
うであるならば、前記次の左側のアレイをアクセスし、（１−５）前記図が次の左側のアレイにマップされない
と分かるまで、前記段階（１−４）でアクセスされたア
レイに関して前記段階（１−２）から（１−４）を繰り
返し、（１−６）前記最初にアクセスされた更新アレイとして
前記段階（１−１）で示された前記記憶されたアレイア
ドレスを読取り、最後にアクセスされた更新アドレスと
して前記記憶されたアレイアドレスに対応する更新アレ
イを示し、（１−７）前記図が前記Ｘ×Ｙの画素イメージに関して
前記最後にアクセスされた更新アレイの右側の次に水平
に位置する更新アレイにマッピングされるか否かを試験
し、もしそうであるならば、前記次の右側のアレイをア
クセスし、（１−８）前記図が次の右側のアレイにマップされない
と分かるまで、前記段階（１−２）、（１−３）及び
（１−７）を繰り返し、前記段階（１−１）から（１−８）は、前記図がマップ
される前記更新アレイの第１の水平サブセットをアクセ
スし、（１−９）前記図の上向き継続についてマークされた前
記記憶されたアレイアドレスを読取り、前記記憶された
アレイアドレスに対応する更新アレイの垂直上方の更新
アレイをアクセスし、前記最初のアクセスされた更新ア
レイとしてそれを示す前記アレイのアドレスの指令を記
憶し、前記図がマップされたアレイの次の水平の部分集
合がアクセスされるまで現行のアクセスされたアレイに
関して前記段階（１−２）から（１−８）を繰り返し、（１−10）前記図の上向き継続についてマークされた前
記記憶されたアレイアドレスがなくなるまで、更なる水
平の部分集合について段階（１−９）を繰り返し、（１−11）前記図の下向き継続についてマークされた前
記記憶されたアレイアドレスを読取り、前記記憶された
アレイアドレスに対応する更新アレイの垂直下方の更新
アレイをアクセスし、前記最初のアクセスされた更新ア
レイとしてそれを示す前記アレイのアドレスの指定を記
憶し、前記図がマップされたアレイの次の水平の部分集
合がアクセスされるまで現行のアクセスされたアレイに
関して前記段階（１−２）から（１−８）を繰り返し、（１−12）前記図の下向き継続についてマークされた前
記記憶されたアレイアドレスがなくなるまで、更なる水
平の部分集合について段階（１−11）を繰り返す段階を
具備することを特徴とする方法。
【請求項２】前記指定段階は、それらの相互交差間の前
記ラインのセグメントが、前記図の境界を構成するよう
に、有向ラインの組を前記Ｘ×Ｙ画素イメージに関して
指定することによって、前記描かれるべき図を前記フレ
ームバッファメモリに指定し、該ラインの方向は前記セ
グメントが一つの意味において前記境界を巡回するよう
に指定され、前記段階（１−１）によってアクセスされた前記最初の
更新アレイは、前記図の最初の頂点がマップされた更新
アレイであることを更に特徴とする請求項１に記載の方
法。
【請求項３】描かれるべき前記幾何学的な図の境界とな
る枠の前記Ｘ×Ｙの画素イメージに関する指定を導きか
つ記憶し、前記初期アレイの後に各更新アレイをアクセスする前
に、前記Ｘ×Ｙの画素イメージに関する前記更新アレイ
の位置を前記境界限定枠の前記記憶された指定と比較
し、前記アレイが前記境界限定枠の領域にマップされた場合
においてのみ前記更新アレイをアクセスすることを更に
特徴とする請求項１または２に記載の方法。
【請求項４】前記指定段階は、それらの相互交差間の前
記ラインのセグメントが、前記図の境界を構成するよう
に、有向ラインの組を前記Ｘ×Ｙ画素イメージに関して
指定することによって、前記描かれるべき図を前記フレ
ームバッファメモリに指定し、該ラインの方法は前記セ
グメントが一つの意味において前記境界を巡回するよう
に指定され、前記図が最初の更新アレイに隣接する指定された近傍の
更新アレイにマップされたか否かを試験する前記段階の
それぞれが、前記隣接したアレイに関して前記最初の更新アレイにつ
いて、前記隣接した前記近傍の更新アレイと前記最初の
更新アレイとの間の境界に沿って画素の一組を指定し、前記組の各有向ラインに対応する識別信号を各アクセス
された更新アレイ画素について導くべく各前記有効ライ
ンに関して前記サンプル画素のそれぞれを評価し、前記
アンプル画素が前記図に内部にあるか否かを決定すべく
各サンプル画素の前記有向ラインの組について前記識別
信号の論理積をとる段階を更に具備することを特徴とす
る請求項１、２又は３に記載の方法。
【請求項５】Ｘ×Ｙの画素イメージの画素（x,y）を指
定する信号を記憶するために編成されたフレームバッフ
ァ記憶装置を有するグラフィックサブシステムにて、該
フレームバッファ記憶装置は、複数の更新アレイとして
逐次にアドレス可能であり、かつ該更新アレイのアレイ
を形成する更新アレイの複数の水平行を含んでおり、各
該更新アレイは、前記Ｘ×Ｙの画素イメージに関して確
定的な原点を有しており、かつ隣接して位置する複数の
画素の指定のための記憶サイトからなり、各該記憶サイ
トは、前記更新アレイ原点に関するオフセットにより指
定可能であり、前記更新アレイの全ての記憶サイトにつ
いての画素指定は、並列メモリトランザクションにおい
て同時に更新可能であり、前記更新アレイの中から、前
記Ｘ×Ｙの画素イメージに描かれるべき幾何学的図がマ
ップされる水平部分集合にアクセスする方法であって、（５−１）前記フレームバッファに関して最左端に位置
する前記幾何学的図の要素を見出し、（５−２）前記最左端の要素がマップされる前記更新ア
レイにアクセスし、（５−３）前記幾何学的図が前記Ｘ×Ｙの画素イメージ
に関してアクセスされるアレイより垂直上方に位置する
更新アレイにマップされるか否かを試験し、もしそうな
らば、かつ先に上向きとマークされたアレイが現在の水
平行に存在しないならば、前記アレイアドレスの指定
を、もし先に記憶されていないならば記憶して、その記
憶したアレイアドレス指定を上向きにマークし、（５−４）前記幾何学的図が前記Ｘ×Ｙの画素イメージ
に関してアクセスされるアレイより垂直下方に位置する
更新アレイにマップされるか否かを試験し、もしそうな
らば、かつ先に下向きとマークされたアレイが現在の水
平行に存在しないならば、前記アレイアドレスの指定
を、もし先に記憶されていないならば記憶して、その記
憶したアレイアドレス指定を下向きにマークし、（５−５）前記幾何学的図が前記Ｘ×Ｙの画素イメージ
に関してアクセスされる前記アレイの水平の右側の次に
位置する更新アレイにマップされるか否かを試験し、も
しそうならば、次の右側の前記アレイにアクセスし、（５−６）前記幾何学的図が次の右側のアレイにマップ
されないと分かるまで、段階（５−５）でアクセスされ
るアレイに関して段階（５−３）から（５−５）を繰り
返し、前記段階（５−１）から（５−６）は、前記図がマップ
される前記更新アレイの第１の水平サブセットをアクセ
スし、（５−７）前記図の上向き継続についてマークされた前
記記憶されたアレイアドレスを読取り、前記記憶された
アレイアドレスに対応する更新アレイの垂直上方の更新
アレイをアクセスし、前記最初のアクセスされた更新ア
レイとしてそれを示す前記アレイのアドレスの指定を記
憶し、前記図がマップされたアレイの次の水平の部分集
合がアクセスされるまで現行のアクセスされたアレイに
関して前記段階（５−３）から（５−６）を繰り返し、（５−８）前記図の上向き継続についてマークされた前
記記憶されたアレイアドレスがなくなるまで、更なる水
平の部分集合について段階（５−７）を繰り返し、（５−９）前記図の下向き継続についてマークされた前
記記憶されたアレイアドレスを読取り、前記記憶された
アレイアドレスに対応する更新アレイと垂直下方の更新
アレイをアクセスし、前記最初のアクセスされた更新ア
レイとしてそれを示す前記アレイのアドレスの指定を記
憶し、前記図がマップされたアレイの次の水平の部分集
合がアクセスされるまで現行のアクセスされたアレイに
関して前記段階（５−３）から（５−６）を繰り返し、（５−10）前記図の下向き継続についてマークされた前
記記憶されたアレイアドレスがなくなるまで、更なる水
平の部分集合について段階（５−９）を繰り返す段階を
具備することを特徴とする方法。
【請求項６】前記指定段階は、それらの相互交差間の前
記ラインのセグメントが、前記図の境界を構成するよう
に、有向ラインの組を前記Ｘ×Ｙ画素イメージに関して
指定することによって、前記描かれるべき図を前記フレ
ームバッファメモリに指定し、該ラインの方向は前記セ
グメントが一つの意味において前記境界を巡回するよう
に指定される段階を更に具備することを特徴とする請求
項５に記載の方法。
【請求項７】描かれるべき前記幾何学的な図の境界とな
る枠の前記Ｘ×Ｙの画素イメージに関する指定を導きか
つ記憶し、前記初期アレイの後に各更新アレイをアクセスする前
に、前記Ｘ×Ｙの画素イメージに関する前記更新アレイ
の位置を前記境界限定枠の前記記憶された指定と比較
し、前記アレイが前記境界限定枠の領域にマップされた場合
においてのみ前記更新アレイをアクセスすることを更に
特徴とする請求項５または６に記載の方法。
【請求項８】前記指定段階は、それらの相互交差間の前
記ラインのセグメントが、前記図の境界を構成するよう
に、有向ラインの組を前記Ｘ×Ｙ画素イメージに関して
指定することによって、前記描かれるべき図を前記フレ
ームバッファメモリに指定し、該ラインの方向は前記セ
グメントが一つの意味において前記境界を巡回するよう
に指定され、前記図が最初の更新アレイに隣接する指定された近傍の
更新アレイにマップされたか否かを試験する前記段階の
それぞれが、前記隣接したアレイに関して前記最初の更新アレイにつ
いて、前記隣接した前記近傍の更新アレイと前記最初の
更新アレイとの間の境界に沿って画素の一組を指定し、前記組の各有向ラインに対応する識別信号を各アクセス
された更新アレイ画素について導くべく各前記有向ライ
ンに関して前記サンプル画素のそれぞれを評価し、前記
サンプル画素が前記図の内部にあるか否かを決定すべく
各サンプル画素の前記有向ラインの組について前記識別
信号の論理積をとる段階を更に具備することを特徴とす
る請求項５、６又は７に記載の方法。