JPS60502071A - 帰還ベクトル発生装置および方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 帰還ベクトル発生装置および方法 技術分野 本発明は一般にランダム・アクセス記憶装置への情報書込みに関し、さらに詳し く述べればランダム・アクセス記憶装置にデータのベクトルを書き込む方法およ び装置に関する。

背景技術 ］ンピュータ・グラフィックス装置では、視覚表示スクリーン上に像が作られる 。この視覚像を発生させる情報は、１対１すなわち画素対記憶位置に基づいて、 スクリーン・リフレッシ・ランダム・アクセス記憶装置に記憶される。すなわち 、視覚像表示の各画素については、当該画素の視覚情報に対応しかつそれを説明 するデータを含む対応する記憶装置がランダム・アクセス記憶装置（ＲＡＭ）の 中にある。スクリーン・リフレッシＲＡＭからの情報を表示するために、スクリ ーン・リフレッシＲＡ１Ｚからのデータは線ごとに周期的に読み出され、システ ムの視覚表示装置に線ごとに表示される。このような表示装置の代表的なものは 、水平に表示される多数の走査線を持つ高密度テレビジョン・モニタのようなラ スク走査装置である。

スクリーン・リフレッン誠に情報を書き込むために、ＸアドレスおよびＹアドレ スはそれによって書き込むべきデータと共に、ＲＡ］ｖｆに供給される。書込み 可能信号ば１（ＡＭに供給さねて、データをアドレス指定された記憶装置に誉き 込む。このプロセスは、データをｉき込むべき各記憶位置について反復されなけ ればならない。このためには、書き適寸れるおのおのの異なる記憶位置に異なる アドレスが供給されなければならない。

周知の通り、このような書込み動作が起こり得る速度はＲＡＭ呼出時間、すなわ ちＲＡＭが情報に正確に応答し得る前にアドレスおよびデータが存在しなければ ならない時間の量、によって制限される。寸だ周知の通り、データが喉に書き込 まれる速度はＰＬＡＭのアドレス指定が起こる速度によって制限される。

データがスクリーン・リフレッシＴ（ＡＭに曹き込まれる速度は、グラフィック ス表示装置の性能に直接影響を及ぼす。例えば、スクリーン・リフレッシＷに大 量の像を書き込もうとする場合は、書込み動作を実行するにはかなシの時間がか かると思われる。さらに、これによってシステム全体の動作が遅れるほか、設計 または表示プロセスを助ける手段としてのシステムの動作が減殺される。

発明の開示 スクリーン・す７レツシＲＡＭにデータを書き込むこれまでの装置の上記問題点 は、記憶位置が記憶呼出速度でブロック内にアドレス可能な複数個の記憶位置を 持つランダム・アクセス記憶装置を備え、データを高速でスクリーン・リフレソ ン票に書き込む本発明の方法および装置によって克服される。呼び出されたアド レス可能なブロック内の記憶装置により、書込み可能速度で別個にデータが受け られるよう（こなろ。アドレス発生装置は、書き込むべき各ブロックについてア ドレス指定を与えるとともに、データを受けるべき呼び出されたアドレス可能ブ ロック内の特定記憶位置について使用可能信号を与える。アドレス発生装置の動 作速度は、記憶呼出速度と書込み可能速度との間で選択可能である。アドレス発 生装置により供給されるアドレスの性質によってアドレス発生装置の動作速度を 選択する制御装置がアドレス発生装置に結合される。アドレスが新しいアドレス 可能ブロックを呼び出すためにアドレス発生装置によって供給されるときは必す 、制御装置によってアドレス発生装置は所定の時間中記憶呼出速度で作動される 。所定の時間後、制御装置によってアドレス発生装置は書込み可能速度で作動を 再開する。

本発明によるスクリーンＲＡＭは、従来技術のスクリーン・リフレッシＲＡＭよ りもアドレスされる回数が少なくて済む。ここに使用されるようなＲＡＭ呼出し は、ＦｔＡＭアドレス線にアドレスを加え、ＲＡＭデータ線にデータを入力した り出力し、そしてＲＡＭ使用可能線に誓込みまだは読出し可能信号を加えること を必要とする。ＦｔＡｌｖｌ可能動作は、アドレスおよび入力データが不変のま まとすれば、ＲＡＭに書込み、または読出し可能信号を加えることを必要とする 。普通、書込み動作のようなＲＡＭ呼出しに要する時間は、書込み可能のような Ｗを使用可能にするに要する時間よりも長い。かくて上記構造物では、票の記憶 位置の書込みまだは読出しの大部分は、ＲＡＭにおける適当な記憶位置を使用可 能にすることによって達成される。各ブロック内の記憶位置の数は、誠呼出動作 の所要回数に影響を及ぼす。書込み可能信号は普通、ＲＡＭ呼出時間よりも短い ので、データはブロック内の記憶位置で一段と高速でＲＡＭに書き込むことがで きる。かくてシステムがブロック内に情報を書き込むとき、ベクトル発生装置は 所要の書込み可能速度に比較し得る速度で作動することができる。書き込むべき 記憶位置がブロック間の境界を横切ったり、新しいブロック内にあるときは、制 御装置によってアドレス発生装置は所要の喉呼出時間を満足する時間のあいだ遅 らされる。その後、制御装置はアドレス発生装置の作動をより高速で再開させる 。

記憶位置をブロック内に作るため、好適な実施例においては、複数個のランダム ・アクセス記憶装置が共通にアトし／スされ、共通にデータを受けるが、各ラン ダム・アクセス記憶装置は書込み可能信号を別個に供給される。

かくて特定のアドレスでは、すべてのＲＡＭについて各ＲＡｌｖｉの対応する記 憶位置は、アドレスに対応する記憶位置のブロックを一括して表わす。書込み可 能信号が特定のＲＡＭに供給されると、データ線に現われるデータはその使用可 能にされたＲＡＭに、かつ加えられたアドレスでのみ、書き適寸れる。

好適な実施例における制御装置は、記憶位置のブロックの各点に対応するＹアド レスをそのどんな変化でも監視し、またＸアドレスのどんなアドレスでも監視す る回路によって実施される。Ｙアドレスの変化またはブロックの端点のアドレス の変化が生じると、回路は遅延信号あるいは禁止信号をアドレス発生装置に供給 する。

したがって本発明の１つの目的は、スクリーン・リフレソ７　ＲＡＭがアドレス 可能ブロック内でアドレスされる記憶位置を含み、アドレス可能ブロック内の記 憶位置が別個に匝用可能にされ、アドレスおよび書込み可能信号がスクリーン・ リフレツ／ＲＡＭの書込み可能速度に対応する速度でスクリーン・リフレッシＲ ＡＭに供給され、さらに異なるアドレス可能ブロック内の記憶位置が呼び出され るとき必ず所定の時間のあいだアドレス発生装置の作動を遅らせる回路が具備さ れる、ことを特徴とするスクリーン・リフレッシＲＡＭに高速でデータを書き込 む方法および装置を提供することである。

本発明のもう１つの目的は、リフレッシＲＡＭ内の記憶位置がアドレス可能ブロ ックの形に配列されて、呼び出されるアドレス可能ブロック内の記憶位置が別個 に使用可能にされ、さらに書込み可能速度でアドレス発生装置を作動させること によってスクリーン・リフレッシＲＡＭの書込み可能速度に対応する速度で与え られたブロック内に置かれる記憶位置にデータが書き込まれ、まださらに書き込 むべき次の記憶位置が記憶位置の異なるプロツり内に置かれるとき必ずアドレス 発生装置の作動がスクリーン・リフレッシＲＡＭの記憶呼出速度まで遅らされる 、ことを特徴とするスクリーン・リフレッシＲＡＭに高速でデータを書き込む方 法および装置を提供することである。

本発明の上記および他の目的、特徴ならびに利点は、付図に関する本発明の下記 詳細な説明をよく読めば一段と容易に理解されると思う。

図面の説明 第１図は本発明の簡潔化された機能ブロック図である。

第２図は本発明の一段と詳細な機能ブロック図である。

第６図はスクリーン・リフシソＶＲＡＭ内の記憶位置の配列を示す。

第４図はビデオ・グラフィックス装置の視覚表示装置上の記憶位置のブロックと 画素位置との対応を示す。

第５図はＹアドレス七Ｘアドレスとの間のアドレス情報の割当て、およびブロッ ク・アドレスと書込み可能情報との間のＸアドレスの割当てを示す。

第６図は本発明の作動の一例である。

発明の詳細な説明 第１図から、陰極線管のような視覚表示装置（１０）は、シフト・レジスタ（１ ２）およびスクリーン・リフレッシＲＡＭ　（１４）から線路（１６）ならびに 線路（１８）を介して情報を受信・表示する。図示の視覚表示装置では、１．２ ８０Ｘ１．０２４個の画素の解像度が得られ、画素は１０ナノ秒当たり１画素の 割合で表示される。図示の実施例では、シフト・レジスタ（１２）は８００ナノ 秒ごとに一度、スクリーン・リフレッシＲＡｌｖｉ（１４）から情邪の８０ピ一 ス全並列に受信する。その後シフト・レジスタ（１２）は、この情報を１０ナノ 秒当たり１アイテムの情報の割合で、線路（１６）を介して直列の形で視覚表示 装置（１０）に移す。この情幸しの転送を制御するアドレス動作は、システム・ プロセッサ（２５）の一部であるスクリーン・リフレノンＲＡＭによって制御さ れる。

言うまでもなく、代表的なビデオ・グラフィクス装置では、ビデオ表示装置（１ ０）の各画素は多数の異なる属性を持つことができる。これらの属性を規定する ために、各画素用に視覚表示装置（１０）に供給されるデータは、多数のビット すなわち情報の語を含む。これらの情報の語を供給するために、スクリーン・リ フレッシ糖の数個の平面は対応するシフト・レジスタを備え、その場合各平面は 特定の画素に対応する語に関する情報の１ヒントを供給する。本発明の説明を簡 単にす・る目的で、スクリーン・リフレッ／ＲＡＭの１個だけの平面を説明する が、言う才でもなくその説明はスクリーン・リフレッシＲＡ１ｖｆの多数の平面 に等しく適用される。

スクリーン・リフレッシＲＡＭ（１４）に情報を書き込むために、線路（２０） でＸアドレスが供給され、線路（２２）でＸアドレスが供給され、さらに臓路（ ２４）で書込み可能信号が供給される。データはシステム・プロセッサ（２５） から線路（２６）を介して、スクリーン・す７レツシＲＡＭ　（１４）に供給さ れる。

Ｘアドレスは、Ｘアドレス・プリセット・カウンタ（２８）によって線路（２０ ）に供給される。システム・プロセッサ（２５）は、線路（６０）を介してＸア ドレス・プリセット・カウンタ（２８）にプリセット情報を供給する。

Ｘアドレスおよび書込み可能信号用の情報は、Ｘアドレス・プリセット・カウン タ（３２）によって作られる。プリセットＸアドレスは、システム・プロセッサ （２５）　ｖ＞ら線路（３４）を介して供給される。Ｘアドレス・プリセクト・ カウンタ（３２）によって作られるＸアドレスの一部はスクリーン・す７レノシ ＲＡＭ（１４）のＸアドレスとして線路（２２）に供給される一方、アドレスの 残りは２進−８０デコーダ（６６）に供給される。２進−８０デコーダけＸアド レス・プリセット・カウンタからのアドレス情報をデコードして、線路（２４） で一括して表わされる８０個の線路の１つ信号を供給する。Ｘアドレス・プリセ ット・カウンタ（２８）およびＸアドレス・プリセット・カウンタ（３２）は、 ベクトル発生装置（６８）からの指令により増減分される。

ベクトル発生装置（６８）はシステム・プロセッサからの情報を受けるが、それ によってベクトル発生装置はＸアドレス・プリセット・カウンタおよびＸアドレ ス・プリセット・カウンタに対する増減分制御信号を発生させるとともに、それ によってデータのベクトルはスクリーン・リフレツシシ調（１４）に書き込まれ る。普通、システム・プロセッサはベクトル発生装置（３８）に下記の情報、す なわち（１）Ｘ方向の変化の大きさ、（２）Ｙ方向の変化の大きさ、（３）Ｘ方 向の変化の方向、すなわちＸの符号、（４）Ｙ方向の変化の方向、すなわちＹの 符号、および（５）データの次の画素のアドレスを発生させる指令、を供給する 。

この情報から、ベクトル発生装置は、ベクトルが与えられた開始点から、規定さ れたＸおよびＹ変位だけ規定された方向に開始点から変位される終点まで発生さ れる画素アドレスの最適順序を決定する。ＸアドレスおよびＸアドレス・プリセ ット・カウンタ（２８）と（３２）とにそれぞれ保給されるＹプリセットならび にＸプリセット情報は、発生されているベクトルの開始点を提供する。したがっ て、発生されているベクトルの終点はシステム・プロセッサからの変位および方 向情報によって定められる。

言うまでもなく、従来技術のベクトル発生装置は多数の型があり、またこれらの ベクトル発生装置のどれでもは、ベクトル発生装置がスクリーン・リフレッシ誠 （１４）の書込み可能速度に比較し得る速度でアドレスを供給し得るかぎり、ま たベクトル発生装置の作動がスクリーン・す７レツシＲＡＭ　（１４）の呼出時 間に比較し得る低い作動速度まで所定の時間中に変更されるかぎり、本発明での 使用に適している。また言うまでもなく、本発明に用いるのに適したベクトル発 生装置は、開始点と終点の情報を受けてかかる情報をアドレス制御信号に変換す る形のものであってもよい。

Ｙ境界検出器（４８）は、ベクトル発生装置（３８）からＹア１・゛レス・プリ セント・カウンタ（２８）に至る減分Ｙ指令およθ増分Ｙ指令を監視する。信号 がいずれかの線路で検出される古き必ず、Ｘ境界検出器（４８）はベクトル発生 装置（３８）の遅延入力に信号を供給し、それによってベクトル発生装！（３８ ）はスクリーン・リフレッシＲＡＭ　（１４）の呼出速度に対応する速度で作動 される。

同様に、Ｘ境界検出器（５０）ばＸアドレス・プリセット・カウンタ（６２）か らの線路の若干を監視する。監視される線路は、現在アドレスされている記憶位 置のブロック内の記憶位置を規定する。またＸ境界検出器（５ｏ）は、ベクトル 発生装置（３８）からＸアドレス・プリセット・カウンタ（３２）に至る減分Ｘ 指令および増分Ｘ指令をも監視する。そうすることによって、Ｘ境界検出器（５ ０）は引き続きアドレスされている記憶位置が記憶位置の異なるブロック内に入 るかどうかを決定することができる。換言すれば、現在アドレスされている記憶 位置が記憶位置のブロックの一端である場合、またベクトル発生装置（６８）か らの指令がアドレスを増減分して次のアドレスが現在アドレスされているブロッ クの外側になるような場合、Ｘ境界検出器（５０）はベクトル発生装置（３８） の遅延入力に遅延信号を供給するであろう。

上記の方法で、帰還ベクトル発生装置の構造が得られ、それによって帰還発生装 置は現在アドレスされているブロックの外側の記憶位置が引き続きアドレスされ るとき必ず決定するために「前方を見る」ことができる。

スクリーン・リフレッシＲＡＭ（１４）第２図および第３図から、スクリーン・ リフレノンＰＡＶｌ（１４）の構成をこれからさらに詳しく説明する。第２図に おいて見られる通り、スクリーン・リフレッシＲＡ１ｖｆ（１４）は複数個のＲ ＡＭ（４０）を備えている。これらの各ＲＡＭ（４０）は線路（２６）からデー タを、また線路（４２）のアドレスを共通に受信するが、言うまでもなく線路（ ４２）はＸアドレス・パス（２０）およびＸアドレス・バス（２２）から成る。

各ＲＡＱ（４０）は、別の曹込み可能線路（２４）から書込み可能信号を受信す る。各ＲＡＭ（４０）は別の線路（１６）にデータを出力する。本発明の好適実 施例では、かかるＲＡＭ（４０）が８０個９ｐ、　各ＲＡＭは１６ＫＸ１の静的 ＲＡＭである。これらの静的ＲＡＭは、コロラド州、コロラド・スプリングスの インモス（Ｉｎｍｏｓ　）社製の部品番号ＩＭＳ−１４００のように市販で入手 することができる。

第３図は、第２図に示された構造物によって提供される複数個のＲＡｌｖｆ　（ ４０）の記憶位置の、構成を示す。１６ＫＸ１の記憶位置を持つ８０個のＲＡｌ ｖｆによって、ＲＡＭ（１４）に供給される各アドレスは８０個の記憶位置のブ ロックをアドレス指定する。例えばアドレス１については、８０個の各ＲＡＭの アドレス１に対応する記憶位置が呼び出され、アドレス１６３８３については、 アドレス１６３８３に対応する各調の記憶位置が呼び出される。かくて第２図お よび第３図に示される構造物は、各ブロックが８０個の記憶位置を含む、Ｌ６， ３８４個のブロックの記憶位置を提供する。中ば位置が置かれているシａＺの対 応する書込み可能線路に適当な曹込み可能信号を供給することによって、アドレ スされたブロック内の特定記憶位置にデータを讐き込むことができる。かくて、 アドレス１５に対応するブロック内の第１記憶位置が書込みのために所望された 場合は、書込み可能信号はＲＡ１ｖｌ□１を制御する使用可能１０線路１すなわ ち線路（４４）に供給される。書込み可能信号が残りのｙＭ（４０）のどれにも 加えられないかぎり、データ・バ′ス（２６）のデータはアドレ゛ス１５に対応 するＦｔＡＭｌの記憶位置にのみ書き込まれる。同様に、アドレス１５に対応す るブロックの記憶位置（８０）にデータを書き込みたい場合は、適当な信号がＲ ＡＭ（８０）を制御する使用可能８０の線路、すなわち線路（４６）に供給され る。

第４図は、アドレスされた記憶位置のブロックの、視覚表示装置（１０）の構造 部分に対する対応を示す。本発明の好適な実施では、視覚表示装置は水平方向に １２８０個の画素を、垂部方向に１０２４個の画素を提供する。かくて、ここで 走査線と呼ばれる画素の各線については、各８０個の画素から成る１６ブロツク が存在するはずである。第４図は対応アドレスによるこれらのブロックの位置ぎ めを示す。

アドレス発生 第２図および第５図から、スクリーン・リフレノンＲＡＭ（１４）のアドレスの 発生および割尚てをこれから詳しく説明する。第５図は、Ｘアドレス・プリセン ト・カウンタ（２８）およびＸアドレス・プリセット・カウンタ（３２）から一 括して供給される２１ビツト・アドレスを示す。

Ｘアドレス・プリセット・カウンタ（２８）は集合アドレスの最上位１０ビツト を供給する一一方、Ｘアドレス・プリセット・カウンタ（３２）は集合アドレス の残り１１ビツトを供給する。集合アドレスの最上位１０ビツトは、アドレスし ようとする記憶位置が置かれる走査線を規定する。

見られる通り、２進アドレスの１ｏビツトｕアドレスすべき１０２４本の走査線 を収容することができる。

集合アドレスのＸアドレス部分では、その最上位４ビツトは上記Ｘアドレスによ って規定された走査線内のブロック・アドレスを表わす。本発明の好適な実施例 では、　−各走査線について１６ブロツクの記憶位置が存在するので、Ｘアドレ スの４ビツトはブロック・アドレス機能に割り描てられる。Ｘアドレス部分の残 り７ビツトは、アドレスされるブロック内の個々の記憶位置を表わすのに割り当 てられる。したがって、本発明の好適な実施例では、アドレスの７ビツトはブロ ック内の８０個の河己憶位置をアドレスするのに割シ当てられる。

第２図は、ＸおよびＹプリセット・アドレス・カウンタ（２８）と（３２）の実 施例をそれぞれ示ず１、Ｘアドレス・シリセット・カウンタ（２８）は、アリシ ナ州、フエニソクスのモトローラ（Ｍｏｔｏｒｏｌａ）社製の部品番号１０１３ ６のような２進カウ／りを用いて実現さｆＶ、る。発生す−・、きベクトルの開 始点、すなわちベクトルの開始、「−に対応せる記恨位置を含む走査線は、線路 （ろ０）を介してＸアドレス・プリセット・カラ／り（２８）にプリセットされ る。ベクトル発生装置（３８）から受信される指令によυ、Ｘアドレス・プリセ ット・カウンタ（２８）ば、そのクロック入力に供給されるクロック信号ＣＬＫ 　ｉによって定められる速度でプリセラ）Ｘアドレスを増減分するであろう。

Ｘアドレス・プリセント・カウンタ（３２）は、アリシナ州、フェニックスのモ トローラ（Ｍｏｔｏｒｏｌａ）社製の上記部品番号１０１３６のような２進プリ セツト′・カウンタ、および部品番号１０１３７の１０進カウンタの組合せを用 いて実現される。第２図に示される通り、プリセット・カウンタ（４９）および （５０）ば２進カウンタである一方一プリセット・カウンタ（５２）は１０進カ ウンタである。プリセット・カウンタ（４９）は線路（３４）で供給されるプリ セント・アドレスＸの最上位３ピントを受信するが、プリセント・カウンタ（５ ０）は次の最上位４ビツトを受信する。プリセット１０進カウンタ（５２）は線 路（３４）で供給されるプリセット・アドレスχの最下位４ピントを受信する。

各プリセット・カウンタ（４９）、　（５０）および（５２）はクロックｃＬＫ ｉによって定められた速度でそれぞれのカウントを増減分する。プリセット・カ ウンタ（５２）はそのＣＩ大入力供給される使用可能信号によって使用可能にさ れる。プリセット・カウンタ（５２）は０から１０まで２進でカウントシ、また １００カウントに達するとそのＣｏ出力で桁上げ信号を供給する。出力カウント は線路（５４）でプリセット・カウンタ（５２）のＱ出力から供給される。プリ セラ）・・カウンタ（５２）からの桁上げ出力は、プリセット・カウンタ（５０ ）のＣＩ大入力加えられる。かくて、シリセット・カウンタ（５２）が１０のカ ウントに達する度に、シリセット・カウンタ（５０）は、プリセット・カウンタ （５２）からの桁上げ信号の持続時間に対応する時間のあいだカウントするよう にされる。

プリセット・カウンタ（５０）け０から１６まで２進でカウントする全２進カウ ンタであシ、実際のカウントは線路（５６）によシそのＱ出力から供給される。

１６のカウントに達するさ、プリセット・カウンタ（５０）はそのＣｏ出力に桁 上げ信号を供給する。この信号はプリセント・カウンタ（４９ンのＣＩ大入力加 えられる。かくて、プリセット・カウンタ（４９）は、プリセット・カウンタ（ ５［＋）からの桁上げ出力に対応する時間のあいだカウントするようにされる。

上記構造は、作られたアドレスの最下位７ビツトについて、２進化１０進アドレ スの形を提供する。

言うまでもなく、上記２進化１０進アドレス指定は、記憶位置の各ブロック内の ８０個の記憶位置が作られているアドレスによって表わされるように供給される 。言うまでもな（、Ｘプリセット・カウンタ（３２）からのアドレスの最下位ビ ットに関するアドレス指定の形は、記憶位置のブロック内にある記憶位置の数に より変化する。

かくて、ブロックが６４個の記憶位置を含むならば５全２進形式のカウンタおよ び１対の１６ビツｌ−２進カウンタが利用できる。

Ｘアドレス・プリセット・カウンタ（３２）からの最下位６ビツトは、ＢＯＤ　 −８０デコーダ（３６）に供給される。ＢＣｉＤアドレス情報から、デコーダ（ ３６ンばその８０個の出力葱路の１つを選択して、ＢＣ！Ｄアドレス・データで 規定された記憶位置を含むＲＡＭ（４０）を使用可能にする。言うまでもなく、 スクリーン・す７レツシＲＡＭ（１４）の配列によってアドレスされたブロック 内の記憶位・置の純２進アドレス指定が使用可能になると、デコーダ（３６）け ２進−Ｎデコーダ七な力、ただしＮけブロック内の記憶位置の数に上記の通り、 第１図に関して、Ｙ境界検出回路（４８）およびＸ境界検出回路（５０）が提供 されて、前を見る機能が与えられる。Ｙ境界検出器（４８）は第２図の下右隅に 示されている。Ｙ境界検出器（４８）は、ｋクトル発生装置（５８）からの減分 Ｙまたは増分Ｙ　ｆ！ｔ制御信号を監視する。上述の通り、スクリーン・リフレ ッシＲＡＭ（１４）に供給される集合アドレスのＹアドレス部分はデータを書き 込むべき記憶位置を含む走査線を規定するので、Ｘアドレス・カウントのどんな 変化でも、記憶位置の１つブロックから記憶位置の別のブロックへの運動上解釈 され、したがって購ｌ呼出しが要求される。

ノア（ＮＯＲ）ゲー）　（５８）の入力は、ベクトル発生装置（３８）からの減 分Ｙおよび増分Ｙ線路に接続される。これらの線路に指令信号が存在するときは 必ず、ノア・ゲー）（５８）はアンド（ＡＮＤ）ゲート＜６０）に論理のＯ信号 を供給する。

アンド・ケ゛−）　（６０）の他の入力は、第２クロツクＣＬＫ　２から供給さ れる。普通、（ＪＫ　２信号はスクリーンＲＡＭ（１４）用の呼出速度に比較し 得る反俊速変を有するはすである。

上述の通り、本発明はランダム・アクセス記憶装置への書込み可能信号で音道要 求される短い時間周期を利用する。誓込み動作の間、データ、アドレス、および 書込み可能信号がランダム・アクセス記憶装置に供給される必要があることを思 い出されたい。普通の要求は、妥当な書込み動作が達成される前に、所定の時間 のあいだランダム・アクセス記憶装置にアドレスおよびデータが加えられること である。この所定の時間の長さは、データおよびアドレス線路に現われる信号を 定常状態に固定させるとともに、ランダム・アクセス記憶装置自体をデータおよ びアドレス線路の情報（応答させる。その後、アドレスおよびデータに必要々時 間よりも短い持続を持つ書込み可能信号が加えられる。かくて、アドレス信号が 周期的にのみ変化されることを要求することによシ、また書込み可能信号をラン ダム・アクセス記憶装置の適轟な書込み可能線路に適尚に加えてランダム・アク セス記憶装置にデータを実際に書込むのを制御すると占により、書込み動作のよ り大きな割合は、より長いＲＡＭ呼出時間に対比するものとして、書込み可能信 号の使用を伴うであろう。

かくてベクトル発生装置（６８）はよシ高運の薔込み可能速度でより多くしばし ば作動し、また記憶位置の新しいブロックがアドレスされる場合にかぎりその作 動を遅らせるであろう。

上述の通り、ＸおよびＹ境界検出回路（４８）と（５０）はそれぞれ、記憶位置 の新しいブロックがアドレスされるべき状態を検出する。第２図では、Ｘ境界検 出回路（５０）ｌｉベクトル発生装置（３８）の減分Ｘおよび増分Ｘの緑路妙・ ら情報を受信し、Ｘアドレス・プリセット・カウンタ（６２）からビット４〜６ を受信し、また１０進シリセツト・カウンタ（５２）から桁上げ出力を受信する ように図示されている。

上述の通り、１０進プリセツト・カウンタ（５２）は、そのカウントが１０のカ ウント捷で増分されたり、Ｏのカウントｔで減分されるとき必ずその出力に桁上 げ信号を供給する。Ｘアドレス・シリセット・カウンタ（６２）からのビット４ 〜６は、ＢＣＤ−８０デコーダ（３６）に供給される２進化１０進アドレスの１ ０の位に対応する。これらのビットは、加えられたビットの状態を表わす反転お よび非反転の出力を順次供給するツク゛ツファ（５日）によって受信される。

第２図に示される本発明の実施例では、エミッタ結合の論理回路が利用されてい る。・ぐツファ（５８）の出力はそれ自体、「オア接続」を構成するように第２ 図に示される通り、−緒に結合される仁とがある。図から見られるように、・り ゛ツファ（５８）からの反転出力は一緒に結合され、バッファ（５８）の非反転 出力は一緒に結合される。また／り゛ツファ（５８）からの反転出力の「オア接 続Ｊ（５９）の一部を構成するのは、反転入力ナンド（ＮＡＮＤ）ケ゛−ト（６ ０）からの出力である。反転入力ナンド・ゲート＜６（３）はその入力の１つと して、プリセット・カウンタ（５２）から桁上げ信号を受信する。ナンド・ゲー ト（６０）の他の入力は、ベクトル発生袋！（３８）から出る減分Ｘ信号から供 給される。

ｉ　ｆｒ）Ｓノファ（５８つの非反転出力の「オア接続Ｊ　（６１）の一部を構 成するものは、反転入力ナンド・ゲート＜６２）からの出力である。ナンド・ゲ ゛−ト（６２）の１つの入力はプリセット・カウンタ（５２）の桁上げ出力から 供給される一方、他の入力はベクトル発生装置（３８）から出る増分Ｘ線路から 供給される。「オア接続Ｊ（５９）は反転入力ノア（ＮＯＲ）ケート（６４）の １つの入力に接続されている。ノア・ゲート（６４）の他の入力は「オア接続Ｊ 　Ｃ６３）から供給される。

Ｘアドレス・プリセット・カウンタ（３２）の出力のビット４〜６がすべて論理 の１の状態であるとき、およびプリセント・カウンタ（５２）からの桁上げ信号 が存在するときは必ず、「オア接続Ｊ（５９）はノア・ゲート＜６４＞に論理の Ｑのしくルを供給する。１臘次、ノア・ゲート（６４）はＤ７リツゾ・７０ツブ （６６）のａＸすなわちチップ使用可能入力に論理の０のレベルを供給する。Ｄ フリップ・フロップ（６６）の出力は、Ｄフリップ・フロップ（６６）のＣＰ大 入力加えられるＣ！ＬＫ　１信号と同期して、論理の１の状態となる。Ｄフリッ プ・フロップ（６６）の出力は７リツゾ・フ巳ツブ（６８）のＤ入力に接続され るとともに、反転器（７０）を介してベクトル発生袋ｆｉ（３８）に接続されて いるのが見られる・Ｙ境界検出回路（４８）からの出力が、「オア接続」の形で Ｘ境界検出回路（５Ｑ）の出力に接続されていると七も注目される。

反転器（７Ｑ）の出力はナンド・ゲ’　−）　（７２）によって受信される。ナ ンド・ゲート（７２）の他の入力は、／ステム・プロセッサからの「次の画素」 信号である。普通、ベクトル発生装置の機能が働く場合、「次の画素」信号は論 理の１の状態となるであろう。論理の０のレベルが反転器（７０）からアンド・ ゲ゛−ト（７２）によって受信されると、論理の０のレベルはベクトル発生装置 （３８）の使用可能ポートに加えられるとともに、Ｘアドレス・シリセット・カ ウンタ（２８）およびＸアドレス・プリセット・カウンタ（６２）の使用可能入 力に加えられるであろう。これによって、ベクトル発生装置（３８）およびプリ セット・カラ／り（２８）々（３２）の作動が休止される。反転Ｒ：；＜７０） からの論理の０のレベルが除去されると、（クトル発生装）ｉｆ（３８）および ブタセット・カウンタ（２８）と（６２）け再び作動される。

第２図において、Ｄフリップ・フロップ（６８）のチップｆｆ１Ｊ　１１人力は 、ＣＬＫ２信号に接続されているのが示される。

説明したように、豚π］信号は所要のＲＡＭ呼出時間に対応する周期を持つ。Ｃ ＬＫ　２の周期を越えると、例えば降下縁によって明白々通り、Ｄフリップ・フ ロップ（６８）はそのＤ入力で論理の１の状態の出力を受信するが、それは次に Ｄフリップ・フロップ（６６）によって供給される。

この論理の１の状態を受信すると、Ｄフリップ・２０ツブ（６８）はその出力に 論理の１の信号を供給するであろう。

この論理の１の信号は順次、Ｄフリップ・フロップ（６６）のリセット入力に供 給される。これによって、Ｄフリップ・フロツーＰＣ６６）の出力は論理の０の しくルにリセットされる。Ｄフリップ・フロップ（６６）の出力からのこの論理 の０のレベルは、ナンド・ゲ゛−ト（７２）に順次供給される論理の１のレベル に、反転器（７ｏ）によって変換される。

その結果、アンド・ゲート（７２）の出力は論理の１のレベルとなり、これは順 次ベクトル発生装置（３８）およびプリセット・カウンタ（２８）さく３２）を 作動させる。かくて、（クトル発生装置（３８）およびプリセット・カウンタ（ ２８）と（２２）が使用不能にされる時聞け、所要の丁）唐呼出時間に対応する 。

第２図から見られる辿り、ノア・ゲー　１−（５８）；６；ベクトル発生装置（ ３８）からの減分Ｙまたは増分Ｙ信号の変化を検出する吉きは必ず、それは反転 入力アンド・ゲート（６０）に論理の０のレベルを供給する。ナンド・ゲ゛−ト （６０）の他の入力に供給されるｍｒ７信号が論理の０のレベルになると、アン ド・ゲート（６ｏ）は論理の１のレベルを反転器（７０）に加える。反転器（７ ０）はその後、論理の０のレベルをナンド・ゲート（７２）に加え、それによっ てベクトル発生装置（３８）およびプリセット・カウンタ（２８）と（３２）は 使用不能にされる。ＣＬＫ　２が論理の１のレベルに戻るとキ、アンド・ゲ゛− ト（６０）の出力は論理の０のレベルに戻り、これによって順次論理の１のレベ ルが反転器（７０）から出力される。これによって、ナンド・ゲ゛−ト（７２） はベクトル発生装ｆｉｔ　（３８）およびプリセット・カウンタ（２８）と（３ ２）を作動させる。この方法で、発生されかつスクリーン・リフレッシＲＡＭ　 （１４）に加えられるアドレスは、−子信号の周期によって定められる時間のあ いだそれらがそのとき置かれる状態に保たれる。ＣＬＫ　２信号は、呼出目的で スクリーン・リフレッシＲＡＭによって要求される時間の量に対応するように調 節されることが望ましい。

第２図に示される回路では、Ｘ境界検出回路（５０）は、Ｘアドレス・プリセッ ト・カウンタ（３２ンによって供給されるアドレスが記憶位置のブロックの低い 端または高い端をアドレスしているときを決定する。かくて、Ｘアドレス・プリ セット・カウンタ（３２）が増分モードにるるときに７９のアドレスを出力した り、減分モードにあるときに０のアドレスを出力する場合、Ｘ境界検出回路（５ ０）は（クトル発生装置（３８）に反転器（７０）を介して適当な使用不能信号 を供給するであろう。記憶位置（７９）の場合、バッファ（５８）ζこよって受 信されるビット４〜６は、アドレスの１゛０の位の７に相当する全部１となるで あろう。さらに、プリセット・カウンタ（５２）は、１０のカウントに達したこ とを示す桁上げ信号をそのＣｏ出力に供給するであろう。桁上げ信号は、ベクト ル発生装置（６８）からの増分Ｘ線路に現われる反転信号と共に、ナンド・ケ゛ −トＣ６２）によって受信される。−ト記信号のすべてが存在するときは、８０ の次のアドレスを意味し、「オア接続Ｊ　（６１）はノア・ゲ゛−１（６４）に 論理の０を供給するであろう。上述の通１３．Ｄフリップ・フロップ（６６）お よび（６８）はそのとき適当な・ξルス幅を持つ適当々使用不能信号を作るであ ろう。

同様に、Ｘアドレス・プリセット・カウンタ（３２）が減分されているとき、１ ０進プリセツト・カウンタ（５２）は０カウントに達するとき、そのＣｏ出力に 桁上げ信号を供給するであろう。この桁上げ出力は、ベクトル発生装置（６８） からの反転減分Ｘ信号と共に、ナンド・ゲート（ＳＯ）に供給される。さらに、 ビット４〜６はすべて論理の０の状態となるであろう。バッファ（５８）はこれ らの論理のＯの状態を「オア接続Ｊ（５９）に加えるであろう。これらの条件が 満たされるさ、［オア接続Ｊ（５９）は論理の００信号をノア・ゲ゛−ト（６４ ）に供給し、それによって順次、Ｄフリップ・フロップ（６６）および（６８） はベクトル発生装置（３８）およびプリセット・カウンタ（２８）と（３２）に 適当な使用不能信号を供給する。

ベクトル発生装置 本発明に用いられる（クトル発生装置の１つの実施例は第２図の左手部分に示さ れている。上述の通り、ベクトル発生装置はＸおよびＹ座標方向における所望の 変化の量に関する大きさのデータ、ならびに変化の方向を受信する。第２図に示 されるベクトル発生装置は、プレセンハム（Ｂｒｅｓｅｎｈａｍ）のベクトル発 生アルゴリズムとして知られているものを実行する。このアルゴリズムは技術的 に周知であシ、１９６５年、、ＩＢＭジャーナル第４巻第１号で発行された報告 書に記載されている。ブレセン・・ムのアルゴリズムは、ベクトルが開始点を終 点につなぎ、ビット・マツプ形記憶装置に薔き込まれる、最適のアドレス順序を 提供する。大部分のディジタル表示装置の場合のように、表示の水平または垂直 寸法からある角度をなす線を表示するために、かかる角度をなす線は短い水平お よび垂直線分の１組から構成されることを要求される。視覚表示装置の解像度が 十分高い場合は、これらの接続された線分は観測者にとって所望の角度をなす線 に見える。ブレセン・・ムのアルゴリズムは、加減算のみを使用してこれらの水 平および垂直線分の数、配置および相互接続を規定する方法を提供する。

作動の隙、プレセンハムのアルゴリズムは、ベクトルがある平面をベクトルの開 始点に関係づけられるへ分円に分割し、次にどのへ分円にベクトルが置かれるか を決定する。与えられたへ分円に１つのベクトルがある場合、プレセンハムのア ルゴリズムはそのとき、アドレスの唯一の座標が増／減分されたシ、アドレスの 両座標が増／減分される記憶位置に、曹き込むべき清報の次の画素が存在すべき か否かを定める。

一例として、ベクトルが（７５，＋Ｓ２）のχＹアドレスに対応する開始点から 作られ、（８３，６５）の終シのχＹアドレスで終る第６図を参照のこと。各日 は嘗き込むべき画素の位置を表わす。図の上部から見られかつ格子に沿う矢印お よび円によって示される通り、ブレセン・・ムのアルゴリズムは、作られてスク リーン・リフレッシＲＡＭ（１４）に供給されるアドレスが図に示される円に対 応するようにされる、増減分制御信号を提供する。かくて、開始点から続く第１ アドレスにおいて、ブレセンノ・ムのアルゴリスムはＸアドレスのみが増分され ることを規定する。次の画素アドレスでは、ブレセン／・ムのアルゴリズムはＸ およびＹの両アドレスが増分されることを規定する。第６図の例は、最初のへ分 円に置かれる一りトルに関するプレセンハムのアルゴリズムを示す。他のへ分円 および方向については、ブレセンノ・ムのアルゴリズムによって規定されたアド レス変化は第１表に示さねている。

第１表から見られる通り、ベクトルのあるへ分円はＸ方向の変化の符号、Ｙ方向 の変化の符号、およびＸ方向の変化の大きさがＹ方向の変化の大きさより犬であ るかどうかによって決定される。かくて例えば、Ｘ変化の符号が正であり、Ｘ変 化の符号が負であシ、かつＸ変化の大きさがＸ変化の太きさより犬であるならば 、ベクトルはへ分円番号７に置かれているものとして示される。

第　１　表 第１表には、ベクトルが皺かれているへ分円、および傾度と呼ばれる数の符号、 の関数としてベクトル発生装置（３８）に、よって供給される増減分指令も示さ れている。

この傾度は下記の式によってめられる：（１）１＝２△ｂ−Δａ （２）　ｉ　＋１　＝　ｉ　＋２Δ１１１−２△ａ（ｉ＞０の場合）１＋２△ｂ （ｉぐ０の場合） ただし△ａおよび△ｂの値は、ベクトルがあるへ分円次第で、Ｘ方向の変化また はＹ方向の変化の大きさに等しい。かくて、もしベクトルがへ分円０にあるなら ば、△ａばＸ方向の変化の大きさに等しい一方、ΔｂはＹ方伺の変化の大きさに 等しい。逆に、ベクトルがへ分円番号５にあるならば、△ａはＹ方向の変化の大 きさに等しい一方、△ｂはＸ方向の変化の大きさに等しい。△ａおよび△ｂの値 が割り当てられると、式（１）および（２）は次の画素、すなわち画素１十１の アドレスの傾度の値をめるのに利用される。第（２）式参照。第（１）式はベク トルの開始点の傾度値を提供する。

第（２）式から、　ＸＸアドレスが増減分されるかどうかを表わすために、画素 の傾度１＋１がベクトルのへ分円位置と共に使用される。これは第１表の一番右 の６横に見ることができる。かくて、もしベクトルがへ分円（６）にあって傾度 の符号が正であるならば、Ｘアドレスは減分されるが、Ｘアドレスは増分される であろう。同様に、ベクトルがへ分円（６）にあって傾度の符号が負であるなら ば、Ｘアドレスのみが変化され、この場合は減分されるであろう。

第２図から、方向ＲＯＭ（７４）は第１表の内容を履行する。

方向ＲＯＭ（７４）はＸ方向の変化の符号、Ｙ方向の変化の符号、Ｘ方向の変化 の大きさがＹ方向の変化の大きさよシ犬であるか等しいかどうかの表示、および 傾度の符号を受信する。ベクトルが存在するへ分円の決定は、Ｘ変化の符号、Ｙ 変化の符号、傾度の符号、およびＸ変化とＹ変化の相対的大きさの諸値に関＋ス 方向ＲＯＭ（７４）の内容の配列を説明する。

第２表および第１表から見られる通シ、△ａおよび△ｂの値は、Ｘ方向の変化が Ｙ方向の変化より犬であるか等しいかまたはＹ方向変化より小であるかによって 指定される。もしＸ方向の変化がＹ方向の変化より犬であるならば、△ａはＸ方 向の量の変化を指定される一方、△ｂはＹ方向の量の変化を指定されるであろう 。逆に、もしＸ方向の変化がＹ方向の変化より小であるならば、△ａはＹ方向の 量の変化を指定される一方、△ｂはＸ方向の量の変化を指定されるであろう。相 対的大きさの決定および△ａと△ｂの量の指定は、傾度決定回路（７６）で行わ れる。傾度回路（７６）は第（１）式および第（２）式を履行する。

７　Ｘ　Ｙ 傾度回路（７６）の内部で、比較器（７８）はＸ変化の大きさとＹ変化の大きさ を受信して、Ｘ方向の変化がＹ方向の変化よシ小であるかどうかに関する表示を その出力に与える。この表示は反転器（８２）によって反転され、Ｘ方向の変化 がＹ方向の変化より大または等しいかどうかに関する表示を与える。この表示は 方向ＲＯＭ（７４）に供給されるとともに、多重装置（８４）＆　（８６）の選 択入力に供給される。多重装置（８４）はその第１人力としてＹ方向の量の変化 を、第２人力としてＸ方向の量の変化を受信する。逆に、多重装置（８６）はそ の第１人力としてＸ方向の量の変化を、第２人力としてＹ方向の量の変化を受信 する。そのようなものとして、Ｘ方向の量の変化がＹ方向の量の変化より犬であ るとき、多重装置（８４）はその出力にＹ方向の量の変化を与える一方、多重装 置（８６）はその出力にＸ方向の量の変化を与えるであろう。逆に、Ｘ方向の量 の変化がＸ方向の量の変化より小であるときは、多重装置（８４）はその出力に Ｘ方向の量を与える一方、多重装置（８６）はその出力にＹ方向の量を与えるで あろう。反転器（８２）の反転出力が利用されることに注目しなければならない 。これより、本履行において２の補数減算を使用することができる。

多重装置（８４）の反転出力は第（１）式および第（２）式の反転△ａ要素を与 える一方、多重装置（８６）の出力は△ｂ要素を与える。加算器（８８）はその 入力の１つで多重装置（８４）からの出力を受信し、寸だ他の入力で１ビツト上 方に移動されだ多重装置（８６）からの出力を受信して、第（１）式を表わす出 力の量を与える。多重装置（８６）から受信した入力は１ビツトだけ上方に移動 され、ここで加算されたビットは論理の０であるので、この移動の効果は入力さ れた量を２倍にすることである。かくて、加算器（８８）の出力は（２△ｂ−△ ａ）となるであろう。

同様に、加算器（９０）は多重装置（８４）からの出力を受信して、この量を上 方に１ビツトだけ移動する。ここでは反転された量が受信されるので、加算され たビットは論理の１の状態を指定される。加算器（９０）は多重装置（８６）か らの出力も受信して、この出力を上方に１ビツトだけ移動し、ここで加算された ビットは論理の０である。前述の通り、これは量を有効に２倍にする。かくて加 算器（９０）の出力は（２△ｂ−２△ａ）である。多重装置（９２）は加算器（ ９０）からの出力をその第１人力に、多重装置（８６）からの出力をその第２人 力に受信する。多重装置（８６）から多重装置（９２）によって受信された量は 上方に１ビツトだけ移動され、ここで加算されたビットは論理の０であり、した がって量は２倍にされる。多重装置（９２）の出力は、傾度の符号次第で、第１ 人力または第２人力のいずれかの量に対応するように選択される。傾度の符号は 、傾度回路（７６）の出力の最上位ビットである。

１６ビツト語が使用される第２図に示された実施例では、傾度の符号は第１６ビ ツトに発見されるであろう。

もし傾度の符号が正であるならば、多重装置（９２）は加算器（９０）から受信 した量を出力するであろう。他方では、もし傾度の符号が負であるならば、多重 装置（９２）は多重装置（８６）から受信された、そのとき２倍にされる量を出 力するであろう。多重装置（９２）の出力は加算器（９４）において、線路（９ ６）を介して傾度（７６）の出力から帰還される傾度の量に加算される。この傾 度の量は、°以前の反復に関する傾度の量、すなわち画素１に関する傾度を表わ す。

かくて加算器（９４）からの出力は、上記第（２）式を満足する出力を与える。

多重装置（９６）により、ベクトル発生装置が新しいベクトルの発生をまず始め るさきに上記第（１）式によって説明される初度条件の選択が可能になる。かく て、多重装置（９６）はその第１人力で加算器（８８）からの出力を受信し、ま たその第２人力で加算器（９４）からの出力を受信する。

初度条件選択信号は、システム・プロセッサ（２５）から多重装置（９６）の選 択入力に加えられる。かくて、ベクトル発生装置が新しいベクトルの発生をまず 開始するとき、加算器（８８）はその出力に（２△ｂ−２Δａ）の関係を表わす 量を与えるであろう。その後、多重装置（９６）は加算器（９４）の出力に対応 する出力を供給するであろう。

ラッチ（９８）は多重装置（９６）からの傾度情報を受信して、この量を次の反 復で使用するように保持する。かくて、ラッチ（９８）の出力は線路（９７）を 介して加算器（９４）および多重装置（９２）に供給される。また、傾度の符号 ビットである最上位のビットは、方向ＲＯＭ（７４）に供給される。

上記の方法で、第（１）式と第（２）式および第１表と第２表が本発明において 履行される。

第６図から、本発明の作動の一例が示される。第６図の上部には、視覚表示スク リーンの一部が示されている。

参照数字（１０（］）によって示されるベクトルは、　ＸＹ開始点（７５，６２ ）ではじまりＸＹ点（８３，６５）で終るように書きたいものとする。かくて、 正であるＸ方向の変化は８単位の合計であり、同じく正であるＹ方向の変化は３ 単位の合計である。第１表から、ベクトルはへ分円（０）に置かれているのが見 られる。

第６図の下部において、第１欄は傾度に対応し、第２欄は画素を書き込むべき記 憶位置の走査線アドレスに対応し、第３欄は書き込むべき画素を含む走査線内の 記憶位置のブロックのアドレスに対応し、第４欄は画素を受信すべきアドレス・ ブロック内の記憶位置に対応し、第５および第６欄はｘ″′！またはＹ境界が検 出されたかどうかを示す。欄見出しのすぐ下には、各アドレスのビット数が示さ れている。第２欄の走査線アドレスは１０ビツトを含む。第３欄のブロック・ア ドレスは４ビツトを含み、位置アトＩ／スは７ビツトを含む。

アドレスの第１組はχＹ開始アドレスＣ７５，６２）に対応するのが見られる。

第１反復により、傾度は負の２と決定される。第１表から、傾度の符号が負であ るときは必ず、へ分円（０）においてＸアドレスのみが増分されると吉が分かる 。かくて第６図の上部において、第１反復のあいだ、Ｘアドレスのみが増分され ることが分かる。かくて第４欄において、位置アドレスは１つだけ増加されるの が分かる。この点で、書き込まれる画素はなお記憶ブロック００００の中にある 。

次の反復で、傾度は正の４と決定される。第１表から、へ分円（０）でかつ正の 傾度では、ＸおよＯＹＸアドレスいずれも増分されることが分かる。かくて第６ 図の上部から、ＸおよびＸアドレスがいずれも増分される位置に次の画素が書き 込まれることが分かる。これば第６図の第２欄および第４欄に表わされている。

また前述の通り、境界検出回路（４８）ばＸアドレスまたは欄アドレスの変化が 検出されるとき必ずベクトル発生装置（６８）に信号を供給する。この表示によ り、ベクトル発生装置（５８）は短時間その作動を遅らされるので、ベクトル発 生装置によって）（尤Ｚ（１４）に供給されるアドレスは所要のｉ−、ＡＭ呼出 時間を満足するだけ十分長くそれに提供されている。かくて第６図の第６欄にお いて、Ｙ境界が検出された旨を表示するために論理の１が境界検出出力に供給さ れる。

第６図の特に第４欄における第４および第５反復から第４反復と第５反後との間 でアドレスされている位置はブロック境界を横切り、すなわちブロソクロ０００ のアドレス（７９）からブロック０００１のアドレス（１）に移動することが分 かる。第５欄において、ブロック境界の変移が検出された旨を表示する論理の１ が供給されることが分かる。フロック内の記憶位置内のアドレス指定は２進化１ ０進形式であることが上記の説明から思い出される。かくて、４個の最下位ビッ トは１０進カウントの２進表示であるが、６個の最上位ビットは純２進カウント である。

かくて第４反復では、４個の最下位ビットは１０進の９に対応する１ｏｏｉの論 理状態を有し、捷だろ個の最上位ビットは１０進の７に対応する１１１の論理状 態を有する。

次の反復では、Ｘアドレスは第１表により増分され、また記憶位置アドレスは、 ブロックｏｏｏｏの中の第７９記憶位置からブロック０００１の中の第１記憶ま で変移する。

上述の通り、境界検出器（５０）からの境界表示によって、ベクトル発生装置は 短時間その作動を遅らされるので、ＲＡＭ（１４）はベクトル発生装置（３８） から新しいアドレスを受けるだけの時間を有する。第６図の走査線アドレスのビ ット０〜９および第６図のＸアドレスのピント７〜１０ば、ＲＡＭ（１４）のア ドレス入力に供給される。第６図の第４欄にある記憶位置アドレスはＢＣＤデコ ーダ回路（３６）に供給され、それは順次ＲＡＭ（１４）内の個々のランダム・ アクセス記憶装置にチップ使用可能信号を供給する。かくて、ベクトル発生装置 （６８）から供給されるアドレスの変化のみがＲＡＭ（１４）への使用可能信号 に対応する第４欄の記憶位置アドレスにあるかぎり、ベクトル発生装置（３８） は高速で作動することができる。しかし第６図の第２欄に走査線アドレスの変化 があったり、第６図の第３欄にＸアドレスの変化があるときは必ず、ベクトル発 生装置（３８）は短時間遅らされて、ＦｔＡＭ（１４）により新しいアドレスが 受信されるようにする。

上記の方法で、ベクトル発生装置（３８）およびＲＡＭ（１４）は新しいアドレ スを作ることを要求されないときは高速で作動され、また新しいアドレスをＲＡ Ｍ　（１４）に加えようとするときにかぎり低速にされる。さらに、新しいアド レスがＲＡＭにいったん供給されると、ばクトル発生装置（３８）およびＲＡＭ （１４）はより高速で再び作動される。

ベクトル発生装置（３８）の回路は、市販で入手できる部品によって履行するこ とができる。第２図に示されるいろいろな機能ブロックの適当な市販部品番号は 第６表に多重装置（８４）　７４ＬＳ１５８ 多重装置（８６）　７４ＬＳ１５７ 加算器（８８）、（９０）　７４ＬＳ２８３加算器（９４）　１００１８０ ラツチ（９８）　１００１４１ ここに使用された用語および式は説明の条件とし用いられ、制限の条件でなく、 寸だかかる用語および式の使用に当たシ、図示されかつ説明された特徴またはそ の部分に相当するものを除外する意図はなく、本発明の請求の範囲内でいろいろ な変形が可能であることが認められる。

浄書（内容に変更なし） さ ＦＩＧ、５゜ ＦＩＧ　６゜ 手続補正書 昭和６０年９月３日 特許庁長官　殿 １　事件の表示 国際出願番号　ＰＣ丁／ＵＳ８４１００７８８２　発明の名称 帰還ベクトル発生装置および方法 ３　補正をする者 事件との関係　特許出願人 名　称　ラムチック・コーポレーション４代理人 住　所　東京都千代田区永「１町１丁目１１番２８号相互第１０ビルディング８ 階　電話　５８１−９３７１氏名　（７６０３）弁理士木材　博　−・５　補正 命令の日付 ［１！３．０　ｆｆ　＃　Ｅｌ　−”−、、。

者の欄、タイプ印書により浄書した明細書及び請求の範囲の翻訳文、図面の翻訳 文、並びに代理権を証明する書面。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、　記憶位置のアドレス可能ブロックにおいて記憶呼出速度で呼び出し得る複 数個の記憶位置を持つデータを記憶する記憶装置において、呼び出されるアドレ ス可能ブロック内の各記憶位置が書込み可能速度でデータを別個に受信するよう にされる前記記憶装置き、記憶装置に結合されて、呼び出すべきアドレス可能ブ ロックをアドレス指定しかつデータを受信すべき呼び出されるアドレス可能ブロ ック内の記憶位置を使用可能にするアドレス発生装置において、記憶呼出速度と 書込可能速度との間で選択可能な作動速度でアドレス可能ブロックをアドレスし かつ記憶位置を使用可能にする前記アドレス発生装置と、 アドレス発生装置に結合されて、アドレス発生装置の作動速度を選択する制御装 置において、アドレス発生装置が新しいアドレス可能ブロックを呼び出すとき必 ず記憶呼出速度が選択され、かつアドレス発生装置が呼び出されているアドレス 可能ブロック内の記憶位置を使用可能にするとき必ず書込可能速度が選択される 前記制御装置と、 を含むことを特徴とするデータ高速記憶装置。 ２　アドレス発生装置は、 データを記憶すべき記憶位置のアドレスを発生させる装置であって、記憶呼出速 度と書込可能速度との間で選択可能な作動速度で作動し得る前記記憶位置アドレ ス発生装置と、 記憶位置アドレスに応動して、記憶位置が置かれるブロックのアドレスを供給し かつ使用可能にされるブロック内の記憶位置を指定する記憶位置アドレスを解釈 する装置と、 を含むことを特徴とする請求の範囲第１項記載の装置。 ３　記憶位置アドレス発生装置は、ブレセン−・ムのベクトル発生アルゴリズム を実施するベクトル・アドレス発生装置であることを特徴とする請求の範囲第２ 項記載の装置。 ４、記憶装置はおのおのがデータ線表書込可能線を有しかつおのおのが書込可能 線に現われる書込可能信号によってデータ線からのデータを記憶する複数個のア ドレス可能記憶位置を有する複数個のランタム・アクセス記憶装置を含み、捷だ 複数個のランダム・アクセス記憶装置はデータを受信して共通にアドレスされる が別個に使用可能にされるので、複数個のランダム・アクセス記憶装置のおのお のにある１つの記憶位置は複数個のランダム・アクセス記憶装置に加えられる各 ア１−゛レス用の記憶位置のブロックを構成するように呼び出され、かつ書込可 能信号をも受信する複数個の各ランダム・アクセス記憶装置のアドレスされた記 憶位置にデータが書き込捷れる、ことを特徴とする請求の範囲第１項記載の装置 。 ５　記憶装置はその中に記憶されるデータが走査線により配列されて、各走査線 に対応するデータが複数個のブロックの記憶位置に記憶されるように、ラスク走 査表示装置に表示するデータを記憶し、またアドレス発生装置によって供給され る各アドレスは走査線アドレスと、アドレスされた走査線内のブロックのアドレ スト、データを受信すべきアドレスされたブロック内の記憶位置の表示とを含み 、さらＫｔた制御装置は走査線アドレスおよび記憶位置表示に応動して、アドレ スされたブロックのいずれかの端で新しい走査線、アドレスまたは記憶位置が規 定されるときに必ずアドレス発生装置の作動の記憶呼出速度が選択されるように 、かつアドレスされたブロック内の記憶位置が規定されるときに必ず作動の書込 可能速度が規定されるようにする、ことを特徴とする請求の範囲第１項記載の装 置。 ６　記憶位置アドレスを発生させる装置は書込可能速度で作動し、まだ記憶位置 アドレスを発生させる装置の作動はそれに遅延信号を加えると遅延することがで き、オたさらに制御装置は作動の記憶呼出速度に対応すス周期を持つ遅延信号を 記憶位置アドレス発生装置に加えることにより作動の記憶呼出速度を選択する、 ことを特徴とする請求の範囲第２項記載の装置。 Ｚ　記憶装置はその中に記憶されるデータが走査線により配列されて、各走査線 に対応するデータが複数個のブロックの記憶位置に記憶するように、ラスク走査 表示装置に表示するデータを記憶し、また開始アドレス・ハラメータおよび変位 パラメータを含むアドレス情報は使用者が受信され、捷たさらにアドレス発生装 置は 変位パラメータに応動して、異なる走査線をアドレスする増／減分走査線信号お よび走査線の異なる記憶位置をアドレスする増／減分記憶位置信号を含むベクト ル制御信号全書込可能作動速度で発生させるベクトル発生装置と、 開始アドレス・パラメータ、増／減分走査線信号、および増／減分記憶位置信号 に応動して、走査線アドレス、ブロック・アドレスを供給するとともに記憶位置 を使用可能にするプリセット可能カウンタ装置であり、走査線アドレス、ブロッ ク・アドレスを供給するとともに記憶位置を使用可能にするだめ増／減分走査線 信号および増／減分記憶位置信号にしたがって開始アドレス・・ξラメータを増 減分する前記プリセット可、　能カウンタ装置と、 を含むことを特徴とする請求の範囲第１項記載の装置。 １　制御装置は 増／減分走査線信号の存在が検出されるときに必ず、第１遅延信号を発生させる 第１装置を含む、増／減分走査線信号の存在を検出するためにベクトル発生装置 に結合される装置と、 ブロックの境界に置かれる記憶位置が使用可能にされているとき必ず、第２遅延 信号を発生させる第２装置を含む、ブロックの境界に置かれる記憶位置が使用可 能にされていることを決定するためにプリセット可能カウンタ装置に結合する装 置と、 を含むことを特徴とする請求の範囲第７項記載の装置。