KR100318925B1 - 교환기의 피-버스 채널 선택장치 - Google Patents

Abstract

본 발명은 교환기의 IPC 통신방식인 P-BUS의 이중화 채널 선택에 관한 것으로, 특히 P-BUS의 이중화 채널을 하드웨어적으로 자동 선택하는 장치에 관한 것이다. 이를 해결하기 위하여 본 발명은 이중화 채널로 구성된 P-BUS를 사용하는 교환기의 P-BUS 채널 선택장치에 있어서, 폴트가 발생하는 경우에 채널을 자동적으로 변경시켜 해당 시그널을 출력하는 FCR 레지스터와, 상기 P-BUS의 상태를 모니터 하면서 폴트가 발생하는 경우에 인터럽트를 발생시켜 해당 시그널을 출력하는 ISR 레지스터와, 상기 FSR 레지스터의 출력 시그널과 상기 ISR 레지스터의 출력 시그널을 체크하여 폴트가 발생하였을 경우에 ICR1 레지스터로 상기 P-BUS 채널 변경 시그널을 출력하고, 일정 주기로 상기 폴트를 체크하는 ICR1 제어블럭과, 상기 ICR1 레지스터 제어블럭의 제어에 의해 상기 P-BUS 채널 변경 시그널이 입력될 시 채널 선택 설정값을 변경하여 상기 P-BUS의 이중화 채널의 데이터라인을 선택하는 ICR1 레지스터로 구성됨을 특징으로 한다.

Description

교환기의 피-버스 채널 선택장치{P-BUS CHANNEL SELECTOR OF EXCHANGE}

본 발명은 교환기의 IPC 통신방식인 P-BUS의 이중화 채널 선택에 관한 것으로, 특히 P-BUS의 이중화 채널을 하드웨어적으로 자동 선택하는 교환기의 P-BUS 채널 선택장치에 관한 것이다.

교환기에서 사용되는 IPC 통신방식인 P-BUS는 이중화 채널로 구성되어 있으며, 상기 P-BUS에 연결된 보드1과 보드 2에는 이중화 채널인 두 개의 버스가 존재한다. 종래 교환기의 P-BUS 이중화 채널 선택방식을 도 1 내지 도 4를 참조하여 설명하면; 도 1은 SDX-200 교환기의 P-BUS 이중화 구조를 나타낸 도면으로, 각각의 버스A, B는 여섯 개의 시그널 라인으로 구성되어 있고 이 중에 하나씩을 소프트웨어에서 선택하도록 되어 있다. 각각의 시그널 선들이 외부로 나갈 때 송신측 보드에서는 동일한 신호를 이중화하여 송신하고, 수신측 보드에서는 이중화 신호중 하나를 선택하도록 되어 있다. 이때에 채널 선택을 위해 사용되는 레지스터는 도 2에도시된 SDX-200 교환기의 P-BUS 제어 레지스터(이하, 'ICR1 레지스터'라 칭함.)와 도 3에 도시된 SDX-200 교환기의 P-BUS 상태 레지스터(이하, 'ISR 레지스터'라 칭함.)가 있다.

상기 도 2에 도시된 ICR1 레지스터의 구성에서 Bit7~2는 이중화된 버스 시그널이며, 각각에 대한 선택은 상기 ICR1 레지스터에 S/W가 라이트(WRITE)하므로써 결정된다. 여기서, 각 Bit가 하이(HIGH)이면 버스B가, 로우(LOW)이면 버스A가 선택된다.

그리고, 상기 도 3에 도시된 ISR 레지스터는 상기 P-BUS의 상태를 모니터하기 위해 존재하며, 각 Bit들 중 하나만 액티브(Active)되어도 인터럽트(Interrupt)를 발생시킨다. 비트0의 LASTF는 1024Byte 전송시간 이상 버스간 점유될 경우 하이(HIGH), 비트1의 FRSF는 30ms 이상 동안 FRS가 발생되지 않는 경우 하이, 비트2의 ASTCLKF는 2us 이상 동안 천이(transition)가 없을 경우 하이, 비트3의 ASTCLKF는 ASSERT(AST) 신호가 유효한 상태에서 BRCLK 신호가 2us 동안 천이되지 않을 경우 하이, 비트4의 IALARMA는 P-BUS A 케이블의 탈장시 하이, 비트5의 IALARMB는 P-BUS B 케이블의 탈장시에 하이(HIGH)가 된다.

상기 ISR 레지스터를 참조로 소프트웨어(S/W)에서 상기 ICR1 레지스터의 설정(SET)을 변경하여 데이터라인을 선택하도록 되어 있다.

종래 교환기에서 P-BUS 채널 선택을 위한 JOB 처리 수행을 도 4를 참조하여 설명하면; 상기 P-BUS 채널 선택은 상기 ISR 레지스터를 참조로 상기 ICR1 레지스터를 제어하는 것을 기본 루틴으로 하였다. 상기 ISR 레지스터가 로우에서 하이로 천이할 때 인터럽트가 발생하고, 소프트웨어에서는 인터럽트 처리 루틴에서 상기 ICR1 레지스터의 각각의 비트를 상황에 맞게 변환시켜서 데이터가 제대로 들어오게 하였다. 통상적으로 하드웨어와 소프트웨어가 서로 핸드쉐이크(Handshake)하면서 서로의 잡(JOB)을 처리해 주는 종래 교환기의 P-BUS 채널선택 방식은 하드웨어에 맞춰 소프트웨어를 알맞게 코딩(coding)해야만 하는데, 이러한 핸드쉐이크에 문제가 있을 경우 제대로 ICR1 레지스터를 선택하지 못해서 야기되는 메시지 유실이 발생시켰다. 그리고, 장애가 반복적으로 일어나는 경우에는 많은 인터럽트가 발생하게되어 시스템 성능을 저하시키는 문제가 있었다. 특히, 하드웨어에 장애가 발생했을 때 장애 복구 루틴을 소프트웨어에서 구현해야 하는데 여러 종류의 인터럽트 발생으로 인해 CPU가 우선순위에 의해 인터럽트를 처리해야 되는데 P-BUS 장애복구루틴이 동작되기 위해서 자기차례를 기다려야 하였다. 따라서, 소프트웨어의 루틴처리까지 많은 시간이 소요되었으며, 이로 인해 메시지가 유실되는 현상이 발생하는 문제가 있었다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 교환기의 P-BUS 채널선택시 종래 소프트웨어에서 처리하던 루틴을 하드웨어적으로 해결하므로써 신속하게 채널을 선택하고, 이에 따라 메시지의 유실을 최소한으로 방지할 수 있는 교환기의 P-BUS 채널 선택장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은, 각각이 다수의 시그날 라인들로 구성되며 이중화된 피-버스(P-BUS)를 사용하는 교환기의 피-버스 채널 선택장치에 있어서, 소프트웨어에 의해 하드웨어적 채널절체 인에이블 제어되며, 하드웨어적 채널절체 인에이블시 피-버스에 폴트가 발생함에 따라 하드웨어적 채널 자동 변경을 위한 폴트 상태 설정에 대응된 해당 시그널을 출력하는 폴트 변경 레지스터(FCR)와, 상기 피-버스의 각종 상태를 모니터 하면서 피-버스에 폴트가 발생하면 인터럽트를 발생시켜 해당 시그널을 출력하는 피-버스 상태 레지스터(ISR)와, 상기 폴트 변경 레지스터의 출력 시그널과 상기 피-버스 상태 레지스터의 출력 시그널을 일정 주기로 체크하여 폴트가 발생하면 피-버스 제어 레지스터(ICR1)로 피-버스 채널 변경 제어에 따른 채널선택 설정값을 변경하여 출력하는 피-버스 제어 레지스터 제어블럭(ICR1 제어블럭)과, 상기 채널 선택 설정값 변경에 대응된 피-버스 이중화 채널의 데이터라인을 선택하는 피-버스 제어 레지스터(ICR1)로 구성됨을 특징으로 한다.

도 1은 SDX-200 교환기의 P-BUS 이중화 구조를 나타낸 도면

도 2는 SDX-200 교환기의 P-BUS 제어 레지스터(ICR1)의 구성도

도 3은 SDX-200 교환기의 P-BUS 상태 레지스터(ISR)의 구성도

도 4는 종래 교환기에서 P-BUS 채널 선택을 위한 JOB 처리 수행을 나타낸 도면

도 5는 본 발명에 따라 새롭게 변경된 ICR1 레지스터의 내부 구성도

도 6은 본 발명에 따른 ICR1 레지스터 제어블럭의 내부 구성도

도 7은 도 6의 내부를 VHDL로 구성한 도면

도 8은 본 발명에 따른 FCR 레지스터의 구성도

도 9는 본 발명에 따른 교환기에서 P-BUS 채널 선택을 위한 하드웨어 구성도

도 10은 본 발명의 바람직한 실시예에 따른 FAULT가 발생했을 때 도 6의 각 블럭 파형을 시뮬레이션한 타이밍 시뮬레이션도

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위하여 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명에 따른 P-BUS 채널선택을 위해 기존의 ICR1 레지스터를 도 5와 같이 변경한다. 상기 도 5는 본 발명에 따라 새롭게 변경된 ICR1 레지스터(300)의 내부 구성도로서, 도 6에 도시된 ICR1 레지스터 제어블럭(200)으로부터 출력되는 ICR1LOAD 시그널과 ICR1D[31...24] 시그널을 입력받아 상기 P-BUS 채널을 선택하게 된다.

상기 ICR1 레지스터 제어블럭(200)은 도 6과 같이 구성되며, 내부의 소스는 도 7과 같다. 상기 도 7은 상기 도 6의 내부를 VHDL로 구성한 도면이다. 입력으로FCR(Fault Change Register)의 출력 시그널과 ISR 레지스터(STATUS 레지스터)의 출력 시그널과 상기 ICR1 레지스터의 피드백(Feed-Back) 시그널을 받고, 출력으로 상기 ICR1 레지스터(300)를 제어하는 ICR1LOAD 시그널과 ICR1D[31...24] 시그널을 상기 ICR1 레지스터(300)로 출력한다. 상세한 제어동작은 후술하는 도 9의 설명에서 상세히 다루므로 여기서는 생략한다.

도 8은 본 발명에 따른 FCR 레지스터(110)의 구성도로서, 상기 FCR 레지스터(110)를 세팅하므로써 폴트가 발생하였을 경우에 채널을 자동적으로 변경시킬 수 있다. 이 중에서 FCREN(Fault Change Register Enable) 비트(비트7~4)는 하위 4비트 전체를 인에이블 시켜 주는 비트로서, 이 비트가 로우(low)로 되어 있으면 나머지 비트에 대해서는 FAULT가 발생하더라도 하드웨어적인 채널의 절체는 일어나지 않는다. 그리고, LASTFEN 비트가 하이(high)로 되어 있으면 ASTF 신호가 하이로 변하게 되는것을 감지하여 하드웨어적으로 채널을 변경시켜 준다. 여기서, 상기 ASTF 신호는 AST 신호에 이상이 있을 때 하이로 변하는 신호이다. 그리고, ASTCLKFEN 비트가 하이로 되어 있으면 ASTCLKF 신호가 하이로 변하게 되는 것을 감지하여 하드웨어적으로 채널을 변경시켜 준다. 여기서, 상기 ASTCLKF 신호는 ASTCLK 신호에 이상이 있을 때 하이로 변하는 신호이다. 그리고, FRSFEN 비트가 하이로 되어 있으면 FRSF 신호가 하이로 변하게 되는 것을 감지하여 하드웨어적으로 채널을 변경시켜 준다. 여기서, 상기 FRSF 신호는 FRS 신호에 이상이 있을 때 하이로 변하는 신호이다. 그리고, BRCLKFEN 비트가 하이로 되어 있으면 BRCLKF 신호가 하이로 변하게 되는 것을 감지하여 하드웨어적으로 채널을 변경시켜 준다. 여기서, 상기 BRCLKF 신호는 BRCLK 신호에 이상이 있을 때 하이로 변하는 신호이다. FCR 레지스터(110)에 있는 각 비트들은 도 9에 도시된 바와 같이 소프트웨어에 의한 FCR인에이블 제어에 의거하여 하이 또는 로우로 설정될 수 있다.

상술한 도 5 내지 도 8을 참조하여 구성한 본 발명에 따른 교환기에서 P-BUS 채널 선택을 위한 하드웨어가 도 9에 도시되어 있고, 도 10에 본 발명의 바람직한 실시예에 따른 FAULT가 발생했을 때 도 6의 각 블럭 파형을 시뮬레이션한 타이밍 시뮬레이션이 도시되어 있다. 상기 도 10의 타이밍 시뮬레이션도는 MAXPLUS2 Version 8.2를 사용한 시뮬레이션이다.

상술한 도 5 내지 도 10을 참조하여 본 발명에 따른 교환기에서 P-BUS 채널 선택장치를 상세히 설명한다.

도 9에서 바람직한 설명을 위해 상기 ICR1 레지스터 제어블럭(200)은 ICR1 레지스터 입력 제어부(210)와 ICR1 레지스터 출력 제어부(220)로 구분하여 도시하였으나, 상기 ICR1 레지스터(300)는 상기 도 6에 도시된 바와 같다.

상태 레지스터(ISR)(120)는 상기 P-BUS의 상태를 모니터 하면서 FAULT가 발생하는 경우에 인터럽트를 발생시켜 상기 ICR1 레지스터 입력 제어부(210)로 해당 시그널을 출력한다.

상기 ICR1 레지스터 입력 제어부(210)는 상기 FCR 레지스터(110)의 출력신호와 상태 레지스터(ISR 레지스터,120)의 출력신호 및 ICR1 레지스터(300)로부터의 피드백 신호를 체크하여 상기 ICR1 레지스터(300)의 채널 선택 설정을 제어하는데, 에러(FAULT)가 발생하게 되면 이를 주기적으로 체크한다. 체크하는 주기는 16MHz의 클럭을 사용하기 때문에 시스템의 클럭이 32MHz인 점을 감안하면 거의 지연(Delay)없이 레지스터의 값이 변경되어 상기 P-BUS 채널을 선택하게 된다.

상기 ICR1 레지스터 입력 제어부(210)는 상기 FCR 레지스터(110)의 출력신호와 상태 레지스터(ISR 레지스터,120)의 출력신호 및 ICR1 레지스터(300)로부터의 피드백 신호를 체크하여 FAULT가 발생했을 때 상기 ICR1 레지스터 출력 제어부(220)로 P-BUS 채널 변경 제어신호를 발생하고, 상기 ICR1 레지스터 출력 제어부(220)는 ICR1D와 ICR1LOAD 신호를 이용하여 상기 ICR1 레지스터(300)의 채널 선택 설정값을 변경시켜 P-BUS 이중화 채널의 데이터라인을 자동적으로 선택하도록 제어한다. 여기서, 상기 ICR1D 신호는 P-BUS 제어 레지스터(ICR1 레지스터)의 데이터 라인이며, 상기 ICR1LOAD 신호는 ICR1 데이터 LOAD 신호로, 로우에서 하이로 천이가 일어날 때 데이터가 래치(Latch)된다. 이때, 시간지연은 상기 도 10의 일 예에서 보여지듯이 거의 일어나지 않는다. 상기 도 10은 FCR 레지스터(110)가 'FF'로 쓰여 있다고 가정한 것이다. 도 10에서 보듯이 FAULT가 일어난 후 1.846us의 지연(1클럭 지연)후에 상기 ICR1 레지스터의 값이 변경되므로서 시간 지연이 거의 발생하지 않음을 알 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 교환기의 P-BUS 채널선택시 종래 소프트웨어에서 처리하던 루틴을 하드웨어적으로 해결하므로써 부하를 감소시키고 에러발생시 신속한 시그널 절체를 통해 메시지의 유실을 최소화하는 효과가 있다.

Claims (4)

1. 각각이 다수의 시그날 라인들로 구성되며 이중화된 피-버스(P-BUS)를 사용하는 교환기의 피-버스 채널 선택장치에 있어서,

   소프트웨어에 의해 하드웨어적 채널절체 인에이블 제어되며, 하드웨어적 채널절체 인에이블시 피-버스에 폴트가 발생함에 따라 하드웨어적 채널 자동 변경을 위한 폴트 상태 설정에 대응된 해당 시그널을 출력하는 폴트 변경 레지스터(FCR)와,

   상기 피-버스의 각종 상태를 모니터 하면서 피-버스에 폴트가 발생하면 인터럽트를 발생시켜 해당 시그널을 출력하는 피-버스 상태 레지스터(ISR)와,

   상기 폴트 변경 레지스터의 출력 시그널과 상기 피-버스 상태 레지스터의 출력 시그널을 일정 주기로 체크하여 폴트가 발생하면 피-버스 제어 레지스터(ICR1)로 피-버스 채널 변경 제어에 따른 채널선택 설정값을 변경하여 출력하는 피-버스 제어 레지스터 제어블럭(ICR1 제어블럭)과,

   상기 채널 선택 설정값 변경에 대응된 피-버스 이중화 채널의 데이터라인을 선택하는 피-버스 제어 레지스터(ICR1)로 구성됨을 특징으로 하는 교환기의 피-버스 채널 선택장치.
2. 제 1항에 있어서,

   상기 폴트 변경 레지스터는 폴트상태들에 대응된 다수의 시그널 비트로 구성되며, 각 시그널 비트별로 폴트 발생시 채널을 변경시킴을 특징으로 하는 교환기의 피-버스 채널 선택장치.
3. 제 2항에 있어서,

   상기 채널 변경은 폴트가 발생한 시그널 비트의 레지스터 값을 변경하는 것임을 특징으로 하는 교환기의 피-버스 채널 선택장치.
4. 제 3항에 있어서,

   상기 피-버스 제어 레지스터 제어블럭은 상기 피-버스 제어 레지스터의 출력시그널을 피드백 받아 상기 폴트 변경 레지스터의 출력 시그널과 상기 피-버스 상태 레지스터의 출력 시그널과 함께 폴트 체크에 이용함을 특징으로 하는 교환기의 피-버스 채널 선택장치.