JPH025119A - 電源制御方式 - Google Patents
電源制御方式Info
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- JPH025119A JPH025119A JP63155925A JP15592588A JPH025119A JP H025119 A JPH025119 A JP H025119A JP 63155925 A JP63155925 A JP 63155925A JP 15592588 A JP15592588 A JP 15592588A JP H025119 A JPH025119 A JP H025119A
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- power
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- 230000004044 response Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 12
- 238000012360 testing method Methods 0.000 description 10
- 238000007689 inspection Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 3
- 244000145845 chattering Species 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 150000003839 salts Chemical class 0.000 description 1
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- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電源ユニットの電源の投入／切断の管理を行う装置電源
制御装置（ＵＰＣ）における電源制御方式に関し、 装置電源制御装置における誤動作等によるシステムダウ
ンを防ぎ、信頼性を向上させることを目的とし、 電源切断信号に対して、一定時間切断を遅延する電源切
断遅延手段を各電源ユニットに設け、電源投入時に、電
源投入信号が電源切断信号に変ったときに、電源投入の
再設定を行うように構成する。
制御装置（ＵＰＣ）における電源制御方式に関し、 装置電源制御装置における誤動作等によるシステムダウ
ンを防ぎ、信頼性を向上させることを目的とし、 電源切断信号に対して、一定時間切断を遅延する電源切
断遅延手段を各電源ユニットに設け、電源投入時に、電
源投入信号が電源切断信号に変ったときに、電源投入の
再設定を行うように構成する。
本発明は、複数の電源ユニットにより電源供給がなされ
る装置における電源制御方式に関し、特に、電源ユニッ
トの電源の投入／切断の管理を行う装置電源制御装置（
以下、Ｕ Ｐ Ｃ； Ｕｎｉｔ ＰｏｗｅｒＣｏｎｔｒ
ｏｌｌｅｒという）における電源制御方式に関する。
る装置における電源制御方式に関し、特に、電源ユニッ
トの電源の投入／切断の管理を行う装置電源制御装置（
以下、Ｕ Ｐ Ｃ； Ｕｎｉｔ ＰｏｗｅｒＣｏｎｔｒ
ｏｌｌｅｒという）における電源制御方式に関する。
複数のフレームからなる大型コンピュータ等では、その
消費電流が１０００アンペア程度になるものが少なくな
く、当然、１つの電源ユニットで賄うことができないた
めに、複数の電源ユニットにより供給がなされている。
消費電流が１０００アンペア程度になるものが少なくな
く、当然、１つの電源ユニットで賄うことができないた
めに、複数の電源ユニットにより供給がなされている。
複数の電源ユニットは、例えばＣＰＵ （中央処理装置
）や記憶装置などの装置ごとに、その電源の投入／切断
を制御するＵＰＣによって管理がなされている。このＵ
ＰＣはメインスイッチまたは上位装置からの指示により
、複数の電源ユニットの制御及び管理を行うものであり
、現在ではマイクロプロセッサを利用した構成によるも
のが主流となっている。このＵＰＣは、電源管理という
重要な部薯であるだけに、その信頼性の向上が常に要望
されている。
）や記憶装置などの装置ごとに、その電源の投入／切断
を制御するＵＰＣによって管理がなされている。このＵ
ＰＣはメインスイッチまたは上位装置からの指示により
、複数の電源ユニットの制御及び管理を行うものであり
、現在ではマイクロプロセッサを利用した構成によるも
のが主流となっている。このＵＰＣは、電源管理という
重要な部薯であるだけに、その信頼性の向上が常に要望
されている。
〔従来の技術］
第３図は、従来技術を説明する概略構成図である。同図
に示すようにＵＰＣＩは、大型コンピュータシステムに
おけるＣＰＵや記憶装置等の大型装置２に、電源供給を
行う複数の電源ユニッｌ−３゜…３ｎに対して、電源の
投入／切断信号４１…４ｎを出力する。これに対して、
各電源ユニット３１…３ｎでは信号受信回路５．…５ｎ
を備え、ＵＰＣＩから投入信号が来ると電源を投入し、
その後切断信号が来ると電源を切断する。
に示すようにＵＰＣＩは、大型コンピュータシステムに
おけるＣＰＵや記憶装置等の大型装置２に、電源供給を
行う複数の電源ユニッｌ−３゜…３ｎに対して、電源の
投入／切断信号４１…４ｎを出力する。これに対して、
各電源ユニット３１…３ｎでは信号受信回路５．…５ｎ
を備え、ＵＰＣＩから投入信号が来ると電源を投入し、
その後切断信号が来ると電源を切断する。
ＵＰＣＩには電源設定手段ａと出力信号検査手段すが備
えられている。電源設定手段ａは、メインスイッチ又は
上位装置からの指令により、電源投入であれば各電源ユ
ニット３１…３ｎへ電源投入信号を出力し、切断であれ
ば電源切断信号を出力する。これに対して、出力信号検
査手段すでは、電源設定手段ａにより出力さる電源ユニ
ット３Ｉ…３ｎへの信号を定期的に検査して、電源投入
の状態で、いずれかの出力信号が故障等により電源切断
の信号に変ったときに、電源切断シーケンスによりアラ
ームを発して、電源設定手段ａにおいて、すべての電源
ユニット３Ｉ…３ｎに対して電源切断の設定を行う。
えられている。電源設定手段ａは、メインスイッチ又は
上位装置からの指令により、電源投入であれば各電源ユ
ニット３１…３ｎへ電源投入信号を出力し、切断であれ
ば電源切断信号を出力する。これに対して、出力信号検
査手段すでは、電源設定手段ａにより出力さる電源ユニ
ット３Ｉ…３ｎへの信号を定期的に検査して、電源投入
の状態で、いずれかの出力信号が故障等により電源切断
の信号に変ったときに、電源切断シーケンスによりアラ
ームを発して、電源設定手段ａにおいて、すべての電源
ユニット３Ｉ…３ｎに対して電源切断の設定を行う。
この電源設定手段ａ及び出力信号検査手段すは、種々な
手段で構成され得るが、マイクロプロセッサを利用し、
設定及び検査レジスタ等を設ける構成が、フレキシブル
な対応が可能となるため一般的となっている。第４図は
、上記従来の電源設定手段ａ及び出力信号検査手段すの
動作フローである。
手段で構成され得るが、マイクロプロセッサを利用し、
設定及び検査レジスタ等を設ける構成が、フレキシブル
な対応が可能となるため一般的となっている。第４図は
、上記従来の電源設定手段ａ及び出力信号検査手段すの
動作フローである。
このように従来においては、ＵＰＣ内の故障等により電
源ユニットへの出力信号に異常が発生したときには、電
源切断シーケンスによりすべての電源ユニットの電源の
切断がなされていた。
源ユニットへの出力信号に異常が発生したときには、電
源切断シーケンスによりすべての電源ユニットの電源の
切断がなされていた。
しかしながら、ＵＰＣにおけるマイクロプロセッサの利
用では、マイクロプロセッサの誤動作又はノイズ等によ
り、電源ユニットへの設定が変ってしまい、電源切断と
なるため、コンピュータシステムの機能停止を招き、い
わゆるシステムダウンとなる可能性があった。システム
ダウンは通常の電源切断シーケンスと違って、終了処理
もなされず、取扱い中のデータの消失を招き、信頼性上
大きな問題となるものである。
用では、マイクロプロセッサの誤動作又はノイズ等によ
り、電源ユニットへの設定が変ってしまい、電源切断と
なるため、コンピュータシステムの機能停止を招き、い
わゆるシステムダウンとなる可能性があった。システム
ダウンは通常の電源切断シーケンスと違って、終了処理
もなされず、取扱い中のデータの消失を招き、信頼性上
大きな問題となるものである。
本発明は、このような課題に鑑みてなされたもので、Ｕ
ＰＣにおける誤動作等によるシステムダウンを防ぎ、信
頼性を向上させる電源制御方式を提供することを目的と
する。
ＰＣにおける誤動作等によるシステムダウンを防ぎ、信
頼性を向上させる電源制御方式を提供することを目的と
する。
本発明において、上記目的を達成するための手段は、複
数の電源ユニットに対して、電源の投入及び切断の信号
を送出する電源設定手段と、この電源設定手段からの送
出信号を検査する出力検査手段とを備えた電源制御方式
において、電源切断信号に対して、一定時間切断を遅延
する電源切断遅延手段を各電源ユニットに設け、電源投
入時に電源投入信号が電源切断信号に変ったときに、電
源投入の再設定を行う電源制御方式とするものである。
数の電源ユニットに対して、電源の投入及び切断の信号
を送出する電源設定手段と、この電源設定手段からの送
出信号を検査する出力検査手段とを備えた電源制御方式
において、電源切断信号に対して、一定時間切断を遅延
する電源切断遅延手段を各電源ユニットに設け、電源投
入時に電源投入信号が電源切断信号に変ったときに、電
源投入の再設定を行う電源制御方式とするものである。
電源投入中に各電源ユニットへの電源投入信号がなんら
かの原因により電源切断信号に変った場合に、電源ユニ
ットでは電源切断遅延手段により、一定時間電源の切断
は保留される。その間に出力検査手段により信号の異常
が検出され、電源設定手段において電源投入の再設定が
行われる。この時、ハードウェアの故障であれば再設定
されても出力信号の異常は改善されないため、電源切断
シーケンスにより全ての電源ユニットの電源が切断され
る。
かの原因により電源切断信号に変った場合に、電源ユニ
ットでは電源切断遅延手段により、一定時間電源の切断
は保留される。その間に出力検査手段により信号の異常
が検出され、電源設定手段において電源投入の再設定が
行われる。この時、ハードウェアの故障であれば再設定
されても出力信号の異常は改善されないため、電源切断
シーケンスにより全ての電源ユニットの電源が切断され
る。
一方、誤動作等により設定が変ったことによるものであ
れば、再設定により電源投入信号に戻すことができる。
れば、再設定により電源投入信号に戻すことができる。
この場合、投入信号は瞬断することになるが、電源ユニ
ットにおける電源切断遅延手段による電源切断の保留時
間を、出力信号の検査及び再設定に要する時間以上にす
ることにより、電源ユニットにおける電源の瞬断を避け
ることができる。
ットにおける電源切断遅延手段による電源切断の保留時
間を、出力信号の検査及び再設定に要する時間以上にす
ることにより、電源ユニットにおける電源の瞬断を避け
ることができる。
これにより、誤動作等によるシステムダウンを回避する
ことができ、信頼性を向上させることができる。
ことができ、信頼性を向上させることができる。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例の構成図である。
同図において、ＵＰＣ１は、図示しないメインスイッチ
または上位装置からの指令により、コンピュータシステ
ムの記憶装置等の大型装置２に電源を供給する複数の電
源ユニット３Ｉ…３ｎに対して、電源の投入／切断信号
４．…４ｎを出力し管理するものである。各電源ユニッ
ト３１…３ｎには、ｕｐｃ ｉからの信号により電源の
投入／切断を行う信号受信回路５．…５ｎと、この信号
受信回路５．…５ｎの前段に電源切断遅延手段としての
切断信号遅延回路６．…６ｎが設けられている。
または上位装置からの指令により、コンピュータシステ
ムの記憶装置等の大型装置２に電源を供給する複数の電
源ユニット３Ｉ…３ｎに対して、電源の投入／切断信号
４．…４ｎを出力し管理するものである。各電源ユニッ
ト３１…３ｎには、ｕｐｃ ｉからの信号により電源の
投入／切断を行う信号受信回路５．…５ｎと、この信号
受信回路５．…５ｎの前段に電源切断遅延手段としての
切断信号遅延回路６．…６ｎが設けられている。
この切断信号遅延回路６Ｉ…６ｎは、機械接点スイッチ
などに見られるチャタリングに対して、−定時間スイッ
チングを遅らせる回路を転用したものであり、ｔＪ Ｐ
Ｃ１からの電源切断信号を一定時間遅らせて、信号受
信回路５Ｉ…５ｎに伝達する。
などに見られるチャタリングに対して、−定時間スイッ
チングを遅らせる回路を転用したものであり、ｔＪ Ｐ
Ｃ１からの電源切断信号を一定時間遅らせて、信号受
信回路５Ｉ…５ｎに伝達する。
ＵＰＣＩの構成は、図に示すように、内部メモリを持つ
マイクロプロセッサ（ＭＰＵ）１１と、各電源ユニット
３．…３ｎ対する電源の投入／切断を設定する投入／切
断レジスタ１２と、この投入／切断レジスタ１２からの
信号を電源ユニット３、…３ｎへの投入／切断信号に変
換するドライバ（ＤＶ）１３． ・・４３ｎ と、ドラ
イバ１３ 、 …１３ｎからの出力信号を検査しその状
態を保持するレジスタ等で構成される信号検査回路１４
から成っている。
マイクロプロセッサ（ＭＰＵ）１１と、各電源ユニット
３．…３ｎ対する電源の投入／切断を設定する投入／切
断レジスタ１２と、この投入／切断レジスタ１２からの
信号を電源ユニット３、…３ｎへの投入／切断信号に変
換するドライバ（ＤＶ）１３． ・・４３ｎ と、ドラ
イバ１３ 、 …１３ｎからの出力信号を検査しその状
態を保持するレジスタ等で構成される信号検査回路１４
から成っている。
この構成においては、マイクロプロセッサ１１と投入／
切断レジスタ１２とドライバ１３１…１３ｎにより電源
設定手段を形成し、マイクロプロセッサ１１と信号検査
回路１４により出力信号検査手段を形成している。
切断レジスタ１２とドライバ１３１…１３ｎにより電源
設定手段を形成し、マイクロプロセッサ１１と信号検査
回路１４により出力信号検査手段を形成している。
第２図に、上記Ｕ Ｐ ＣＩにおけるマイクロプロセッ
サ１１の動作フローチャートを示す。同フローチャート
に沿って本実施例のＵＰＣＩの動作を説明すると、まず
、メインスイッチまたは上位装置から電源投入指令を受
けると、投入／切断レジスタ１２に電源投入の設定がな
される。次に、信号検査回路１４をチエツクして、各電
源ユニット３、…３ｎへの投入信号が正常に出力されて
いるかどうか検査される。正常であれば他の一連の作業
がなされ、それらが済むと繰り返し信号検査回路１４が
チエツクされる。すなわち、一定期間ごとに絶えず電源
ユニットへの出力信号は検査されている。一連の作業の
中では、電源切断の指令が来たかどうかもチエツクされ
ていて、電源切断Ｉ日令が来れば電源切断シーケンスに
より投入／切断レジスタ１２は切断に設定されて、次の
電源投入指令待ちとなる。
サ１１の動作フローチャートを示す。同フローチャート
に沿って本実施例のＵＰＣＩの動作を説明すると、まず
、メインスイッチまたは上位装置から電源投入指令を受
けると、投入／切断レジスタ１２に電源投入の設定がな
される。次に、信号検査回路１４をチエツクして、各電
源ユニット３、…３ｎへの投入信号が正常に出力されて
いるかどうか検査される。正常であれば他の一連の作業
がなされ、それらが済むと繰り返し信号検査回路１４が
チエツクされる。すなわち、一定期間ごとに絶えず電源
ユニットへの出力信号は検査されている。一連の作業の
中では、電源切断の指令が来たかどうかもチエツクされ
ていて、電源切断Ｉ日令が来れば電源切断シーケンスに
より投入／切断レジスタ１２は切断に設定されて、次の
電源投入指令待ちとなる。
信号検査回路１４のチエツクにおいて、電源ユニット３
Ｉ…３ｎへの出力信号が異常となった場合、すなわち、
投入信号が切断信号に変った場合には、エラーログがと
られ、そのエラーログによりハードの故障と断定されな
ければ、正しいデータを投入／切断レジスタ１２に再設
定をして、再度信号検査回路１４により検査を行う。再
設定により出力が投入信号に戻らなければ、ハードの故
障と判断されて電源切断シーケンスにて、全ての電源ユ
ニット３．…３ｎの電源は切断される。再設定により投
入信号に戻れば、引続き通常の作業が行われるとともに
、エラーログにより誤動作があったことが報告される。
Ｉ…３ｎへの出力信号が異常となった場合、すなわち、
投入信号が切断信号に変った場合には、エラーログがと
られ、そのエラーログによりハードの故障と断定されな
ければ、正しいデータを投入／切断レジスタ１２に再設
定をして、再度信号検査回路１４により検査を行う。再
設定により出力が投入信号に戻らなければ、ハードの故
障と判断されて電源切断シーケンスにて、全ての電源ユ
ニット３．…３ｎの電源は切断される。再設定により投
入信号に戻れば、引続き通常の作業が行われるとともに
、エラーログにより誤動作があったことが報告される。
この誤動作時には、電源ユニットへの投入信号は瞬断す
ることになる。すなわち、出力信号の検査直後にマイク
ロプロセッサ１１の誤動作又はノイズ等によりレジスタ
の設定が変えられ、切断信号に変ったとすると、最大、
検査から次の検査までと、レジスタの再設定までの時間
、瞬断することになる。本実施例ではこれが３０数ｍｓ
であるため、各電源ユニット３１…３ｎの切断信号遅延
回路６．…６ｎでは、切断信号の伝達を４０ｍ５程度遅
延するようになされている。従って、投入信号が瞬断し
ても、電源の切断はなされない。
ることになる。すなわち、出力信号の検査直後にマイク
ロプロセッサ１１の誤動作又はノイズ等によりレジスタ
の設定が変えられ、切断信号に変ったとすると、最大、
検査から次の検査までと、レジスタの再設定までの時間
、瞬断することになる。本実施例ではこれが３０数ｍｓ
であるため、各電源ユニット３１…３ｎの切断信号遅延
回路６．…６ｎでは、切断信号の伝達を４０ｍ５程度遅
延するようになされている。従って、投入信号が瞬断し
ても、電源の切断はなされない。
このように、本実施例では、マイクロプロセッサの誤動
作や、ノイズ等により電源設定レジスタの設定が変って
も、システムダウンとなることを回避することができる
。
作や、ノイズ等により電源設定レジスタの設定が変って
も、システムダウンとなることを回避することができる
。
尚、上記実施例では、電源ユニットにおける電源切断遅
延手段として信号受信回路の前段に、チャタリング防止
回路を転用した切断信号遅延回路を設けた構成としたが
、本発明はこれに限定されるものではなく、例えば、信
号受信回路内にタイマを設けて、電源切断を遅延する構
成でもよい。
延手段として信号受信回路の前段に、チャタリング防止
回路を転用した切断信号遅延回路を設けた構成としたが
、本発明はこれに限定されるものではなく、例えば、信
号受信回路内にタイマを設けて、電源切断を遅延する構
成でもよい。
以上説明したように、本発明によれば、コンピュータシ
ステム等で、信頼性上量も重要な部署である電源部にお
いて、ＵＰＣ内におけるマイクロプロセッサの誤動作や
、ノイズ等によるシステムダウンを回避することができ
るため、信頼性の向上する電源制御方式を提供すること
ができる。
ステム等で、信頼性上量も重要な部署である電源部にお
いて、ＵＰＣ内におけるマイクロプロセッサの誤動作や
、ノイズ等によるシステムダウンを回避することができ
るため、信頼性の向上する電源制御方式を提供すること
ができる。
第１図は本発明の一実施例の構成図、
第２図は実施例におけるＭＰＵの動作フローチャート、
第３図は従来技術を説明する概略構成図、第４図は従来
における動作フローチャート。 ａ；電源設定手段、 ｂ；出力信号検査手段、 １ ；ＵＰＣ（装置電源制御装置）、 ２；大型装置、 １１ ； １２ ； １３゜ １４ ； ；電源ユニット、 ；電源投入／切断信号、 ；信号受信回路、 ；切断信号遅延回路（電源切断遅延 手段） マイクロプロセッサ（ＭＰＵ）、 投入／切断レジスタ、 …１３ｎ ；ドライバ（ＤＶ）、 信号検査回路。 …３ｎ …４ｎ …５ｎ …６ｎ 本才窯５目Ｓ１の−うζ施イ列ｑ２米日：ｉノ斌ヒ閏第
１図 情こ流層＋ｊ１τお１フろＭＰＵの憧ｈイ乍フローチャ
ート全遠末）支４テ塩ｔえ明する湘先田各４灸Ｘ図第３
図
における動作フローチャート。 ａ；電源設定手段、 ｂ；出力信号検査手段、 １ ；ＵＰＣ（装置電源制御装置）、 ２；大型装置、 １１ ； １２ ； １３゜ １４ ； ；電源ユニット、 ；電源投入／切断信号、 ；信号受信回路、 ；切断信号遅延回路（電源切断遅延 手段） マイクロプロセッサ（ＭＰＵ）、 投入／切断レジスタ、 …１３ｎ ；ドライバ（ＤＶ）、 信号検査回路。 …３ｎ …４ｎ …５ｎ …６ｎ 本才窯５目Ｓ１の−うζ施イ列ｑ２米日：ｉノ斌ヒ閏第
１図 情こ流層＋ｊ１τお１フろＭＰＵの憧ｈイ乍フローチャ
ート全遠末）支４テ塩ｔえ明する湘先田各４灸Ｘ図第３
図
Claims (1)
- 【特許請求の範囲】 複数の電源ユニット（３＿１…３＿ｎ）に対して、電源
の投入及び切断の信号を送出する電源設定手段（ａ）と
、この電源設定手段（ａ）からの送出信号（４＿１…４
＿ｎ）を検査する出力検査手段（ｂ）とを備えた電源制
御方式において、 電源切断信号に対して、一定時間切断を遅延する電源切
断遅延手段（６＿１…６＿ｎ）を各電源ユニット（３＿
１…３＿ｎ）に設け、 電源投入時に、電源投入信号が電源切断信号に変ったと
きに、電源投入の再設定を行うことを特徴とする電源制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155925A JPH025119A (ja) | 1988-06-23 | 1988-06-23 | 電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155925A JPH025119A (ja) | 1988-06-23 | 1988-06-23 | 電源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025119A true JPH025119A (ja) | 1990-01-10 |
Family
ID=15616510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155925A Pending JPH025119A (ja) | 1988-06-23 | 1988-06-23 | 電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025119A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472234U (ja) * | 1990-11-06 | 1992-06-25 | ||
| US5212827A (en) * | 1991-02-04 | 1993-05-18 | Motorola, Inc. | Zero intermediate frequency noise blanker |
| JP2010253044A (ja) * | 2009-04-24 | 2010-11-11 | Canon Inc | 医用画像撮影装置、その情報処理方法及びプログラム |
| JP2021086505A (ja) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | 電源管理装置 |
-
1988
- 1988-06-23 JP JP63155925A patent/JPH025119A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472234U (ja) * | 1990-11-06 | 1992-06-25 | ||
| US5212827A (en) * | 1991-02-04 | 1993-05-18 | Motorola, Inc. | Zero intermediate frequency noise blanker |
| JP2010253044A (ja) * | 2009-04-24 | 2010-11-11 | Canon Inc | 医用画像撮影装置、その情報処理方法及びプログラム |
| JP2021086505A (ja) * | 2019-11-29 | 2021-06-03 | エイブリック株式会社 | 電源管理装置 |
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