JP2001056702A - 多重化計装システム - Google Patents

Abstract

(57)【要約】 【課題】 多重化した計装システムが共有する部位を制
御する場合に、待機系の構成要素を交換する際に発生す
る共有の制御信号への外乱の影響を除去する手段を備え
た多重化計装システムを提供する。 【解決手段】 入力インターフェース(ＩＦ)手段８とこ
の入力ＩＦ手段８を経由して外部信号の授受を制御する
信号変換装置制御部(動作系)１００および信号変換装置
制御部(待機系)１０１とからなる多重化計装システムに
おいて、多重化された信号変換装置制御部１００，１０
１のそれぞれが、入力ＩＦ手段８に対して共通の信号線
１０に制御信号トランシーバ１０７から出力する制御信
号と共通の信号線１０から制御信号レシーバ１０８に戻
ってきたループバック信号とを比較して、妥当性をチェ
ックし、異常が発生した場合に信号変換装置制御部１０
０，１０１内のＣＰＵ１３にそれぞれ割り込みをかける
比較手段１６を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重化計装システ
ムに係り、特に、産業プラントの電気計装の多重化計装
システムに関する。

【０００２】

【従来の技術】信頼性が要求される産業プラントの電気
計装においては、１つの電子部品の故障やケーブルの断
線，接触不良などの伝送系の異常により、システムの誤
動作やシステムダウンが発生しないように、冗長性を持
たせて、システムを多重化している。

【０００３】多重化の手法としては、２重化，３重化な
どがある。３重化システムは、３つの処理結果のうちで
２つ以上が合致している結果を正とみなすものであり、
極めて高い信頼性が要求されるシステムに適用される。
２重化システムは、デュアルシステム，スタンバイシス
テムに大別される。

【０００４】デュアルシステムは、２重系の回路が並列
に同じ処理を実行し、その処理結果を照合する。結果が
一致すれば、その処理結果は正しいとし、結果が不一致
であれば、テストプログラムなどを走行させて、不具合
が発生した部位を抽出し、障害部位を切り離し、処理を
継続する。

【０００５】スタンバイシステムは、オンライン処理を
実行する動作系と待機系とで構成される。動作系が障害
になると、待機系を動作系に切り替え、処理を再開す
る。

【０００６】本発明は、システムを動作系と待機系とに
分けるスタンバイシステムによる多重化計装システムに
関する。

【０００７】図１は、２重化計装システムの構成の一例
を示すブロック図である。この２重化計装システムにお
いては、フィールドに分散する発信器５，接点６，熱電
対７などの検出端からの信号を信号変換装置２を介して
取り込み、上位制御装置１が監視し制御する。信号変換
装置２では、発信器５，接点６，熱電対７などの検出端
の信号を変換し、通信系統を経由して、制御装置１に伝
送する。伝送系統は、信頼性を確保するために、Ａ系通
信系統３およびＢ系通信系統４からなる２重化構成とす
る。

【０００８】図２は、信号変換装置２の構成を示すブロ
ック図である。信号変換装置２は、入力インターフェー
ス(ＩＦ)部８と、２重化された信号変換装置制御部(動
作系)１００と、信号変換装置制御部(待機系)１０１と
からなる。図２は、より具体的には、複数の発信器５，
熱電対７が接続されている信号変換装置２の構成を示し
ている。信号変換装置制御部(動作系)１００から入力Ｉ
Ｆ部８に対して、制御信号１０を出力し、対応する応答
信号１１が返される。接続検出端のタイプに合わせた信
号変換処理を実行した後に、通信系統を経由して、制御
装置１に応答信号を伝送する。図２に示すように、信号
変換装置制御部(動作系)１００と信号変換装置制御部
(待機系)１０１とからなる２重系の構成要素が、共有部
(入力ＩＦ部８)にアクセスする場合、制御信号１０，応
答信号１１のように、２重系の信号が１つだけになる部
分が発生する。

【０００９】図３は、信号変換装置２内部の２重化され
た信号変換装置制御部(動作系)１００および信号変換装
置制御部(待機系)１０１と共有部(入力ＩＦ部８)との接
続部を示すブロック図である。入力ＩＦ部８では、発信
器５，熱電対７などの複数のアナログ信号(最大１６チ
ャンネル)を取り込む構成となっている。信号変換装置
制御部(動作系)１００のＣＰＵ１３は、選択するアナロ
グ信号チャンネルに相当する値を制御レジスタ１５に書
き込む。書き込まれた値は、制御信号トランシーバ１７
を経由して、制御信号１０として入力ＩＦ部８に伝えら
れる。入力ＩＦ部８では、アナログマルチプレクサ２１
に入力された制御信号１０に対応する選択アナログ出力
２２を信号変換装置制御部(動作系)１００に返す。信号
変換装置制御部(動作系)１００においては、ＡＤ変換器
１４が選択アナログ出力２２を取り込みデジタル変換す
る。ＣＰＵ１３は、そのデジタル変換の結果を上位制御
装置１に伝送する。

【００１０】２重化した信号変換装置制御部(動作系)１
００および信号変換装置制御部(待機系)１０１が、共有
する入力ＩＦ部８にアクセスするために、信号変換装置
制御部(動作系)１００からの制御信号１０出力は、共通
の信号線を介して接続するようになっている。制御信号
１０を生成するそれぞれの制御信号トランシーバ１７に
は、３ステートバッファ，オープンコレクタ素子を用い
る。

【００１１】本明細書では、共通の信号線を介した接続
をワイヤード接続という。３ステートバッファを用いた
場合、待機系にある信号変換装置制御部(待機系)１０１
の制御信号１０の出力端をハイインピーダンス状態と
し、電気的に切り離す。一方、オープンコレクタを用い
た場合は、待機状態にある信号変換装置制御部(待機系)
１０１の制御信号１０の出力端をハイインピーダンスと
して、電流をシンクせずに、動作系の制御信号１０の出
力端に干渉しないように運用する。

【００１２】

【発明が解決しようとする課題】信号変換装置制御部
(動作系)１００は、機器内部のメモリ，デバイスのチェ
ック，ループバックチェックなどの自己診斬を実行し、
常に機器自身が正常に動作していることを確認する。

【００１３】信号変換装置制御部(動作系)１００は、自
己診断の結果を上位に位置する制御装置１に伝送し、信
号変換装置制御部(動作系)１００に異常を認識した場
合、制御装置１は、信号変換装置制御部の動作系を待機
系に、待機糸を動作系に切り替える。この時点で信号変
換装置制御部(待機系)１０１は、故障状態にあるため、
交換が求められる。本発明は、異常が発生し動作系、待
機系の切り替え制御がなされた後に、故障状態にある信
号変換装置制御部(待機系)１０１の交換時に発生する問
題点を回避する手段に関する。

【００１４】２重化システムが共有部にアクセスする
際、同時にはアクセスできないので、一方の系が動作
系、他方の系が待機系として動作することになる。制御
信号１０は、２重化した動作系，待機系の信号変換装置
制御部(動作系)１００，信号変換装置制御部(待機系)１
０１の出力が、ワイヤード接続されており、待機系の出
力が、動作系の信号に干渉しないことが前提となってい
る。

【００１５】図４は、図３に示す動作系の信号変換装置
制御部(動作系)１００についての処理手順の例を示すフ
ローチャートである。入力ＩＦ部８には、１６チャンネ
ルのアナログ信号が接続されているので、動作系のＣＰ
Ｕ１３は、取り込みたいチャンネルに該当する値を制御
レジスタ１５に設定する。設定した値は、制御信号トラ
ンシーバ１７を経由して、アナログマルチプレクサ２１
に伝わる。アナログマルチプレクサ２１は、制御信号１
０に対応するチャンネルを選択し、選択アナログ信号２
２出力は、ＡＤ変換器１４に伝わる。

【００１６】図５は、制御レジスタ１５を設定後の時間
と選択アナログ信号２２との関係を示すタイムチャート
である。信号波形は、アナログマルチプレクサ２１およ
びＡＤ変換器１４までの電子回路，配線ルートが持つ時
定数により、真の値に静定するまでに遅れ時間(ｔ０)が
生じる。そのため、ＣＰＵ１３は、制御レジスタ１５に
値を設定した後、選択アナログ信号２２が静定する所定
時間(ｔd)経過した後に、ＡＤ変換器１４を起動させ、
変換結果を読込む。

【００１７】以下、同様の動作手順で、制御レジスタ１
５への設定値を更新しながら、例えば読み込み動作を繰
り返す。

【００１８】次に、２重系システムにおける故障部位の
交換作業について考える。

【００１９】図６は、信号変換装置２の外観の一例を示
す斜視図である。共有部になる入力ＩＦ部８をベースと
し、端子台経由で外部の検出端と接続され信号変換モジ
ュール１２，アナログマルチプレクサ２１などを搭載し
ている。この共有部となる入力ＩＦ部８を制御するた
め、２重化した信号変換装置制御部(動作系)１００と信
号変換装置制御部(待機系)１０１とが、容易に交換でき
るように、コネクタで接続されている。２重系で動作し
ている信号変換装置制御部(動作系)１００と信号変換装
置制御部(待機系)１０１とは、故障が発生した場合に、
故障した系を待機系とし、待機状態にある信号変換装置
制御部(待機系)１０１を交換する。２重系の計装システ
ムは、一方の系の異常が発生しても継続して動作させる
システムであり、故障した信号変換装置制御部(待機系)
１０１は、システムの動作中に交換する。

【００２０】図７は、信号変換装置制御部(待機系)１０
１の挿抜時の状況を示す図である。制御信号１０は、２
重系の制御信号トランシーバ１７のワイヤード出力であ
り、故障した信号変換装置制御部(待機系)１０１を挿抜
した際、瞬間的に制御信号１０に波形の乱れを起こす可
能性がある。図７は、制御信号１０の値(Ｃ)Ｘが挿抜時
に変化した例を示している。

【００２１】制御信号１０の値の変化は、アナログマル
チプレクサ２１のチャンネル切り替えを意味し、選択ア
ナログ信号２２の波形変化が生じる。制御レジスタ１５
の設定からＡＤ変換起動読み込みまでの間に制御信号１
０に乱れが発生した場合、静定前の信号レベルをＡＤ変
換することになる。

【００２２】このような状況では、制御レジスタ１５に
設定した値と制御信号１０の値とが違うことをＣＰＵ１
３が認識できていない点が問題である。

【００２３】図８は、制御信号ループバック機能を持つ
信号変換装置の系統構成の一例を示す図である。図８に
示すように、信号変換装置制御部(動作系)１００および
信号変換装置制御部(待機系)１０１に制御信号１０を監
視するための制御信号ループバック用レシーバ１８を設
け、制御信号ループバック用レシーバ１８経由の読み込
み値と設定値とを比較し妥当性をチェックする方法があ
る。

【００２４】しかし、交換時に発生する制御信号１０の
乱れは瞬間的なものなので、妥当性をチェックするため
の読み込み周期の隙間において制御信号１０の乱れが発
生した場合、この乱れを検出できない。

【００２５】このように２重系システムの待機系にある
信号変換装置制御部(待機系)１０１を交換する際、動作
系の誤動作を引き起こすおそれがある。また、動作系の
信号変換装置制御部(動作系)１００は、正常な制御信号
１０を出力したつもりでいるため、誤動作が発生した
際、認識できない点も問題となる。

【００２６】本発明の目的は、多重化した計装システム
が共有する部位を制御する場合に、待機系の構成要素を
交換する際に発生する共有の制御信号への外乱の影響を
除去する手段を備えた多重化計装システムを提供するこ
とである。

【００２７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、外部信号を取り込む入力インターフェー
ス(ＩＦ)手段とこの入力ＩＦ手段を経由して外部信号の
授受を制御する多重化された信号変換装置制御部(動作
系)および信号変換装置制御部(待機系)とからなる多重
化計装システムにおいて、多重化された信号変換装置制
御部のそれぞれが、入力ＩＦ手段に対して共通の信号線
に出力する制御信号と共通の信号線から戻ってきたルー
プバック信号とを比較して妥当性をチェックし異常が発
生した場合に信号変換装置制御部内のＣＰＵに割り込み
をかける比較手段を設けた多重化計装システムを提案す
る。

【００２８】前記比較手段は、異常の継続時間に基づき
異常が過渡現象か継続現象かを判定し、異常となった信
号変換装置制御部(待機系)の交換作業による一時的異常
か信号変換装置制御部(待機系)の重故障による継続的異
常かを判別する手段を含むことができる。

【００２９】その場合、割り込みを受けたＣＰＵは、信
号変換装置制御部(待機系)の挿抜時に発生するチヤタリ
ング時間およびアナログ信号の静定時問(ｔd)の待ち時
間を挿入し、信号レベルが静定した後に、信号変換処理
を実行する。

【００３０】信号変換装置制御部(動作系)の制御レジス
タの設定値が、制御信号として正常な値を保っているこ
とは、ループバックした制御信号の値と制御レジスタの
設定値とを常時ハードウェアで監視していれば、確認で
きる。異常が発生したことを割り込み信号でＣＰＵに報
告すれば、ＣＰＵの負荷を上げることなく、異常を常時
監視できる。ＣＰＵは、割り込み受け付け後、待機系の
信号変換装置制御部(待機系)交換により発生するノイズ
と認識し、一定の待ち時間経過後に所定の信号変換処理
動作を継続すればよい。

【００３１】

【発明の実施の形態】次に、図９〜図１４を参照して、
本発明による多重化計装システムの実施例を説明する。
ただし、多重化計装システム全体の概略の系統構成は、
上記図１および図２の従来と変わらない。

【００３２】すなわち、図１は、本発明による多重化計
装システムの一実施例として２重化計装システムの構成
を示すブロック図である。フィールドに分散配置されて
いる発信器５などの検出端からの信号を信号変換装置２
で取り込み、採取したデータを通信ラインを経由して、
制御装置１に伝送する系統構成であり、信頼性を確保す
るために２重化されている。

【００３３】図２は、図１における信号変換装置２の構
成の一例を示すブロック図である。信号変換装置２は、
２重化された信号変換装置制御部(動作系)１００および
信号変換装置制御部(待機系)１０１と、外部からの信号
を取り込む入力ＩＦ部８とからなる。信号変換装置制御
部(動作系)１００が、共有している入力ＩＦ部８に対し
て採取データを選択するための制御信号１０を出力する
と、入力ＩＦ部８は、対応する応答信号１１を返す。信
号変換装置制御部(動作系)１００は、応答信号１１を受
け取り、通信系統を経由して、制御装置１にその応答信
号を伝送する。

【００３４】図９は、本発明に特徴的な信号変換装置２
内部の２重化された信号変換装置制御部(動作系)１００
および信号変換装置制御部(待機系)１０１と共有部(入
力ＩＦ部８)との接続部を示すブロック図である。入力
ＩＦ部８では、発信器５、熱電対７などの複数のアナロ
グ信号(最大１６チャンネル)を取り込む構成としてい
る。信号変換装置制御部(動作系)１００のＣＰＵ１３
は、選択するアナログ信号チャンネルに相当する値を制
御レジスタ１５に書き込む。書き込まれた値は、制御信
号トランシーバ１７を経由し、制御信号１０として入力
ＩＦ部８に伝えられる。入力ＩＦ部８は、該当する選択
アナログ出力２２を信号変換装置制御部(動作系)１００
に返す。信号変換装置制御部(動作系)１００では、ＡＤ
変換器１４が、選択アナログ出力２２を取り込み、デジ
タル変換する。ＣＰＵ１３は、デジタル変換した値を上
位の制御装置１に伝送する２重化した信号変換装置制御
部(動作系)１００，信号変換装置制御部(待機系)１０１
が共有する入力ＩＦ部８にアクセスするために、信号変
換装置制御部(動作系)１００，信号変換装置制御部(待
機系)１０１からの制御信号１０出力は、ワイヤード接
続できるように、制御信号１０を生成するトランシーバ
１７に、３ステートバッファまたはオープンコレクタ素
子を用いる。

【００３５】３ステートバッファを用いた場合、待機系
にある信号変換装置制御部(待機系)１０１の制御信号１
０出力をハイインピーダンス状態とし、電気的に切り離
す。オープンコレクタを用いた場合、待機系にある信号
変換装置制御部(待機系)１０１の制御信号１０出力をハ
イインピーダンス出力として、電流をシンクせずに、動
作系の制御信号１０の出力端に干渉しないように運用す
る。

【００３６】図１０は、信号変換装置制御部(動作系)１
００および信号変換装置制御部(待機系)１０１内部の制
御信号１０を監視する回路構成の一例を示す図である。
この監視回路は、ＣＰＵ１３と、制御レジスタ１５と、
制御信号トランシーバ１７と、制御信号ループバック用
レシーバ１８と、比較器１６とからなる。なお、図１０
に示す回路構成においては、制御信号１０出力を４ビッ
ト構成としている。ＣＰＵ１３が制御レジスタ１５に書
き込んだ設定値(ＤO［３．．０］)と、制御信号ループ
バック用レシーバ１８経由で取り込んだ制御信号１０か
らのループバック信号(ＤI［３．．０］)とを比較器１
６で比較して妥当性をチェックし、異常が発生した場
合、ＣＰＵ１３に対して割り込み信号２０を出力する。

【００３７】図１１は、比較器１６の内部動作を示すタ
イムチャートである。比較器１６は、制御レジスタ１５
の設定値(ＤO［３．．０］)とループバック信号(ＤI
［３．．］)とを比較する。制御信号トランシーバ１７
と制御信号ループバック用レシーバ１８とを経由する伝
搬遅延時間があるために、ＤO［３．．０］とＤI
［３．．０］とを比較する際、遅延時間が原因の不一致
領域が生じる。この不一致領域を無視するために、伝搬
遅延時間以上を見積もったＤO［３．．０］のデイレイ
信号(ＤO［３．．０］−Ｄelay)を生成し、ＤO［３．．
０］とＤO［３．．０］＿Ｄelayとのレベルが合致して
いる区間を比較回路の有効期間(ＤO［３．．０］＿Chk)
とする。比較器１６は、有効期間中のみ動作するものと
し、有効期間中にＤO［３．．０］とＤI［３．．０］と
の間に整合性がない場合を異常とみなし、ＣＰＵ１３に
対して割り込み信号２０を出力する。

【００３８】図１２は、ＣＰＵ１３の割り込みを受け付
け後の動作を示すタイムチャートである。ＣＰＵ１３
は、比較器１６から割り込みを受け付けると、制御信号
１０にノイズが混入したと認識し、信号変換装置制御部
(待機系)１０１の挿抜時に発生するチヤタリング時間お
よびアナログ信号の静定時問(ｔd)の待ち時間を挿入
し、信号レベルが静定した後に、信号変換処理を実行す
るので、正常な信号変換処理を継続できる。

【００３９】図１３は、比較器１６内部の具体的な回路
構成の一例を示す回路図である。この回路は、制御信号
１０の１信号ラインに相当するものであり、制御信号１
０が複数あれば、その数だけ同様の回路を構築する。

【００４０】図１４は、割込み受付後におけるＣＰＵ１
３の処理手順を示すフローチャートである。ＣＰＵ１３
は、比較器１６からの割込みを受付た後、割込みフラグ
をクリアする。信号変換装置制御部（待機系）１０１の
挿抜時に発生するノイズであれば、一過性の現象であ
り、比較結果の不一致は一時的なものであるため、フラ
グをクリアした後には再度すなわち連続して割込みは発
生しないと考えられる。

【００４１】そこで、フラグをクリアできれば、ノイズ
と判定し，以下の処理を実行する。割込む発生タイミン
グがＡＤ変換器１４の起動・読込み後であれば、チヤタ
リングタイムの待ち時間を挿入して、通常処理に戻る。
割込み発生タイミングが、制御レジスタ設定後でかつＡ
Ｄ変換器１４の起動・読込み前ならば、チヤタリングタ
イム＋アナログ信号の静定時間（ｔd）を挿入して、通
常処理に戻る。このようにすると、ボード交換時の共有
信号へのノイズの影響を回避し、正常な信号変換処理を
継続できる。

【００４２】一方，割込みフラグのクリア処理にもかか
わらず、割込みフラグが消えない場合、すなわち、制御
レジスタ１５の設定値と制御信号１０のループバック信
号との不一致が連続する場合は、待機系の信号変換装置
制御部（待機系）１０１の制御信号トランシーバ１７の
出力信号が干渉し続けている可能性が高い。この場合
は、重故障であり、共有部に正常にアクセスできないた
め，上位の制御装置１に対し、ボードが異常であるとし
て、交換を要求する。

【００４３】

【発明の効果】本発明によれば、２重化された信号変換
装置制御部(動作系)と信号変換装置制御部(待機系)とが
共有アクセス部である入力ＩＦ部に対して出力する制御
信号の妥当性を判定できるとともに、待機系を交換する
際に発生する可能性のある共有部へのノイズの影響を抑
制できる。

【００４４】また、通常なされている手動スイッチによ
る信号遮断をする必要がないため、スイッチの手動操作
に伴うヒューマンエラーの発生のおそれがない。

【図面の簡単な説明】

【図１】２重化計装システムの構成の一例を示すブロッ
ク図である。

【図２】信号変換装置２の構成を示すブロック図であ
る。

【図３】信号変換装置２内部の２重化された信号変換装
置制御部(動作系)１００および信号変換装置制御部(待
機系)１０１と共有部(入力ＩＦ部８)との接続部を示す
ブロック図である。

【図４】図３に示す動作系の信号変換装置制御部(動作
系)１００についての処理手順の例を示すフローチャー
トである。

【図５】制御レジスタ１５を設定後の時間と選択アナロ
グ信号２２との関係を示すタイムチャートである。

【図６】信号変換装置２の外観の一例を示す斜視図であ
る。

【図７】信号変換装置制御部(待機系)１０１の挿抜時の
状況を示す図である。

【図８】制御信号ループバック機能を持つ信号変換装置
の系統構成の一例を示す図である。

【図９】本発明に特徴的な信号変換装置２内部の２重化
された信号変換装置制御部(動作系)１００および信号変
換装置制御部(待機系)１０１と共有部(入力ＩＦ部８)と
の接続部を示すブロック図である。

【図１０】信号変換装置制御部(動作系)１００および信
号変換装置制御部(待機系)１０１内部の制御信号１０を
監視する回路構成の一例を示す図である。

【図１１】比較器１６の内部動作を示すタイムチャート
である。

【図１２】ＣＰＵ１３の割り込みを受け付け後の動作を
示すタイムチャートである。

【図１３】比較器１６内部の具体的な回路構成の一例を
示す回路図である。

【図１４】割込み受付後におけるＣＰＵ１３の処理手順
を示すフローチャートである。

【符号の説明】

１ 制御装置 ２ 信号変換装置 ３ Ａ通信系統 ４ Ｂ通信系統 ５ 発信器 ６ 接点 ７ 熱電対 ８ 入力ＩＦ部 １０ 制御信号 １１ 応答信号 １２ 信号変換モジュール １３ ＣＰＵ １４ ＡＤ変換器 １５ 制御レジスタ １６ 比較器 １７ 制御信号トランシーバ １８ 制御信号ループバック用レシーバ ２０ 割り込み信号 ２１ アナログマルチプレクサ ２２ 選択アナログ出力 １００ 信号変換装置制御部(動作系) １０１ 信号変換装置制御部(待機系)

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部信号を取り込む入力インターフェー
   ス(ＩＦ)手段と前記入力ＩＦ手段を経由して外部信号の
   授受を制御する多重化された信号変換装置制御部(動作
   系)および信号変換装置制御部(待機系)とからなる多重
   化計装システムにおいて、 前記多重化された信号変換装置制御部のそれぞれが、前
   記入力ＩＦ手段に対して共通の信号線に出力する制御信
   号と前記共通の信号線から戻ってきたループバック信号
   とを比較して妥当性をチェックし異常が発生した場合に
   前記信号変換装置制御部内のＣＰＵに割り込みをかける
   比較手段を設けたことを特徴とする多重化計装システ
   ム。
2. 【請求項２】 請求項１に記載の多重化計装システムに
   おいて、 前記比較手段が、異常の継続時間に基づき前記異常が過
   渡現象か継続現象かを判定し、異常となった前記信号変
   換装置制御部(待機系)の交換作業による一時的異常か前
   記信号変換装置制御部(待機系)の重故障による継続的異
   常かを判別する手段を含むことを特徴とする多重化計装
   システム。
3. 【請求項３】 請求項２に記載の多重化計装システムに
   おいて、 割り込みを受けた前記ＣＰＵが、前記信号変換装置制御
   部(待機系)の挿抜時に発生するチヤタリング時間および
   アナログ信号の静定時問(ｔd)の待ち時間を挿入し、信
   号レベルが静定した後に、信号変換処理を実行すること
   を特徴とする多重化計装システム。