JP2803620B2 - フォルトトレラント計算機における多数決処理回路 - Google Patents
フォルトトレラント計算機における多数決処理回路Info
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Description
れる宇宙飛翔体の搭載機器などに装備され、複数の中央
演算処理装置が同期して並列動作した演算結果を電圧レ
ベルとしてモニタ し、多数決処理を行うフォルトトレラ
ント計算機における多数決処理回路に関する。
の搭載機器には、三個以上の中央演算処理装置（ＣＰ
Ｕ）が同期して並列動作し、その演算結果を多数決で採
用するフォルトトレラント計算機が用いられている。こ
のフォルトトレラント計算機における多数決処理回路
は、三個以上のＣＰＵの演算結果をデジタル論理演算で
処理した多数決の結果を採用している。
かる多数決処理回路として、特開昭６４−４６８４４号
公報に記載の中央演算処理装置の障害判定回路、及び特
開平３−５０９１６号公報に記載の多機能多数決回路が
知られている。
のエラー信号を受けると多数決判定回路による判定結果
にメインＣＰＵにリセット信号を出力する。この動作に
よってメインＣＰＵが正常動作に戻るとメインＣＰＵが
多数決判定回路にリセットをかけて新たな障害に備える
ようになっている。また、後者の従来例は、多数決が得
られない際に多数決と異なる入力信号を検出して、故障
信号源の排除を可能にし、最終的に残った一つの信号源
を利用できるようにしている。
は、ＣＰＵの演算結果をデジタル論理演算しているた
め、多数決の演算が完了した後に多数決の結果データ及
び故障検出結果データを出力する。換言すれば、演算速
度分だけ多数決の結果データ及び故障検出結果データの
出力が遅れることになり、高速処理の要求に対応できな
い欠点がある。
し、その多数の演算結果から多数決による演算結果デー
タを採用する場合、デジタル論理演算に能動素子を用い
ているため、多数決回路が複雑化して大規模化し、その
信頼性が低下するとい欠点がある。
課題を解決するものであり、アナログ信号処理の受動素
子を用いて多数決処理及び故障検出処理を高速化し、そ
の装置規模が増大化せずに、データ処理の信頼性が向上
するフォルトトレラント計算機における多数決処理回路
の提供を目的とする。
に、請求項１記載の発明は、複数の中央演算処理装置が
同期して並列動作した演算結果を電圧レベルとしてモニ
タし多数決処理を行うフォルトトレラント計算機におけ
る多数決処理回路であって、前記複数の中央演算処理装
置のそれぞれの演算結果データごとに有限インピーダン
スを有して出力する複数のバッファと、前記複数のバッ
ファの出力データが供給される複数のデータラインと、
前記中央演算処理装置の故障により前記データラインか
ら非正常レベルが入力された際に、この非正常レベルと
スレッシユホールド電圧とを比較して、正常なレベルデ
ータを出力する比較手段とを備える構成としてある。
における多数決処理回路は、前記複数のデータラインに
障害検出手段を接続し、かつ、複数の中央演算処理装置
のそれぞれの演算結果データごとにバッファの有限イン
ピーダンスを異なる値に設定するとともに、障害検出手
段が、中央演算処理装置の故障が生じた際のデータライ
ンのそれぞれの非正常レベルに基づいて、故障が発生し
た中央演算処理装置を判別する構成としてある。
における多数決処理回路は、前記障害検出手段が、故障
発生の中央演算処理装置を判別した際に、この中央演算
処理装置のバッファをハイインピーダンスに設定して動
作停止を行う構成としてある。
ント計算機における多数決処理回路は、同期して並列動
作する中央演算処理装置のそれぞれの演算結果データを
電圧レベルとしてモニタし、アナログ処理用の複数のデ
ータラインに出力する。このデータが非正常レベルの場
合に、非正常レベルとスレッシユホールド電圧とを比較
し、この際の非正常レベルがスレッシユホールド電圧を
越えるようにデータラインに電圧を供給して、正常なレ
ベルデータを出力できるようにする。
例えば、抵抗素子や比較器を用いて、その多数決処理が
高速化される。したがって、従来例のようにデジタル論
理演算の速度分だけ多数決結果データ及び故障検出結果
データの出力が遅れなくなり、さらに、デジタル論理演
算に能動素子を用いていないため、多数決回路が簡素化
される。すなわち、装置規模が増大化せずに、データ処
理の信頼性が向上することになる。
算機における多数決処理回路は、データラインに出力さ
れる、それぞれの演算結果データの非正常レベルに基づ
いて故障が発生した中央演算処理装置を判別し、この中
央演算処理装置のバッファをハイインピーダンスに設定
して動作停止を行っている。この場合も、アナログ信号
処理の受動素子を用いることによって、装置規模が増大
化せずに、故障検出処理が高速化され、データ処理の信
頼性が向上する。
ト計算機における多数決処理回路の実施の形態を図面を
参照して詳細に説明する。図１は本発明のフォルトトレ
ラント計算機における多数決処理回路の実施形態の構成
を示す回路図である。図１の例は、フォルトトレラント
計算機における三つのＣＰＵが同期して並列動作するも
のであり、ＣＰＵ１，２，３でのそれぞれの演算結果デ
ータごとに有限インピーダンスを有するバッファを備え
るバッファ部１ａ，２ａ，３ａを有している。
ピーダンスＲA ，ＲB ，ＲC をもって、それぞれのライ
ンに出力データを供給するアナログデータライン部４を
有している。このアナログデータライン部４のそれぞれ
のラインはバッファ部１ａ〜３ａの出力インピーダンス
ＲA ，ＲB ，ＲC に比較して十分に高い抵抗値の抵抗器
Ｒpでプルアップされている。
ラインごとの電位を検出する比較器を備えたコンパレー
タ部５が接続されており、このコンパレータ部５はＣＰ
Ｕ１〜３のバッファ部１ａ〜３ａの出力インピーダンス
ＲA ，ＲB ，ＲC の値によって定められたスレッシユホ
ールド電圧Ｖthと比較し、その結果データを出力する。
また、アナログデータライン部４には、いずれのＣＰＵ
１〜３で異常動作の障害が発生したかを検出する障害検
出回路７が接続されている。
る。図２は実施形態の動作のタイミングを示すタイミン
グチャートである。図１及び図２において、この多数決
処理回路では、図２（ｇ）に示すサイクル１，２，３，
４，５，６，７における正常な出力ロジックレベルを、
図２（ｆ）に示すＬ（ローレベル），Ｈ（ハイレベ
ル），Ｈ，Ｌ，Ｈ，Ｌ，Ｌとする。ここで、図２（ａ）
（ｃ）に示すＣＰＵ１，３が正常に動作して、その出力
データを送出し、かつ、ＣＰＵ２に異常が発生して、図
２（ｂ）に示すように３サイクル目がロー（Ｌ）レベル
出力となった場合、アナログデータライン部４での３サ
イクル目の電位は電圧Ｖccと接地電位（ＧＮＤ）との間
の中間となる。
部１ａ〜３ａの出力インピーダンスがＲA ，ＲB ，ＲC
≫抵抗値Ｒpとなるように、予め設定することによっ
て、３サイクル目のアナログデータライン部４での電位
が「２／３Ｖcc」となる。このときコンパレータ部５の
スレッシユホールド電圧Ｖthを「１／２Ｖcc」に設定す
ると、アナログデータライン部４での電位が高いため
（２／３Ｖcc）、コンパレータ部５の出力データは正常
なロジックレベルのハイ（Ｈ）レベルを出力する。ＣＰ
Ｕ１，３に異常が発生した際もＣＰＵ２の異常動作と同
様に動作する。
１ａ〜３ａの出力インピーダンスＲA ＝Ｒ，出力インピ
ーダンスＲB ＝５／６Ｒ、出力インピーダンスＲC ＝２
／３Ｒに設定した場合、例えば、３サイクル目でＣＰＵ
１が異常動作となった際にアナログデータライン部４の
電位が「１９／３７Ｖcc」となる。
となった際にアナログデータライン部４の電位が「２２
／３７Ｖcc」となり、３サイクル目でＣＰＵ３が異常動
作となった際にアナログデータライン部４の電位が「２
５／３７Ｖcc」となる。すなわち、ＣＰＵ１〜３の異常
動作によってアナログデータライン部４の電位が異なる
ため、この電位を障害検出回路７で検出することによっ
てＣＰＵ１〜３の異常動作を切り分けて判別できるよう
になる。
〜３のバッファ部１ａ〜３ａの動作をオフ（ＯＦＦ）に
設定する。この場合、バッファ部１ａ〜３ａをハイイン
ピーダンスに設定して動作を停止する。
明するための図である。図３の例では、Ｎ番目のＣＰＵ
のバッファの出力インピーダンスを「（２Ｎ−ｎ）／２
Ｎ×Ｒ」と設定する。したがって、Ｎ−１番目は「（Ｎ
＋１）／２Ｎ×Ｒ」となり、このそれぞれに異なるバッ
ファの出力インピーダンスによるアナログデータライン
部４での電位を障害検出回路７で検出することによっ
て、Ｎ個中のＣＰＵの異常動作を切り分け（判別）て検
出できるようになる。
１，２記載のフォルトトレラント計算機における多数決
処理回路によれば、中央演算処理装置のそれぞれの演算
結果データをアナログ処理用の複数のデータラインに出
力し、このデータが非正常レベルの場合に、正常なレベ
ルデータを出力できるので、アナログ信号処理の受動素
子を用いて、その多数決処理を高速化できるとともに、
デジタル論理演算に能動素子を用いていないため、多数
決回路が簡素化され、装置規模が増大化せずに、データ
処理の信頼性が向上する。
算機における多数決処理回路によれば、データラインに
出力される演算結果データの非正常レベルに基づいて故
障が発生した中央演算処理装置を判別して、その動作停
止を行っているため、この場合もアナログ信号処理の受
動素子を用いることによって、装置規模が増大化せず
に、故障検出処理が高速化され、データ処理の信頼性が
向上する。
数決処理回路の実施形態の構成を示す回路図である。
チャートである。
別を説明するための図である。
Claims (3)
- 【請求項１】 複数の中央演算処理装置が同期して並列
動作した演算結果を電圧レベルとしてモニタし多数決処
理を行うフォルトトレラント計算機における多数決処理
回路であって、 前記複数の中央演算処理装置のそれぞれの演算結果デー
タごとに有限インピーダンスを有して出力する複数のバ
ッファと、 前記複数のバッファの出力データが供給される複数のデ
ータラインと、 前記中央演算処理装置の故障により前記データラインか
ら非正常レベルが入力された際に、この非正常レベルと
スレッシユホールド電圧とを比較して、正常なレベルデ
ータを出力する比較手段を備えることを特徴とするフォ
ルトトレラント計算機における多数決処理回路。 - 【請求項２】 前記複数のデータラインに障害検出手段
を接続し、かつ、複数の中央演算処理装置のそれぞれの
演算結果データごとにバッファの有限インピーダンスを
異なる値に設定するとともに、前記障害検出手段が、前
記中央演算処理装置の故障が生じた際のデータラインの
それぞれの非正常レベルに基づいて、故障が発生した中
央演算処理装置を判別することを特徴とする請求項１記
載のフォルトトレラント計算機における多数決処理回
路。 - 【請求項３】 前記障害検出手段が、故障発生の中央演
算処理装置を判別した際に、この中央演算処理装置のバ
ッファをハイインピーダンスに設定して動作停止を行う
ことを特徴とする請求項２記載のフォルトトレラント計
算機における多数決処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050599A JP2803620B2 (ja) | 1996-03-07 | 1996-03-07 | フォルトトレラント計算機における多数決処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050599A JP2803620B2 (ja) | 1996-03-07 | 1996-03-07 | フォルトトレラント計算機における多数決処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246955A JPH09246955A (ja) | 1997-09-19 |
| JP2803620B2 true JP2803620B2 (ja) | 1998-09-24 |
Family
ID=12863443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8050599A Expired - Lifetime JP2803620B2 (ja) | 1996-03-07 | 1996-03-07 | フォルトトレラント計算機における多数決処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803620B2 (ja) |
-
1996
- 1996-03-07 JP JP8050599A patent/JP2803620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246955A (ja) | 1997-09-19 |
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