KR100904752B1 - 인접 메모리 셀과의 필드 커플링에 의해 영향을 받는메모리 셀로부터 데이터를 복원시키는 기법 - Google Patents

인접 메모리 셀과의 필드 커플링에 의해 영향을 받는메모리 셀로부터 데이터를 복원시키는 기법 Download PDF

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Abstract

본 발명은 메모리 셀들의 인접 열을 후속적으로 프로그래밍하는 결과로서 메모리 셀들의 1개 열에 저장된 겉보기 전하 레벨의 저하를 극복하는 기술이다. 후속적으로 프로그래밍된 열의 데이터를 저장한 후, 그 셀의 전하 레벨들이 공통 레벨로 구동된다. 셀들의 제 1 열의 전하 레벨들이 그후 제 2 열의 전하 레벨로부터 균일한 영향을 가지며, 결국, 제 1 열에 저장된 데이터를 계속적으로 판독하는 기회가 상당히 증가된다.
메모리 셀, 필드 커플링, 데이터 복원

Description

인접 메모리 셀과의 필드 커플링에 의해 영향을 받는 메모리 셀로부터 데이터를 복원시키는 기법{TECHNIQUES OF RECOVERING DATA FROM MEMORY CELLS AFFECTED BY FIELD COUPLING WITH ADJACENT MEMORY CELLS}
도 1은 본 발명이 구현된 예시적인 메모리 시스템과 연산을 개략적으로 도시한다;
도 2는 도 1의 시스템의 메모리 셀들의 어레이내에서 메모리 셀들의 저장 엘리먼트의 평면도이다;
도 3a와 3b는 본 발명의 1개 어플리케이션을 도시하는 프로그래밍된 메모리 셀 분포 곡선이다;
도 4는 도 1-3b의 메모리 시스템의 연산의 일 예를 제공하는 순서도이다;
도 5a, 5b 및 5c는 본 발명이 구현된 3가지 유형의 메모리 셀 어레이의 예시적인 구조와 연산을 도시한다;
도 6a와 6b는 데이터를 현존 비-휘발성 메모리 셀 어레이의 특정 유형으로 프로그래밍하기 위한 기술을 나타낸다;
도 6c는 도 8에 도시된 특정 연산의 부분으로서 수행되는 다른 프로그래밍 기술을 도시한다;
도 7은 비-휘발성 메모리 셀들을 프로그래밍시키도록 사용된 반복 프로그래 밍 펄스의 1개 포맷을 도시하며, 이는 도 6a, 6b 및 6c에 도시되어 있다; 및
도 8은 정규 데이터 프로그래밍이 도 6a와 6b에 도시된 현존 비-휘발성 메모리 셀 어레이의 특정 유형의 연산을 나타내는 순서도이다.
<도면의 주요 부호에 대한 간단한 설명>
11 : 블럭 13 : 제어기
17 : 어드레스 디코더 19 : 프로그램 및 판독
21 : RAM 23 : ECC
본 발명은 일반적으로 데이터 메모리의 분야에 관한 것이며, 더 상세하게는, 전도성 플로팅 게이트 또는 전자 저장 엘리먼트로서 유전 물질을 활용하는 플래시 전기적 소거 및 프로그램 가능한 판독 전용 메모리(flash EEPROMs)를 포함하지만 이에 제한되지 않는 전자 전하의 레벨로서 데이터를 저장하는 유형의 메모리들에 관한 것이다.
플래시 EEPROM 어레이의 각 저장 엘리먼트가, 저장 엘리먼트 트랜지스터의 임계 레벨의 2개 범위가 저장 레벨로서 규정된, 이진 모드로 연산하여 데이터의 단일 비트를 저장하는 것이 현재의 상업 제품에서 일반적이다. 트랜지스터들의 임계 레벨들은 그 저장 엘리먼트에 저장된 전하 레벨의 범위에 부합한다. 메모리 어레이의 사이즈를 축소시키는것 외에, 추세는 각 저장 엘리먼트 트랜지스터에 1개 이상 비트를 저장함으로써 그러한 메모리 어레이의 데이터 저장의 밀도를 증가시키는 것이다. 이는 2개 이상의 임계 레벨들을 각 저장 엘리먼트 트랜지스터에 대한 저장 상태, 상업 제품으로 현재 포함되고 있는 4개의 그러한 상태(저장 엘리먼트 당 2비트의 데이터)로서 규정함으로써 달성된다. 더 많은 저장 상태, 이를 테면 저장 엘리먼트 당 16개 상태가 고려된다. 각 저장 엘리먼트 메모리 트랜지스터는 실제적으로 연산되는 임계 전압의 총 범위(윈도우)를 가지며, 그 범위는 상태들이 서로간에 명확하게 구별지울 수 있도록 상태들간의 마진을 더하여 범위에 대해 규정된 상태들의 개수로 분할된다.
각 메모리 셀에 저장된 상태들의 개수가 증가함에 따라, 저장 엘리먼트에 프로그래밍된 전하 레벨에서 임의 시프트의 허용오차는 감소한다. 각 저장 상태에 대해 지정된 전하의 범위들이 필연적으로 더 협소하게 이루어지며 각 메모리 셀 저장 엘리먼트에 저장된 상태들의 개수가 증가함에 따라 서로 더 근접하게 위치되어야 하고, 프로그래밍은 증가된 정밀도로 수행되어야 하며 허용될 수 있는 저장된 저장 레벨에서 사후-프로그래밍 시프트의 정도는, 실제적이거나 또는 겉보기 시프트이건간에, 감소된다. 하나의 셀에 저장된 전하에 대한 실제적인 방해는 그 셀을 프로그래밍 및 판독할 때, 그리고 그 셀과 어느 정도의 전기적 커플링을 갖는 다른 셀들을 판독, 프로그래밍, 및 삭제할 때 야기될 수 있다.
저장된 전하 레벨에서 겉보기 시프트는 저장 엘리먼트들간의 필트 커플링때문에 발생할 수 있다. 이러한 커플링의 정도는 메모리 셀 어레이의 사이즈가 감소됨에 따라 필연적으로 증가되며, 이는 집적 회로 제조 기술의 개선의 결과로서 일 어난다. 상기 문제점은 상이한 시간에 프로그래밍되었던 2개 그룹의 인접 셀들간에 가장 명백하게 발생한다. 셀들의 1개 그룹은 데이터의 1개 세트에 부합하는 저장 엘리먼트에 전하 레벨을 부가하도록 프로그래밍된다. 셀의 제 2 그룹이 데이터의 제 2 세트로 프로그래밍된 후, 셀들의 제 1 그룹의 저장 엘리먼트들로부터 판독된 전하 레벨들은 상기 제 1 그룹과 용량성으로 커플링되는 저장 엘리먼트의 제 2 그룹상의 전하 효과 때문에 프로그래밍된 것보다도 상이한 것으로 종종 나타난다. 이는 유핀 효과로서 공지되어 있으며, 미국 특허 제5,867,429호에 기술되어 있고, 이 특허는 전적으로 참조로서 본문에 포함된다. 이 특허는 저장 엘리먼트의 2개 그룹을 서로 물리적으로 분리시키거나, 또는 제 1 그룹의 셀을 판독할 때 저장 엘리먼트의 제 2 그룹에 대한 전하의 효과를 고려하는 것을 기술한다.
자기 디스크 저장 시스템을 포함하는 본문에 기술된 메모리 시스템의 유형에 있어서 뿐만 아니라 다른 유형에 있어서, 저장되는 데이터의 무결성은 에러 보정 기술을 사용하여 유지된다. 가장 일반적으로, 에러 보정 코드(ECC)는 하나의 시간에 저장되는 각 섹터 또는 다른 유니트에 대해 계산되며, 그 ECC는 데이터와 함께 저장된다. ECC는 ECC가 계산되었던 유저 데이터의 섹터와 함께 가장 일반적으로 저장된다. 이 데이터가 메모리로부터 판독될 때, ECC는 판독되는 유저 데이터의 무결성을 결정하는데 사용된다. 데이터 섹터 내에서 데이터의 1개 또는 몇개의 에러 비트들은 종종 ECC를 사용하여 보정될 수 있지만 더 많은 에러의 존재는 의도된 데이터 판독을 실패로 만든다. 그러므로, 인접한 메모리 셀들과의 근접한 필드 커플링 때문에 부정확하게 판독되는 비트들의 존재는 의도된 데이터 판독을 실패로 초래할 수 있다.
ECC를 사용하여 또는 다른 방법으로 실패한 것으로 결정되었던, 제 1 그룹의 메모리 셀의 실패한 판독으로부터 유효한 데이터를 복원시킬 수 있기 위해서, 적어도 인접한 메모리 셀들의 제 2 그룹의 데이터는, 판독되는 제 1 그룹과 커플링된 필드이며, 다른 경우에 임시적으로 또는 영구적으로 판독 및 기록되며, 이어서 제 2 그룹에서 셀들의 프로그래밍된 레벨을 메모리 셀들의 제 2 그룹에 오리지날로 기록된 데이터가 정확하게 판독되도록 하는 레벨로 조정한다. 이상적으로, 메모리 셀들의 제 2 그룹의 프로그래밍된 레벨들은 셀들의 제 1 그룹이 판독되는 데이터로 프로그래밍되었들 때 존재하는 레벨로 리턴된다. 셀들의 제 2 그룹으로부터 커플링된 필드들은 그후 제 1 그룹이 프로그래밍되었들 때 동일해지므로, 데이터는 그후 제 1 그룹으로부터 정확하게 판독된다. 그러나 제 2 그룹을 제 1 그룹이 프로그래밍되었을 때 존재하는 조건으로 리턴시키는 것이 종종 실용적이지 못하는데, 왜냐하면 초기 조건이 공지되지 않았거나 다른 이유 때문에, 제 2 그룹의 셀들의 프로그래밍된 레벨은 이와 달리 공통 레벨(common level), 일반적으로 메모리 시스템의 가장 높은 프로그래밍 레벨로 조정된다.
본 발명은 다양한 유형의 플래시 EEPROM 셀 어레이로 구현될 수 있다. NOR 어레이의 한가지 설계는 인접 비트(행(column)) 라인들에 연결된 메모리 셀들과 워드(열(row)) 라인에 연결된 제어 게이트들을 갖는다. 개개의 셀들은 셀과 직렬로 형성된 셀렉트 트랜지스터를 지니거나 지니지 않은 하나의 저장 엘리먼트 트랜지스 터, 또는 단일 셀렉트 트랜지스터에 의해 구분되는 2개의 저장 엘리먼트를 포함한다. 저장 시스템에서 그러한 에러이와 그 사용의 예들은 참조로 본문에 포함된 샌디스크 코포레이션의 하기 미국 특허와 계류중인 특허출원들에 제시되어 있다: 특허 제5,095,344호, 제5,172,338호, 제5,602,987호, 제5,663,901호, 제5,430,859호, 제5,657,332호, 제5,712,180호, 제6,091,633호, 제6,103,573호 및 제6,151,248호 그리고 2000년 2월 17일 제출된 특허출원 제09/505,555호, 2000년 9월 22일 제출된 제09/667,344호, 2001년 8월 8일 제출된 제09/925,102호, 및 2001년 8월 8일 제출된 제09/925,134호.
NAND 어레이의 한가지 설계는 비트 라인과 기준 전위간에 셀렉트 트랜지스터를 통하여 어느 일단에서 일련의 스트링으로 연결된 다수의 메모리 셀들, 이를 테면 8, 16, 또는 심지어 32개를 갖는다. 워드 라인들은 서로 다른 일련의 스트링간에 셀들의 제어 게이트로 연결된다. 그러한 어레이들과 그 연산의 관련 예들은 참조로 본문에 포함된 하기 미국 특허와 특허출원에 제시되어 있다: 특허 제5,570,315호 및 제6,046,935호, 그리고 2001년 6월 27일 제출된 특허출원 제09/893,277호. 간략하게, 인입 데이터의 상이한 로직 페이지로부터의 2비트 데이터는, 데이터의 1개 비트에 따라 셀을 1개 상태로 프로그래밍하고 그후, 데이터가 필요로 한다면, 인입 데이터의 제 2 비트에 따라 그 셀을 그 상태들중 하나로 재-프로그래밍하는, 2개 단계로 개별 셀들의 4개 상태중 하나로 프로그래밍된다.
상기 관련 특허와 특허출원들은 전도성 플로팅 게이트를 메모리 셀 저장 엘리먼트로서 사용하는 플래시 EEPROM 시스템을 기술한다. 이와 달리, 플로팅 게이트 대신에 전하 트랩핑 유전 물질을 사용하는 메모리 셀을 지닌 플래시 EEPROM 시스템들은 대체로 동일 방식으로 연산된다. 이러한 예들은 참조로 분문에 포함되는 "Multi-State Non-Volatile Integrated Circuit Memory Systems that Employ Dielectric Storage Elements"로 표제되어 Harai 등에 의해 2001년 10월 31일 제출된 미국 특허출원 제10/002,696호에 포함되어 있다. 인접 메모리 셀들의 유전 저장 엘리먼트들간의 필드 커플링은 또한 그러한 메모리 시스템으로부터 판독된 데이터의 정확성에 영향을 끼친다.
본 발명의 부가적인 양태, 특징 및 이점들은 예시적인 실시예의 하기 상세한 설명으로부터 이해될 수 있으며, 이 설명은 첨부 도면과 관련하여 읽어야 한다.
본 발명과 예시적인 구현예를 설명하기 위해서, 예시적인 대량 메모리 시스템의 주요 구성요소의 상호관계의 일반적인 도면이 도 1에 나타나 있다. 이러한 시스템의 주요 구성요소는 메모리(11), 이를 테면 반도체 기판에 형성된 메모리 셀들의 어레이이며, 데이터의 1개 이상의 비트들은 전하의 2개 이상의 레벨들중 하나를 메모리 셀의 개별 저장 엘리먼트에 저장시킴으로써 개별 메모리 셀에 저장된다. 비-휘발성 플래시 EEPROM은 이 예에서 사용된 그러한 시스템의 메모리의 일반 유형이다.
도 1의 메모리 시스템의 두번째 주요 구성요소는 제어기(13)이다. 상기 제어기(13)는 데이터를 저장하기 위해 메모리 시스템을 사용하는 호스트 컴퓨터 또는 다른 시스템에 버스(15)를 거쳐 교신한다. 제어기(13)는 또한 메모리 셀 어레이(11)의 연산을 제어하여 호스트에 의해 제공된 데이터를 기록하며, 상기 호스트에 의해 요청된 데이터를 판독하고 메모리 연산시에 다양한 하우스키핑 기능을 수행한다. 제어기(13)는 통상 관련된 비-휘발성 소프트 메모리, 다양한 로직 회로 등을 지닌 범용 마이크로프로세서를 포함한다. 1개 이상의 상태 머신은 특정 루틴의 수행을 제어하기 위해 종종 또한 포함된다.
메모리 셀 어레이(11)는 어드레스 디코더(17)들을 통하여 제어기(13)에 의해 어드레싱된다. 디코더(17)들은 제어기(13)에 의해 어드레싱되는 메모리 셀들의 그룹에 데이터를 프로그래밍, 그룹으로부터 데이터를 판독, 또는 그룹을 삭제하기 위해서 상기 어레이(11)의 비트 라인과 게이트에 옳바른 전압을 제공한다. 부가 회로(19)는 셀의 어드레싱된 그룹으로 프로그래밍되는 데이터에 좌우하는 어레이의 엘리먼트에 인가되는 전압을 제어하는 프로그래밍 구동기를 포함한다. 상기 회로(19)는 메모리 셀들의 어드레스된 그룹으로부터 데이터를 판독하는데 필요한 감지 증폭기와 다른 회로들을 또한 포함한다. 상기 회로(17 및 19)의 다양한 특정 형태는 이미 배경 기술 부분에서 확인된 특허와 특허출원에 기술되어 있다. 어레이에 프로그래밍되는 데이터, 또는 어레이로부터 최근에 판독된 데이터는 통상 제어기(13)내의 버퍼 메모리(21)에 저장된다. 상기 제어기(13)는 또한 커맨트 및 상태 정보 등을 임시적으로 저장하기 위한 다양한 레지스터를 일반적으로 포함한다.
상기 어레이(11)는 수많은 블럭(BLOCKS 0-N)의 메모리 셀로 분할된다. 플래시 EEPROM 시스템에 일반적인 것처럼, 블럭은 삭제의 단위이다. 즉, 각 블럭은 함께 삭제되는 최소 개수의 메모리 셀을 포함한다. 각 블럭은 통상 도 1에 도시된 것 처럼 수많은 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 즉, 기본 프로그래밍 연상은 데이터를 셀들중 최소 1개 페이지에 기록한다. 데이터의 1개 이상 섹터들은 각 페이지내에 저장된다. 도 1에 나타난 것처럼, 1개 섹터는 유저 데이터와 오버헤드 데이터를 포함한다. 오버헤드 데이터는 통상 섹터의 유저 데이터로부터 계산되었던 ECC를 포함한다. 제어기(13)의 일부분(23)은 데이터가 상기 어레이(11)로 프로그래밍될 때 계산하며, 또한 데이터가 상기 어레이(11)로부터 판독될 때 데이터를 검사한다. 이와 달리, ECC들은 ECC가 관련있는 유저 데이터보다도 상이한 페이지, 또는 상이한 블럭에 저장된다.
유저 데이터의 섹터는 통상 자기 디스크 드라이브에서 섹터의 사이즈에 부합하는 512바이트이다. 오버헤드 데이터는 통상 부수적인 28바이트이다. 데이터의 1개 섹터는 가장 일반적으로 각 페이지에 포함되지만 2개 이상의 섹터들은 대신에 페이지를 형성한다. 수많은 페이지들은 예를 들면 8페이지에서 512, 1024 또는 그 이상 페이지사이 정도의 블럭을 형성한다. 블럭의 개수는 바람직한 데이터 저장 능력을 메모리 시스템에 제공하기 위해 선택된다. 상기 어레이(11)는 통상 몇개의 서브-어레이로 분할되며(도시되지 않음). 그 각각은 블럭의 일부분을 포함하며, 이는 다양한 메모리 연산의 수행시 병렬의 정도를 증가시키기 위해서 다소 서로 독립적으로 연산한다. 다중 서브-어레이의 용례는 참조로 본문에 포함된 미국 특허 제5,890,192호에 기술되어 있다.
도 2는 엘리먼트의 열들간에 용량성 커플링(점선)을 도시하기 위해서 저장 엘리먼트의 배치를 메모리 셀들의 어레이로 나타낸다. 예를 들면, 열(35)의 저장 엘리먼트(25)를 고려하면, 각각의 인접 열(37과 39)들에서 저장 엘리먼트에 커플링된 필드이다. 상기 저장 엘리먼트(25)는 엘리먼트들의 근접성 때문에 저장 엘리먼트(27과 31)와 가장 가깝게 커플링되지만 또한 더 멀리 있는 저장 엘리먼트(26, 28, 32 및 30)와 적은 정도의 커플링을 갖는다. 2개의 저장 엘리먼트간에 커플링의 양은 엘리먼트들간의 거리, 엘리먼트들간에 절연 물질의 유전 상수, 엘리먼트들간에 전도성 표면이 있는지 여부 등에 좌우한다.
비록 도 2는 저장 엘리먼트들의 열들간에 필드 커플링만을 도시하지만, 그러한 커플링은 또한 저장 엘리먼트들의 행들간에도 존재한다. 이는 본문에 기술된 예들에서는 고려되고 있지 않는데 왜냐하면, 이들 예에서, 데이터는 개별 열의 단위로 메모리 셀에 프로그래밍되며, 열들간의 커플링은 프로그래밍된 레벨에서 겉보기 시프트의 원인인 것으로 밝혀졌다. 예를 들면, 데이터가 열(35)의 저장 엘리먼트에 특징 전하 레벨로서 프로그래밍된다면, 인접 열(37과 39)의 어느 일측 또는 양측에서 전하 레벨의 차후 변동은 그후 열(35)의 저장 엘리먼트로부터 판독되는 겉보기 전하 레벨에서의 시프트를 야기시킬 것이다. 열(35)의 특정 저장 엘리먼트로부터 판독된 겉보기 전하 레벨에서 그러한 시프트의 양은 전하가 레벨에서 차후 변동되는 다른 저장 엘리먼트와의 커플링 정도와 그 전하의 양에 좌우한다. 차후 변동이 데이터를 인접 열로 프로그래밍시킴으로써 야기될 때, 각 열로 프로그래밍된 데이터의 패턴들이 모니터링되지 않고 그 효과의 계산이 각 판독 연산의 부분으로서 이루어지지 않는다면 시프트의 양은 알 수 없다.
도 3a는 메모리 셀의 제 2 그룹, 이를 테면 셀들의 인접 열의 차후 프로그래 밍으로 메모리 셀의 제 1 그룹, 이를 테면 셀들의 열에 대한 효과의 예를 나타낸다. 이 예에서, 4개의 겉보기 전하 레벨들은 각 저장 엘리먼트에 대해 규정되어 각 저장 엘리먼트에 2비트의 데이터를 저장한다. 저장 엘리먼트에 저장된 전하의 레벨이 그 메모리 셀 트랜지스터의 임계 전압(Vth)을 변동시키므로, 임계 전압은 도 3a의 곡선의 수평축에 나타나 있다. 고딕선은 프로그래밍된 후, 어떠한 변동도 인접 페이지들에 이루어지기 전에 페이지에서 모든 셀들의 임계 전압의 개수의 분포를 나타낸다. 수직축은 각 임계 전압에서 셀들의 개수이며, 곡선은 본래 가우스 분포를 갖는다. 곡선(45)는 삭제 상태에 있는 셀의 분포이며, 이 예에서, 프로그래밍 상태의 비트(11)로서 지시되어 있다. 셀의 블럭이 삭제될 때, 셀들은 11 상태로 리셋된다.
다른 프로그래밍 상태들(47, 49 또는 51)중 하나로 프로그래밍되는 페이지의 각 셀은 그 임계값이 셀로 프로그래밍되는 데이터(10, 00 또는 01)에 각각 부합하는 상태에 도달할 때 까지 그 저장 엘리먼트에 주입되는 전자를 갖는다. 적합한 프로그래밍 기술은 상기 배경 기술에서 확인된 다른 특허에 기술되어 있다. 간략하게, 프로그래밍되는 페이지의 셀들은 페이지의 용량의 부분인 데이터의 청크(chunk), 또는 어레이와 시스템이 허용한다면, 전체 페이지와 병렬로 프로그래밍된다. 10 상태로 프로그래밍된 셀들은 이와 달리 프로그래밍 전압으로 펄스가 가해지고 그후 판독 임계 레벨(V10)을 사용하여 검증된다. 셀이 상기 임계 레벨(V10)로 프로그래밍되었다고 결정될 때, 프로그래밍은 그 셀에 관하여 정지하지만 아직 그 검증 레벨에 도달하지 못한 다른 셀들에 대해서 지속한다. 00으로 프로그래밍되면, 검증 레벨 V00이 사용된다. 01로 프로그래밍되면, 검증 레벨 V01이 사용된다. 각각의 분포(45, 47, 49 및 51)에 할당된 특정 데이터 비트 쌍은 도 3a에 나타난 것과 상이하며, 심지어 어레이의 마모를 균일하게 하기 위해서 메모리 시스템의 연산중에 회전될 수 있다.
각 셀의 상태가 모호하지 않게 판독될 수 있도록 상태(45, 47, 49 및 51)간에 충분한 마진을 유지하는 것이 바람직하다. 상기와 같이 프로그래밍된 셀들의 페이지가 판독되게 될 때, 그들의 상태는 이들 상태간의 마진내에서 기준 임계 레벨에 개별적으로 비교된다. 이것들은 도 3a의 예에서 R10(VT=0), R00 및 R 01로서 나타나 있다. 물론, 이용가능한 임계 윈도우를 완전히 사용할 수 있기 위해서, 동수의 상이한 상태들은 도시된 것처럼 실질적으로 4개의 상태로 포함되어 있다. 또 다른 예는 16개 상태이다. 수많은 상태들은 연속적인 펄스에서 작은 전압 증분으로 프로그래밍함으로써 협소해진 분포의 폭으로부터 초래할 수 있지만 프로그래밍을 수행하기 위해서 더 많은 시간을 필요로한다. 따라서, 프로그래밍된 셀 분포만을 협소하거나 또는 이와 함께, 상태들간에 큰 마진에 대한 필요성을 감소시키도록 방법을를 수행하는 것이 바람직하다. 경험적으로, 더 큰 마진은 일반적으로 프로그래밍 이후 발생하는 반복적인 연산 사이클의 결과로서 시프트 또는 확산시키도록 프로그래밍된 셀 분포를 고려하기 위해서 유지된다. 상태들간에 마진의 폭을 감소시킬 수 있기 위해서 그러한 시프팅 또는 확산을 감소시키는 것이 가장 바람직하다.
셀들의 인접 열을 후속적으로 프로그래밍하는 결과로서 발생하는 분포의 확산이 도 3a에 점선으로 나타나 있다. 심지어 상당한 마진이 셀들의 열을 초기 프로그래밍하는 중에 유지될 때 조차, 이들 마진은 상기 분산이 셀들의 인접 열을 차후 프로그래밍의 결과로서 확산할 때 상당히 협소해질 수 있다. 상당수의 셀들이 판독 임계값(R10, R00 및/또는 R01)중 하위에서 상위까지 확산한다면, ECC를 압도하기에 충분한 잘못된 판독일 수 있다. 그러한 경우에, 데이터는 임계값들로 판독될 수 없으며, 그래서 일부 보정 기술이 취하여지지 않는다면 무효로서 지정된다. 과거에 사용되었던 한가지 보정 기술은 확산의 효과를 회피하도록 마진내에서 판독 임계 레벨(R10, R00 및/또는 R01)을 간단히 이동시킴으로써 다시 페이지를 판독하는 것이다. 확산은 각 마진의 양 측으로부터 올 수 있으므로, 이는 인접 상태의 분포가 겹침을 방지하기 위해서 보통 바람직한 것보다도 더 넓게 유지됨을 요구한다. 따라서, 그러한 환경에서 프로그래밍된 상태들간에 넓은 마진을 유지할 것을 요구하지 않는 데이터를 복원시키기 위해서 일부 다른 기술을 취하는 것이 바람직하다.
프로그래밍된 분산들은 인접 페이지로 후속적으로 프로그래밍되는 데이터가 무작위일 때, 즉, 각 저장 엘리먼트에 저장된 상태가 가능한 4가지 상태중 어느 하나일 때 도 3a에 나타난 방식으로 확산하는 것으로 나타난다. 분산(47)의 하위 에지의 레벨로 프로그래밍된 저장 엘리먼트는, 예를 들면, 인접 저장 엘리먼트에 대한 전하 레벨이 후속 프로그래밍중에 변동하지 않는다면 분포(47')에서 동일 레벨을 갖는 것으로 판독될 것이다. 다른 한편으로, 분포(47)의 상위 에지의 레벨로 최 초로 프로그래밍된 저장 엘리먼트는, 인접 저장 엘리먼트들이 삭제 상태(11)에서 가장 높은 상태(01)로 후속적으로 프로그래밍된다면, 상당양(△)정도 증가된 레벨을 갖는 것으로 판독될 것이다. 인접 저장 엘리먼트상의 더 높은 전하 레벨들은 판독되는 레벨의 이전 프로그래밍된 저장 엘리먼트와 커플링된다. 분포(47)의 인접 셀들을 최초 및 차후 프로그래밍하는 다른 조합은 이들 2개 양극단간에 있으므로, 겉보기 분포(47')를 초래한다. 겉보기 분포(47')의 하단부는 동일 레벨에서 유지하지만 그 확산은 △정도 증가된다.
최초 열로부터 판독된 데이터가 무효라면, 데이터를 복원시키도록 극단적인 프로세스가 발생한다. 시스템은 이것이 매우 종종 발생하지 않도록 충분한 마진을 갖지만, 동시에, 필요할 때 그것을 처리하는 기술을 제공하도록 설계되어, 마진이 너무 넓어서 이러한 조건이 결코 발생하지 않도록 만들 필요성을 회피시킨다. 복원프로세스는 차후 프로그래밍된 페이지상의 전하 레벨들을 변동시키는 것을 수반한다. 메모리 어레이가 블럭 당 한 페이지만을 갖는 유형이라면, 후속적으로 프로그래밍된 블럭은 삭제될 수 있다(물론, 데이터를 판독하고 이를 다른 위치에 기록한 이후). 이는 문제성 페이지가 최초로 프로그래밍되었을 때 셀들의 인접 페이지를 그들의 조건으로 리턴시킨다. 그 최초 페이지가 그후 오리지날 분포(45, 47, 49 및 51)를 나타낼 것이며 그후 동일한 판독 기준 레벨로 판독될 수 있어야 한다. 적어도 인접 페이지의 차후 프로그래밍의 효과는 제거되게 된다.
그러나, 대부분의 플래시 EEPROM 시스템들은 블럭이 수많은 페이지를 포함하는 도 1에 도시된 유형이다. 차후 프로그래밍된 페이지는 그후 블럭의 모든 다른 페이지들을 삭제하지 않고는 삭제될 수 없다. 따라서, 그러한 경우에, 전하는 저장 엘리먼트들이 모두 가장 높은 임계 상태에 있을 때 까지 더 프로그래밍시킴으로써 아직 가장 높은 상태에 있지 않은 차후 기록된 페이지의 저장 엘리먼트들에 부가된다. 오리지날로 프로그래밍된 페이지에 대한 결과가 도 3b에 나타나 있으며, 겉보기 분포가 긴축되어 있다. 예를 들면, 분포(47")의 상단부는 도 3a 분포(47')의 상단부처럼 동일하지만, 하단부는 대략 △정도 상향 이동되어 있다. 오리지날로 프로그래밍된 페이지의 모든 저장 엘리먼트는 다른 페이지의 저장 엘리먼트의 높은 전하 레벨의 영향에 의해 위로 올려진다. 오리지날로 프로그래밍된 페이지는 그후 △정도 시프트된 임계값으로 판독되며, 겉보기 분포(45", 47", 49" 및 51")의 동일양이 각 오리지날 분포(45, 47, 49 및 51)로부터 이동되었다. 새로운 판독 임계 레벨들은 도 3b에 도시된 것처럼 R10+△, R00+△, R01+△이다.
데이터의 페이지에 대한 판독 프로세스가 도 4의 순서도에 의해 약술되어 있다. 제 1 단계(55)는 정규 방식으로 유저 데이터와 그 저장된 ECC를 판독하는 것이다. 이는, 예를 들면, 도 2에 도시된 메모리 셀의 열(37)에 의해 형성된 페이지일 수 있다. 판독 데이터는 그후 단계 57에서 ECC와 비교된다. 단계 59에 의해 지시된 것처럼, ECC와의 비교에 의해, 데이터에 어떠한 에러도 없다면, 판독 데이터는 단계 65에 의해 나타난 것처럼 호스트로 전달된다. 이는 대부분의 모든 판독에 대해 뒤따르는 프로세스이다. 다른 경우에, 판독 데이터에서 1개 이상의 비트 에러들이 존재할 경우, 단계 61에 의해 결정된 것처럼 에러들이 보정될 수 있다. 만일 그렇 다면, 판독 데이터가 단계 63에서 보정되며, 보정된 데이터는 그후 단계 65를 통하여 호스트로 전달된다. 유용한 시스템에서 판독된 거의 모든 페이지들이 이 프로세스를 따를 것이다.
데이터가 보정될 수 없는 것으로 단계 61에 의해 결정되는 드문 경우가 아니라면, 상기된 여분의 단계들이 취하여진다. 다음의 인접 페이지, 이를 테면 도 2의 열(35)에 의해 형성된 페이지의 전하 레벨들이 그후 가장 높은 프로그래밍된 레벨로 조정된다. 이 프로세스의 제 1 단계(67)는 다음 페이지로부터 데이터를 판독하는 것이다. 단계 69와 71에 의해 결정된 것처럼, 데이터에 어떠한 에러도 없거나, 또는 단계 73과 75에 의해 달성되는 것처럼, 보정가능한 에러들이 있다면, 이 판독 데이터는 단계 79에 의해 지시된 것처럼 다른 곳에 저장된다. 데이터의 페이지가 메모리 셀 어레이의 다른 페이지로 직접 기록될 수 있거나, 또는 차후 어레이에 기록하기 위해 제어기 메모리에 임시적으로 기록될 수 있다. 페이지(35)의 데이터의 복사가 안전하게 어딘가에 저장된 후, 그 페이지의 저장 엘리먼트의 전하 레벨들은 일반 레벨로, 가장 알맞게는, 정규 프로그래밍 연산의 최대 임계 레벨로 증가된다. 이는 단계 81에 의해 지시되어 있다. 그 레벨이 이미 있는 페이지(35)내에서 그러한 저장 엘리먼트들은 더 프로그래밍되지 않으며, 다른 것들은 각 저장 엘리먼트가 최대 전하를 포함할 때 까지(임계 레벨(01)에 도달할 때 까지) 통상의 프로그맹/검증 사이클을 적용받는다. 이는 시스템의 정규 프로그래밍 연산에 의해 수행될 수 있지만, 물론, 유저 데이터는 프로그래밍되지 않는다. 모든 메모리 셀 트랜지스터들은 가장 높은 01 상태로 프로그래밍된다.
따라서, 단계 83에 의해 지시된 것처럼, 페이지(37)는 도 3b에 관련해 이미 설명된 것처럼 더 높은 판독 임계 레벨로 다시 판독된다. 이 판독 데이터는 그후 단계 85, 87, 89 및 91에 의해 지시된 것처럼 ECC 검사에 적용받는다. 데이터에 어떠한 에러도 없거나, 또는 임의의 에러가 보정될 수 있다면, 판독 데이터는 단계 65에 의해 호스트로 전달된다. 데이터 복원 프로세스는 그후 성공을 이루게 된다. 다른 한편으로, 단계 83에 의해 판독된 데이터는 너무 많은 에러를 가지고 있어서 사용될 수 없다면, 그후 판독될 수 없는 페이지의 어드레스가 단계 93에 의해 지시된 것처럼 저장된다. 의도된 데이터 복원 프로세스가 그후 종결된다. 데이터를 복원시키기 위해 이용가능한 일부 다른 기술이 없다면, 데이터의 페이지는 호스트로 리턴될 수 없다. 그러나, 상기 시스템과 이러한 복원 프로세스는 그러한 절대적 실패가 메모리 어레이의 인접 페이지들간의 필드 커플링으로부터 초래하더라도 극히 드물도록 설계된다.
만일, 단계 73에서, 다음 페이지(35)로부터 판독된 데이터가 에러들이 있으며 보정가능하지 않다면, 다음 단계 77은 실패한 페이지의 어드레스를 저장하고 그후 페이지(37)에 물리적으로 근접한 다음 페이지에 대해 단계 67로 리턴시키며, 도 2의 페이지(39)가 이 페이지이다. 이것이 결정하는 것은 페이지(37과 35)의 양측이 페이지들로부터 데이터를 복원시키도록 적용되는 프로세스를 요구한다는 것이다. 단계 81은 그후 페이지(37과 35)에 근접한 다음 페이지(39)에 적용된다. 단계 95에서, 데이터 판독 단계 83-91은 그후 제 2의 실패한 페이지(35)에 대해 반복되도록 야기된다. 연속하여 2개 이상의 실패한 페이지들이 있다면, 상기 프로세스는 유효 한 데이터가 페이지로부터 판독될 때 까지 각각을 통하여 진행한다.
도 5a는 메모리 셀들의 열들이 적어도 하나의 상업적 NAND 어레이에 사용된 한가지 기술에 따라 프로그래밍되는 시퀀스를 도시한다. 삭제된 블럭의 각 열은 시퀀스에서 교대로 프로그래밍되며, 하나의 열은 메모리의 1개 이상의 페이지를 포함한다. 도 2-4에 관해 상기된 데이터 복원의 상세한 사항은 이러한 유형의 메모리에 적용된다. 페이지들의 열들을 프로그래밍하는 순서는 공지되어 있으므로, 열의 판독 실패이후 기록된 열이 알려진다. 판독 실패한 열의 데이터를 복원시키기 위해서 후속적으로 기록되는 열이 더 높은 상태로 기록된다. 예를 들면, 유효한 데이터가 열(101)로부터 판독될 수 없다면, 후속적으로 프로그래밍된 열(103)의 셀들은 가장 높은 상태로 프로그래밍된다. 그후 데이터는 열(101)로부터 판독되며, 더 유효한 데이터이다. 판독 실패한 페이지의 타측의 인접 열(105)은 그 데이터가 상기 열(101)의 기록 이전에 기록되어 고려될 필요가 없으며, 그러므로 열(105)에 저장된 데이터 레벨들은 열(101)로부터 판독된 겉보기 데이터 레벨들을 변동시키지 않는다.
그러나, 다른 유형의 메모리 시스템에서, 열들을 프로그래밍하는 이러한 순서는 제약조건이 아니다. 도 5b를 참조하면, 예를 들면, 블럭내의 열들이 그들의 상대적인 위치에 무관한 순서로 프로그래밍된다. 예를 들면, 열(105)이 우선 프로그래밍되며, 뒤이어 열(107, 109, 111, 113 및 115)이 순서적으로 프로그래밍된다. 그러나 이들 열에 의해 형성된 페이지들의 판독 연산중에, 그 프로그래밍의 순서는 공지되어 있지 않다. 예를 들면, 열(107)로부터 판독된 데이터가 유효하지 않으며 ECC에 의해 보정될 수 없다면, 그 인접 열들(105와 109)이 차후 프로그래밍되고 따라서 열(107)의 판독시 에러의 있음직한 원인이었는지 알 수 없다. 이것이 알려지지 않는다면, 양측 인접 열(105와 109)은 열(107)로부터 다시 판독하기 이전에 가장 높은 상태로 재프로그래밍된다. 만일 순서가 알려진다면, 물론, 차후 프로그래밍되었던 인접 열만이 이러한 방식으로 처리된다. 이 경우에, 열(109)은 그렇게 처리되며 열(107)은 그렇지 않다. 다른 순서는, 예를 들면, 유저 데이터의 개별 섹터와 관련된 오버헤드 데이터의 부분으로서 순서 번호를 프로그래밍하거나 시간 스탬프를 유지시킴으로써 알려질 수 있다.
도 5b에 나타난 특정예에 대한 2개의 흥미있는 문제가 언급된다. 만일 무효 데이터가 열(105)로부터 초기에 판독된다면, 이는 첫번째로 블럭에 프로그래밍된 것이며, 열(105)의 양측에 있는 열(107과 113)의 셀들의 레벨들은 가장 높은 레벨로 상승될 필요가 있는데, 왜냐하면 그것들 모두는 열(105)을 프로그래밍한 후에 유저 데이터로 프로그래밍되었기 때문이다. 열(107과 113)의 일측 또는 양측으로부터의 필드는 열(105)의 무효 판독을 야기할 수 있으며, 그래서 그것들 모두는 레벨에 있어서 상승될 필요가 있다. 게다가, 만일 무효 데이터가 열(113)으로부터 판독된다면, 인접 열(105와 111)로부터 야기된 필드들은 에러를 유발시키지 않는데 왜냐하면 열(113)은 그 인접 열들의 어느 하나 이전에 프로그래밍되었기 때문이다. 그러한 경우에, 복원 프로세스가 회피될 수 있으며 열(113)의 데이터는 무효로 마크될 수 있다.
도 5c는 기술되고 있는 데이터 복원 프로세스가 구현될 수 있는 다른 어레이 아키텍쳐를 도시한다. 이러한 아키텍쳐의 한가지 특정예가 미국 특허 제5,579,259호에 기술되어 있으며, 이는 참조로 본문에 포함된다. 2개의 인접 열(117과 119)내의 메모리 셀들은 블럭을 형성하며, 그러므로 양측 열의 셀들이 공통 삭제 게이트 라인(121)으로부터 삭제된다. 블럭의 용량은 하나에서 데이터의 수많은 섹터까지 이지만 블럭은 또한 프로그래밍의 단위이다. 중간 삭제 게이트를 지닌 한 쌍의 메모리 셀의 이러한 구조는 어레이에 걸쳐 반복된다. 무효 데이터가 하나의 그러한 블럭으로부터 판독될 때, 본문의 복원 프로세스는 후속으로 프로그래밍된 인접 블럭에 적용되거나, 또는, 인접 블럭이 차후 프로그래밍되었는지 알 수 없다면, 무효 데이터가 판독되었던 인접 블럭들의 양측 또는 어느 일측에 적용된다.
도 6a와 6b는 참조로 포함된 특허 및 특허 출원과 관련하여 배경 기술에 논의된 특정 NAND 시스템으로 사용되는 현존 프로그래밍 기술을 설명한다. 그것들은 각 저장 엘리먼트가 도 3a와 3b의 도면에 유사한 2 비트의 데이터, 즉 4개 데이터 상태를 저장할 때 메모리 셀 어레이에 대한 임계 전압 분포를 도시한다. 곡선(125)은 삭제된 상태("11" 데이터 상태)에 있는 어레이내에 셀들의 임계 레벨(VT)의 분포를 나타내며, 네거티브 임계 전압 레벨이다. "10"과 "00" 유저 데이터를 저장하고 있는 메모리 셀들의 임계 전압 분포(126과 127)는 각각 0볼트와 1볼트 사이와 1볼트와 2볼트 사이이다. 곡선(128)은 "01" 데이터 상태로 프로그래밍되었던 셀들의 분포를 나타내며, 2볼트보다 더 크며 4.5볼트보다 적게 설정된 가장 높은 임계 전압 레벨이다.
이 예에서, 단일 메모리 셀에 저장된 각각의 2 비트는 상이한 로직 페이지를 형성한다. 즉, 각 메모리 셀에 저장된 2 비트의 각 비트는 서로 상이한 로직 페이지 어드레스를 전달한다. 도시된 하위 비트는 하위 페이지 어드레스가 입력될 때 액세스된다. 도시된 상위 비트는 상위 페이지 어드레스가 입력될 때 액세스된다.
도 6a와 6b는 또한 상기된 유형의 어레이에서 4-상태 NAND 메모리 셀을 프로그래밍하는데 사용되는 현존 기술을 도시한다. 제 1 프로그래밍 단계에서,셀의 임계 레벨은 하위 로직 페이지로부터의 비트에 따라 설정된다. 그 비트가 "1"이라면, 어떤 것도 수행되지 않으므로 초기에 삭제되었던 결과처럼 그 상태에 있다. 그러나, 그 비트가 "0"이라면, 셀의 레벨은 제 1 프로그래밍 상태(126)으로 증가된다. 그것은 제 1 프로그래밍 단계를 완결시킨다.
제 2 프로그래밍 단계에서, 셀의 임계 레벨은 상위 로직 페이지으로부터 셀에 저장된 비트에 따라 설정된다. 만일 "1"이라면, 어떠한 프로그래밍도 발생하지 않으므로 셀은 하위 페이지 비트의 프로그래밍에 좌우하여 상태들(125 또는 126)중 하나에 있으며, 그 양측은 "1"의 상위 페이지 비트를 전달한다. 만일 제 1 단계가 삭제 상태(125)로 남아있는 셀을 야기한다면, 상기 셀은 도 6b의 상위 화살표에 의해 나타난 것처럼 그 상태에서 가장 높은 상태(128)로 프로그래밍된다. 그러나, 만일 셀이 상태(126)로 프로그램되었다면, 제 1 프로그래밍 상태(127)의 결과로서, 상기 셀은 도 6b의 하위 화살표에 의해 나타난 것처럼 그 상태에서 상태(127)로 제 2 프로그래밍 단계에서 더 프로그래밍된다. 상기 제 2 단계의 결과는 상기 제 1 프로그래밍 단계의 결과를 변경시킴 없이 상기 셀을 상위 페이지로부터 "0"을 저장하 도록 지정된 상태로 프로그래밍하는 것이다.
물론, 메모리가 4개 이상의 상태로 연산된다면, 상태의 수와 같은 메모리 셀의 규정된 전압 임계 윈도우내에 수많은 분포가 있을 수 있다. 게다가, 특정 비트 패턴이 각각의 분포에 할당되었을 지라도, 상이한 비트 패턴들이 그렇게 할당될 수 있으며, 이 경우에 프로그래밍이 발생하는 것 사이의 상태들은 도 6a와 6b에 나타난 것보다도 상이할 수 있다. 몇가지 그러한 변형은 배경 기술에 이미 언급된 특허에 논의되어 있다.
일반적인 프로그래밍 전압(Vpgm) 파형이 도 7에 도시되어 있다. 상기 프로그래밍 전압(Vpgm)은 수많은 펄스로 분할되며, 0.2 볼트 펄스씩 증가된다. Vpgm 스텝 사이즈는 0.2볼트이다. 그러므로, 결과적인 분포의 최대폭은 0.2볼트이다.
펄스들간의 주기에, 프로그램 검증 연산이 수행된다. 즉, 병렬로 프로그래밍되는 각 셀의 프로그래밍된 레벨은 프로그래밍되는 검증 레벨에 같거나 또는 더 큰지를 결정하도록 각 프로그래밍 펄스간에 판독된다. 기정 메모리 셀의 임계 전압이 검증 레벨을 초과하였다고 결정되면, Vpgm은 기정 셀의 일련의 셀 유니트가 0볼트에서 Vdd로 연결되는 비트 라인의 전압을 상승시킴으로써 제거된다. 병렬로 프로그래밍되는 다른 셀들의 프로그래밍은 그것들이 차례로 그 임계 레벨에 도달할 때 까지 지속한다.
도 6a, 6b 및 7에 관해 기술된 특정 NAND 시스템 연산에 관하여, 정규 프로그래밍 연산은 인접 페이지로부터 데이터의 복원이 발생할 때 페이지의 모든 셀들이 가장 높은 레벨(128)로 증가되도록 허용하지 않는다. 상기 상태(127)의 셀에 대 해, 셀의 임계 레벨(VT)을 가장 높은 상태(128)로 이동시키는 표준 프로그래밍 연산은 없다. 따라서, 인접 페이지로부터 복원 데이터의 부분으로서 임의 페이지의 모든 셀들을 가장 높은 레벨(128)로 이동시킬 수 있기 위해서, 다른 프로그래밍-유사 연산이 부가된다. "ALL01" 커맨드에 응답하여 초기화되는 이러한 부가 연산은 도 8의 순서도에 나타나 있다.
우선, 시스템 프로그래밍 알고리즘은 ALL01 커맨드를 실행하도록 설정되며(131), 이어서 메모리 셀들이 01 프로그래밍된 상태로 상승된 임계 전압을 갖도록 하는 페이지의 어드레스를 설정하는 행위(133)를 한다. 다음, 어드레싱된 페이지의 셀들에 저장된 데이터가 판독되며(135), 이어서 이미 01 상태인 모든 셀들을 로크 아웃(lock out)시킨다(137). 즉, 페이지의 셀들은 01 상태에서 프로그래밍 전압을 전혀 수신하지 않는다. 가장 높은 01 상태(128)와 다른 나머지 셀들에 대해, 프로그래밍 전압(Vpgm)은 14볼트에서 설정되며, 이러한 특정예에서, 펄스 카운터("PC")는 139에서 나타난 것처럼 0으로 설정된다.
상기 연산은 그후 하나의 프로그래밍 또는 더 많은 펄스의 적용으로 루프 시작을 하며(141), 이어서 프로그래밍되는 셀의 상태를 판독한다(143). 임의의 셀들이 145에 의해 지시된 것처럼 01 상태에 도달하였다면, 그것들이 통과한것으로 언급되며(149) 그것들의 여분의 프로그래밍이 로크 아웃된다. 그러나 이들 셀중 일부가 아직 01 상태에 있지 않다면, 상기 프로세스는, 이 경우에(35), 프로그래밍 펄스의 최대 개수가 적용되었는지의 결정 단계로 지속한다(147). 만일 그렇다면, 상 기 프로세스가 01 상태에 있지 않은 셀들에 대해서 실패한것으로 언급되며(151) 상기 프로세스는 종결된다(153). 그러나, 만일 35개보다 적은 프로그래밍 펄스적용되었다면, 프로그래밍 전압(Vpgm)은 0.2볼트씩 증가되며 펄스 카운터는 1씩 증분된다(155). 행위(141-155)의 프로그래밍 사이클은 그후 반복된다. 일반적인 경우에, 상기 프로세스는 페이지의 모든 셀들이 01 상태로 프로그래밍 되었을 때 종결한다(153). 도 6c는 어드레싱된 페이지의 메모리 셀들을 가장 높은 상태(128)로 프로그래밍하는 방법을 도시한다. 무효인 것으로 첫번째 판독된 인접 페이지의 데이터는 상기된 것처럼 데이터를 복원시키기 위해서 다시 판독된다.
본 발명은 예시적인 실시예에 관해 기술되었지만, 발명은 첨부된 청구범위의 전체내에서 보호하도록 권한이 부여됨이 이해될 것이다.
상기된 바와 같이 본 발명에 의해 메모리 셀들의 인접 열을 후속적으로 프로그래밍하는 결과로서 메모리 셀들의 1개 열에 저장된 겉보기 전하 레벨의 저하를 극복하여 판독이 상당히 향상된다.

Claims (23)

  1. 제1 그룹의 개개의 메모리 셀들의 저장소자들에 복수의 전하 레벨들의 상이한 레벨들로서 저장된 다중 비트의 데이터를 판독하는 방법에 있어서, 판독된 데이터가 상기 제1 그룹의 메모리 셀들의 저장소자들이 필드 결합된 제2 그룹의 인접 메모리 셀들의 저장소자들에 복수의 전하 레벨들의 상이한 레벨들로서 저장된 다른 데이터에 의해 오류를 일으키고, 상기 방법은,
    상기 제2 그룹의 메모리 셀들의 저장소자들에 저장된 전하 레벨들을 판독하여, 상기 제2 그룹의 메모리 셀들에 저장된 데이터를 판독하는 단계;
    상기 제2 그룹의 메모리 셀들의 저장소자들로부터 판독된 데이터를 상기 제1 또는 제2 그룹의 메모리 셀들의 외측 위치에 저장하는 단계;
    상기 제2 그룹의 메모리 셀들의 개개의 저장소자들에 저장된 전하 레벨들을 변경시켜, 상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 겉보기 전하 레벨들을 변경시키는 단계; 및
    상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 전하 레벨들을 판독하여, 상기 제2 그룹의 메모리 셀들의 저장소자들에 저장된 변경된 전하 레벨들로 상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 데이터를 판독하는 단계;
    를 포함하는 데이터 판독 방법.
  2. 제1항에 있어서, 상기 제2 그룹의 메모리 셀들의 개개의 저장소자들에 저장된 전하 레벨들을 변경시키는 단계는 상기 제2 그룹의 메모리 셀들의 개개의 저장소자들에 저장된 전하 레벨들을 공통 전하 레벨로 설정하는 단계를 포함하는 것을 특징으로 하는 데이터 판독 방법.
  3. 제2항에 있어서, 상기 공통 전하 레벨은 상기 복수의 전하 레벨들 중 최고 레벨이고, 상기 최고 레벨에 의해 상기 제1 그룹의 메모리 셀들의 저장소자들에 데이터가 저장되는 것을 특징으로 하는 데이터 판독 방법.
  4. 제3항에 있어서, 상기 메모리 셀들의 개개의 저장소자들에 저장된 상기 복수의 전하 레벨들은 2개 이상의 전하 레벨들이고, 상기 2개 이상의 전하 레벨들에 의해 1 비트 이상의 데이터를 상기 개개의 저장소자들에 저장하는 것을 특징으로 하는 데이터 판독 방법.
  5. 제1항에 있어서, 상기 메모리 셀들의 개개의 저장소자들에 저장된 상기 복수의 전하 레벨들은 2개의 전하 레벨들이고, 상기 2개의 전하 레벨들에 의해 1 비트의 데이터를 상기 개개의 저장소자들에 저장하는 것을 특징으로 하는 데이터 판독 방법.
  6. 제1항에 있어서, 전하 레벨들이 상기 제1 그룹의 메모리 셀들의 저장소자들에 최초에 저장되고, 그 후에 상기 제2 그룹의 메모리 셀들의 저장소자들에 저장되는 것을 특징으로 하는 데이터 판독 방법.
  7. 제6항에 있어서, 상기 방법은 메모리 셀들의 NAND 어레이의 부분으로서 상기 제1 및 제2 그룹의 메모리 셀들에서 실행되는 것을 특징으로 하는 데이터 판독 방법.
  8. 제1항에 있어서, 상기 방법은 메모리 셀당 하나의 저장소자를 가진 메모리 셀들의 NOR 어레이의 부분으로서 상기 제1 및 제2 그룹의 메모리 셀들에서 실행되는 것을 특징으로 하는 데이터 판독 방법.
  9. 제1항에 있어서, 상기 방법은 메모리 셀당 2개의 저장소자들을 가진 NOR 어레이의 메모리 셀들의 부분으로서 상기 제1 및 제2 그룹의 메모리 셀들에서 실행되는 것을 특징으로 하는 데이터 판독 방법.
  10. 제1항에 있어서, 상기 제1 및 제2 그룹의 메모리 셀들은 저장소자들이 전도성 플로팅 게이트들인 비휘발성 메모리 셀들의 어레이의 부분인 것을 특징으로 하는 데이터 판독 방법.
  11. 제1항에 있어서, 상기 제1 및 제2 그룹의 메모리 셀들은 저장소자들이 유전체의 영역으로 규정된 비휘발성 메모리 셀의 어레이의 부분인 것을 특징으로 하는 데이터 판독 방법.
  12. 상호 필드 결합된 저장소자들의 전하 레벨들을 가진 제1 및 제2 그룹의 메모리 셀들을 포함하는 메모리 셀들의 어레이에서, 상기 메모리 셀들의 개개의 저장소자들에 복수의 전하 레벨들의 상이한 레벨들로서 저장된 데이터를 판독하는 방법에 있어서,
    상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 전하 레벨들을 제1 판독 기준 레벨을 사용하여 판독하여, 상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 데이터를 판독하는 단계;
    상기 제1 그룹의 메모리 셀들의 저장소자들로부터 판독된 데이터가 유효한지 여부를 결정하는 단계;
    상기 제1 그룹의 메모리 셀들의 저장소자들로부터 판독된 데이터가 유효하지 않다고 결정되는 경우, 상기 제2 그룹의 메모리 셀들의 저장소자들에 저장된 전하 레벨들을 판독하여, 상기 제2 그룹의 메모리 셀들에 저장된 데이터를 판독하는 단계;
    상기 제2 그룹의 메모리 셀들로부터 판독된 데이터를 저장하는 단계;
    상기 제2 그룹의 메모리 셀들의 개개의 저장소자들에 저장된 전하 레벨들을 변경시켜, 상기 제1 및 제2 그룹의 메모리 셀들의 저장소자들 간의 필드 결합으로 인한 상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 겉보기 전하 레벨들을 변경시키는 단계; 및
    상기 제1 그룹의 메모리 셀들의 저장소자들에 저장된 전하 레벨들을 상기 제1 판독 기준 레벨과 다른 제2 판독 기준 레벨을 사용하여 판독하여, 상기 제1 및 제2 그룹의 메모리 셀들의 저장소자들 간의 필드 결합의 효과가 보상된 상기 제1 그룹의 메모리 셀들에 저장된 데이터를 판독하는 단계;
    를 포함하는 데이터 판독 방법.
  13. 제12항에 있어서, 상기 제2 그룹의 메모리 셀들의 개개의 저장소자들에 저장된 전하 레벨들을 변경시키는 단계는 상기 제2 그룹의 메모리 셀들의 개개의 저장소자에 저장된 전하 레벨들을 상기 복수의 전하 레벨들 중 최고 레벨과 적어도 동일한 공통 전하 레벨로 설정하는 단계를 포함하고, 상기 최고 레벨에 의해 상기 제1 그룹의 메모리 셀들의 저장소자들에 데이터가 저장되는 것을 특징으로 하는 데이터 판독 방법.
  14. 제13항에 있어서, 상기 제2 판독 기준 레벨은 상기 제1 판독 기준 레벨보다 높은 것을 특징으로 하는 데이터 판독 방법.
  15. 제14항에 있어서, 상기 메모리 셀들의 개개의 저장소자들에 저장된 상기 복수 전하 레벨들은 2개 이상의 전하 레벨들이고, 상기 2개 이상의 전하 레벨들에 의해 1 비트 이상의 데이터를 상기 개개의 저장소자들에 저장하는 것을 특징으로 하는 데이터 판독 방법.
  16. 제12항에 있어서, 상기 제1 그룹의 메모리 셀들의 저장소자들로부터 판독된 데이터가 유효한지 여부를 결정하는 단계는 상기 제1 그룹의 메모리 셀들의 데이터를 프로그래밍할 때 저장된 에러 보정 코드를 사용하는 단계를 포함하는 것을 특징으로 하는 데이터 판독 방법.
  17. 제16항에 있어서, 상기 메모리 셀들의 개개의 저장소자들에 저장된 복수의 전하 레벨들은 2개 이상의 전하 레벨들이고, 상기 2개 이상의 전하 레벨들에 의해 1 비트 이상의 데이터를 상기 개개의 저장소자들에 저장하는 것을 특징으로 하는 데이터 판독 방법.
  18. 제12항에 있어서, 상기 메모리 셀들의 개개의 저장소자들에 저장된 복수의 전하 레벨들은 2개 이상의 전하 레벨들이고, 상기 2개 이상의 전하 레벨들에 의해 1 비트 이상의 데이터를 상기 개개의 저장소자들에 저장하는 것을 특징으로 하는 데이터 판독 방법.
  19. 제18항에 있어서, 상기 메모리 셀들의 어레이의 상기 메모리 셀들은 플래시 EEPROM 셀들인 것을 특징으로 하는 데이터 저장 방법.
  20. 제12항에 있어서, 상기 방법은 상기 제1 및 제2 그룹이 셀들이 각각의 제1 및 제2 인접 열들의 셀들을 포함하는 메모리 셀들의 어레이에서 실행되는 것을 특징으로 하는 데이터 저장 방법.
  21. 인접한 열들이 상호 용량성 결합되며 개개의 셀들에 저장된 전하 레벨들을 제1 프로그래밍 단계에서 4개 이상의 전하 레벨들 중 하나로 그리고 제2 프로그래밍 단계에서 적어도 최고 2개 이상의 전하 레벨들 중 하나로 증가시킴으로써 고정된 시퀀스에서 프로그래밍되고, 행들을 형성하기 위해 NAND 스트링들에서 연결되며 셀들의 열들 위로 행들을 가로질러 연장하는 워드라인들을 구비한 메모리 셀들의 어레이를 포함하는 플래시 비휘발성 메모리 시스템에서, 인접한 제2 열에 후속하여 저장된 데이터로 인해 무효로서 판독된 제1 열에 저장된 데이터를 재구성하는 방법에 있어서,
    상기 제2 열의 셀들에 저장된 전하 레벨들을 판독하고, 이에 의해 나타난 데이터를 메모리 시스템 내의 다른 위치에 기입하는 단계;
    상기 제2 열의 개개의 셀들의 전하 레벨들을 프로그래밍된 레벨들로부터 최고 프로그래밍 전하 레벨로 증가시키는 단계; 및
    상기 제1 열의 셀들에 저장된 전하 레벨들을 판독하는 단계;
    를 포함하는 데이터 재구성 방법.
  22. 제21항에 있어서, 상기 방법은 메모리 셀들이 전하 레벨들을 전도성 플로팅 게이트들에 저장하는 메모리 시스템에서 실행되는 것을 특징으로 하는 데이터 재구성 방법.
  23. 제21항에 있어서, 상기 방법은 메모리 셀들이 전하 레벨들을 유전체에 저장하는 메모리 시스템에서 실행되는 것을 특징으로 하는 데이터 재구성 방법.
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