JPS58139382A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明はＭＯ８型半導体メモリにおける書き込み回路に
関する。 「連続アクセスモード會有するメモリ回路」及び「書き
込みデータを一時保存するデータレジスタ金偏えたメモ
リ回路」が考案され、それぞれ、特願昭５５−１００８
５０．５６−５２６６１　　により提案された。これに
よれば、該メモリ回路は従来の世（Ｒｏｗ　Ａｄｄｒｅ
ｓ＠　５ｔｒｏｂｅ：　行アドレスストローブ）りｏ、
り及びでτＳ　（（：：ｏｌｕｍｎ　　Ａｄｄｒｅ−ｓ
ｓ　　５ｔｒｏｂｅ：　　列７）”しｘス）ローブ）ｌ
ａｙりによる２相クロ、フマルチアドレス方式のＭＯ８
型ランダムアクセスメモリ（以下ＲＡＭ、！：称す）に
複数個のＩ１０バス対と、これを列方向に連続して高速
にアクセスしうるシフトレジスタ付のデコード回路を備
え、父、該Ｉ１０バス対に書き込みデータを一時的に保
存するブータレジスタラ備え７’ｊＲＡＭ？、通常ｔｖ
　ＲＡＳ／ＣＡＳ　　＋　イＩ　ル時、最初、任意のア
ドレス情報が取り入れられ、メモリセルがアクセスされ
ると、同時に列アドレス情報をシフトレジスタに取り込
む。その後、ＲＡＳを６０”レベルに維持し、ＣＡ８ク
ロ、りのみの”連続アクセス”モードに移行すると、こ
れに同期して発生するシフトクロックにょシ、該連続ア
クセスサイクルに移行する直前のＲＡＧ／ＣＡ、８サイ
クルで取り込まれた列アドレス情報に基づき、列方向に
連続したアドレスをｉつメモリセルがｉクロ、りの入る
都度、１ビツトずつアクセスされる念め、従来の判子ド
レスバッファにより取り込まれ、得られる列アドレス情
報を必要とせず、アクセスでき、その所要時間を完全に
省略できる。 Ｍ％−）”でのアクセス時間は、上記の列アドレス情報
を不要とすることに加え、既に複数個の■」バス対にメ
モリセル情報が増幅された状態となって伝達されてｂる
ため、ＣＡＳ　　クロ、りの立ち下がりの工、ジにより
ただちに発生する内部クロックによりＩ１０バス対が選
択され、これを受けて、引き続き発生するクロ、りにょ
シェ１０バスに付随する出カバ、ファアンプを活性化す
るのみで、出力端子にセル情報を伝達できる。従って、
従来のベージモードにない高速アクセスが可能であると
いう著し−効果を発揮できる０以上の如く、連続アクセ
スモードでの読み出しサイクル時のアクセス時間は極め
て速＜、３０Ｈ６以下となシ、可のリセット時間を含め
たサイクル時間も極めて短かく、高速サイクルでの読み
出し動作可能なメモリ回路が実現できる□ことに慶る。 一方、連続アクセスモードでの書き込みサイクルでは、
ＣＡＳ　の活性化期間内で入力情報のデータ人カバ、フ
ァへの取り込み、そして、データ２進符号の生成、さら
にメモリセルへのデータ転送等の動作を完了せねばなら
ず、３０＊ｓとｂう極めて短が込時間内でのこれらの諸
動作の完遂は困鼎となシ、約２ｏＮａのＣＡＳ　活性化
時間の増加金余儀力くされる。この事は読み出し／書舞
込みのサイクル時間に隔差を生じさせ、該ＲＡＳｔ−シ
ステムへ導入した際の外部駆動タロツク発生制御の困難
さや、性能低下という幣害を生じかねない。そこで、こ
のような欠点金補うべく、複数個の入出力（Ｉｌｏ）バ
ス対にＳき込みサイクル時にＮＦ）入れられた入力情報
を一時的に保存するレジスタを複数個設置し、書き込み
サイクルの都度、逐次レジスタに蓄えるのみで、読み出
し時と、同一のＣＡＳの活性化時間ｔ２０．自　だけ余
計にとることにより、メモリセルへの書き込みレベルを
充分確保することが可能となる。しかしながら、該発明
におけるデータレジスタの導入は第一［ｆｉみ出し／書
勇込みサイクルを同一でしかも高速でできるという利点
１４たらすが、ＣＡＳ　の最終サイクルで、ＣＡＳ　の
活性化時間のみを長くすることはメモ１）システムに導
入した場合、システム内のクロ、り発生制御をよシ繁雑
にすることとなり得策でない。むしろ最終サイクルでの
ＣＡＳ　の活性化時間は読み出しサイクルのそれと同一
とし、ＲＡＳのリセット時間を長くする。すなわち、Ｒ
ＡＳ　のリセット時刻を、ＣＡＳ　のそれに対し％　２
０．、遅らせる方式とした方が、制御クロ、り発生回路
の簡略化を計れるなど、その改曳効果は極めて大きい。 第二に連続アクセスサイクル中での読み出し／書き込み
サイクルの混在が可能という利点をもたらすが読み出し
サイクルでの、あるいは書き込みサイクル時のアクセス
されたいＩ１０バス対に付随するデータレジスタへは書
き込みデータが蓄積されかいため、いワユるデータレジ
スタ内のラッチ節点は浮遊電位と方り、レジスタ内デー
タは不定となる恐れが（ライトイネーブル）クロックの
制御を受は発生するレベルブースト用クロックにより読
み出し状態となっていたＩ１０／＜ス対の電位（特に＠
θ″レベル）が上昇し、ひいてはメモ１１セル情報をも
反転しかねない。又、多数の素子から成るデータレジス
タ回路の繁雑さは、集積回路構造を構成する場合、チャ
１面積の増大、配線、配置等の自由度の減少を来たし得
策で々い。 本発明の目的は、このような欠点を補うべく、複数個の
Ｉ１０バス対に付随するデータレジスタの改良、すなわ
ち、レジスタ回路の簡単化、及び駆動方法の簡略化を施
すことにあシ、集積回路チップ面積の減少、配線、配置
の自由度の増大に大きく寄与し、その効果は著しい。 以下、図面を用いて説明する。 第１図は従来の一般的なＩ１０バス対を備えるＲＡＭ　
Ｋ：おける書き込みサイクル時の入力データの流れを示
すものである。書き込みサイクル時の入力情報は外部書
き込み制御信号（以下、ＷＥクロックと称す）の活性化
により発生する複数個の、、ｉ・ 内部書き込み制御信号によりまずデータ人カバ。 ファーに取り込まれる。その後、さらに増幅され、デー
タ２進符号に変換され、書き込み制御信号ＷＥにより制
御を受けるトランスファゲートトランジスタＱＡＩ、Ｑ
！１１　　’を介し、Ｉ１０ハス対（工１０゜工１０　
）に伝達される。Ｉ１０バス対に伝達された入力情報は
書き込み時読に活性化され九ディジ、ト線選択信号ＹＥ
にょル選択され、ＯＮ状態となったＩ１０バス対とディ
ジット線（ＤＬ、ＤＬ）とを互いに結合する一対のトラ
ンスファゲートトランジスタＱＡ！、ＱＢｚを介して、
ディジット線（ＤＬ、ＤＬ）に伝達され、さらに選択ワ
ード線苗。 によシ制御されるトランスファゲートトランジスタＱＡ
ｓ　ｆｔ介してメモリセルへ伝達される。この入力情報
のメモリセルへの書き込みに至るまでに要する時間は通
常ＭＯ８論理１１”レベル書き込みの場合、しかも論理
″ｍＯ”レベルのメモリセル情報読み出しの後、論理１
１＃レベルを、書き込む場合が最悪ケースと考えられ、
メモリセルへの書き込み電位が′″０”レベルから、回
路の動作余裕を保証しうるに充分な一理＠１″レベルへ
上昇するのに必！！々時間と考えると％２ＯＮｇ〜３Ｏ
Ｎ８の時間を費やすこととなシ、連続アクセスモード可
能ｆｉ　ＲＡＭにこれを導入した場合、連続アクセスモ
ードでの書き込みサイクル時間は、読み出しサイクル時
間のそれに比し、少＜匁くとも２ＯＮｇの書き込みレベ
ル保証時間を余分に要することとな〕、読み出し／書き
込みサイクル時間に隔差が生り、、該ＲＡＭ　ｔ−メモ
リシステム等に導入した場合の性能低下をいう整置を引
き起すことになる。 ここで第２図に示すタイミング波形を用いて「連続アク
セスモード」を簡単に説明する。ＲＡ８／ＣＡ８　　サ
イクル時、ＲＡ８クロックの論理”１″レベルから論理
１０”レベルへの遷移によシ行アドレス情報が取りこま
れ、メモリセルがアクセスされ、その後、ＣＡ８　　ク
ロックが論理１″１”レベルから１０”レベルへ遷移し
、列アドレス情報を取シ込む。その後、センスアンプで
増幅されたメモリセル情報がＩ１０バス対に伝達され、
引き続き発生する複数個の内部活性化クロックによりデ
ータ出力端子へと伝達される。ｌ１０ノ（スを選択する
列アドレス情報は、センスアンプで増幅され九メモリセ
ル情報をｌ１０）くス対に結合するトランスファゲート
トランジスタを制御する信号と同期して発生する保持用
クロ、りによシフトレジスタに取ルこまれる。シフトレ
ジスタは保持用クロ、り１本でアドレス情報のラッチと
共にリセット機能を有し、ＲＡ８／ＣＡ８サイクルが読
＜限す、保持、更新が行なわれる。その後ＲＡＳ　　を
活性化状態に維持し７′ｌ：ｔ′ｔ％ＣＡ８　　クロッ
クのみの連続アクセスモードに移行すると、従来のヘー
シモードのように、（Ｊ８　　りａ、夕の入る度に、列
アドレス情報の供給を必要とせず％ＣＡＳ　　クロ、り
に同期して発生する内部クロックにより、核モードに移
行する直前のＲＡ８／ＣＡ８サイクルで取り込んだ列ア
ドレス情報をもとに、１ビツト毎にシフトレジスタがデ
コード情報の転送を開始し、デコーダが連続的に選択さ
れることになシ、列アドレスバッファによる列アドレス
情報のラッチ動作、その後増幅され、生成されるアドレ
ス２進符号によるデコーダの動作に要する時間を省略で
きる。さらに該モードでは、複数個のＩ１０パス対には
骸モードに移行する直前のＲＡ８／ＣＡＳサイクルでア
クセスされたメモリセル情報が既に増幅され、伝達され
ているので、ＣＡ８　の立ち下りのエッヂに同期して、
ただちに発生する活性化クロ、りで選択Ｉ１０バス駆動
駆動上生成し、これを選択し、データ入出力バス対に結
合し、これに付随する出カバ、ファを駆動するのみでセ
ル情報を出力端子に伝達できる。従って、従来のベージ
モードでのアクセス時間の１／２〜１／３以下の３ＯＮ
Ｓ以下で済むという著しい効果を期待できるばかりか、
該モードでのＣＡ８のリセットに要する時間は、データ
エ１０パス及びデータバッファアンプのプリチャージの
みでよいため、サイクル時間の短縮に著しくへ効用會発
揮で鴬る。従来のＲＡ８／ＣＡＳ２クロック動作の代表
的な１６ＫＲＡＭ、　　さらには６４ＫＲＡＭ等の代表
的な規格値として、図中Ｔｅｌで示すＲＡＳ／ＣＡ８　
　サイクル時間か２７ＯＮ、に対し、ＴＣｚ　　で示す
連続アクセスサイクル時間が７ＯＮ８と１７４以下に短
縮される。 以上が連続アクセスモードにおける高速読み出しサイク
ルの動作長ｉメ特長だが、該モードでの書き込みは次の
ようになる。通常のＲＡＳ／ＣＡＳ　　サイクルでの書
き込みには、メモリセル情報読み出し後、データを書き
直す”ＲＥＡＤ−ＭＯＤＩＦＹ−ＷＲ−ＩＴＥ　　サイ
クル”及びメモリセル情報がデータ出力端子に現われる
以前にＷＥクロックにより、活性化される内部信号の制
御管受け、出力端子ｔ−３−ステート状態に保つ、＠Ｅ
ＡＲＬＹ−ＷＲＩＴＥサイクル”の２つのモードがある
が、以下の説明は高速書き込みの場合についてのみ言及
するので後者を用いることにする。すなわち　＠ＥＡＲ
ＬＹ−ＷＲ，−ＩＴＥサイクル”では、ＣＡ８及びＷＥ
　　クロックが′１”レベルから′０”レベルに遷移し
て、活性化状態となるとＷＥクロックに同期して、ただ
ちに発生する活性化クロックにより入力情報がデータ人
力バッファに取り込まれ、増幅され、データ２進符号が
生成される。データ人カバ、ファによる入力情報の増幅
を担うクロックは、データ２進符号をＩ１０バス対

【結
合するトランスファゲートトランジスタの制御信号の駆
動を行ない、すみやかに入力情報のメモリセルへの書き
込みを行なう。しかしながら、この連続アクセスモード
での読み出し／書き込みの所要時間をそれぞれ考えてみ
た場合、読み出しでに、前述の如く、アクセス時間を規
定するのは、Ｉ１０バス１０２フカバ、ファ活性化クロ
、りの２つのクロックである。これに対し、書き込みサ
イクルでは、ＣＡ８による活性化後、ただちに発生する
クロックでまず書き込む入力情報をデータ入カッくツフ
ァに取シ込まなければならず、これを受けて、入カッ（
ツファに取り込まれ几情報を増幅し、データ２進符号を
生成し、同時に選択ｌ１０）くス対へのデータ転送用駆
動信号を作る必要がある。Ｉ７ｏノ＜ス対に転送された
情報がＩ１０バス対とディジット線結合用トランジスタ
及びディジット線とメモ１】セル結合用トランジスタの
２つのトランジスタ経由してのメモリセルの電位上昇に
必要な時間全考慮した場・合、少くとも、２ＯＮ８８度
の所要時間の増加は必至であることなどから、連続アク
セスモードで（７１Ｆ！込みサイクルの約２ＯＮ８　の
増力ロ分は読み出しサイクル時間に比し、約３０係の増
力口と慶り、その損失は極めて大きい。 第３図は前述の欠点を補い、書き込みサイクル時間と読
み出しサイクル時間とを同一にし、サイクル時間を短縮
した従来例の構成を示すものである．上述の特許願ＮＯ
．５５−１００８５０による「連続アクセスモードを有
するＲＡＭＪはその実現の一要素として、複数個のＩ１
０パス対を設置することにより得られるとしているがこ
の数に制限になく、又、この数の大小が上記ＲＡＭの実
現を損なう一次要因とはまら々いととは明白であるため
、図では８個のＩ１０バス対金用いて説明することとす
る。又、第４図には動作説明σ）ため、タイミング波形
も併せて示した．第３図は、８組のＩ１０バス対（　ｌ
１０ｉ，ｉ＝ｏ〜７）、該ｌ７０ｉ（ス対に伝達された
メモリセル情報を増幅するデータアンプＤＡ，前記Ｉ１
０バス対とデータ入出力）（ス（　ＤＩｌｏ。 ＤＩｌｏ　）　トｔー結合するトランスフアゲ−））−
５：／ジ，（１（ＱＲ４ａ，ＱＲ４ｂ，ｔ＝ｏ　〜７）
、データ入出力バスに伝達されたメモリセル情報を受け
、データ出力端子にレベル変換された情報を供給する出
力バッファ、データ入力バッファ（図示せず）からのデ
ータ２進符号を受け、Ｉ１０バス対に結合するトランス
ファゲートトランジスタ（ＱＷ　ｉ　ａ　、　ＱＷ　ｉ
ｂ。 ｉ＝ｏ〜ｙ）、及びデータレシスＪ　（ＤＲｉ、　１＝
＝０〜？）を示し−これを用い、その書き込み時の基本
動作を説明する。今、ＲＡＳ／ＣＡＳ　　サイクルでＩ
１０バス対工１０ｏが選ばれ、　次に続く連続アクセス
サイクルで、順次ｌ１０１．ｌ１０２と選ばれるサイク
ルを考える。ＲＡＳ／ＣＡ８　　サイクル中にＷＥジク
ロりの活性化によシ書き込みモードになると、ＷＥジク
ロりに同期してただちに第１の書き込み制御信号が発生
し、入力情報全データ人力バッファに取り込む。引き続
き発生する第２の１き込み制御信号により、増幅された
データ２進符号（ＤＩ。 ＤＩ　　）が生成され、書き込み専用トランスファゲー
トトランジスタを介してＩ１０バス対へ結合される。書
き込み専用トランスファゲートトランジスタは各Ｉ１０
バス対毎に設けられ、データ入力バッファからのデータ
２進符号を選択されたＩ１０バス対へ供給するよう書き
込みゲート制御信号Ｗη（ｉ＝０〜７）の制御を受ける
０選択Ｉ１０バス対べのデータ２進符号の転送と同時に
、データレジスタＤＲＯにデータ２進情報が蓄積される
。　ＲＡＳ／ＣＡ８サイクルでｉｆ、ＣＡ８　　クロ、
りの活性化時刻に対するＷＥクロックの活性化時刻位置
にょシ、”ＲＥＡＤ−ＭＯＤＩＦＹ−ＷＲＩＴＥサイク
ル”及び”ＥＡ−ＲＬＹ−ＷＲＩＴＥサイクル”の２つ
のモードがあるが、いずれのモードでもメモリ情報に対
し、逆情報を書き込む場合が最悪ケースとなり、書鴬込
みの所要時間を多く費やすという状態となる。 通常のＲＡ８／ＣＡ８サイクルではＣＡ８の活性化時間
が充分長いので、前記第２の書き込み制御信号に続く、
第３の書き込み制御信号が発生し、データレジスタＤＲ
Ｏｔ−作動させ、メモリセルの蓄積電位を十分確保する
。よう動作するが、連続アクセスサイクルに移行した場
合、ｅＡ８の活性化時間をリードサイクルに合わせ３Ｏ
Ｎ、にすると、ＷＥジクロりによる活性化後、発生しつ
る書き込み制御信号はせいぜいｌ＠２クロ、りまでとな
る。この極めて短かい活性化期間での第２の書き込みク
ロックの発生が可能と込うことは、各Ｉ１０バス対に付
随するデータレジスタの入力データの一時的保存のでき
ることを示すもので、これにより連続アクセスサイクル
での読み出し、及び書き込みサイクルを同一にできると
いう著しい効果を期待できる。連続アクセスサイクルに
移行し、逐次１ビ、トスつデコーダのシフトが行なわれ
、その都度、データ２進情報が各データレジスタに著積
され、８ビット以内でこれを完了すると、連続アクセス
サイクルが終了する最後の書き込みサイクルで、前サイ
クルよりも２ＯＮ８程度、　ＣＡＳ　の活性化時間全長
くするだけで、ＷＥクロックに同期して、発生する第３
の書き込み制御クロックにより各データレジスタに蓄え
られた入力情報を一括して、同時に各Ｉ１０バス対に伝
達させ、メモリセルの書き込み電位を確保することが可
能とたる。さらに各データレジスタはデコーダによるデ
コード選択情報を受け、作動し、選択的蓄積が行きわれ
るため、連続アクセスサイクルでの読み出し／書き込み
混在モードも可能であるという他の付加的効用も発生す
る。第５図は特願昭５６−５２６６１に基づき、データ
レジスタの例を示したもので、これを用い、その動作を
説明する。今、連続アクセスモードに移行し、書き込み
サイクルとなシ、デコーダＤＥＣＯが選択されているも
のとする。又高速書き込みについて限定する念め、”Ｅ
ＡＲＬＹ−■゛Ｒ７−ＩＴＥ”モードで考える。 ＣＡＳ　　クロ、りが入ると、ただちに、シフトレジス
タ８Ｒｉ（１＝Ｏ〜７トのデコード情報保持用信号を兼
ねるＩ１０バス対選択駆動信号によりＲＧＯが上昇し、
Ｉ１０バス対ｌ１００．ｌ１００　が選択され、該Ｉ１
０バス対とデータ出力バス対（ＤＯ。 Ｄｏ　）とが結合する。この時、骸データ出力バス対が
入る出力バッファはＷＥクロックにより生成する複数個
の書き込み制御を受け、その活性化動作を禁止するよう
設定され、出力端子をＴｒｉ−８ｔａｔｅ状態に維持す
る。ＷＥクロックが（ＪＳクロックとほぼ同時に入る、
いわゆる″’ＥＡＲＬＹ−ＷＲＴＥモードでは、これを
受けてただちに第１の書き込み制御信号が発生し、入力
情報をデータ入力バッファ（図示せず）に取り込み、引
き続き発生する第２の書き込み制御信号によ勺、取シ込
んだ入力情報を増幅し、データ２進符号（ＤＩ、ＤＩ）
ｔｌ成する。データ人力バッファは、又他のデータ２進
符号（ＤＩ’　、　ＤＩ’　　）も同時に生成するよう
設定される。 生成される２組のデータ２進符号は、データ入カバ、フ
ァが非活性化状態の時、それぞれ電源レベル、接地レベ
ルとなるよう設定される。２組の入力データ２進符号の
生成と同時に選択デコーダＤＥＣＯの出力節点Ｎ０ＲＯ
の状態を受け、第２の書き込み制御信号に駆動され、Ｗ
ＧＯが上昇を開始する。この時、ＤＩ、ＤＩのいずれか
は電源レベルとなっているため、選択Ｉ１０バス対への
情報伝達能力を高めるため、ＷＧＯは電、源レベル以上
となるよう設定される。今、メモ１）セル情報が１０″
レベル、書き込み情報が”１ルベルとすると、選択１１
０バス対はｌ１００が″′０″レベル、ｌ１００が”１
”レベルとな？）、Ｔ）Ｉが６１”レベル、１「が″′
θ″レベルとなっており、ＷＧＯの上昇を受けて、選択
Ｉ１０バス対のレベルはそれぞれ、工１００が′１”レ
ベル、工１００　が＠ｏ　ＩＩレベルへ遷移しようとす
る変化が起こる。この変化に要する時間は、データ人力
バッファの出力段を構成するトランジスタ（図示せず）
及び一対の書き込ミ制御）ランスファゲートトランジス
タＱＷＱａ。 ＱＷＯｂのトランジスタとが選択Ｉ１０バス対ｌ１００
に付随する浮遊容１ｔ−いかにすみやかに充放電できる
かによってきまり、さらにこのＩ１０バス対の電位変化
を受けて、Ｉ１０バス対から選択ディジ、ト線へ、さら
に選択ディジ、ト線からメモリセルのゲートトランジス
タ’ｌして、メモリセルへの充電を完了する。以上の如
く、メモリセルへの書き込みには、第２の書き込み制御
クロックを受けて、データ２進符号発生から、３ＯＮ８
程度の時間を必要とすることは必至である。従ってＣＡ
８の活性化時間の短かい連続アクセスサイクルでの書き
込みでは、メモリセルへの充電が完了しないうちにサイ
クルが終了してしまい、メモリセルの電位を確保できか
くｈる恐れが生ずる。データレジスタはこの欠点を補う
ために導入され、連続アクセスサイクルで書き込まれた
入力情報を一時蓄え、最後のサイクルでＣＡ８の活性化
時間ｅ２ＯＮｓたけ余分にとるだけで、メモリの動作余
裕を補償するに充分なセル電位を確保できることが峙長
である。 データレジスタの動作は次のようにがる。 ＲＡＳ　　クロ、りが活性化され、ＣＡ８　　クロック
が引き続き活性化されるＲＡ８７ＣＡＳ　　サイクルに
なるとまずプリチャージクロックφ、が内部ＭＯ８論理
＠ｌ”レベルから′″０”レベルに遷移する。 φ　の制御をうけるトランジスタＱＩ　Ｌ　Ｑｔ　４．
　Ｑ１８゜Ｑｌｌｌにより節点５１〜５４け接地電位に
リセットされ、節点５５はｖＤＤ−ｖＴレベルにトラン
ジスタＱｌ！ｌｉ−介して、充電されている。書き込み
モードにたると、甑クロ、りを受けて発生する第２の書
き込み制御クロックにより入力データノ（ツファに取り
込まれた入力情報が増幅され、入力書き込み情報１！ｔ
″′１”とすると、　Ｉ）Ｉ’が上昇を開始し、ＤＩ’
は接地電位を維持する。選択デコーダＤＥＣＯは既に選
ばれでいるので、節点Ｎ０ＲＯの状態を受け、トランジ
スタＱｌ　ｔ−／ｉして、トランジスタＱ３はＯＮＬ、
ＤＩ’の電位上昇に追随し、すみやかに電位上昇が行な
われ、トランジスタＱ３のゲート・ソース間の寄生容量
によるブートスドラ、プ効果によ）節点５１はＤＩ’と
同じく、電源レベルまで上昇し得る。この時、ＤＩ′は
接地電位にあるため、節点５２はＯＮ状態となったトラ
ンジスタＱ４によｎ”ｏ″レベル維持される。さらに節
点５１゜５２の状態を受けて、トランジスタＱｓ、　Ｑ
ｓはそれぞれＯＮ、ＯＦＦ　ＬＡ情報蓄積節点５３．５
４をそれぞれ（電源−閾値電圧）の論理＠１′″レベル
及び接地電位の論理′″Ｏ′″Ｏ′″レベルる。この時
、節点５４はプリチャージクロ、りφｐＶＣよる接地電
位へリセット後、トランジスタＱ６もＯＦＦするため、
いわゆる１０”浮遊電位となり、外来雑音等の影響を受
けやすい状態となる友め、トランジスタＱ？、　Ｑ８か
ら成るＦＩｉｐ−ＦＩｏｐが導入され、節点５３の１″
１”レベルを受けて、トランジスタＱ８をＯＮさせ、節
点５４を確実に接地電位に錐持する。Ｒ，Ａｓ／ＣＡＳ
　　サイクルでは充分長いＣＡ８クロ、りの活性化時間
がえられるので、百クロ、りによる第３の書き込み制御
クロックφＷ３　の発生が可能となシ、該クロックの上
昇及び、コンデンサＣＢＩ、ＣＢ２　　の容量結合によ
シ、節点５３．５４の電位をブーストする。この時、節
点５３は″′１″レベルとなっているため、さらに電位
上昇が行なわれ、ブースト前の電位は、）ｔＡ８／ＣＡ
Ｓ　　サイクルでは少くともＶＤＤ−ＶＴレベルになっ
ていることから、適切な値に設定されたコンデンサＣＢ
Ｉ　　により電源レベル以上に上昇する。父、節点５４
は接地電位となっているが、コンデンサＣ！１２を介し
て、クロックφＷ３による浮遊容量の充電が行たわれ、
わずかに電位の上昇がみられるが、ＯＮしているトラン
ジスタＱ８の存在により、すみやかに充電電荷を放電さ
せる。 節点５３は電源レベル以上にブｊ”、−コ）され、トラ
ンジスタＱ２０をＯＮさせ、入力情報″１″をメモリセ
ルに書き込むため、選択Ｉ１０ノ（ス対の内、バクの■
１００のみを、このデータレジスタに蓄えられた情報に
基づき、クロ、りφＷ３によりその電位上昇を加速する
という特長を有する。 以上の基本動作は連続アクセスサイクルでも適用される
。いずれのサイクルでもＷＥ　　クロ、りの印加による
書き込み制御クロックは発生可能であシ、違いはＣＡＳ
の活性化時間の大小による第３の書き込み制御クロック
φＷ３の発生の有無のみであり、データ蓄積節点５３．
５４への入力情報の一時蓄積は必ず行なわれ、ＣＡＳ　
の活性化時間３ＯＮ、では、メモリセルに充分な高レベ
ルは書き込めないが、各サイクルに対応し、選択される
データレジスタへの情報蓄積はすべて可能である。 節点５１及び５２の制御を受けるＯＲ結合されたトラン
ジスタＱ１８．Ｑｌテはクロ、りφｐの制御を受ける負
荷用トランジスタＱ１ｇとによ、９　ＮＯＲ論理を形成
し、ＮＯＲ出力節点５５は情報蓄積節点５３．５４を接
地電位にリセットするトランジスタＱｌ　１１　Ｑｔ　
２を制御讐る。これによりデータレジスタが選択されて
動作する迄節点５５は高レベルに保九れ、情報蓄積節点
５３．５４をともに節電電位に保つことにより、クロッ
クφＷ３の発生により蓄積節点５３．５４が電位上昇す
るのを仰れ、非選択Ｉ１０バス対及び読み出し時に選択
されたＩ１０バス対への誤書き込みを防ぐような対策が
施される。又、このＮＯＲ論理は、書き込み時に、！択
され九データレジスタにおいては節点５１又は５２のい
ずれかが、データ２進符号ＤＩ’　、　ＤＩ’によシ上
昇し、節点５５を接地電位にリセットするので、該回路
の存在が、データレジスタへのデータ保管を損うこと［
Ｈならない。 しかしながら、読み出し／書き込みサイクルの混在する
モードにおいて読み出しサイクルで選択されたＩ１０バ
ス対、及び書き込みサイクルで非選択となり２Ｉ１０バ
ス対に付随するデータレジスタ内のデータラ、チ節点５
１．５２は通常のＲＡ８／ＣＡ８サイクルに続く連続ア
クセスサイクルでは１’ｔＡ８　　クロ、りに同期して
発生するクロックφｐけ既に″′θ″レベルに移行して
しまっている念め、いわゆる″Ｏ”浮遊電位となす、外
来雑音等の影囁を受けやすくなり、−峨的に定まらｈい
電位となっている。その結果、ＣＡＳ　　クロ、りの活
性化時間を２ＯＮ、　　だけ余計にとった最終サイクル
において一発生する第３の書き込み制御クロックφＷ３
によシ、すべてのＩ１０バス対の電位會一括して上昇さ
せる際、節点５３又は５４の電位が闇値電圧を上回るレ
ベルにまで上昇していれば、′０”レベル側のＩ１０バ
スの電位をも上昇させることとなり、さらに、メモリセ
ルｌＩＯ″レベルまでも上昇させ、ひいてはメモリ動作
余裕を損ねてしまうという欠点な生ずる。又、書き込み
サイクルがこの連［アクセスモードに混在する場合、必
ずＣＡＳクロックの活性化時間ｔ２０ｙ（＠だけ余計に
とらねばがらぬことは、メモリシステムにおける制御ク
ロック発生の繁維さをきたす、すなわち、メモ１１シス
テムにおいては、必ずメイン、トガるクロック、ゝ゛ が存在し、これを基準にクロック発生制御回路が設置さ
れ、所要クロックを生成する構成がとられる。しかも該
システムにＲＡ８／ＣＡＳマルチアドレス型Ｒ，ＡＭが
用いられ之場合、ＲＡＳ　　クロックがメインと々るた
め、ＣＡＳ　　クロックの活性化時間のみを２ＯＮＢだ
け余計にとることは、回路構成の点からも得策でたい等
の欠点があった。 第６図はこのような欠点を補うべ（、ＣＡＳクロックの
＊＊サイクルにおいても−そのサイクル時間を延ばすこ
となく、同一のままＲＡＳ　　りａ、りのリセット時刻
ｔ−ＣＡ３のそれに対し、２ＯＮ８だけ遅らせることで
、ＣＡＢ　の実効活性時間を長くとることによ！Ｄ、該
Ｒ，ＡＭの使用上のｌ１１１便さ、さらに、システム制
御クロック発生の容易性の向上を計った本発明の動作を
示すタイミング図である。 第７図は本発明の実施例を示すもので、これを用い、詳
細に説明する。 今、ＲＡ８／ＣＡ８　サイクル時間く、ＣＡＳ　りｅｌ
　。 りのみの連続アクセスモードに入り、ＣＡＳ　　の活性
化期間でＤＥＣＯ（図示せず）が選ばれ、書き込みサイ
クルで入力データ１１″？ｉＨ！込む場合を：（・　　
　− 考える。書き込みモードで汀、ｗＥクロ、りの制御を受
けて発生する一連の制御クロ、りにより、が発生する。 ＷＧＱがまず上昇し、トランジスタＱＷ１ａ、ＱＷ１ｂ
及びＣＣ２，Ｑｔｓ　’ｅＯＮさせ、ＤＩ、五丁及びＤ
Ｉ’、ミ情報がそれぞれＩ１０バス対Ｃｌ１０ｏ、　ｌ
１００　）　　及びデータレジスタ蓄積節点（６１，６
２）へ伝達される。連続アクセスモードでのＣＡＳクロ
ックの最小活性化時間内に少くとも書き込み制御信号Ｗ
Ｇｉ、　　及び２組のデータ２進符号Ｉ／ｉいずれも電
源レベルまで確実に見られるが、　ＤＩ、　ＤＩ’によ
るＩ１０バス対浮遊容量の充放電はこの規定時間内での
完遂は不可能でＩ１０パス対の内、一方のＩ１０バスの
電位は２〜３■までの上昇がせいぜいである。この時Ｄ
Ｉ′及びＷＧＯは電源レベルまでは上昇してｈるので、
データ蓄積節点６１は少くとも電源−閾値電圧レベルに
トランジスタＱ■を介して充電される。 その後、ＣＡＳ　　りは、りがリセットされると、Ｗ（
）。 カ低レベルに移行して、トランジスタＱｚ２が非導通に
なシ該タロツクに同期して発生するプリチャージクロッ
クφｐｃにょ）コンデンサＣ１ｓ。 ＣＢ４′ｆｔ介した容量結合によルレベルブーストが行
なわれる。これよりデータ蓄積節点６１は電源−閾値レ
ベルから電源レベル以上に上昇し、トランジス１Ｑ２４
けＯＮＩ、非飽和状態と々っているたメ、速やかにｌ１
００を１ｉ源レベルに充電する。この時、節点６２は′
０”レベルであり、トランジスタＱ２４により電源レベ
ルに上昇しつつあるしυ／＜ス（Ｉｌｏｏ）の電位を受
け、既にＯＮＬ、ているトランジスタＱ２７の存在によ
り、接地電位に確実に維持し、従来のデータ蓄積節点の
″′θ″浮遊電位発生金防ぐ。父、トランジスタＱ２６
は、接地電位に維持されるＩ１０バスＣｌ１００）の電
位を受け、既ＯＦＦ　Ｌ、ているので、節点６１の電位
上昇を妨げることは浸い。このように、クロ、りφｐｃ
によるレベルブーストはアクセスした直後のリセット期
間にこれを行えるばかりか、従来のＣＡＳクロック活性
化期間を長くとり、＠３の書き込み制御クロ、りの発生
を待たずに行えることから、該発生回路の省略が可能と
なり、回路の簡単化、集積回路チップ面積減少に零与す
る。 一方、非選獄データレジスタあるいけ読み出し１寺のデ
ータレジスタにおいてはレベルブースト用クロ、りφｐ
ｃがＣＡＳのリセット期間毎に印加されるため、内部Ｍ
Ｏ８論理″′１”又は′″θ″θ″レベルした読み出し
状態にあるＩ１０バス対の内、＠ＩＯ”レベルとなって
いるＩ１０バスの電位が上昇する恐れを生ずる。例えば
、Ｉ１０□が１１”レベル、ｌ１００が６０”となって
いれば、トランジスタＱ２６．Ｑ２７はそれぞれＯＦＦ
、ＯＮ　［、ｆいるので、データ蓄積節点６１．６２は
それぞれ、電源−閾値電圧、接地電位となる。しかし後
者は、いわゆる＠０”浮遊電位と＃−ｉならず、確実に
接地電位に維持されるため、クロックφｐＣＫよるレベ
ルブーストに対して、ｌ１０００電位上昇を必ず抑える
ことができる。又、前者においては、クロ、りφｐｃ　
　の入る都度、Ｉ１０バスが充電街受け、Ｉ１０バス１
位降下を防ぐという余剰効果も発揮するばかりか、極め
て少ない素子構成で従来以上の機能が得られる効果は極
めて大きい。しかも、連続アクセスサイクルの最後のサ
イクルに書キ込みレベル保証機能を担う第３の書き込み
制御りａツクの発生を待たず読み出し／書き込みＣＡＳ
　　りロックのサイクル時間を同じにできることは、第
３の１き込み制御クロック−１１ｉ！ｉ生回路の削除を
含め、集積回路チ、ブの面積の減少、配線、配置等の自
由度の増大に大きく寄与する。

【図面の簡単な説明】

第１図は従来のＩ１０バス対を有するＭＯ８型半導体Ｒ
ＡＭのメモリセル読み出し／書き込み動作を説明する図
であり、第２図は特願昭５５−１００８５０の［連続ア
クセスモードを有するＲＡＭＪにおいて、連続アクセス
モードを示すタイミング波形図である。 第３図は特願昭５６−５２６６１の［書き込みデータを
一時保存するデータレジスタを備えたＲＡＭＪにおいて
、その基本構成を示す図であシ、第４図はその基本タイ
ミング図、第５図は従来例を示す図である。＠６図は本
発明に、、より改良された動作を示すタイミング図であ
り、第７図は本発明の一実施例を示す図である。 鵠　３　図 η　４図 ／）ｌ　扇 −ｉ！−７５霞

Claims (1)

【特許請求の範囲】
1. 行アドレス・ストローブと列アドレス・ストローフの２
   相クロ、フマルチアドレス方式のランダムアクセスメモ
   リにおいて、複数個の人出データバス対と、これを列方
   向に連続したアドレスをアクセスできるようにしたシフ
   トレジスタ付デコード回路と、ゲートが書き込み制御信
   号に、ソースが入出力パスに、ドレインがデータ入力情
   報にそれぞれ接続される一対の書き込みゲートトランジ
   スタとを含むメモリ回路において、データ入力２進符号
   を前記書き込み制御信号でゲートする＠１゜第２のトラ
   ンジスタから成る第１のトランジスタ対と、ドレインが
   電源に、ソースが一対の前記入出力パスに、ゲートが前
   記第１のトランジスタ対のドレインにそれぞれ接続され
   る第３．’ｌ＜４０トランジスタから成る第２のトラン
   ジスタ対ト該トランジスタ対のゲートと前記第１のトラ
   ンジスタ対のドレインが接続される共通節点にドレイン
   が、ゲート、ソースがそれぞれ前記入出力パスに交叉ス
   ストロープ・りａ、りのプリチャージ信号によ〕容量結
   合を介して充電すること′ｔ−特徴とするメモリ回路。