KR20030002698A - 플래쉬 메모리 장치의 펌핑 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치의 펌핑 회로에 관한 것으로, 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로가 제시된다.

Description

플래쉬 메모리 장치의 펌핑 회로{Pumping circuit for flash memory device}
본 발명은 플래쉬 메모리 장치의 펌핑 회로에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로에 관한 것이다.
일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다. 이러한 플래쉬 메모리 셀에 데이터를 저장하는 프로그램을 실시하기 위해서는 게이트 단자와 드레인 단자 각각에 포지티브 고전압을 인가하여야 한다. 이와 같이 프로그램 동작을 수행하기 위한 포지티브 고전압을 생성하기위해 펌핑 회로를 이용하여 전원 전압을 펌핑한다. 따라서, 플래쉬 메모리 장치는 셀의 프로그램을 위해 두개의 펌핑 회로를 사용하는데, 일반적인 펌핑 회로의 구성 및 그 구동 방법을 도 1 및 도 2를 이용하여 개략적으로 설명하면 다음과 같다.
도 1은 일반적인 플래쉬 메모리 장치의 펌핑 회로의 개략도이고, 도 2는 도 1의 동작을 나타낸 그래프이다. 도시된 바와 같이 일반적인 펌핑 회로는 전원 단자(Vcc)와 출력 단자(Vout) 사이에 다수의 다이오드(D1 내지 D4)가 접속되며, 각 다이오드(D1 내지 D4) 사이에는 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)에 따라 전하를 차지하는 다수의 캐패시터(C1 내지 C4)가 접속된다. 즉, 제 1 다이오드(D1)와 제 2 다이오드(D2) 사이의 제 1 노드(N1)에 제 1 클럭 신호(CLK1)에 따라 전하를 차지하는 제 1 캐패시터(C1)가 접속되고, 제 2 다이오드(D2)와 제 3 다이오드(D3) 사이의 제 2 노드(N2)에 제 2 클럭 신호(CLK2)에 따라 전하를 차지하는 제 2 캐패시터(C2)가 접속되는 구성이 반복되어 펌핑 회로가 구성된다.
상기한 바와 같이 구성되는 일반적인 펌핑 회로는 도 2에 도시된 바와 같이 제 1 클럭 신호(CLK1)가 활성화되면 제 1 및 제 3 노드(N1 및 N3)가 소정 전위로 상승하고, 제 2 클럭 신호(CLK2)가 활성화되면 제 2 및 제 4 노드(N2 및 N4)가 소정 전위로 상승한다. 즉, 제 1 또는 제 2 클럭 신호(CLK1 또는 CLK2)에 의해 제 1 내지 제 4 캐패시터(C1 내지 C4)의 캐패시턴스에 따른 전하가 제 1 내지 제 4 노드(N1 내지 N4)를 각각 차징한다. 이러한, 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 제 1 내지 제 4 노드(N1 내지 N4)에 차징된 전하는 제 2 내지 제 4다이오드(D2 내지 D4)를 통해 다음단으로 전달되어 출력된다. 따라서, 최종적인 출력 전압(Vout)은 캐패시터의 접속수에 따라 달라지게 된다.
상기와 같이 구성 및 구동되는 펌핑 회로를 이용하여 플래쉬 메모리 셀의 프로그램을 위한 전압을 생성하는 플래쉬 메모리 장치에서는 게이트 단자에 인가되는 전압을 생성하는 펌핑 회로가 드레인 단자에 인가되는 전압을 생성하는 펌핑 회로보다 높은 전압 레벨을 만들어야 한다. 즉, 플래쉬 메모리 셀의 프로그램을 위해서는 게이트 단자에 드레인 단자보다 높은 전압을 인가해야 한다. 이때, 드레인에 인가되는 전압을 생성하는 펌핑 회로는 원하는 전압에 먼저 도달하고, 게이트에 인가되는 전압이 원하는 전압으로 상승할 때까지 펌핑 동작을 계속한다. 따라서, 원하는 전압을 생성한 펌핑 회로도 불필요하게 동작되므로 필요없는 전력이 소모되고, 게이트에 인가되는 전압이 원하는 전압이 될 때까지 시간이 소모되므로 프로그램 시간이 길어지게 된다.
상기와 같은 문제점을 기존에는 개선하기 위해 펌핑 회로의 캐패시터 사이즈를 크게 하거나 클럭 주기를 줄이는 방법을 사용하였다, 그러나, 이러한 방법을 사용하면 원하는 고전압을 생성하기 위해 많은 전력이 소모된다. 이런 현상은 저전력으로 가면서 더욱 심각하다. 뿐만 아니라 펌핑 회로의 캐패시터 사이즈를 증가시키면 메모리의 사이즈를 증가시키게 된다.
본 발명의 목적은 불필요한 전력 소비 및 프로그램 시간의 소모를 방지할 수 있는 플래쉬 메모리 장치의 펌핑 회로를 제공하는데 있다.
본 발명의 다른 목적은 캐패시터의 사이즈를 증가시키지 않고도 전력 소비 및 프로그램 시간을 줄일 수 있는 플래쉬 메모리 장치의 펌핑 회로를 제공하는데 있다.
도 1은 일반적인 플래쉬 메모리 장치의 펌핑 회로의 개략도.
도 2는 일반적인 플래쉬 메모리 장치의 펌핑 회로의 동작을 설명하기 위한 그래프.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 블럭도.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 게이트 바이어스와 시간과의 관계를 나타낸 그래프.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 시간별 게이트 바이어스의 변화를 나타낸 그래프.
도 6(a) 및 도 6(b)은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 구성하는 스위칭 회로의 일 실시 예의 회로도 및 그 동작 파형도.
도 7(a) 및 도 7(b)은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 구성하는 스위칭 회로의 다른 실시 예의 회로도 및 그 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 펌핑 회로20 : 제 2 펌핑 회로
30 : 스위칭 수단M : 플래쉬 메모리 셀
본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 플래쉬 메모리 셀의 게이트 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 1 펌핑 수단과, 상기 플래쉬 메모리 셀의 드레인 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 2 펌핑 수단과, 상기 제 2 펌핑 수단의 출력 단자와 상기 제 1 펌핑 수단의 출력 단자를 소정 시간 연결시켜 상기 제 2 펌핑 수단에서 생성된 소정의 전압과 상기 제 1 펌핑 수단에서 생성된 소정의 전압을 합하여 상기 플래쉬 메모리 셀의 게이트 단자에 인가하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 개략적인 구성을 나타낸 블럭도이다.
도시된 바와 같이 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 플래쉬메모리 셀(M)을 프로그램시키기 위해 게이트 단자에 인가하는 고전압을 펌핑하기 위한 제 1 펌핑 회로(10)와 드레인에 인가하는 고전압을 펌핑하기 위한 제 2 펌핑 회로(20) 및 제 1 펌핑 회로(10)의 출력 단자(Vout1)와 제 2 펌핑 회로(20)의 출력 단자(Vout2)를 서로 스위칭하기 위한 스위칭 수단(30)으로 구성된다. 제 1 펌핑 회로(10)의 출력 전압(Vout1)은 게이트 단자로 입력되는 제 1 펌핑 전압(VPPI)이고, 제 2 펌핑 회로(20)의 출력 전압(Vout2)는 드레인 단자로 입력되는 제 2 펌핑 전압(VPPD)이다. 여기서, 펌핑 회로는 예시한 제 1 및 제 2 펌핑 회로(10 및 20)의 두개로 구성되는 뿐만 아니라 두개 이상의 펌핑 회로를 포함하여 구성할 수 있다. 또한, 각각의 펌핑 회로는 도 1에 도시된 일반적인 펌핑 회로를 포함한다. 그리고, 스위칭 수단(30)은 이후 도 6(a) 및 도 6(b)를 이용하여 설명될 시간 지연에 의해 스위칭하는 회로와, 도 7(a) 및 도 7(b)를 이용하여 설명될 제 1 펌핑 회로의 출력 전압을 기준 전압과 비교하여 그 결과에 따라 스위칭하는 회로로 구성될 수 있다.
상술한 바와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로의 구동 방법을 시간에 따른 펌핑 전압의 변화를 도시한 도 4를 이용하여 설명하면 다음과 같다.
본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로는 게이트로 인가되는 제 1 펌핑 전압(VPPI)가 설정된 고전압으로 상승할 때까지 제 2 펌핑 회로(20)의 출력 단자(Vout2)가 스위칭 수단(30)에 의해 제 1 펌핑 회로(10)의 출력 단자(Vout1)에 접속된다(T1 구간). 이와 같이 구동함으로써 게이트 단자로 인가되는 제 1 펌핑 전압(VPPI)이 설정된 고전압으로 상승하는 시간을 줄일 수 있다. 그리고, 제 1 펌핑 전압(VPPI)이 설정된 전압으로 상승하면, 제 2 펌핑 회로(20)의 출력 단자(Vout2)와 제 1 펌핑 회로(10)의 출력 단자(Vout1)를 접속한 스위칭 수단(30)이 오픈된다(T2 구간). 즉, 제 2 펌핑 회로(20)의 출력 전압(Vout2)은 플래쉬 메모리 셀의 드레인 단자로 인가되는 제 2 펌핑 전압(VPPD)이 된다.
도 5는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로를 이용한 시간에 따른 제 1 펌핑 전압(VPPI)의 변화를 나타낸 그래프이다. 도시된 바와 같이 펌핑 인에이블된 후 제 2 펌핑 회로의 출력 단자와 제 1 펌핑 회로의 출력 단자가 스위칭 수단에 의해 스위칭되는 시간(T1)에서는 빠른 펌핑 전압 상승 시간을 갖는다. 또한, 제 1 펌핑 회로의 출력 단자와 제 2 펌핑 회로의 출력 단자가 오픈되는 시간(T2)에서는 느린 펌핑 전압 상승 시간을 갖는다. 상기와 같이 동작됨으로써 저전력 플래쉬 메모리 소자에서 발생하는 펌핑 전압의 상승 시간이 느려지는 현상과 이로 인해 발생되는 전력 소모를 방지할 수 있다.
도 6(a)는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로에 사용되는 스위칭 수단의 일 실시 예를 설명하기 위한 회로도로서, 지연 시간을 이용하는 스위칭 수단을 나타낸 것이다.
도 6(a)를 참조하면, 제 2 펌핑 회로의 출력 단자(Vout2)와 제 3 노드(Q13) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 인에이블 신호(EN)가 제 1 내지 제 4 인버터(I11 내지 I14)를 통해 소정 시간 지연된 전위를 갖는 제 1 노드(Q11)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 2 펌핑 회로의 출력 단자(Vout2)와 제 2 노드(Q12) 사이에 제 3 노드(Q13)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 1 노드(Q11)의 전위를 반전시키는 제 5 인버터(I15)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 그리고, 제 2 펌핑 회로의 출력 단자(Vout2)와 제 1 펌핑 회로의 출력 단자(Vout1) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P13)가 접속된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 지연 시간을 이용한 스위칭 수단의 구동 방법을 도 6(b)의 타이밍도를 이용하여 설명하면 다음과 같다.
인에이블 신호(EN)가 하이 상태로 인가되면, 제 1 및 제 2 펌핑 회로가 펌핑 동작을 시작하게 된다. 그런데, 도 6(b)에 도시된 바와 같이 인에이블 신호(EN)가 하이 상태로 인가되더라도 제 1 내지 제 4 인버터(I11 내지 I14)에 의해 지연되는 T1 시간 동안 제 1 및 제 2 노드(Q11 및 Q12)는 로우 상태를 유지하게 된다. 이때의 동작을 설명하면 다음과 같다. 로우 상태의 제 1 노드(Q11)의 전위에 의해 제 1 NMOS 트랜지스터(N11)는 턴오프되고, 제 1 노드(Q11)의 전위가 제 5 인버터(I15)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴온된다. 턴온된 제 2 NMOS 트랜지스터(N12)에 의해 제 2 노드(Q12)로부터 접지 단자(Vss)로 경로가 형성되므로 제 2 노드(Q12)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 1 PMOS 트랜지스터(P11) 및 제 3 PMOS 트랜지스터 (P13)가 턴온된다. 따라서, 제 1 펌핑 회로의 출력 단자(Vout1)와 제 2 펌핑 회로의 출력 단자(Vout2)와 연결되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)가 합해져 메모리 셀의 게이트 단자에 인가된다.
그리고, 설정된 T1 시간동안의 지연 시간 후에 T2 시간에서 제 1 노드(Q11)는 하이 상태로 반전되는데, 이때의 회로 동작을 설명하면 다음과 같다. 하이 상태의 제 1 노드(Q11)의 전위에 의해 제 1 NMOS 트랜지스터(N11)는 턴온되고, 제 1 노드(Q11)의 전위가 제 5 인버터(I15)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 턴온된 제 1 NMOS 트랜지스터(N11)에 의해 제 1 노드(Q13)로부터 접지 단자(Vss)로 경로가 형성되므로 제 1 노드(Q13)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 3 노드(Q13)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온된다. 따라서, 제 2 펌핑 회로의 출력 전압(Vout2)의 전위가 제 2 노드(Q12)로 공급된다. 제 2 펌핑 회로의 출력 전압(Vout2) 전위를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 PMOS 트랜지스터(P13)가 턴오프되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)의 연결을 끊는다. 따라서, 제 1 펌핑 회로의 출력 전압(Vout1)은 메모리 셀의 게이트 단자로 공급되고, 제 2 펌핑 회로의 출력 전압(Vout2)은 메모리 셀의 드레인 단자로 공급된다.
도 7(a)는 본 발명에 따른 플래쉬 메모리 장치의 펌핑 회로에 사용되는 스위칭 수단의 다른 실시 예를 설명하기 위해 도시한 회로도로서, 제 1 펌핑 회로의 출력 전압과 기준 전압을 비교하여 스위칭하는 회로 구성을 나타낸 것이다. 이의 구동 방법을 도 7(b)의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
인에이블 신호(EN)에 따라 직렬 접속된 다수의 다이오드(D21 내지 D27)를 통해 제 1 펌핑 회로의 출력 전압(Vout1)이 분배되어 분배 전압(Vreg)이 출력된다. 분배 전압(Vreg)과 기준 전압(Vref)을 전압 비교 회로(21)에서 비교하여 그 결과를 출력한다. 비교 결과 T1 구간에서와 같이 분배 전압(Vreg)이 기준 전압(Vref)보다 작을 경우 전압 비교 회로(21)는 하이 상태의 출력 신호(OUT)를 출력한다. 하이 상태의 전압 비교 회로(21)의 출력 신호는 제 1 인버터(I21)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N21)를 턴오프시킨다. 제 1 인터버(I21)의 출력 신호는 제 2 인버터(I22)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴온시킨다. 턴온된 제 2 NMOS 트랜지스터(N22)에 의해 제 2 노드(Q22)와 접지 단자(Vss) 사이에 경로가 설정되어 제 2 노드(Q22)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 3 PMOS 트랜지스터(P23)가 턴온된다. 따라서, 제 1 펌핑 회로의 출력 단자(Vout1)와 제 2 펌핑 회로의 출력 단자(Vout2)와 연결되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)가 합해져 메모리 셀의 게이트 단자에 인가된다.
한편, 전압 비교 회로(21)의 비교 결과 T2 구간에서와 같이 분배 전압(Vreg)이 기준 전압(Vref)보다 클 경우 전압 비교 회로(21)는 로우 상태의 출력신호(OUT)를 출력한다. 로우 상태의 전압 비교 회로(21)의 출력 신호는 제 1 인버터(I21)를 통해 하이 상태로 반전되어 제 1 NMOS 트랜지스터(N21)를 턴오프시킨다. 제 1 인터버(I21)의 출력 신호는 제 2 인버터(I22)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴오프시킨다. 턴온된 제 1 NMOS 트랜지스터(N21)에 의해 제 3 노드(Q23)와 접지 단자(Vss) 사이에 경로가 설정되어 제 3 노드(Q23)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 2 PMOS 트랜지스터(P22)가 턴온된다. 제 2 노드(Q22)의 전위는 하이 상태로 되어 제 3 PMOS 트랜지스터(P23)가 턴오프되어 제 1 펌핑 회로의 출력 전압(Vout1)과 제 2 펌핑 회로의 출력 전압(Vout2)의 연결을 끊는다. 따라서, 제 1 펌핑 회로의 출력 전압(Vout1)은 메모리 셀의 게이트 단자로 공급되고, 제 2 펌핑 회로의 출력 전압(Vout2)은 메모리 셀의 드레인 단자로 공급된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해 게이트 단자에 인가하는 고전압을 생성하기 위한 게이트 펌핑 회로의 출력 단자와 드레인 단자에 인가하는 고전압을 생성하기 위한 드레인 펌핑 회로의 출력 단자를 스위칭 수단을 통해 스위칭함으로써 저전력 플래쉬 메모리 셀의 프로그램 시간의 증가를 방지할 수 있고, 불필요한 전력 소모를 방지할 수 있으며, 펌핑 회로를 구성하는 캐패시터의 사이즈를 증가시키지 않으므로 플래쉬 메모리 칩 사이즈를 줄일 수 있다.

Claims (13)

  1. 플래쉬 메모리 셀을 프로그램시키기 위한 플래쉬 메모리 장치의 펌핑 회로에 있어서,
    제 1 펌핑 전압을 생성하기 위한 제 1 펌핑 수단과,
    제 2 펌핑 전압을 생성하기 위한 제 2 펌핑 수단과,
    상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자를 소정 시간 연결시켜 상기 플래쉬 메모리 셀의 제 1 단자에 제 1 전압을 인가한 후 오픈시켜 상기 플래쉬 메모리 셀의 제 2 단자에 제 2 전압을 인가하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  2. 제 1 항에 있어서, 상기 스위칭 수단은 제어 신호를 소정 시간 지연시키기 위한 지연 수단과,
    상기 지연 수단의 출력 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 전위 조절 수단과,
    상기 지연 수단의 출력 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 2 전위 조절 수단과,
    상기 제 2 노드의 전위에 따라 상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자를 연결시키기 위한 스위치로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  3. 제 2 항에 있어서, 상기 제 1 전위 조절 수단은 상기 제 2 펌핑 수단의 출력 단자와 상기 제 1 노드 사이에 접속되어 제 2 노드의 전위에 따라 구동되는 PMOS 트랜지스터와,
    상기 제 1 노드와 접지 단자 사이에 접속되어 상기 지연 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  4. 제 2 항에 있어서, 상기 제 2 전위 조절 수단은 상기 제 2 펌핑 수단의 출력 단자와 상기 제 2 노드 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지터와,
    상기 제 2 노드와 상기 접지 단자 사이에 접속되어 상기 지연 수단의 출력 신호의 반전 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  5. 제 2 항에 있어서, 상기 스위치는 상기 제 1 펌핑 수단의 출력 단자와 상기제 2 펌핑 수단의 출력 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  6. 제 1 항에 있어서, 상기 스위칭 수단은 제어 신호를 소정 시간 지연시키기 위한 지연 수단과,
    상기 지연 수단의 출력 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 NMOS 트랜지스터와,
    상기 지연 수단의 반전 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 2 NMOS 트랜지스터와,
    상기 제 1 노드의 전위에 따라 상기 제 2 노드의 전위를 조절하기 위한 제 1 PMOS 트랜지스터와,
    상기 제 2 노드의 전위에 따라 상기 제 2 노드의 전위를 조절하기 위한 제 2 PMOS 트랜지스터와,
    상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 제 3 PMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  7. 제 1 항에 있어서, 상기 스위칭 수단은 상기 제 1 펌핑 수단의 출력 전압을분배하기 위한 분배 수단과,
    상기 분배 전압과 기준 전압을 비교하기 위한 전압 비교 수단과,
    상기 전압 비교 수단의 반전 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 전위 조절 수단과,
    상기 전압 비교 수단의 출력 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 2 전위 조절 수단과,
    상기 제 2 노드의 전위에 따라 상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자를 연결시키기 위한 스위치로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  8. 제 7 항에 있어서, 상기 전압 분배 수단은 다수의 부하 수단의 부하 비에 의해 전압을 분배하는 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  9. 제 7 항에 있어서, 상기 제 1 전위 조절 수단은 상기 제 2 펌핑 수단의 출력 단자와 상기 제 1 노드 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 PMOS 트랜지스터와,
    상기 제 1 노드와 접지 단자 사이에 접속되어 상기 전압 비교 수단의 출력 신호의 반전 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  10. 제 7 항에 있어서, 상기 제 2 전위 조절 수단은 상기 제 2 펌핑 수단의 출력 단자와 상기 제 2 노드 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지터와,
    상기 제 2 노드와 상기 접지 단자 사이에 접속되어 상기 전압 비교 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  11. 제 7 항에 있어서, 상기 스위치는 상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  12. 제 1 항에 있어서, 상기 스위칭 수단은 상기 제 1 펌핑 회로의 출력 전압을 분배하기 위한 전압 분배 수단과,
    상기 분배 전압과 기준 전압을 비교하기 위한 전압 비교 수단과,
    상기 전압 비교 수단의 출력 신호의 번전 신호에 따라 제 1 노드의 전위를조절하기 위한 제 1 NMOS 트랜지스터와,
    상기 전압 비교 수단의 출력 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 2 NMOS 트랜지스터와,
    상기 제 2 노드의 전위에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 1 PMOS 트랜지스터와,
    상기 제 1 노드의 전위에 따라 상기 제 2 노드의 전위를 조절하기 위한 제 2 PMOS 트랜지스터와,
    상기 제 1 펌핑 수단의 출력 단자와 상기 제 2 펌핑 수단의 출력 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 제 3 PMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
  13. 플래쉬 메모리 셀을 프로그램시키기 위한 플래쉬 메모리 장치의 펌핑 회로에 있어서,
    상기 플래쉬 메모리 셀의 게이트 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 1 펌핑 수단와,
    상기 플래쉬 메모리 셀의 드레인 단자에 인가하는 프로그램 고전압을 생성하기 위한 제 2 펌핑 수단과,
    상기 제 2 펌핑 수단의 출력 단자와 상기 제 1 펌핑 수단의 출력 단자를 소정 시간 연결시켜 상기 제 2 펌핑 수단에서 생성된 소정의 전압과 상기 제 1 펌핑수단에서 생성된 소정의 전압을 합하여 상기 플래쉬 메모리 셀의 게이트 단자에 인가하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 펌핑 회로.
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