JPH0757491A

JPH0757491A - 半導体記憶装置

Info

Publication number: JPH0757491A
Application number: JP19985593A
Authority: JP
Inventors: Yukio Fuji; 幸雄藤
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1993-08-12
Filing date: 1993-08-12
Publication date: 1995-03-03

Abstract

(57)【要約】（修正有）【目的】センスアンプ等に流れる電流消費を削減し、電
圧・電流供給能力低下による誤動作ならびに速度低下を
防止するとともに、チップ面積の縮小化を図る。【構成】ページ・アドレス回路１と、アドレス回路２
と、ページ・デコード回路３と、メモリセル列選択用と
して機能するＹデコード回路４と、メモリセル行選択用
として機能するＸデコード回路５と、メモリセルの電位
を検出するための基準電位を発生するリファレンス・ア
ンプ６と、外部出力端子４１−ｍに対応するｍ個の記憶
ユニット１４−ｍとを備えて構成される。なお、ｍ個の
記憶ユニット１４−ｍは、それぞれ出力回路７と、セン
スアンプ部増幅回路８と、それぞれ選択用トランジスタ
として機能するｎ個のＮＭＯＳトランジスタ１０−ｎを
含むページ選択回路９と、センスアンプ部検出回路１１
−ｎと、それぞれｐ×ｑ個のメモリセル・トランジスタ
１３を含むｎ個のｐ行ｑ列のメモリセル・マトリクス１
２−ｎとにより形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来の半導体記憶装置、特に複数語のデ
ータを逐次高速にて読み出す方式（以下、ページ・アク
セスと云う）の半導体記憶装置は、例えば、出力ビット
数をｍとし、ページ数をｎ語とした場合には、図４に示
されるように、ページ・アドレス回路２１と、アドレス
回路２２と、ページ・デコード回路２３と、アドレス回
路２２により選択され活性化されて、メモリセルの列選
択用として機能するＹデコード回路２４と、同じくアド
レス回路２２により選択され活性化されて、メモリセル
の行選択用として機能するＸデコード回路２５と、メモ
リセルの電位を検出するための基準電位を発生するリフ
ァレンス・アンプ２６と、それぞれ外部出力端子４２−
１、４２−２、………、４２−ｍに対応するｍ個の記憶
ユニット３４−１、３４−２、………、３４−ｍとを備
えて構成される。なお、ｍ個の記憶ユニット３４−１、
３４−２、………、３４−ｍは、それぞれ出力回路２７
と、データ保持ユニット２９−１、２９−２、………、
２９−ｎを含むデータ保持回路２８と、センスアンプ部
増幅回路３０−１、３０−２、………、３０−ｎと、セ
ンスアンプ部検出回路３１−１、３１−２、………、３
１−ｎと、それぞれｐ×ｑ個のメモリセル・トランジス
タ３３を含むｎ個のｐ行ｑ列のメモリセル・マトリクス
３２−１、３２−２、………、３２−ｎとにより形成さ
れており、センスアンプ部増幅回路３０−ｉ（ｉ＝１、
２、………、ｎ）およびセンスアンプ部検出回路３１−
ｉ（ｉ＝１、２、………、ｎ）は、それぞれセンスアン
プを形成している。なお、一般的には、メモリセルの数
量に応じてアドレス回路およびデコード回路等は複数個
設けられており、また出力回路およびセンスアンプも、
外部出力端子の数に対応して複数個設けられているのが
通例である。

【０００３】次に動作について、図４および図５
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
を参照して説明する。なお、図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）は、上記半導体記
憶装置における動作状態を示すタイミング図である。

【０００４】図４において、アドレス回路２２より出力
される列選択用および行選択用のアドレス信号（図５
（ａ）を参照）を受けて、Ｙデコード回路２４およびＸ
デコード回路２５からはそれぞれ列選択信号および行選
択信号が出力されて（図５（ｃ）を参照）、各記憶ユニ
ット３４−１、３４−２、………、３４−ｍに含まれる
メモリセル・マトリクス３２−１、３２−２、………、
３２−ｎのメモリセル３３に入力される。前記列選択信
号および前記行選択信号により選択されたメモリセル３
３における電位変化は、対応するセンスアンプ部検出回
路３１−１、３１−２、………、３１−ｎにおいて、リ
ファレンス・アンプ２６より入力される基準電位を介し
て検出され、その出力は、それぞれ対応するセンスアン
プ部増幅回路３０−１、３０−２、………、３０−ｎに
より増幅されて、データ保持ユニット２９−１、２９−
２、………、２９−ｎに入力されて保持される。

【０００５】今、ページ・アドレス回路２１より出力さ
れる信号（図５（ｂ）を参照）が、アドレス回路２２と
同時に活性化された場合、ページ・アドレス（図５
（ｂ）−を参照）を受けて、出力回路２７により外部
出力端子４２ー１、４２ー２、…………、４２ーｍから
データ出力される（図５（ｆ）ーを参照）。上記の読
み出し方式をアドレス・アクセスと云い、アドレス回路
２２入力より外部出力端子からのデータ出力までの時間
をアドレス・アクセス時間（図５：Ｔ1 を参照）と云
う。アドレス回路２２入力が変化した場合、常に上記の
ようにデータが読み出される。

【０００６】次に、アドレス回路２２が既に活性状態と
なっており、ページ・アドレス回路２１入力信号が変化
した場合（図５（ｂ）ー、、……、ｎを参照）に
は、各々のページ・アドレスに対応したデータ保持ユニ
ット２９ー２、２９ー３、……………、２９ーｎの内の
ーつを選択され、データ保持ユニットに保持されたデー
タ（図５（ｅ）ー、、……、ｎを参照）が出力回路
２７に伝達されて、外部出力端子４２ー１、４２ー２、
…………、４２ーｍから逐次データ出力される（図５
（ｆ）ー、、……、ｎを参照）。以上の読み出し方
式をページ・アドレス・アクセスと云い、ページ・アド
レス回路２２入力よりデータ出力までの時間をページ・
アドレス・アクセス時間（図５：Ｔ2 を参照）と云う。

【０００７】上記説明のように、アドレス・アクセス時
間においては、メモリセルの列選択および行選択を行わ
なければならず、アドレス回路２２入力から列選択／行
選択までの時間（図５（ａ）〜（ｃ）間）は、アドレス
・アクセス時間Ｔ1 の約５０％を占めている。一方、ペ
ージ・アドレス・アクセス時間においては、前記アドレ
ス・アクセス時に選択されたデータはデータ保持ユニッ
ト２９ー１、２９ー２、…………、２９ーｎに保持され
ているので、列選択および行選択、またはセンスアンプ
部検出回路３１ー１、３１ー２、…………、３１ーｎに
おけるメモリセル３３の電位変化の検出を行う必要がな
いため、高速に外部出力端子４２ー１、４２ー２、……
……、４２ーｍにデータ出力することができる。

【０００８】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、出力ビット数がｍであり、ページ
数がｎ語であるため、この出力ビット数に対応して記憶
ユニットはｍ個設けられており、且つ、これらの記憶ユ
ニット内には、それぞれｎ個のセンスアンプが含まれて
いるために、センスアンプの総計個数はｍ×ｎ個とな
り、これらのセンスアンプは常時活性化されていること
が運用上の必要条件となる。

【０００９】１個のセンスアンプにおいては、通常ｍＡ
オーダー程度の電流が定常的に流れており、ページ・ア
クセス時間中における全センスアンプの合計電流Ｉ
_CCは、センスアンプ１個当りの電流をＩ_Sとして、次式
により与えられる。

【００１０】Ｉ_CC＝ｍ×ｍ×Ｉ_S…………………………（１）今、数値例として、ｍ＝１６、ページ数ｎ＝８語、セン
スアンプの電流Ｉ_S＝２ｍＡとした場合における合計電
流Ｉ_CCは、Ｉ_CC＝２ｍＡ×１６×８＝２５６ｍＡとな
る。

【００１１】一般に、半導体記憶装置を使用するシステ
ムの高性能化・高機能化に伴い、半導体記憶装置として
は、外部出力端子および語アクセスの数をより多くする
ことを求める要求が大となっており、また、一方におい
ては、システムの消費電力をより小さく抑制する必要性
にも迫られているのが現状である。しかしながら、上記
の（１）式を参照して明らかなように、上記の多外部出
力端子・多語アクセスの要求に対しては、全センスアン
プの合計電流Ｉ_CCは、それらの要求数に比例する形で増
大する一方となる。これに対する方策として、センスア
ンプ１個当りの電流Ｉ_Sの値を小さくすることも考えら
れるが、この方策は、メモリセルの読み出し速度を悪化
させる結果につながり、半導体記憶装置の高速化を図る
ことが困難になるという問題がある。通常、センスアン
プ部検出回路に流れる電流Ｉ_S1は、メモリセルに与える
ストレスの減少と動作速度の高速化とを図るために、過
剰なプリチャージをしないように、数１００μＡ程度の
電流消費で設計されている。一方、センスアンプ部増幅
回路に流れる電流Ｉ_S2としては、前記センスアンプ部検
出回路の微小電位変化を増幅するために、通常数ｍＡ程
度の電流が流れている。

【００１２】また、上記においては、センスアンプに流
れる電流のみに限定して電流消費を考慮しているが、半
導体記憶装置全般については、他の構成回路における電
流についても配慮して総合電流を合算すれば、その電流
量は膨大なものとなって電流供給能力・電圧供給能力が
欠如し、誤動作および動作速度劣化等を含む問題を生じ
る惧れがあるという欠点がある。

【００１３】また、更に、センスアンプおよびデータ保
持回路等については、それぞれ語数分と外部出力端子数
分、即ちｎ×ｍ個必要であり、且つ、これに対応する電
源供給用金属配線も、上記の電流値に見合った配線幅が
必要となる。今、電源の電位低下のみを考慮するものと
すると、当該電源供給用金属配線の配線幅は、配線長が
一定の場合、電源供給用金属配線の抵抗値を求めること
により得られるが、オームの法則により、電流値と配線
幅とは比例する関係にあることは自明のことであり、従
って、結果的に配線幅が広がることによりチップ面積の
増大につながるという欠点がある。

【００１４】

【課題を解決するための手段】本発明の半導体記憶装置
は、出力ビット数がｍであり、ページ数がｎの半導体記
憶装置からのデータ読み出し時において、ｎ語の選択用
として作用するページ・アクセス・アドレス回路と、前
記半導体記憶装置に含まれるメモリセル・マトリクスの
列を選択する列選択信号を出力するＹデコード回路と、
前記半導体記憶装置に含まれるメモリセル・マトリクス
の行を選択する行選択信号を出力するＸデコード回路
と、前記Ｙデコード回路ならびに前記Ｘデコード回路を
選択するための信号を出力するアドレス回路と、前記ペ
ージ・アクセス・アドレス回路より出力される信号を入
力してデコードするページ・デコード回路と、前記Ｙデ
コード回路および前記Ｘデコード回路の出力信号により
選択されるメモリセルの電位変化を入力して、所定の基
準電圧との比較対照により当該電位変化による微小電圧
を検出して出力するｍ×ｎ個のセンスアンプ部検出回路
と、前記センスアンプ部検出回路より出力される微小電
圧を入力して、前記ページ・デコード回路より出力され
る選択信号を介して、当該微小電圧の内のｍ個の微小電
圧を選択して出力するページ選択回路と、前記ページ選
択回路において選択されて出力される前記微小電圧を入
力して、所定のレベルに増幅して出力するｍ個のセンス
アンプ部増幅回路と、前記センスアンプ部増幅回路の出
力を増幅し、所定の外部出力端子を介して外部に出力す
るｍ個の出力回路とを備えて構成され、前記ページ・ア
クセス・アドレス回路入力に対応するデータを出力する
ことを特徴としている。

【００１５】なお、前記ページ・アクセス・アドレス回
路、Ｙデコード回路、Ｘデコード回路、アドレス回路お
よびページ・デコード回路に対応して、ｎ個のメモリセ
ル・マトリクスと、それぞれ当該メモリセル・マトリク
スの出力側に接続されるｎ個のセンスアンプ部検出回路
と、当該ｎ個のセンスアンプ部検出回路より出力される
微小電圧を選択して出力する１個のページ選択回路と、
当該１個のページ選択回路より出力される微小電圧を増
幅して出力する１個のセンスアンプ部増幅回路と、当該
センスアンプ部増幅回路の出力を外部に出力する１個の
出力回路とを含む記憶単位ユニットを、ｍ個組合わせて
構成してもよい。

【００１６】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ページ・
アドレス回路１と、アドレス回路２と、ページ・デコー
ド回路３と、アドレス回路２により選択され活性化され
て、メモリセル列選択用として機能するＹデコード回路
４と、同じくアドレス回路２により選択され活性化され
て、メモリセル行選択用として機能するＸデコード回路
５と、メモリセルの電位を検出するための基準電位を発
生するリファレンス・アンプ６と、それぞれ外部出力端
子４１−１、４１−２、………、４１−ｍに対応するｍ
個の記憶ユニット１４−１、１４−２、………、１４−
ｍとを備えて構成される。なお、ｍ個の記憶ユニット１
４−１、１４−２、………、１４−ｍは、それぞれ出力
回路７と、センスアンプ部増幅回路８と、それぞれ選択
用トランジスタとして機能するｎ個のＮＭＯＳトランジ
スタ１０−１、１０−２、………、１０−ｎを含むペー
ジ選択回路９と、センスアンプ部検出回路１１−１、１
１−２、………、１１−ｎと、それぞれｐ×ｑ個のメモ
リセル１３を含むｎ個のｐ行ｑ列のメモリセル・マトリ
クス１２−１、１２−２、………、１２−ｎとにより形
成されている。なお、上記の選択用トランジスタとして
は、他のＰＭＯＳトランジスタ、またはＮＰＮ／ＰＮＰ
トランジスタ等を適宜用いてもよい。

【００１８】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）は、半導体記憶装置における各信号
のタイミング図を示しており、図３（ｅ）に示されるデ
ータ出力、、、……は、それぞれ図３（ｂ）のペ
ージ・アドレス入力の、、、……に対応する出力
波形を示してるいる。また、図３（ｄ）のセンスアンプ
出力ＳＡ₁、ＳＡ₂、ＳＡ₃、………は、それぞれセン
スアンプ部検出回路１１−１、１１−２、１１−３、…
……の出力波形を示している。

【００１９】図１において、アドレス回路２より出力さ
れる列選択用および行選択用のアドレス信号を受けて、
Ｙデコード回路４およびＸデコード回路５からはそれぞ
れ列選択信号および行選択信号が出力されて、各記憶ユ
ニット１４−１、１４−２、………、１４−ｍに含まれ
るメモリセル・マトリクス１２−１、１２−２、……
…、１２−ｎのメモリセル１３に入力される。前記列選
択信号および前記行選択信号により選択されたメモリセ
ル１３における電位変化は、対応するセンスアンプ部検
出回路１１−１、１１−２、………、１１−ｎに入力さ
れて、メモリセル１３のオン・オフ状態により微小電圧
増幅され、図２のセンスアンプ部検出回路の出力電圧特
性と基準電位（リファレンス・アンプ６の出力電圧）と
の関係を示す図に示されるように、入力レベルにより、
レベル１とレベル２の何れかの電位を保持する状態とな
る。今、便宜上、図２に示されるように、メモリセル１
３がオンしている状態の電位をレベル１とし、またメモ
リセルがオフしている状態の電位レベルをレベル２とし
ているが、一般的には、センスアンプの回路構成によっ
て、この電位は異なってくる。上述のように、センスア
ンプ部検出回路１１−１、１１−２、………、１１−ｎ
より出力される微小電圧増幅された電位は、ページ選択
回路９内に含まれる対応するＮＭＯＳトランジスタ１０
−１、１０−２、………、１０−ｎのソースに入力され
る。

【００２０】一方、ページ・アドレス回路１およびペー
ジ・デコード回路３より出力されるページ・アドレス信
号は、それぞれページ選択回路９に含まれるＮＭＯＳト
ランジスタ１０−１、１０−２、………、１０−ｎのゲ
ートに入力されており、前記ページ・アドレス信号がハ
イレベルの時には、対応するＮＭＯＳトランジスタは活
性化されて選択状態となり、センスアンプ部検出回路１
１−１、１１−２、………、１１−ｎの出力は、活性化
されて選択状態になっているＮＭＯＳトランジスタを介
して、共通接続されてセンスアンプ部増幅回路８に入力
される。そして、当該センスアンプ部増幅回路８により
増幅されて出力回路７を経由し、対応する外部出力端子
４１−ｉ（ｉ＝１、２、………、ｍ）を介して、それぞ
れ外部に高速にて出力される。なお、上記の読み出し方
式は、アドレス・アクセス方式と呼ばれており、アドレ
ス回路２の入力からデータ出力までの時間をアドレス・
アクセス時間と云う。この場合に、アドレス回路入力か
らＸデコード回路およびＹデコード回路を選択し、メモ
リセル・トランジスタのデータを選択して読み出すため
に、アドレス・アクセス時間は、前記Ｘデコード回路お
よびＹデコード回路の選択速度に大きく依存しており、
アドレス・アクセス時間の５０％を占めている。

【００２１】一方、ページ・アドレス・アクセスの場合
には、前記Ｘデコード回路およびＹデコード回路は常に
選択状態にあるため、センスアンプ部検出回路１１−
１、１１−２、…………、１１−ｎの出力電位は、常に
レベル１若しくはレベル２の何れかのレベルに固定され
ている。従って、ページ・アドレスを変化させて、順次
センスアンプ部検出回路１１−１、１１−２、………
…、１１−ｎの出力電位を増幅する場合には（図３参
照）、センスアンプ部検出回路１１−１、１１−２、…
………、１１−ｎにおいては、リファレンス・アンプ６
から出力される基準電位との比較のみが行われているた
めに、アドレス・アクセス時間の５０％での読み出しが
可能となる。

【００２２】今、数値例として、センスアンプ部検出回
路１１−１、１１−２、…………、１１−ｎに流れてい
る電流をＩ_S1とし、設計によりＩ_S1＝０．５ｍＡとした
ものとする。また、高速性を確保するために、センスア
ンプ部増幅回路８に流れる電流をＩ_S2とし、Ｉ_S2＝１．
５ｍＡに設定したものとする。そして、センスアンプ自
体の消費電力については、従来と同等であるものとして
設計を行ったものと仮定すると、外部出力端子数ｍ＝１
６、ページ数ｎ＝８語とした場合における、センスアン
プの合計電流Ｉ_CCは、次式により与えられる。

【００２３】Ｉ_CC＝Ｉ_S1×ｍ×ｎ＋Ｉ_S2×ｍ………………………
（２）＝０．５ｍＡ×１６×８＋１．５ｍＡ×１６＝８８ｍＡ即ち、前述の従来例における（１）式との対比により明
らかなように、本実施例においては、高速性を保持しつ
つ低電流化を図ることが可能となる。また、上記電流値
は、従来例と比較すると約１／３の電流値となっている
ために、電源供給金属配線の幅についても、本実施例に
おいては、従来の配線幅の１／３とすればよい。また、
本発明においては、データ保持回路が不要となるため
に、この面においてもチップ面積の縮小化を図ることが
できる。

【００２４】

【発明の効果】以上説明したように、本発明は、出力ビ
ット数がｍ、ページ数がｎ語の半導体記憶装置に適用さ
れて、センスアンプ部検出回路とセンスアンプ部増幅回
路とを分離してｎ語のページ・アクセスを行う場合に、
ｍ×ｎ個のセンスアンプ部検出回路と、ｍ個のセンスア
ンプ部増幅回路とを配置することにより、高速性を保持
しつつ低電流化を図ることが可能となり、これにより、
電流供給能力ならびに電圧供給能力を低下させることな
く、記憶装置としての誤動作および処理速度劣化を未然
に防止することができるという効果がある。

【００２５】また、回路構成上、データ保持回路が無用
となり、これにより、従来例に対比してチップ面積をよ
り縮小化させるための第１の対策を提供することが可能
になるとともに、更に、消費電流が従来よりも１／３程
度に低減されるために、必然的に電源供給用金属配線幅
も１／３程度に削減すること可能となり、チップ面積を
縮小化させる第２の対策を提供することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例におけるセンスアンプ部検出回路の出
力レベル特性と基準電圧との間係を示す図である。

【図３】本実施例における各信号のタイミング図であ
る。

【図４】従来例を示すブロック図である。

【図５】従来例における各信号のタイミング図である。

【符号の説明】

１、２１ページ・アドレス回路２、２２アドレス回路３、２３ページ・デコード回路４、２４Ｙデコード回路５、２５Ｘデコード回路６、２６リファレンス・アンプ７、２７出力回路８、３０−１〜３０−ｎセンスアンプ部増幅回路９ページ選択回路１０−１〜１０−ｎＮＭＯＳトランジスタ１１−１〜１１−ｎ、３１−１〜３１−ｎセンスア
ンプ部検出回路１２−１〜１２−ｎ、３２−１〜３２−ｎメモリセ
ル・マトリクス１３、３３メモリセル１４−１〜１４−ｎ、３４−１〜３４−ｎ記憶ユニ
ット２８データ保持回路２９−〜２９−ｎデータ保持ユニット４１−１〜４１−ｍ、４２−１〜４２−ｎ外部出力
端子

Claims

【特許請求の範囲】

【請求項１】出力ビット数がｍであり、ページ数がｎ
の半導体記憶装置からのデータ読み出し時において、ｎ語の選択用として作用するページ・アクセス・アドレ
ス回路と、前記半導体記憶装置に含まれるメモリセル・マトリクス
の列を選択する列選択信号を出力するＹデコード回路
と、前記半導体記憶装置に含まれるメモリセル・マトリクス
の行を選択する行選択信号を出力するＸデコード回路
と、前記Ｙデコード回路ならびに前記Ｘデコード回路を選択
するための信号を出力するアドレス回路と、前記ページ・アクセス・アドレス回路より出力される信
号を入力してデコードするページ・デコード回路と、前記Ｙデコード回路および前記Ｘデコード回路の出力信
号により選択されるメモリセルの電位変化を入力して、
所定の基準電圧との比較対照により当該電位変化による
微小電圧を検出して出力するｍ×ｎ個のセンスアンプ部
検出回路と、前記センスアンプ部検出回路より出力される微小電圧を
入力して、前記ページ・デコード回路より出力される選
択信号を介して、当該微小電圧の内のｍ個の微小電圧を
選択して出力するページ選択回路と、前記ページ選択回路において選択されて出力される前記
微小電圧を入力して、所定のレベルに増幅して出力する
ｍ個のセンスアンプ部増幅回路と、前記センスアンプ部増幅回路の出力を増幅し、所定の外
部出力端子を介して外部に出力するｍ個の出力回路と、を少なくとも備えて構成され、前記ページ・アクセス・
アドレス回路入力に対応するデータを出力することを特
徴とする半導体記憶装置。
【請求項２】前記ページ・アクセス・アドレス回路、
Ｙデコード回路、Ｘデコード回路、アドレス回路および
ページ・デコード回路に対応して、ｎ個のメモリセル・マトリクスと、それぞれ当該メモリ
セル・マトリクスの出力側に接続されるｎ個のセンスア
ンプ部検出回路と、当該ｎ個のセンスアンプ部検出回路
より出力される微小電圧を選択して出力する１個のペー
ジ選択回路と、当該１個のページ選択回路より出力され
る微小電圧を増幅して出力する１個のセンスアンプ部増
幅回路と、当該センスアンプ部増幅回路の出力を外部に
出力する１個の出力回路とを含む記憶単位ユニットを、
ｍ個組合わせて備える請求項１記載の半導体記憶装置。