CN108231098A - 双轨存储器、存储器宏以及相关的混合供电方法 - Google Patents

Abstract

本发明的实施例提供了一种可在第一电压和第二电压下工作的双轨存储器。双轨存储器包括：存储器阵列，在第一电压下工作；字线驱动器电路，被配置为将存储器阵列的字线驱动至第一电压；数据路径，被配置为传输输入数据信号或输出数据信号，其中，数据路径包括用于将输入数据信号从第二电压转换至第一电压的第一电平转换器；以及控制电路，被配置为向存储器阵列、字线驱动器电路和数据路径提供控制信号，其中，控制电路包括用于将输入控制信号从第二电压转换至第一电压的第二电平转换器；其中，数据路径和控制电路被配置为在第一电压和第二电压两者下工作。本发明的实施例还提供了一种存储器宏以及一种用于将双轨存储器配置为在第一电压和第二电压下工作的混合供电方法。

Description

双轨存储器、存储器宏以及相关的混合供电方法

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及双轨存储器、存储器宏以及相关的混合供电方法。

背景技术

存储器件经受熟知的泄露功率现象。通常，每当存储器接通电源时，就通过周边存储器阵列和核心存储器阵列中的逻辑器件耗散泄露功率。随着技术不断地将器件尺寸缩小至亚纳米几何尺寸以下，存储器件中的泄露功率耗散增加。该泄露功率正在成为存储器中的总功率耗散的显著因素。

一种降低泄露功率的方式是降低存储器件的电源电压。然而，存储器中的位单元的电压电平需要维持在最小电压规格以用于记忆，而存储器件的周边部分可以在特定的电压以下工作。结果，为了减少泄露功率，发展了双轨存储器电源，其中存储器的周边部分和核心部分利用不同电压下的电源来工作。具有双轨存储器电源的存储器使用电平转换器来使用于一组电路的高电压域(如，VDDM)与用于另一组电路的低电压域(如，VDD)隔离，并且通过电平转换器将信号电压转换为适当的域。

发明内容

根据本发明的一个方面，提供了一种在第一电压和第二电压下工作的双轨存储器，所述双轨存储器包括：存储器阵列，在所述第一电压下工作；字线驱动器电路，被配置为将所述存储器阵列的字线驱动至所述第一电压；数据路径，被配置为传输输入数据信号或输出数据信号，其中，所述数据路径包括用于将所述输入数据信号从所述第二电压转换至所述第一电压的第一电平转换器；以及控制电路，被配置为向所述存储器阵列、所述字线驱动器电路和所述数据路径提供控制信号，其中，所述控制电路包括用于将所述输入控制信号从所述第二电压转换至所述第一电压的第二电平转化器；其中，所述数据路径和所述控制电路被配置为在所述第一电压和所述第二电压两者下工作，并且所述第一电压高于所述第二电压。

根据本发明的另一个方面，提供了一种存储器宏，包括：多个存储器阵列，被配置为在第一电压下工作；读取路径，被配置为在第二电压下工作；写入路径，被配置为在所述第一电压和所述第二电压两者下工作，其中，所述写入路径包括用于将电压域从所述第二电压转换为所述第一电压的第一电平转换器；字线驱动器电路，被配置为将所述存储器阵列的多根字线驱动至所述第一电压；以及控制电路，被配置为向所述存储器阵列、所述读取路径、所述写入路径和所述字线驱动器电路提供控制信号，其中，所述控制电路包括用于将电压域从所述第二电压转换为所述第一电压的第二电平转换器；其中，所述读取路径被配置为在所述第二电压下工作，并且所述写入路径和所述控制电路被配置为在所述第一电压和所述第二电压两者下工作。

根据本发明的又一个方面，提供了一种用于将双轨存储器配置为在第一电压和第二电压下工作的混合供电方法，其中，所述双轨存储器的存储器阵列在所述第一电压下工作，所述方法包括：将所述存储器阵列的字线驱动至所述第一电压；通过将输入数据信号从所述第二电压转换至所述第一电压来传输所述输入数据信号或输出数据信号；以及通过将输入控制信号从所述第二电压转换至所述第一电压来向所述存储器阵列提供控制信号。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的示例性实施例示出的用于存储器宏的混合双轨存储器供电方案的概念性框图；

图2是根据本发明的示例性实施例示出的图1的存储器宏的更详细的示意图；

图3是根据本发明的示例性实施例示出的控制电路的部分的示意图；

图4是根据本发明的实施例示出的写入驱动器的示意图；

图5是示出读取操作期间的混合双轨存储器供电方案和现有的双轨存储器供电方案的波形的时序图；

图6是根据本发明的示例性实施例示出的用于存储器宏的具有抑制字线电压的混合双轨存储器供电方案的概念性框图；

图7是根据本发明的实施例示出的字线抑制电路的示意图；

图8是示出读取操作期间的具有抑制字线电压的混合双轨存储器供电方案的波形的时序图。

图9是示出相对于速度和功耗性能的通过第二电压的不同配置测得的混合供电方案和现有的供电方案的曲线的图。

图10是根据本发明的实施例示出的存储器宏的更详细的示意图；

图11是根据本发明的实施例示出的存储器宏的更详细的示意图；以及

图12是根据本发明的实施例示出的存储器宏的更详细的示意图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

尽管阐述本发明的宽泛范围的数值范围和参数是近似值，但是尽可能精确地报告特定实例中阐述的数值。然而，任何数值范围自身均必然包含一定的误差，该误差产生于在相应测试测量中出现的标准偏差。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作的实例中，或除非另有明确规定，所有的数值范围、总额、值和百分比，诸如用于材料数量、持续时间、温度、操作条件、数额以及本发明此处公开的其他类似物，应该被理解为在所有情况下被术语“约”修改。因此，除非有相反规定，本发明和所附权利要求所描述的数值参数是可以根据期望改变的近似值。至少应该根据报告的有效数字的数量并且通过应用普通舍入技术来解释每个数值参数。本发明中的范围可以表示为从一个端点至另一个端点或在两个端点之间。本发明公开的所有范围包括端点，除非另有说明。

本文将在用于存储器的示例性混合双轨存储器供电方案的背景下描述本发明的实施例。然而，应该理解，本发明不限于本文示例性地示出和描述的特定电路和系统。而且，本发明的实施例广泛地涉及用于在高密度存储器中有益地集成混合双轨存储器供电方案的部件，而不考虑存储器是嵌入式的还是独立的。以这种方式，本发明的实施例提供了混合双轨存储器供电方案，其可以有益地用于各种存储器布置和存储器类型，诸如，例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、内容可寻址存储器(CAM)、闪存、寄存器文件等。此外，鉴于本文中的技术，对于本领域的技术人员来说，将很容易地对所示出的实施例做出在本发明的范围内的诸多修改。也就是说，相对于本文描述的特定实施例，没有限制是预期的或者应该被推断的。

图1是根据本发明的示例性实施例概念性地示出用于存储器宏100的混合双轨存储器供电方案的框图。存储器宏100可以是静态随机存取存储器(SRAM)，并且可以位于计算机或其他的电子系统。参考图1，存储器宏100包括通常为二维的多个存储器阵列150，其中，该多个存储器阵列的存储器位单元被配置为存储相应的逻辑状态(即，逻辑高(逻辑“1”)或逻辑低(逻辑“0”))。存储器位单元通常以一个或多个平行的列130(每个都是一维子阵列130)布置。

在示例性实施例中，存储器宏100具有对称结构。例如，存储器宏100的左侧具有与存储器宏100的右侧类似的元件。图1中示出设置在存储器宏100的左侧和右侧两者中的多个存储器子阵列130。还以对称的方式部署两个数据路径110，一个在左侧，一个在右侧。

数据路径110包括在对应的存储器子阵列130与存储器宏100的外部电路之间传输数据的电路。例如，在一些实施例中，数据路径110包括实施写入掩码操作的电路、控制列冗余的电路、编码和解码误差校正码(ECC)的电路、用于全局位线的感测放大器电路、用于全局位线的写入驱动器电路等。然而，本发明不限于此。

位于两个对称的存储器阵列150之间的字线驱动器电路140用于将存储器阵列150的字线驱动至具有特定电压电平的字线驱动电压。控制电路120为多个子阵列130以及存储器阵列150的左侧和右侧的数据路径110提供控制信号。在一些实施例中，控制电路120生成用于感测放大器的控制信号和时序信号，该感测放大器用于感测存储器阵列150中的位单元。控制电路120还包括选择存储器单元块的电路、解码字线和字线驱动器的电路等。

在该实施例中，采用具有第一电压VDDM的第一电源，并且采用具有第二电压VDD的第二电源，该第二电压低于第一电压VDDM。图1示出第一电压VDDM和第二电压VDD的电压域分配。构建存储器宏100，从而使得存储器阵列150和字线驱动器电路140基本在第一电压VDDM下工作，而数据路径110和控制电路120被配置为在第一电压VDDM和第二电压VDD两者下工作。特别地，数据路径110的部分和控制电路120的部分被配置为在第一电压VDDM下工作；并且数据路径110的剩余部分和控制电路120的剩余部分被配置为在较低的第二电压VDD下工作。

特别是与现有的接口电平转换器双轨存储器和真(true)双轨存储器供电方案相比，图1的混合双轨存储器供电方案具有的优势在于，可以实现速度和功耗上的平衡的性能。当整个存储器宏都在具有比存储器宏外部的第二电压域更高的电源的第一电压域下工作时，双轨存储器宏称为接口电平转换器双轨存储器，其中，电平转换器设置在存储器宏的引脚边界处。对于真双轨存储器供电方案，只有存储器阵列和存储器宏的字线驱动器的部分在第一电压下工作，而存储器宏的剩余的电路在比第一电压低的第二电压下的另一域中工作。

为了简明，框图中未示出数据路径110、控制电路120、存储器阵列150和字线驱动器电路140的每个中的各个电路。在下图中提供关于各个电路的细节并且在以下段落中进行描述。鉴于本文中的技术，对于本领域的技术人员来说，将很容易地对所示出的实施例做出在本发明的范围内的诸多修改。

图2是根据本发明的示例性实施例示出的图1的存储器宏100的更详细的示意图。为了易于理解，相比于图1，图2中的类似元件标记有与图1相同的参考标号。在图2的右上侧，存储器阵列150包括多个位单元1502至1508，其中仅为了说明的目的进行描述。如以上所述，整个存储器阵列150都在比第二电压VDD更高的第一电压VDDM下工作，以减少在读取/写入操作期间错误的出现。另外，存储器阵列150的电源电压的减小可以导致存储器阵列150更容易受软错误率的影响。软错误率是对每个位单元在存在诸如阿尔法(α)粒子的噪声环境下维持数据状态的能力的估量。阿尔法粒子是环境中常见的辐射能量形式。阿尔法粒子是能够轻易地穿透环境中的许多物体的高能粒子。

在图2的左下侧，控制电路120包括地址锁存器1202、字线列解码器1204、脉冲生成器1206、读取/写入控制器1208和跟踪路径1210。例如，控制电路120的控制输入可以包括地址、读取/写入使能和芯片选择使能。地址锁存器1202、字线列解码器1204、读取/写入控制器1208和脉冲生成器1206工作在第一电压VDDM下。跟踪路径1210工作在第一电压VDDM和第二电压VDD两者下。输入电平转换器(未在图2中示出)位于锁存控制输入的地址锁存器1202的前部，并且将控制输入从存储器宏100外部的外围电压(如，第二电压VDD)传输至第一电压VDDM。这样，存储器阵列150的访问时间不受影响。通过比较，在现有的接口电平转换器双轨存储器供电方案中，字线电平转换器位于地址锁存器后，由于电平转换器延时，所以存储器访问时间受到不利的影响。

字线列解码器1204用作存储器阵列150的特定列的接口。脉冲生成器1206生成具有脉冲宽度的脉冲。选择脉冲的宽度，从而使得存储器阵列150中的特定的位单元的电压电平在一段时间内减小，这段时间足以使数据值写入该位单元，同时也要足够短以避免列中的其他位单元变得不稳定。

图3是根据本发明的示例性实施例示出的控制电路120的部分的示意图。如图3所示，跟踪路径1210包括跟踪阵列1212、p沟道金属氧化物半导体场效应晶体管(下文中称为“PMOS”器件)1214和NMOS器件1216。通过使用在第一电压VDDM下工作的反相器1218，跟踪路径1210的反相输出连接至存储器阵列150的位单元，以允许响应于脉冲生成器1206的输出宽度而减小特定的位单元的电压电平。这样，类似于存储器阵列150，脉冲生成器1206、跟踪阵列1212和PMOS器件1214被配置为在第一电压VDDM下工作。NMOS 1216用作连接在跟踪阵列1212与存储器阵列150中的位单元之间的传输门。NMOS 1216的栅极连接至第二电压VDD。尽管第二电压VDD低于第一电压VDDM，但是NMOS仍可以导通以允许信号传输。

再次参考图2，在左上侧，字线驱动器电路140包括两个字线驱动器1402和1404。在图2的右下侧，数据路径110包括一对数据路径。左侧数据路径包括连接至写入数据路径和读取数据路径的位线预充电器1102。左侧数据路径的写入数据路径包括写入列选择器(mux)1106、写入驱动器1108和数据锁存器1110。左侧数据路径的读取数据路径包括读取列选择器1112、感测放大器1114和输出驱动器1116。类似地，右侧数据路径包括连接至写入数据路径和读取数据路径的位线预充电器1104。右侧数据路径的写入数据路径包括写入列选择器1118、写入驱动器1120和锁存器中的数据1122。右侧数据路径的读取数据路径包括读取列选择器1124、感测放大器1126和输出驱动器1128。

写入驱动器1108用于驱动通过数据锁存器1110锁存的输入数据，输入数据数据是在写入操作期间从CPU或另一处理器接收的，其中输入数据可以是互补数据。输入数据需要被写入存储器阵列150中的由控制电路120识别的特定位单元中。响应于控制电路120的字线列解码器1204的解码结果，写入驱动器1108的输出信号选择性地通过对应的写入列选择器1106。通过位线预充电器1102对写入驱动器1108的输出信号进行预充电。

位线预充电器1102和数据锁存器1110被配置为在第二电压VDD下工作，而写入驱动器1108被配置为在第一电压VDDM和第二电压VDD两者下工作。请参照图4。图4是根据本发明的实施例示出的写入驱动器1108的示意图。写入驱动器1108包括写入驱动器前级1130和写入驱动器后级1132。写入驱动器前级1130包括都被配置为在第一电压VDDM下工作的反相器1134和1136。写入驱动器前级1130通过电平转换器(未在图4中示出)接收来自数据锁存器1110的写入数据。由于数据锁存器1110和写入驱动器前级1130在不同的电压域中工作，所以电平转换器将写入数据从第二电压VDD域转换至第一电压VDDM域。

写入驱动器后级1132包括交叉耦合的PMOS器件1138至1144和NMOS器件1146和1148。根据混合双轨存储器供电方案，写入驱动器后级1132被配置为在第二电压VDD下工作以消除引入的任何DC电流。

再次参考图2，左侧数据路径的读取数据路径包括读取列选择器1112、感测放大器1114和输出驱动器1116。在读取操作期间，电压差出现在对应的位线之间并且通过对应的读取列选择器1112传输至感测放大器1114。当获得足够的电压差(differential voltage)时，感测放大器1114导通。读取列选择器1112、感测放大器1114和输出驱动器1116被配置为在第二电压VDD下工作，从而使得可以在读取数据路径的接口处省略电平转换器。数据路径110的右侧数据路径与左侧数据路径大致相同，因此为了简洁省略其细节。

图5是示出读取操作期间的混合双轨存储器供电方案和现有的双轨存储器供电方案的波形的时序图。如图5所示，示出相对于三个不同的方案(即，本发明的混合双轨存储器供电方案、接口电平转换器双轨存储器供电方案和真双轨存储器供电方案)的读取操作期间的信号以有助于时序序列的比较。最顶部的时钟信号CK用作三个不同的供电方案的参考时序指标。每个供电方案都具有字线信号WL、位线信号BL和其互补信号BLB、以及感测放大器感测的信号Q。

如上所述，完全采用接口电平转换器双轨存储器供电方案的存储器宏具有在与存储器阵列电压域相同的电压域(例如，第一电压VDDM)下工作的控制电路和读取数据路径；而采用真双轨存储器供电方案的存储器宏具有在比存储器阵列工作的电压域(例如，第一电压VDDM)低的电压域(例如，第二电压VDD)下工作的控制电路和读取数据路径。对于本发明的混合双轨存储器供电方案，控制电路120在第一电压VDDM和第二电压VDD两者下工作，并且读取数据路径在第二电压VDD下工作。

如从图5中看出的，在时钟信号CK在时间T1处变化之后，接口电平转换器双轨存储器供电方案在时间T2处具有字线信号WL的最快上升时序。实际上，由于控制电路部分地在第二电压VDD下工作，这或多或少地影响字线信号WL的上升速度，所以混合双轨存储器供电方案的字线信号WL在时间T3处的上升时序略微在接口电平转换器双轨存储器供电方案之后。接口电平转换器双轨存储器供电方案和混合双轨存储器供电方案两者的字线信号WL都被在第一电压VDDM下工作的字线驱动器上拉至第一电压VDDM；而在真双轨存储器供电方案中，字线信号WL上升，直到获得第二电压VDD，这是因为字线驱动器被配置为在第二电压VDD下工作。结果，如时序图所示，真双轨存储器供电方案的字线信号WL在时间T4处的上升时序远远在接口电平转换器双轨存储器供电方案和混合双轨存储器供电方案之后。字线信号WL的宽度还远比其他两个供电方案的字线信号的宽度长，以维持用于对位线BL或其互补信号BLB放电的更长的时间。

对于接口电平转换器双轨存储器供电方案，位线BL和其互补信号BLB首先预充电至第一电压VDDM；而在混合双轨存储器供电方案和真双轨存储器供电方案中，位线BL和其互补信号BLB首先预充电至第二电压VDD。在读取操作开始之后，当字线WL上升时，位线BL和其互补信号BLB中的一个稍微放电并且可以从时序图中看出，位线BL和其互补信号BLB上的电压开始分开。电压差出现在位线BL与其互补信号BLB之间；然后，如先前段落所述，可以通过连接至该对位线的感测放大器感测并且放大该电压差，并且从存储器阵列输出来自感测放大器的读取数据。

在接口电平转换器双轨存储器供电方案中，感测放大器在时间T5处成功感测差分位线电压。混合双轨存储器供电方案的感测在时间T6处完成，并且稍滞后于接口电平转换器双轨存储器供电方案；而真双轨存储器供电方案的感测在时间T7处完成，这远慢于接口电平转换器双轨存储器供电方案和混合双轨存储器供电方案。如从时序图中看出的，混合双轨存储器供电方案的感测速度近似介于接口电平转换器双轨存储器供电方案和真双轨存储器供电方案的感测速度之间。特别地，混合双轨存储器供电方案的感测速度性能相对更接近接口电平转换器双轨存储器供电方案。

当外围电压(即，第二电压VDD)保持为断开时，加大了存储器阵列(即，第一电压VDDM)与外围电压之间的差距。在读取操作期间，这种差距会导致错误的功能，诸如读取/写入干扰。鉴于该问题，发展了各种辅助机制，以当对那些单元实施写入和读取操作时辅助单独的存储器单元正确操作。在一些实施例中，用于实施抑制字线电压的技术可以包括在存储器宏100中。图6是根据本发明的示例性实施例示出的用于存储器宏600的具有抑制字线电压的混合双轨存储器供电方案的概念性框图。除了字线驱动器电路640，存储器宏600与存储器宏100相同。在字线驱动器电路640中，字线抑制控制电路6406、字线抑制电路6408和字线抑制电路6410用于将被字线驱动器1402和1404驱动的字线电压从第一电压VDDM调节至比第一电压VDDM低的抑制电压电平。在一些实施例中，抑制电压低于第一电压VDDM并且高于第二电压VDD。

图7是根据本发明的实施例示出的字线抑制电路的示意图。如从图7中看出的，字线抑制电路6408是PMOS器件，该器件具有连接至字线抑制控制电路6406的栅极端子和连接至字线的源极端子。在一些实施例中，可以通过NMOS器件来实施字线抑制电路6408。图8是示出读取操作期间的具有抑制字线电压的混合双轨存储器供电方案的波形的时序图。

图9是示出通过第二电压VDD的不同配置而测得的混合供电方案和现有的供电方案相对于速度和功耗的性能的曲线图。参考图9，x轴表示与接口电平转换器双轨存储器方案的量化比较结果；并且y轴表示第二电压VDD。图9的上部曲线D涉及真双轨存储器供电方案的读取延时。如从图中可以看出的，当第二电压VDD等于第一电压VDDM时，真双轨存储器电源的读取延时与接口电平转换器双轨存储器供电方案大致相同。然而，当第二电压VDD达到0.8VDDM时，真双轨存储器供电方案的读取延时增加至接口电平转换器双轨存储器供电方案的读取延时的约180％。

请注意，对于本领域的普通技术人员来说，显然，由于诸如IR降、热效应或工艺变化的一些非理想因素，第一电压VDDM和/或第二电压VDD中可以存在变化。实际上，第一电压VDDM和第二电压VDD中的每个都可以是具有例如±10％变化范围的电压值。然而，本发明不限于此。

在上曲线D之下，从上至下，图9的曲线A涉及混合双轨存储器供电方案的读取延时；曲线B涉及混合双轨存储器供电方案的备用电源；曲线C涉及混合双轨存储器供电方案的有效电源；曲线F涉及真双轨存储器供电方案的有效电源；以及曲线E涉及真双轨存储器电源的备用电源。如从测得的曲线可以看出的，与真双轨存储器供电方案相比，混合双轨存储器供电方案在速度和功耗方面具有更好的性能。

在一些实施例中，混合双轨存储器供电方案可以有益地应用于各种存储器布置和存储器类型，诸如单端口SRAM、两端口SRAM、双端口SRAM和多端口SRAM。存储器宏的存储器阵列中的位单元可以是8-T(8个晶体管)位单元。然而，鉴于本文中的技术，对于本领域的技术人员来说，将很容易地对所示出的实施例做出在本发明的范围内的诸多修改。

图10至图12是根据本发明的不同实施例分别示出的存储器宏1000_1至1000_3的更详细的示意图。特别地，描述不同电压域(例如，第一电压VDDM和第二电压VDD)之间的电平转换，以增强理解。请注意，每个实施例中所示的内置自检(BIST)选择器仅用于说明目的，可以省略。简而言之，可以示出没有BIST选择器的实施例。图10至图12的实施例中所示的第一电压VDDM和第二电压VDD的电压域分配彼此不同，并且细节描述如下。为了便于理解，在整个发明中，用相同的参考标号表示类似的元件。

在图10中，公开了一种存储器宏1000_1。存储器宏1000_1包括参考图2且涉及存储器宏100的已经描述和示出的字线驱动器电路140和存储器阵列150。如以上所述，在比第二电压VDD更高的第一电压VDDM下操作字线驱动器电路140和整个存储器阵列150，以减少读取/写入操作期间的误差的出现。存储器宏1000_1还包括控制电路1020_1和数据路径1010_1。此外，在数据路径1010_1中提供电平转换器1002_1、1004_1和BIST选择器1006_1、1008_1。

从图10的左下方可以看出，控制电路1020_1包括参考图2涉及且存储器宏100的已经描述和示出的地址锁存器1202、字线列解码器1204、脉冲生成器1206、读取/写入控制1208和跟踪路径1210。如前所述，地址锁存器1202、字线列解码器1204、读取/写入控制1208和脉冲生成器1206在第一电压VDDM下工作。此外，跟踪路径1210在第一电压VDDM和第二电压VDD两者下工作。如图10所示，控制电路1020_1还包括电平转换器902_1、904_1和BIST选择器906_1和908_1。电平转换器902_1和904_1位于地址锁存器1202和脉冲生成器1206的上游，从而将控制输入从存储器宏1000_1外部的外围电压(即，第二电压VDD)转换至第一电压VDDM。

在数据路径1010_1中，电平转换器1002_1和1004_1分别位于数据锁存器1110'和锁存器中的数据1122'的上游处。这样，数据锁存器1110'和数据锁存器1122'被配置为第一电压VDDM下工作，这不同于存储器宏100的数据锁存器1110和数据锁存器1122。BIST选择器906_1和908_1位于电平转换器902_1和904_1的上游处；并且BIST选择器1006_1和1008_1位于电平转换器1002_1和1004_1的上游处。因此，BIST选择器906_1、908_1、1006_1和1008_1在第二电压VDD下工作。

在一些实施例中，可以在电平转换器的下游处放置BIST选择器。在图11中示出具有这种配置的实施例。如图11所示，存储器宏1000_2包括分别位于电平转换器902_2和904_2的下游处的BIST选择器906_2和908_2；以及分别位于电平转换器1002_2和1004_2的下游处的BIST选择器1006_2和1008_2。在该实施例中，BIST选择器906_2、908-2、1006_2和1008_2在第一电压VDDM下工作。

在一些实施例中，电平转换器可以可选地放置在数据锁存器或地址锁存器之后，以进一步降低功耗。在图12中示出具有这种配置的实施例。如图12所示，存储器宏1000_3包括位于地址锁存器1202'和字线列解码器1204之间的电平转换器904_3。与在第一电压VDDM下工作的地址锁存器1202相比，地址锁存器1202'被配置为在第二电压VDD下工作，并且因此可以进一步减少地址锁存器1202'的功耗。此外，存储器宏1000_3还包括位于数据锁存器1110之后和写入驱动器1108之前的电平转换器1002_3，以及位于数据锁存器1122之后和写入驱动器1120之前的电平转换器1004_3。这样，数据锁存器1110和数据锁存器1122被配置为在第二电压VDD下工作，其中，该数据不同于存储器宏1000_1和1000_2的数据锁存器1110'和数据锁存器1122'。

本发明的一些实施例提供了可在第一电压和第二电压下工作的双轨存储器。双轨存储器包括：存储器阵列，在第一电压下工作；字线驱动器电路，配置为将存储器阵列的字线驱动至第一电压；数据路径，配置为传输输入数据信号或输出数据信号，其中，数据路径包括用于将输入数据信号从第二电压传输至第一电压的第一电平转换器；以及控制电路，配置为向存储器阵列、字线驱动器电路和数据路径提供控制信号，其中，控制电路包括用于将输入控制信号从第二电压传输至第一电压的第二电平转换器；其中，数据路径和控制电路配置为在第一电压和第二电压两者下工作，并且第一电压高于第二电压。

在一些实施例中，该双轨存储器还包括：第一内置自检(BIST)选择器，位于所述第一电平转换器的上游处；第二内置自检选择器，位于所述第二电平转换器的上游处。

在一些实施例中，所述数据路径包括用于传输所述输入数据信号的写入电路、用于传输所述输出数据信号的读取电路和位线预充电器。

在一些实施例中，所述写入电路包括数据锁存器、写入驱动器和写入列选择器。

在一些实施例中，所述数据锁存器被配置为以所述第二电压为参考来锁存所述输入数据信号，并且所述第一电平转换器位于所述数据锁存器与所述写入驱动器之间。

在一些实施例中，所述数据锁存器被配置为以所述第一电压为参考来锁存所述输入数据信号，并且所述第一电平转换器位于所述锁存器中的数据的上游处。

在一些实施例中，所述写入驱动器被配置为驱动锁存的所述输入数据信号，其中，所述写入驱动器的前级被配置为在所述第二电压下工作，并且所述写入驱动器的后级配置为在所述第一电压下工作。

在一些实施例中，所述位线预充电器将与所述存储器阵列的位单元对应的位线和互补位线预充电至所述第二电压。

在一些实施例中，所述读取电路包括读取列选择器、感测放大器和输出驱动器。

在一些实施例中，所述感测放大器和所述输出驱动器被配置为在所述第二电压下工作。本发明的一些实施例提供了存储器宏。存储器宏包括：多个存储器阵列，配置为在第一电压下工作；读取路径，配置为在第二电压下工作；写入路径，配置为在第一电压和第二电压两者下工作，其中，写入路径包括用于将电压域从第二电压转换为第一电压的第一电平转换器；字线驱动器电路，配置为将存储器阵列的多个字线驱动至第一电压；以及控制电路，配置为向存储器阵列、读取路径、写入路径和字线驱动器电路提供控制信号，其中，控制电路包括第二电平转换器，用于将电压域从第二电压转换为第一电压；其中，读取路径配置为在第二电压下工作，写入路径和控制电路配置为在第一电压和第二电压两者下工作。

在一些实施例中，该存储器宏还包括：第一内置自检(BIST)选择器，位于所述第一电平转换器的上游处；第二内置自检选择器，位于所述第二电平转换器的上游处。

在一些实施例中，所述写入路径包括数据锁存器、写入驱动器和写入列选择器。

在一些实施例中，所述写入驱动器被配置为驱动由所述数据锁存器锁存的输入数据，并且所述写入驱动器包括：前级；以及后级，其中，所述写入驱动器的前级被配置为在所述第二电压下工作，并且所述写入驱动器的后级被配置为在所述第一电压下工作。

在一些实施例中，所述控制电路包括地址锁存器、字线列解码器、脉冲生成器、读取/写入控制器和跟踪路径。

在一些实施例中，所述地址锁存器、所述字线列解码器、所述脉冲生成器和所述读取/写入控制器被配置为在所述第一电压下工作，并且所述第二电平转换器位于所述地址锁存器的上游处。

在一些实施例中，所述地址锁存器被配置为在所述第二电压下工作，并且所述字线列解码器、所述脉冲发生器和所述读取/写入控制器被配置为在所述第一电压下工作，并且所述第二电平转换器位于所述地址锁存器与所述字线列解码器之间。

本发明的实施例提供了一种用于将双轨存储器配置为在第一电压和第二电压下工作的混合电源方法，其中，双轨存储器的存储器阵列在第一电压下工作。一种方法包括：将存储器阵列的字线驱动至第一电压；通过将输入数据信号从第二电压传输至第一电压来传输输入数据信号或输出数据信号；以及通过将输入控制信号从第二电压传输至第一电压来向存储器阵列提供控制信号。

在一些实施例中，所述第一电压高于所述第二电压。

在一些实施例中，该方法还包括：将所述输入数据信号写入所述存储器阵列，包括：以所述第二电压为参考来锁存所述输入数据信号；和通过使用工作在所述第二电压下的前级以及使用工作在所述第一电压下的后级来驱动锁存的所述输入数据信号。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种在第一电压和第二电压下工作的双轨存储器，所述双轨存储器包括：

存储器阵列，在所述第一电压下工作；

字线驱动器电路，被配置为将所述存储器阵列的字线驱动至所述第一电压；

数据路径，被配置为传输输入数据信号或输出数据信号，其中，所述数据路径包括用于将所述输入数据信号从所述第二电压转换至所述第一电压的第一电平转换器；以及

控制电路，被配置为向所述存储器阵列、所述字线驱动器电路和所述数据路径提供控制信号，其中，所述控制电路包括用于将所述输入控制信号从所述第二电压转换至所述第一电压的第二电平转化器；

其中，所述数据路径和所述控制电路被配置为在所述第一电压和所述第二电压两者下工作，并且所述第一电压高于所述第二电压。

2.根据权利要求1所述的双轨存储器，还包括：

第一内置自检(BIST)选择器，位于所述第一电平转换器的上游处；

第二内置自检选择器，位于所述第二电平转换器的上游处。

3.根据权利要求1所述的双轨存储器，其中，所述数据路径包括用于传输所述输入数据信号的写入电路、用于传输所述输出数据信号的读取电路和位线预充电器。

4.根据权利要求3所述的双轨存储器，其中，所述写入电路包括数据锁存器、写入驱动器和写入列选择器。

5.根据权利要求4所述的双轨存储器，其中，所述数据锁存器被配置为以所述第二电压为参考来锁存所述输入数据信号，并且所述第一电平转换器位于所述数据锁存器与所述写入驱动器之间。

6.一种存储器宏，包括：

多个存储器阵列，被配置为在第一电压下工作；

读取路径，被配置为在第二电压下工作；

写入路径，被配置为在所述第一电压和所述第二电压两者下工作，其中，所述写入路径包括用于将电压域从所述第二电压转换为所述第一电压的第一电平转换器；

字线驱动器电路，被配置为将所述存储器阵列的多根字线驱动至所述第一电压；以及

控制电路，被配置为向所述存储器阵列、所述读取路径、所述写入路径和所述字线驱动器电路提供控制信号，其中，所述控制电路包括用于将电压域从所述第二电压转换为所述第一电压的第二电平转换器；

其中，所述读取路径被配置为在所述第二电压下工作，并且所述写入路径和所述控制电路被配置为在所述第一电压和所述第二电压两者下工作。

7.根据权利要求6所述的存储器宏，还包括：

第一内置自检(BIST)选择器，位于所述第一电平转换器的上游处；

第二内置自检选择器，位于所述第二电平转换器的上游处。

8.一种用于将双轨存储器配置为在第一电压和第二电压下工作的混合供电方法，其中，所述双轨存储器的存储器阵列在所述第一电压下工作，所述方法包括：

将所述存储器阵列的字线驱动至所述第一电压；

通过将输入数据信号从所述第二电压转换至所述第一电压来传输所述输入数据信号或输出数据信号；以及

通过将输入控制信号从所述第二电压转换至所述第一电压来向所述存储器阵列提供控制信号。

9.根据权利要求8所述的方法，其中，所述第一电压高于所述第二电压。

10.根据权利要求9所述的方法，还包括：

将所述输入数据信号写入所述存储器阵列，包括：

以所述第二电压为参考来锁存所述输入数据信号；和

通过使用工作在所述第二电压下的前级以及使用工作在所述第一电压下的后级来驱动锁存的所述输入数据信号。