KR20200050401A - 레벨 시프터 인에이블 - Google Patents

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스리니바산 라마라잔
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

멀티-비트 레벨 시프터는 복수의 레벨 시프터를 포함하고, 각각의 레벨 시프터는 제1 전압 도메인에서 입력 신호를 수신하고 제2 전압 도메인에 대응하는 출력 신호를 제공하도록 구성된다. 각각의 레벨 시프터는 인에이블 노드를 포함한다. 인에이블 회로는 복수의 레벨 시프터 각각의 인에이블 노드에 연결된 출력 단자를 포함하고, 복수의 레벨 시프터 각각은 인에이블 회로에 의해 인에이블 신호가 수신되는 것에 응답하여 대응하는 출력 신호를 출력하도록 구성된다.

Description

레벨 시프터 인에이블{LEVEL SHIFTER ENABLE}
관련 출원
본 출원은 2018년 10월 31일자 출원되고 그 개시 내용이 본 명세서에 참조로 포함된, 미국 특허 가출원 제62/753,545호의 이익을 주장한다.
레벨 시프터(level shifter)는 하나는 저전압 도메인이고 다른 하나는 고전압 도메인인 2개의 상이한 전력 도메인 간의 통신을 위해 디지털 회로에 널리 사용되는 구성 요소이다. 예를 들어, 일반적인 유형의 집적 회로 메모리는 정적 랜덤 액세스 메모리(SRAM) 소자이다. 전형적인 SRAM 메모리 소자는 메모리 셀 어레이를 가진다. 일부 예에서, 각각의 메모리 셀은 2개의 저장 노드 중 하나가 저장될 정보에 의해 점유되고 보완 정보는 다른 저장 노드에 저장되도록 상위 기준 전위와 하위 기준 전위(전형적으로 접지) 사이에 연결된 6개의 트랜지스터를 사용한다. SRAM 셀의 각 비트는 트랜지스터 중 4개의 트랜지스터에 저장되고, 이들 트랜지스터는 2개의 교차 결합된 인버터를 형성한다. 나머지 2개의 트랜지스터는 메모리 셀 워드 라인에 연결되어, 셀을 자체 비트 라인에 선택적으로 연결함으로써 판독 및 기록 동작 중에 메모리 셀에 대한 액세스를 제어한다. 판독 동작에서, 예를 들어, 메모리 셀 비트 라인은 미리 정해진 임계 전압으로 프리차지된다. 워드 라인이 인에이블되면, 비트 라인에 연결된 감지 증폭기는 저장된 정보를 감지하여 출력한다. "이중 레일" SRAM 아키텍처는 메모리 로직이 저전압 도메인(VCC)에서 동작되는 반면, 메모리 어레이는 고전압 도메인(VDD)에서 동작되는 SRAM 구성을 지칭한다. 레벨 시프터 회로는 SRAM 셀로 전송되는 신호를 시프트 업 하는 데 사용된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 예시적인 레벨 시프터의 양태를 예시한 블록도이다.
도 2는 일부 실시예에 따른 예시적인 멀티-비트 레벨 시프터 및 인에이블 회로의 양태를 예시한 회로도이다.
도 3은 도 2에 예시된 회로의 인에이블 신호 인버터를 예시한 회로도이다.
도 4는 일부 실시예에 따른 다른 예시적인 멀티-비트 레벨 시프터 및 인에이블 회로의 양태를 예시한 회로도이다.
도 5는 일부 실시예에 따른 레벨 시프터를 포함하는 예시적인 시스템-온-칩(SOC)의 양태를 예시한 블록도이다.
도 6은 일부 실시예에 따른 예시적인 방법의 양태를 예시한 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
정적 랜덤 액세스 메모리(SRAM) 소자는 2개의 저장 노드 중 하나가 저장될 정보에 의해 점유될 수 있고 보완 정보는 다른 저장 노드에 저장되도록 상위 기준 전위와 하위 기준 전위 사이에 연결된 트랜지스터를 포함하는 메모리 셀 어레이를 가진다. 예를 들어, 하나의 전형적인 SRAM 메모리 셀 구성은 6개의 트랜지스터를 포함한다. SRAM 셀의 각 비트는 트랜지스터 중 4개의 트랜지스터에 저장되고, 이들 트랜지스터는 2개의 교차 결합된 인버터를 형성한다. 나머지 2개의 트랜지스터는 메모리 셀 워드 라인에 연결되어, 셀을 자체 비트 라인에 선택적으로 연결함으로써 판독 및 기록 동작 중에 메모리 셀에 대한 액세스를 제어한다.
판독 동작에서, 예를 들어, 메모리 셀 비트 라인은 미리 정해진 임계 전압으로 프리차지된다. 워드 라인이 인에이블되면, 비트 라인에 연결된 감지 증폭기는 저장된 정보를 감지하여 출력한다.
"이중 레일" SRAM 아키텍처는 메모리 로직이 저전압 도메인에서 동작되는 반면, 메모리 어레이는 고전압 도메인에서 동작되는 SRAM 구성을 지칭한다. 알려진 이중 레일 SRAM 배열은 메모리 누설 전력을 줄일 수 있지만, 메모리 액세스 시간에 악영향을 줄 수 있다. 또한, 고전압 도메인과 저전압 도메인의 전압 레벨의 차이가 클수록 누설 및 노이즈가 증가할 수 있다.
일부 공지된 응용에서, 전력 절연을 위한 인에이블 신호를 갖는 단일-비트 레벨 시프터가 사용된다. 인에이블 신호는 인에이블 신호를 기초로 레벨 시프터를 선택적으로 동작시킬 수 있는 인에이블 입력 단자에 의해 수신된다. 각각의 비트는 각각의 레벨 시프터를 가지며, 각 레벨 시프터는 레벨 시프터의 선택적 동작을 위해 인에이블 신호를 수신하는 인에이블 입력을 포함한다. 이러한 레벨 시프터 회로의 일부 전형적인 구성은 비트 당 최소 5개의 트랜지스터가 인에이블 로직을 구현하는 데 필요하며, 이는 과도한 면적과 전력을 소비할 수 있다.
본 개시 내용의 양태에 따르면, 인에이블 기능의 트랜지스터가 다수의 로직 비트에 걸쳐 공유될 수있는 멀티-비트 레벨 시프터가 제공된다. 따라서, 인에이블 트랜지스터는 다수의 비트에 걸쳐 공유되어, 필요한 인에이블 트랜지스터의 수를 감소시킨다.
도 1은 본 개시 내용의 양태에 따른 멀티-비트 레벨 시프터(10)를 예시한 블록도이다. 개시된 예는 복수의 레벨 시프터(200)를 가지며, 이들 각각은 제1 전압 도메인(PD1)에서 입력 신호(VIN)를 수신하여 제1 전압 도메인(PD1)보다 하이 레벨인 제2 전압 도메인(PD2)에 대응하는 출력 신호(VOUT)를 제공하도록 구성된 신호 입력 단자(202)와 제2 전압 도메인(PD2)의 시스템 구성 요소(20)에 의해 수신되는 신호 출력 단자(204)를 가진다. 시스템 구성 요소(20)는 예를 들어, 제2 전압 도메인(PD2)에서 출력 신호(VOUT)를 수신하는 메모리 셀들의 SRAM 메모리 어레이와 같은 메모리 회로를 포함할 수 있다.
인에이블 회로(100)는 복수의 레벨 시프터(200) 각각의 인에이블 노드에 연결된 출력 단자(104)를 가진다. 레벨 시프터(200)는 인에이블 입력(102)에서 인에이블 회로(100)에 의해 인에이블 신호(EN)가 수신되는 것에 응답하여 제2 전압 도메인(PD2)의 입력 신호(VIN)에 대응하는 출력 신호(VOUT)를 출력한다. 일부 예에서, 인에이블 회로(100)는 인에이블 신호(EN)를 수신하고, 처리 및 조정하여 변환된 인에이블 신호(EN')를 출력한다. 예를 들어, 후술되는 예에서, 인에이블 회로(100)는 수신된 인에이블 신호(EN)를 반전시키므로, 변환된 인에이블 신호(EN')는 인에이블 신호(EN)의 보수(complement)이다.
도 1에 나타낸 예에서, 인에이블 회로(100)는 제1 전압 도메인(PD1)에서 공급 전압(VDD)을 수신하는 전력 공급 단자(12)를 포함한다. 따라서, 변환된 인에이블 신호(EN')는 제1 전압 도메인(VDD)에서 출력된다. 레벨 시프터(200)는 각각 제2 전압 도메인(PD2)에서 제2 공급 전압(VCC)을 수신하는 전원 공급 단자(14)를 가진다.
레벨 시프터는 입력 신호(VIN)의 전압 레벨을 VDD에서 VCC로 시프트시킨다. VCC는 예를 들어, 전술한 바와 같이 이중 레일 SRAM 구성을 지원하기 위해 VDD보다 높다. 따라서, 레벨 시프터(200)에 의해 수신된 입력 신호(VIN)가 로직 로우(접지 전압(VSS))이면, 접지 신호가 출력 단자(204)에 제공된다. 입력 신호(VIN)가 로직 하이(VDD)에 있으면, 제2 전압 도메인(PD2)(VCC)에서의 로직 하이 신호가 출력된다.
도 2는 멀티-비트 레벨 시프터(10)의 다른 양태를 예시한 회로도이다. 도 2에 나타낸 예에서, 멀티-비트 레벨 시프터(10a)는 제2 전압 도메인(PD2)에서 각각의 출력 비트를 제공하기 위해 2개의 레벨 시프터(200a, 200b)(집합적으로 레벨 시프터(200)로 지칭됨)를 가지는 2-비트 레벨 시프터이다. 레벨 시프터(200a, 200b) 각각은 제1 전력 공급 단자(VDD)에 결합된 제1 인버터(210)를 가진다. 각각의 제1 인버터(210)는 각각의 입력 단자(202)에서 신호 입력(VIN1, VIN2)를 수신하고, 반전된 입력 신호(VIN1_bar, VIN2_bar)를 제공한다.
레벨 시프터(200a, 200b) 각각은 제2 전력 공급원(VCC)에 결합된 소스와 레벨 시프터(200a, 200b)의 제1 출력(204)에 결합되어 각각의 제1 출력 신호(VOUT1, VOUT2)를 출력하는 게이트를 포함하는 제1 PMOS 트랜지스터(220)를 포함한다. 레벨 시프터(200a, 200b) 각각은 또한 제1 PMOS 트랜지스터(220)의 드레인에 결합된 드레인 및 제1 및 제2 인버터(210, 212)를 통해 레벨 시프터(200a, 200b)의 입력(202)에 결합된 게이트를 포함하는 제1 NMOS 트랜지스터(230)를 포함한다.
레벨 시프터(200a, 200b)는 각각 제2 전력 공급원(VCC)에 결합된 소스와 제1 PMOS 트랜지스터(220)의 드레인 및 레벨 시프터의 제2 출력(205) - 상기 제2 출력은 보완 출력 신호(VOUT1_bar, VOUT2_bar)를 출력함 - 에 결합된 게이트를 포함하는 제2 PMOS 트랜지스터(222)를 포함한다. 제2 NMOS 트랜지스터(232) 각각은 제2 PMOS 트랜지스터(222)의 드레인에 결합된 드레인 및 제1 인버터(210)를 통해 레벨 시프터 입력 단자(202)에 결합된 게이트를 포함한다. 아래에서 더 설명되는 바와 같이, 제1 및 제2 NMOS 트랜지스터(230, 232)의 소스는 각각 인에이블 신호(EN)가 인에이블 회로(100)에 의해 수신되는 것에 응답하여 회로 접지 단자에 선택적으로 결합되므로, 본 명세서에서는 때로 레벨 시프터(200)의 인에이블 노드(240)로 지칭된다.
전술한 바와 같이, 일부 개시된 예에서, 인에이블 회로(100)는 인에이블 신호 인버터를 포함한다. 도 2의 예에서, 인에이블 신호 인버터(110)는 인에이블 신호(EN)를 수신하여, 반전된 인에이블 신호(EN_bar)를 출력한다. 인에이블 신호 인버터는 VDD 전원 단자에 결합된다. 도 3은 제1 전력 공급 전압(VDD)에 결합된 소스, NMOS 트랜지스터(114)의 드레인에 결합된 드레인을 갖는 PMOS 트랜지스터(112)를 포함하는 인에이블 신호 인버터(110)의 예시적인 CMOS 구현을 예시한다. NMOS 트랜지스터(114)는 접지 단자에 연결된 소스를 포함한다. PMOS 및 NMOS 트랜지스터(112, 114)의 게이트는 인에이블 신호(EN)를 수신하도록 연결되고, 연결된 드레인은 EN_bar 신호를 레벨 시프터(200)에 출력하기 위한 노드를 제공한다.
인에이블 회로(100)는 각각 인에이블 신호 인버터(110)의 출력(EN_bar)을 수신하는 제1 및 제2 제어 트랜지스터(250, 252)를 더 포함한다. 도시된 예에서, 각각의 레벨 시프터(200)는 각각의 제1 및 제2 NMOS 트랜지스터(230, 232)(즉, 인에이블 노드(240))와 접지 단자 사이에 연결된 제1 및 제2 제어 트랜지스터(250, 252)를 포함한다. 따라서, 복수의 제1 제어 트랜지스터(250) 각각은 접지 단자에 연결된 소스, 각각의 레벨 시프터(200)의 제1 NMOS 트랜지스터(230)에 연결된 드레인 및 인에이블 신호 인버터(110)의 출력에 연결되어 반전된 인에이블 신호(EN_bar)를 수신하는 게이트를 포함한다. 유사하게, 복수의 제2 제어 트랜지스터(252) 각각은 접지 단자에 연결된 소스, 각각의 레벨 시프터(200)의 제2 NMOS 트랜지스터(232)에 연결된 드레인 및 인에이블 신호인버터(110)의 출력에 연결되어 반전된 인에이블 신호(EN_bar)를 수신하는 게이트를 포함한다.
또한, 인에이블 회로(100)는 소스가 VDD 전력 공급 단자에 연결되고 드레인이 각각의 레벨 시프터(200)의 각각의 인버터(212)에 연결된 제3 제어 트랜지스터(254)를 포함한다. 제3 제어 트랜지스터(254)의 게이트는 반전된 인에이블 신호(EN_bar)를 수신하도록 연결된다. 도 2의 예에서, 인에이블 회로(100)의 제1 및 제2 제어 트랜지스터(250, 252)는 모두 NMOS 트랜지스터이고, 인에이블 회로(100)의 제3 제어 트랜지스터(254)는 PMOS 트랜지스터이다.
따라서, 제1 및 제2 제어 트랜지스터(250, 252) 각각은 인에이블 신호(EN_bar)에 응답하여 대응하는 레벨 시프터(200)의 인에이블 노드(240)를 접지 단자에 선택적으로 연결하도록 구성된다. 제3 제어 트랜지스터(254)는 인에이블 신호(EN_bar)에 응답하여 VDD 전력 공급 단자를 각각의 레벨 시프터(200)의 각각의 제2 인버터(212)에 연결하도록 구성된다.
레벨 시프터(200a)를 예로서 참조하면, 레벨 시프터(200a)는 예컨대, 글록 신호일 수 있는 에이블 신호(EN)에 응답하여 수신된 입력 신호(VIN1)에 대응하는 제2 전압 도메인(PD2)(VCC 전압 레벨)의 출력을 제공한다. 인에이블 회로 인버터(110)의 출력(104)은 인에이블 회로(100)의 제1, 제2 및 제3 제어 트랜지스터(250, 252, 254) 각각에 의해 수신된다. 예를 들어, 입력 신호(VIN1) 및 인에이블 신호(EN)가 모두 하이(VDD)인 것으로 가정한다. 인에이블 회로 인버터(110)의 출력(EN_bar)은 로우이므로, 인에이블 회로(100)의 제1 및 제2 NMOS 제어 트랜지스터(250, 252)를 턴-오프하요 레벨 시프터(200)를 접지로부터 격리시킨다. 인에이블 회로(100)의 제3 제어 트랜지스터(254)는 로우 EN_bar 신호에 의해 턴-온 되므로 레벨 시프터의 제2 인버터(212)를 VDD 공급 전압에 연결한다.
신호 입력 단자(202)에서의 하이 입력 신호(VIN1)는 제1 인버터(210)에 의해 로우 VIN1_bar 신호로서 출력되고, 이는 제2 NMOS 트랜지스터(232)를 턴-오프 시킨다. 로우 VIN1_bar 신호는 제1 인버터(210)에 의해 반전되어 제1 NMOS 트랜지스터(230)의 게이트에 하이(VDD) 신호가 수신되어 게이트를 턴-온 시킨다. 레벨 시프터 신호 출력 단자(204, 205)(및 PMOS 트랜지스터(220, 222)의 게이트)에서의 VOUT1 및 VOUT1_bar 신호는 적어도 제1 제어 트랜지스터(250, 252)에 의해 이전 레벨로 유지된다. 인에이블 신호(EN)가 로우 상태로 될 때, 하니 EN_bar 신호는 제3 제어 트랜지스터(254)를 턴-오프 시키고 제1 및 제2 제어 트랜지스터(250, 252)를 턴-온 시킨다. 위에서 언급된 바와 같이, 반전된 VIN1_bar 신호는 제1 NMOS 트랜지스터(230)를 턴-온 시킨 상태이므로, 제1 NMOS 트랜지스터는 제1 제어 트랜지스터(250)와 함께 제2 레벨 시프터 출력 단자(205)에 대한 접지 경로를 제공하여 VOUT1_bar 신호를 로우로 풀링시킨다. 로우 VOUT1_bar 신호는 제2 PMOS 트랜지스터(222)를 턴-온 시켜 VCC 공급 전압을 제1 레벨 시프터 출력 단자(204)에 연결하여 제2 전압 도메인(PD2)(즉, VCC)에서 VOUT1 신호를 하이로 풀링시킨다. 하이 VOUT1 신호는 또한 PMOS 트랜지스터(220)를 턴-오프 시킨다.
VIN1 신호가 로우로 전이될 때, 레벨 시프터(220)는 제1 출력(204)에서 로우 VOUT1 신호 및 제2 전압 도메인(PD2)(VCC)에서 하이 VOUT1_bar 신호를 출력하도록 구성된다. 전술한 바와 같이, 인에이블 신호(EN)가 하이일 때, 인에이블 회로 인버터(110)의 출력(EN_bar)은 로우이므로 인에이블 회로(100)의 제1 및 제2 NMOS 제어 트랜지스터(250, 252)를 턴-오프 시킨다. 인에이블 회로(100)의 제3 제어 트랜지스터(254)는 로우 EN_bar 신호에 의해 턴-온 되므로 레벨 시프터의 제2 인버터(212)가 VDD 공급 전압에 연결된다.
신호 입력 단자(202)에서의 로우 입력 신호(VIN1)는 제1 인버터(210)에 의해 하이 VIN1_bar 신호로서 출력되고, 이는 제2 NMOS 트랜지스터(232)를 턴-온 시킨다. 하이 VIN1_bar 신호는 제1 인버터(210)에 의해 반전되어, 제1 NMOS 트랜지스터(230)의 게이트에 로우 신호가 수신됨으로써 게이트가 턴-오프된다. 레벨 시프터 신호 출력 단자(204, 205)에서의 하이 VOUT1 및 로우 VOUT1_bar 신호는 적어도 제1 및 제2 제어 트랜지스터(250, 252)가 오프 상태인 것으로 유지되는 이전 레벨로 유지된다. 인에이블 신호(EN)가 로우가 되면, 하이 EN_bar 신호는 제3 제어 트랜지스터(254)를 턴-오프 시키고 제1 및 제2 제어 트랜지스터(250, 252)를 턴-온 시킨다. 위에서 언급된 바와 같이, VIN1_bar 신호는 제2 NMOS 트랜지스터(232)를 턴-온 시킨 상태이므로, 제2 NMOS 트랜지스터는 제2 제어 트랜지스터(252)와 함께 레벨 시프터 출력 단자(204)를 위한 접지 경로를 제공하여 하이 VOUT1 신호를 로우로 풀링시킨다. 로우 VOUT1 신호는 제1 PMOS 트랜지스터(220)를 턴-온 시킴으로써 VCC 공급 전압을 제2 레벨 시프터 출력 단자(204)에 연결하여, 제2 전압 도메인(PD2)(즉, VCC)에서 로우 VOUT1_bar 신호를 하이로 풀링시킨다. 하이 VOUT1_bar 신호는 또한 PMOS 트랜지스터(222)를 턴-오프 시킨다.
도 4는 제 2 전압 도메인(PD2)에 각각의 출력 비트를 제공하기 위해 4개의 레벨 시프터(200a, 200b, 200c, 200d)(집합적으로 레벨 시프터(200)로 지칭됨)를 갖는 4-비트 레벨 시프터(10b)를 예시한 회로도이다. 도 2의 2-비트 레벨 시프터와 마찬가지로, 4-비트 레벨 시프터의 각각의 레벨 시프터(200)는 각각의 입력 단자(202)에서 신호 입력(VIN1, VIN2, VIN3, VIN4)를 수신하여 반전된 입력 신호(VIN1_bar, VIN2_bar, VIN3_bar, VIN4_bar)를 제공하는 제1 인버터(210)를 가진다.
각각의 레벨 시프터(200)는 제2 전력 공급원(VCC)에 결합된 소스와 레벨 시프터(200)의 제1 출력(204)에 결합되어 각각의 제1 출력 신호(VOUT1, VOUT2, VOUT3, VOUT4)를 출력하는 게이트를 포함하는 제1 PMOS 트랜지스터(220)를 포함한다. 각각의 레벨 시프터(200)는 또한 제1 PMOS 트랜지스터(220)의 드레인에 결합된 드레인과 인버터(210, 212)를 통해 레벨 시프터(200a, 200b)의 입력(202)에 결합된 게이트를 포함하는 제1 NMOS 트랜지스터(230)를 포함한다.
각각의 레벨 시프터(200)는 제2 전력 공급원(VCC)에 결합된 소스와 제1 PMOS 트랜지스터(220)의 드레인 및 레벨 시프터의 제2 출력(205) - 상기 제2 출력은 보완 출력 신호(VOUT1_bar, VOUT2_bar, VOUT3_bar, VOUT4_bar)를 출력함 - 에 결합된 게이트를 포함하는 제2 PMOS 트랜지스터(222)를 포함한다. 각각의 제2 NMOS 트랜지스터(232)는 제2 PMOS 트랜지스터(222)의 드레인에 결합된 드레인 및 제1 인버터(210)를 통해 레벨 시프터 입력 단자(202)에 결합된 게이트를 포함한다. 제1 및 제2 NMOS 트랜지스터(230, 232)의 소스는 각각 인에이블 신호(EN)가 인에이블 회로(100)에 의해 수신되는 것에 응답하여 회로 접지 단자에 결합됨으로써 레벨 쉬프터(200)의 인에이블 노드(240)로서 기능한다.
도시된 예의 4-비트 레벨 시프터의 인에이블 회로(100)는 인에이블 신호 인버터(110)를 포함하고, 이 인버터는 도 3에 예시된 CMOS 인에이블 신호 인버터(110)를 포함할 수 있다. 인에이블 신호 인버터(110)는 인에이블 신호(EN)를 수신하여 반전된 인에이블 신호(EN_bar)를 출력한다. 인에이블 신호 인버터(110)는 제1 전압 도메인(PD1)에서 동작한다(즉, VDD 전력 공급원에 연결됨)
인에이블 회로(100)는 각각 인에이블 신호 인버터(110)의 출력(EN_bar)을 수신하는 복수의 제1 및 제2 제어 트랜지스터(250, 252)를 더 포함한다. 도시된 예에서, 각각의 레벨 시프터(200)는 각각의 제1 및 제2 NMOS 트랜지스터(230, 232)(즉, 인에이블 노드(240))와 접지 단자 사이에 연결된 제1 및 제2 제어 트랜지스터(250, 252)를 포함한다. 따라서, 각각의 제1 제어 트랜지스터(250)는 접지 단자에 연결된 소스, 각각의 레벨 시프터(200)의 제1 NMOS 트랜지스터(230)에 연결된 드레인 및 인에이블 신호 인버터(110)의 출력에 연결되어 반전된 인에이블 신호(EN_bar)를 수신하는 게이트를 포함한다. 유사하게, 각각의 제2 제어 트랜지스터(252)는 접지 단자에 연결된 소스, 각각의 레벨 시프터(200)의 제2 NMOS 트랜지스터(232)에 연결된 드레인 및 인에이블 신호 인버터(110)의 출력에 연결되어 반전된 인에이블 신호(EN_bar)를 수신하는 게이트를 포함한다.
인에이블 회로(100)는 소스가 VDD 전력 공급 단자에 연결되고 드레인이 각각의 레벨 시프터(200)의 각각의 제2 인버터(212)에 연결된 제3 제어 트랜지스터(254)를 더 포함한다. 제3 제어 트랜지스터(254)의 게이트는 반전된 인에이블 신호(EN_bar)를 수신하도록 연결된다. 도시된 예에서, 인에이블 회로(100)의 제1 및 제2 제어 트랜지스터(250, 252)는 모두 NMOS 트랜지스터이고, 인에이블 회로(100)의 제3 제어 트랜지스터(254)는 PMOS 트랜지스터이다.
따라서, 제1 및 제2 제어 트랜지스터(250, 252) 각각은 인에이블 신호(EN_bar)에 응답하여 대응하는 레벨 시프터(200)의 인에이블 노드(240)를 접지 단자에 선택적으로 연결하도록 구성된다. 제3 제어 트랜지스터(254)는 인에이블 신호(EN_bar)에 응답하여 VDD 전력 공급 단자를 각각의 레벨 시프터(200)의 각각의 제2 인버터(212)에 연결하도록 구성된다.
도시된 예에서, 인에이블 회로(100)를 구현하는 데 필요한 트랜지스터의 수는 다음에 따라 결정될 수 있다:
(nbit*2)+3
여기서, nbit는 멀티-비트 레벨 시프터의 레벨 시프터의 수이고, nbit는 정수 >= 2 이다.
다시 도 2를 참조하면, 예시적인 2-비트 레벨 시프터가 예시되어 있다. 따라서, 도 2에 예시된 실시예에서, nbit = 2이다. 따라서, 예시된 2-비트 레벨 시프터의 인에이블 회로(100)는 총 7개의 트랜지스터: 즉, 인에이블 신호 인버터(110)의 트랜지스터(212, 214); 제3 제어 트랜지스터(254); 제1 레벨 시프터(200a)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252); 및 제2 레벨 시프터(200b)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252)를 포함한다.
도 4는 nbit=4인 4-비트 레벨 시프터를 예시한다. 예시된 4-비트 레벨 시프터의 인에이블 회로(100)는 총 11개의 트랜지스터: 즉, 인에이블 신호 인버터(110)의 트랜지스터(212, 214); 제3 제어 트랜지스터(254); 제1 레벨 시프터(200a)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252); 제2 레벨 시프터(200b)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252); 제3 레벨 시프터(200c)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252); 및 제4 레벨 시프터(200d)에 대응하는 제1 및 제2 제어 트랜지스터(250, 252)를 포함한다.
일부 알려진 멀티-비트 레벨 시프터는 레벨 시프터의 각 비트에 대해 완전히 별개의 인에이블 회로를 필요로 할 수 있다. 이에 비해, 여기에 개시된 실시예는 레벨 시프터의 각 비트 중에서 인에이블 회로(100)의 일부 구성 요소를 "공유"한다. 예를 들어, 인에이블 신호 인버터(110) 및 제3 제어 트랜지스터(254)는 레벨 시프터의 각각의 비트에 결합되어, 인에이블 회로(100)를 구현하는데 필요한 구성 요소의 수, 따라서 레벨 시프터(10) 자체를 감소시킨다. 따라서, 이전의 레벨 시프터와 비교하여 트랜지스터의 감소는 다음에 따라 결정될 수 있다:
(nbit*5)-[(nbit*2)+3]
여기서, nbit는 멀티-비트 레벨 시프터의 레벨 시프터의 수이고, nbit는 정수 >= 2 이다.
예를 들어, 도 2에 예시된 2-비트 레벨 시프터의 경우, 인에이블 트랜지스터의 수는 이전의 레벨 시프터 구성과 비교하여 10에서 7로 감소된다. 3-비트 레벨 시프터의 경우, 인에이블 트랜지스터의 수는 15에서 9로 감소될 수 있고, 도 4에 예시된 4-비트 레벨 시프터의 경우, 인에이블 트랜지스터의 수는 20에서 11로 감소될 수 있다. 따라서, 본 개시 내용의 양태에 따라, 인에이블 로직 구성 요소를 공유함으로써, 상당한 면적 및 전력이 절감될 수 있다.
도 5는 본 개시 내용의 양태에 따라 복수의 멀티-비트 레벨 시프터(200)를 사용하는 시스템-온-칩(SOC) 시스템(300)을 예시한다. SOC 시스템(300)은 제1 전압 도메인(PD1)에서 동작하는 데이터 버스(310) 및 제2 전압 도메인(PD2)에서 동작하는 논리 회로(322)를 포함하는 장치(320)를 포함한다. 데이터 버스(310)는 멀티-비트 레벨 시프터(200)의 신호 입력 단자(202) 각각에 연결된 복수의 데이터 라인(312)을 포함한다. 데이터 버스(310)로부터의 데이터 신호는 각각의 멀티-비트 레벨 시프터(200)의 신호 입력 단자(202)로 출력되며, 상기 멀티-비트 레벨 시프터는 인에이블 회로(100)에 의해 인에이블 신호(EN)가 수신되는 것에 응답하여 제1 전압 도메인(PD1)으로부터 제2 전압 도메인(PD2)으로 데이터 신호를 시프트하도록 동작한다. 전술한 실시예와 같이, 도 5에 예시된 인에이블 회로(100)는 레벨 시프터(200)에 연결된 인에이블 신호 인버터(110)와 같은 구성 요소를 "공유한다". 이는 더 적은 수의 구성 요소를 사용하여 멀티-비트 레벨 시프터(200)(인에이블 회로(100)를 포함)의 구현을 가능케 한다.
도 6은 개시된 실시예에 따른 예시적인 레벨 시프팅 방법(350)의 양태를 예시한 공정 흐름도이다. 도 1 내지 도 4에 예시된 멀티-비트 레벨 시프터와 함께 도 6을 참조하면, 352 동작에서 레벨 시프터(200)와 같은 복수의 레벨 시프터가 제공된다. 354 동작에서, 제1 전압 도메인(PD1)의 각각의 입력 신호가 예를 들어, 신호 입력 단자(202)에서 복수의 레벨 시프터(200) 각각에 의해 수신된다. 356 동작에서, 예컨대, 인에이블 회로(100)의 인에이블 신호 입력 단자(102)에서, 인에이블 신호(EN)가 수신된다. 358 동작에서, 인에이블 신호(EN)는 인에이블 신호 인버터(110)에 의해 반전됨으로써 인버터(110)에 의해 반전된 인에이블 신호(EN_bar)가 출력된다. 360 동작에서, 반전된 인에이블 신호(EN_bar)가 복수의 레벨 시프터(200) 각각에 출력된다. 더 구체적으로, 도 1 내지 도 4에 따라 논의된 예에서, 반전된 인에이블 신호(EN_bar)는 제1, 제2 및 제3 제어 트랜지스터(250, 252, 254)에 의해 수신된다. 각각의 레벨 시프터(200)는 (제1 및 제2 NMOS 트랜지스터(230, 232)를 통해) 각각의 제2 및 제1 출력 단자(205, 204)와 접지 단자 사이에 연결된 제1 및 제2 제어 트랜지스터(250, 252)를 가진다. 제1 및 제2 제어 트랜지스터(250, 252) 각각의 게이트는 인에이블 신호 인버터(110)의 출력에 연결되어 반전된 인에이블 신호(EN_bar)를 수신한다. 제3 제어 트랜지스터(254)는 VDD 전력 공급 단자와 각 레벨 시프터(200)의 각각의 인버터(212) 사이에 연결된다. 제3 제어 트랜지스터(254)의 게이트는 반전된 인에이블 신호(EN_bar)를 수신한다.
362 동작에서, 반전된 신호(EN_bar)에 응답하여 제1 도메인(PD1)보다 하이 레벨인 제2 전압 도메인(PD2)에서 각각의 입력 신호(VIN)에 대응하는 각각의 레벨 시프터(200)의 제1 출력 단자(204)에 출력 신호(VOUT)가 제공된다.
따라서, 개시된 실시예는 이전의 레벨 시프터에서 필요한 것보다 적은 수의 트랜지스터로 구성된 멀티-비트 레벨 시프터(200)를 위한 인에이블 회로(100)를 제공한다. 일부 예는 제1 전압 도메인에서 입력 신호를 수신하고 제2 전압 도메인에 대응하는 출력 신호를 제공하도록 각각 구성된 복수의 레벨 시프터를 가지는 멀티-비트 레벨 시프터를 개시한다. 레벨 시프터는 각각 인에이블 노드를 포함한다. 인에이블 회로는 복수의 레벨 시프터 각각의 인에이블 노드에 연결된 출력 단자를 포함하고, 복수의 레벨 시프터 각각은 인에이블 회로에 의해 인에이블 신호가 수신되는 것에 응답하여 대응하는 출력 신호를 출력하도록 구성된다.
다른 양태에 따르면, 레벨 시프터 인에이블 회로는 제1 전력 공급 전압을 수신하도록 구성된 인버터를 포함하고, 입력 및 출력 단자를 구비한다. 레벨 시프터 인에이블 회로는 복수의 제1 제어 트랜지스터를 더 포함하며, 상기 제1 제어 트랜지스터 각각은 접지 단자에 연결된 소스, 인버터의 출력 단자에 연결된 게이트 및 복수의 레벨 시프터 각각에 연결된 드레인을 구비한다. 복수의 제2 제어 트랜지스터는 각각 접지 단자에 연결된 소스, 인버터의 출력 단자에 연결된 게이트 및 복수의 레벨 시프터 각각에 연결된 드레인을 구비한다. 제3 제어 트랜지스터는 제1 전력 공급 전압보다 높은 제2 전력 공급 전압을 수신하도록 구성된 소스, 인버터의 출력 단자에 연결된 게이트 및 복수의 레벨 시프터 각각에 연결된 드레인을 구비한다.
또 다른 양태에 따르면, 레벨 시프팅 방법은 복수의 레벨 시프터를 제공하는 단계를 포함한다. 제1 전압 도메인에서의 각각의 입력 신호가 복수의 레벨 시프터 각각에 의해 수신된다. 인에이블 신호가 수신되고 반전된다. 반전된 인에이블 신호는 복수의 레벨 시프터 각각에 출력된다. 각각의 입력 신호에 대응하는 출력 신호가 반전된 인에이블 신호에 응답하여 제1 전압 도메인보다 높은 레벨의 제2 전압 도메인에서 각각의 레벨 시프터의 제1 출력 단자에 제공된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 멀티-비트 레벨 시프터(multi-bit level shifter)로서,
제1 전압 도메인에서 입력 신호를 수신하고 제2 전압 도메인에 대응하는 출력 신호를 제공하도록 각각 구성되고, 인에이블 노드를 각각 포함하는 복수의 레벨 시프터;
상기 복수의 레벨 시프터 각각의 상기 인에이블 노드에 연결된 출력 단자를 가지는 인에이블 회로
를 포함하고,
상기 복수의 레벨 시프터 각각은, 상기 인에이블 회로에 의해 수신된 인에이블 신호에 응답하여 상기 대응하는 출력 신호를 출력하도록 구성되는 것인 멀티-비트 레벨 시프터.
2. 제1항에 있어서, 상기 인에이블 회로는 상기 제1 전압 도메인에서 제1 전압을 수신하도록 구성된 제1 전력 공급 단자를 포함하고, 상기 복수의 레벨 시프터 각각은 상기 제2 전압 도메인에서 제2 전압을 수신하도록 구성된 제2 전력 공급 단자를 포함하는 것인 멀티-비트 레벨 시프터.
3. 제2항에 있어서, 상기 인에이블 회로는 상기 인에이블 신호를 수신하도록 구성된 인에이블 신호 인버터 및 상기 인에이블 신호의 상보적 신호(complement signal)를 제공하도록 구성된 출력을 포함하고, 상기 인에이블 신호 인버터는 상기 제1 전력 공급 단자에 결합되는 것인 멀티-비트 레벨 시프터.
4. 제1항에 있어서,
복수의 데이터 라인을 가지는 데이터 버스 - 상기 데이터 라인 각각은 상기 제1 전압 도메인의 상기 입력 신호를 상기 복수의 레벨 시프터의 각각의 레벨 시프터에 제공하도록 연결됨 -; 및
상기 복수의 레벨 시프터로부터 상기 제2 전압 도메인의 상기 출력 신호를 수신하도록 구성된 로직 회로
를 더 포함하는 멀티-비트 레벨 시프터.
5. 제3항에 있어서, 상기 레벨 시프터 각각은,
상기 제1 전력 공급 단자에 결합된 제1 인버터 - 상기 제1 인버터는 상기 레벨 시프터의 입력에 결합된 입력을 가짐 - ;
상기 제2 전력 공급 단자에 결합된 소스 및 상기 레벨 시프터의 제1 출력에 결합된 게이트를 포함하는 제1 PMOS 트랜지스터;
상기 제1 인버터의 출력에 연결된 입력을 가지는 제2 인버터;
상기 제1 PMOS 트랜지스터의 드레인에 결합된 드레인 및 상기 제2 인버터의 출력에 결합된 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 레벨 시프터의 상기 인에이블 노드는 상기 제1 NMOS 트랜지스터의 소스를 포함함 -;
상기 제2 전력 공급 단자에 결합된 소스와, 상기 제1 PMOS 트랜지스터의 드레인 및 상기 레벨 시프터의 제2 출력에 결합된 게이트를 포함하는 제2 PMOS 트랜지스터;
상기 제2 PMOS 트랜지스터의 드레인에 결합된 드레인 및 상기 제1 인버터의 상기 출력에 결합된 게이트를 포함하는 제2 NMOS 트랜지스터 - 상기 레벨 시프터의 상기 인에이블 노드는 상기 제2 NMOS 트랜지스터의 소스를 포함함 -
를 포함하고,
상기 레벨 시프터의 상기 제1 출력은 상기 제2 전압 도메인에서 대응하는 출력 신호를 제공하도록 구성되고, 상기 레벨 시프터의 상기 제2 출력은 상기 제2 전압 도메인에서 상보적 출력 신호를 제공하도록 구성되는 것인 멀티-비트 레벨 시프터.
6. 제5항에 있어서, 상기 인에이블 회로는,
접지 단자에 연결된 소스, 상기 레벨 시프터의 각각의 레벨 시프터의 상기 제1 NMOS 트랜지스터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 출력에 연결된 게이트를 각각 포함하는 복수의 제1 제어 트랜지스터; 및
상기 접지 단자에 연결된 소스, 상기 레벨 시프터의 각각의 레벨 시프터의 상기 제2 NMOS 트랜지스터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 상기 출력에 연결된 게이트를 각각 포함하는 복수의 제2 제어 트랜지스터
를 포함하는 것인 멀티-비트 레벨 시프터.
7. 제6항에 있어서, 상기 인에이블 회로는 제3 제어 트랜지스터를 포함하고, 상기 제3 제어 트랜지스터는 상기 제1 전력 공급 단자에 연결된 소스, 상기 복수의 레벨 시프터 각각의 상기 제2 인버터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 상기 출력에 연결된 게이트를 포함하는 것인 멀티-비트 레벨 시프터.
8. 제7항에 있어서, 상기 제1 및 제2 제어 트랜지스터 각각은 상기 인에이블 신호에 응답하여 상기 대응하는 레벨 시프터의 상기 인에이블 노드를 상기 접지 단자에 연결하도록 구성되는 것인 멀티-비트 레벨 시프터.
9. 제7항에 있어서, 상기 제3 제어 트랜지스터는 상기 인에이블 신호에 응답하여 상기 제2 전력 공급 단자를 상기 복수의 레벨 시프터의 상기 제2 인버터 각각에 연결하도록 구성되는 것인 멀티-비트 레벨 시프터.
10. 제7항에 있어서, 상기 인에이블 회로는 (nbit*2)+3 - nbit는 상기 복수의 레벨 시프터의 레벨 시프터의 수이고, nbit는 정수 >=2 임 - 에 따라 결정된 복수의 트랜지스터를 포함하는 것인 멀티-비트 레벨 시프터.
11. 제1항에 있어서, 복수의 데이터 라인을 가지는 데이터 버스를 더 포함하고, 상기 복수의 레벨 시프터 각각은 상기 복수의 데이터 라인의 각각의 데이터 라인에 연결되고, 상기 각각의 데이터 라인으로부터 상기 제1 전압 도메인의 상기 입력 신호를 수신하도록 구성되는 것인 멀티-비트 레벨 시프터.
12. 레벨 시프터 인에이블 회로로서,
제1 전력 공급 전압을 수신하도록 구성되고, 입력 단자 및 출력 단자를 가지는 인버터;
복수의 제1 제어 트랜지스터 - 상기 제1 제어 트랜지스터 각각은 접지 단자에 연결된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 복수의 레벨 시프터의 각각의 레벨 시프터에 연결된 드레인을 포함함 -;
복수의 제2 제어 트랜지스터 - 상기 제2 제어 트랜지스터 각각은 상기 접지 단자에 연결된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 상기 복수의 레벨 시프터의 각각의 레벨 시프터에 연결된 드레인을 포함함 -; 및
상기 제1 전력 공급 전압을 수신하도록 구성된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 상기 복수의 레벨 시프터 각각의 인버터에 연결된 드레인을 가지는 제3 제어 트랜지스터
를 포함하는 레벨 시프터 인에이블 회로.
13. 제12항에 있어서, 상기 인버터는,
상기 제1 전력 공급 단자에 연결된 소스, 상기 복수의 레벨 시프터 각각의 인에이블 단자에 연결된 드레인, 및 인에이블 신호를 수신하도록 연결된 게이트를 가지는 PMOS 트랜지스터; 및
상기 복수의 레벨 시프터 각각의 상기 인에이블 단자에 연결된 드레인, 상기 접지 단자에 연결된 소스, 및 상기 인에이블 신호를 수신하도록 연결된 게이트를 가지는 NMOS 트랜지스터
를 포함하는 것인 레벨 시프터 인에이블 회로.
14. 제12항에 있어서, (nbit*5)-[(nbit*2)+3] - nbit는 상기 제3 제어 트랜지스터에 연결 가능한 레벨 시프터의 수이고, nbit는 정수 >= 2 임 - 에 따라 결정된 복수의 트랜지스터를 포함하는 것인 레벨 시프터 인에이블 회로.
15. 제12항에 있어서, 상기 제1 및 제2 제어 트랜지스터 각각은 NMOS 트랜지스터인 것인 레벨 시프터 인에이블 회로.
16. 제12항에 있어서, 상기 제3 제어 트랜지스터는 PMOS 트랜지스터인 것인 레벨 시프터 인에이블 회로.
17. 방법에 있어서,
복수의 레벨 시프터를 제공하는 단계;
상기 복수의 레벨 시프터 각각에 의해 제1 전압 도메인에서 각각의 입력 신호를 수신하는 단계;
인에이블 신호를 수신하는 단계;
상기 수신된 인에이블 신호를 반전시키는 단계;
상기 반전된 인에이블 신호를 상기 복수의 레벨 시프터 각각에 출력하는 단계; 및
상기 반전된 인에이블 신호에 응답하여 상기 각각의 입력 신호에 대응하는 상기 레벨 시프터 각각의 제1 출력 단자에서 상기 제1 전압 도메인보다 높은 제2 전압 도메인의 출력 신호를 제공하는 단계
를 포함하는 방법.
18. 제17항에 있어서,
상기 반전된 인에이블 신호에 응답하여 상기 제1 도메인에서 상기 각각의 입력 신호를 반전시키는 단계; 및
상기 반전된 인에이블 신호에 응답하여 상기 제2 전압 도메인에서의 상기 각각의 반전된 입력 신호에 대응하는 상기 레벨 시프터 각각의 제2 출력 단자에서 상보적 출력 신호를 제공하는 단계
를 더 포함하는 방법.
19. 제18항에 있어서,
인버터를 각각 포함하는 복수의 레벨 시프터를 제공하는 단계; 및
상기 제1 전압 도메인의 전력 공급 단자와 각각의 상기 인버터 사이에 연결된 제어 트랜지스터를 제공하는 단계 - 상기 제어 트랜지스터는 상기 반전된 인에이블 신호를 수신하도록 구성된 게이트를 가짐 -;
를 더 포함하고,
상기 반전된 인에이블 신호에 응답하여 상기 제1 도메인에서 상기 각각의 입력 신호를 반전시키는 단계는, 상기 제어 트랜지스터의 상기 게이트에서 상기 반전된 인에이블 신호를 수신하는 것에 응답하여 상기 인버터 각각을 상기 제1 전압 도메인의 상기 전력 공급 단자에 연결하는 단계를 포함하는 것인 방법.
20. 제18항에 있어서,
복수의 제1 제어 트랜지스터를 제공하는 단계 - 상기 복수의 레벨 시프터 각각은 상기 제1 출력 단자와 접지 단자 사이에 연결된 상기 제1 제어 트랜지스터 중 하나를 가지며, 상기 제1 제어 트랜지스터 각각은 상기 반전된 인에이블 신호를 수신하도록 구성된 게이트를 가짐 -; 및
복수의 제2 제어 트랜지스터를 제공하는 단계 - 상기 복수의 레벨 시프터 각각은 상기 제2 출력 단자와 상기 접지 단자 사이에 연결된 상기 제2 제어 트랜지스터 중 하나를 가지며, 상기 제2 제어 트랜지스터 각각은 상기 반전된 인에이블 신호를 수신하도록 구성된 게이트를 가짐 -
를 더 포함하고,
상기 레벨 시프터 각각의 제1 출력 단자에서 상기 출력 신호를 제공하는 단계 및 상기 레벨 시프터 각각의 상기 제2 출력 단자에서 상기 상보적 출력 신호를 제공하는 단계는, 상기 제1 및 제2 제어 트랜지스터의 상기 게이트에서 상기 반전된 인에이블 신호를 수신하는 것에 응답하여 상기 제1 또는 제2 출력 단자를 상기 접지 단자에 연결하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 멀티-비트 레벨 시프터(multi-bit level shifter)로서,
    제1 전압 도메인에서 입력 신호를 수신하고 제2 전압 도메인에 대응하는 출력 신호를 제공하도록 각각 구성되고, 인에이블 노드를 각각 포함하는 복수의 레벨 시프터;
    상기 복수의 레벨 시프터 각각의 상기 인에이블 노드에 연결된 출력 단자를 가지는 인에이블 회로
    를 포함하고,
    상기 복수의 레벨 시프터 각각은, 상기 인에이블 회로에 의해 수신된 인에이블 신호에 응답하여 상기 대응하는 출력 신호를 출력하도록 구성되는 것인 멀티-비트 레벨 시프터.
  2. 제1항에 있어서, 상기 인에이블 회로는 상기 제1 전압 도메인에서 제1 전압을 수신하도록 구성된 제1 전력 공급 단자를 포함하고, 상기 복수의 레벨 시프터 각각은 상기 제2 전압 도메인에서 제2 전압을 수신하도록 구성된 제2 전력 공급 단자를 포함하는 것인 멀티-비트 레벨 시프터.
  3. 제2항에 있어서, 상기 인에이블 회로는 상기 인에이블 신호를 수신하도록 구성된 인에이블 신호 인버터 및 상기 인에이블 신호의 상보적 신호(complement signal)를 제공하도록 구성된 출력을 포함하고, 상기 인에이블 신호 인버터는 상기 제1 전력 공급 단자에 결합되는 것인 멀티-비트 레벨 시프터.
  4. 제1항에 있어서,
    복수의 데이터 라인을 가지는 데이터 버스 - 상기 데이터 라인 각각은 상기 제1 전압 도메인의 상기 입력 신호를 상기 복수의 레벨 시프터의 각각의 레벨 시프터에 제공하도록 연결됨 -; 및
    상기 복수의 레벨 시프터로부터 상기 제2 전압 도메인의 상기 출력 신호를 수신하도록 구성된 로직 회로
    를 더 포함하는 멀티-비트 레벨 시프터.
  5. 제3항에 있어서, 상기 레벨 시프터 각각은,
    상기 제1 전력 공급 단자에 결합된 제1 인버터 - 상기 제1 인버터는 상기 레벨 시프터의 입력에 결합된 입력을 가짐 - ;
    상기 제2 전력 공급 단자에 결합된 소스 및 상기 레벨 시프터의 제1 출력에 결합된 게이트를 포함하는 제1 PMOS 트랜지스터;
    상기 제1 인버터의 출력에 연결된 입력을 가지는 제2 인버터;
    상기 제1 PMOS 트랜지스터의 드레인에 결합된 드레인 및 상기 제2 인버터의 출력에 결합된 게이트를 포함하는 제1 NMOS 트랜지스터 - 상기 레벨 시프터의 상기 인에이블 노드는 상기 제1 NMOS 트랜지스터의 소스를 포함함 -;
    상기 제2 전력 공급 단자에 결합된 소스와, 상기 제1 PMOS 트랜지스터의 드레인 및 상기 레벨 시프터의 제2 출력에 결합된 게이트를 포함하는 제2 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 결합된 드레인 및 상기 제1 인버터의 상기 출력에 결합된 게이트를 포함하는 제2 NMOS 트랜지스터 - 상기 레벨 시프터의 상기 인에이블 노드는 상기 제2 NMOS 트랜지스터의 소스를 포함함 -
    를 포함하고,
    상기 레벨 시프터의 상기 제1 출력은 상기 제2 전압 도메인에서 대응하는 출력 신호를 제공하도록 구성되고, 상기 레벨 시프터의 상기 제2 출력은 상기 제2 전압 도메인에서 상보적 출력 신호를 제공하도록 구성되는 것인 멀티-비트 레벨 시프터.
  6. 제5항에 있어서, 상기 인에이블 회로는,
    접지 단자에 연결된 소스, 상기 레벨 시프터의 각각의 레벨 시프터의 상기 제1 NMOS 트랜지스터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 출력에 연결된 게이트를 각각 포함하는 복수의 제1 제어 트랜지스터; 및
    상기 접지 단자에 연결된 소스, 상기 레벨 시프터의 각각의 레벨 시프터의 상기 제2 NMOS 트랜지스터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 상기 출력에 연결된 게이트를 각각 포함하는 복수의 제2 제어 트랜지스터
    를 포함하는 것인 멀티-비트 레벨 시프터.
  7. 제6항에 있어서, 상기 인에이블 회로는 제3 제어 트랜지스터를 포함하고, 상기 제3 제어 트랜지스터는 상기 제1 전력 공급 단자에 연결된 소스, 상기 복수의 레벨 시프터 각각의 상기 제2 인버터에 연결된 드레인, 및 상기 인에이블 신호 인버터의 상기 출력에 연결된 게이트를 포함하는 것인 멀티-비트 레벨 시프터.
  8. 제1항에 있어서, 복수의 데이터 라인을 가지는 데이터 버스를 더 포함하고, 상기 복수의 레벨 시프터 각각은 상기 복수의 데이터 라인의 각각의 데이터 라인에 연결되고, 상기 각각의 데이터 라인으로부터 상기 제1 전압 도메인의 상기 입력 신호를 수신하도록 구성되는 것인 멀티-비트 레벨 시프터.
  9. 레벨 시프터 인에이블 회로로서,
    제1 전력 공급 전압을 수신하도록 구성되고, 입력 단자 및 출력 단자를 가지는 인버터;
    복수의 제1 제어 트랜지스터 - 상기 제1 제어 트랜지스터 각각은 접지 단자에 연결된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 복수의 레벨 시프터의 각각의 레벨 시프터에 연결된 드레인을 포함함 -;
    복수의 제2 제어 트랜지스터 - 상기 제2 제어 트랜지스터 각각은 상기 접지 단자에 연결된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 상기 복수의 레벨 시프터의 각각의 레벨 시프터에 연결된 드레인을 포함함 -; 및
    상기 제1 전력 공급 전압을 수신하도록 구성된 소스, 상기 인버터의 상기 출력 단자에 연결된 게이트, 및 상기 복수의 레벨 시프터 각각의 인버터에 연결된 드레인을 가지는 제3 제어 트랜지스터
    를 포함하는 레벨 시프터 인에이블 회로.
  10. 방법에 있어서,
    복수의 레벨 시프터를 제공하는 단계;
    상기 복수의 레벨 시프터 각각에 의해 제1 전압 도메인에서 각각의 입력 신호를 수신하는 단계;
    인에이블 신호를 수신하는 단계;
    상기 수신된 인에이블 신호를 반전시키는 단계;
    상기 반전된 인에이블 신호를 상기 복수의 레벨 시프터 각각에 출력하는 단계; 및
    상기 반전된 인에이블 신호에 응답하여 상기 각각의 입력 신호에 대응하는 상기 레벨 시프터 각각의 제1 출력 단자에서 상기 제1 전압 도메인보다 높은 제2 전압 도메인의 출력 신호를 제공하는 단계
    를 포함하는 방법.
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