JPH01112599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01112599A JPH01112599A JP62269674A JP26967487A JPH01112599A JP H01112599 A JPH01112599 A JP H01112599A JP 62269674 A JP62269674 A JP 62269674A JP 26967487 A JP26967487 A JP 26967487A JP H01112599 A JPH01112599 A JP H01112599A
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- JP
- Japan
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- error
- error correction
- circuit
- time interval
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000006870 function Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置、特に誤り訂正機能付き記憶
装置に関するものである。
装置に関するものである。
従来の技術
近年、各種情報処理装置の処理量の増加、処理速度の高
速化に伴い、記憶装置の記憶容−敬も増加しており、記
憶装置の信頼性への要求はますます高くなってきている
。このため記憶装置の中に。
速化に伴い、記憶装置の記憶容−敬も増加しており、記
憶装置の信頼性への要求はますます高くなってきている
。このため記憶装置の中に。
誤り訂正回路を内蔵し、α線等によるソフトエラーが発
生した場合に、記憶装置内部で誤り訂正を行うものが数
多く提案されている。
生した場合に、記憶装置内部で誤り訂正を行うものが数
多く提案されている。
発明が解決しようとする問題点
しかしながら、従来の誤り訂正機能付き記憶装置は、い
ずれも書込み動作時に訂正符号（ＴＬＣＣ）の符号化を
行ない、読出し動作時て復号化、および誤り検出、誤り
訂正を行なう方式が取られている。このため、書込み動
作時の符号化、および読出し動作時の復号化に処理時間
を要し、アクセス時間の低下をもたらすという問題があ
った。
ずれも書込み動作時に訂正符号（ＴＬＣＣ）の符号化を
行ない、読出し動作時て復号化、および誤り検出、誤り
訂正を行なう方式が取られている。このため、書込み動
作時の符号化、および読出し動作時の復号化に処理時間
を要し、アクセス時間の低下をもたらすという問題があ
った。
本発明はかかる問題点に鑑み、情報の書込み時。
および読出し時のアクセス時間を低下させることなく、
記憶情報の誤り訂正が可能な半導体記憶装置を提供する
ことを目的とする。
記憶情報の誤り訂正が可能な半導体記憶装置を提供する
ことを目的とする。
問題点を解決するための手段
本発明は、誤シ訂正機能付き記憶回路と、タイマー回路
と、所定のタイミングをつくるタイミングジェネレータ
と、前記タイミングジェネレーターにしたがい誤り検出
および訂正を行うアドレスを順次発生させるアドレス生
成部と、前記誤り訂正機能付き記憶回路から出力される
誤シ検出数通知信号より求められる誤多発生率に応じて
前記タイミングジェネレータに誤り訂正周期を通知する
誤り発生率判定回路を備え、前記誤多発生率に応じた時
間間隔で前記記憶回路の誤り訂正を行うことを特徴とす
る半導体記憶装置である。
と、所定のタイミングをつくるタイミングジェネレータ
と、前記タイミングジェネレーターにしたがい誤り検出
および訂正を行うアドレスを順次発生させるアドレス生
成部と、前記誤り訂正機能付き記憶回路から出力される
誤シ検出数通知信号より求められる誤多発生率に応じて
前記タイミングジェネレータに誤り訂正周期を通知する
誤り発生率判定回路を備え、前記誤多発生率に応じた時
間間隔で前記記憶回路の誤り訂正を行うことを特徴とす
る半導体記憶装置である。
作用
タイミングジェネレータは、誤り訂正を行う時間間隔に
応じた所定のタイミングを生成し、誤り訂正機能付き記
憶回路とアドレス生成部へ、誤り訂正起動信号を出力す
る。アドレス生成部では誤り検出および訂正を行うアド
レスを順次生成し。
応じた所定のタイミングを生成し、誤り訂正機能付き記
憶回路とアドレス生成部へ、誤り訂正起動信号を出力す
る。アドレス生成部では誤り検出および訂正を行うアド
レスを順次生成し。
誤り訂正機能付き記憶回路へ出力する。誤シ訂正機能付
き記憶回路では、内部の記憶情報の誤り検出、誤り訂正
を行ない、得られた誤り検出数を。
き記憶回路では、内部の記憶情報の誤り検出、誤り訂正
を行ない、得られた誤り検出数を。
誤り発生率判定回路へ出力する。誤り発生率判定回路は
、誤シ検出数から誤多発生率を算出し、その値に応じた
誤り訂正の時間間隔を、タイミングジェネレータに通知
する。
、誤シ検出数から誤多発生率を算出し、その値に応じた
誤り訂正の時間間隔を、タイミングジェネレータに通知
する。
以上の構成によシ、外部からの情報の書込み。
あるいは読出し要求にかかわらず、所定の時間間隔で誤
り訂正を行うことが可能となる。
り訂正を行うことが可能となる。
実施例
本発明の一実施例による半導体記憶装置のブロック図を
第１図に示す。また、第２図は誤）訂正機能付き記憶回
路６を示すブロック図である。
第１図に示す。また、第２図は誤）訂正機能付き記憶回
路６を示すブロック図である。
誤り訂正機能付き記憶回路内のメモリセルアレイは、情
報を記憶する部分と１行アドレス内の情報に対する誤シ
訂正符号を記憶する部分と１列アドレス内の情報に対す
る誤シ訂正符号を記憶する部分に分けられている。そし
て、記憶情報の誤り訂正は１行の誤り訂正回路１ｏおよ
び列の誤り訂正回路１３によ９１行アドレス、および列
アドレスそれぞれに対しておこなわれる。第１の記憶手
段９．および第２の記憶手段１２はアドレス内の情１に
対して、書込みが行なわれたか、あるいは読出しが行な
われたかを記憶する。
報を記憶する部分と１行アドレス内の情報に対する誤シ
訂正符号を記憶する部分と１列アドレス内の情報に対す
る誤シ訂正符号を記憶する部分に分けられている。そし
て、記憶情報の誤り訂正は１行の誤り訂正回路１ｏおよ
び列の誤り訂正回路１３によ９１行アドレス、および列
アドレスそれぞれに対しておこなわれる。第１の記憶手
段９．および第２の記憶手段１２はアドレス内の情１に
対して、書込みが行なわれたか、あるいは読出しが行な
われたかを記憶する。
記憶情報の誤シ訂正は、タイマー回路１、タイミングジ
ェネレータ２．および誤シ発生率判定回路３によシ決定
される時間間隔で、記憶装置外部からのアクセスにかか
わらず、自動的に実行される。
ェネレータ２．および誤シ発生率判定回路３によシ決定
される時間間隔で、記憶装置外部からのアクセスにかか
わらず、自動的に実行される。
誤シ訂正の実行時、タイミングジェネレータ２は、アド
レス生成部４、および誤シ訂正アドレス選択回路７に、
誤シ訂正起動信号を出方する。この信号を受けてアドレ
ス生成部４では、誤り訂正の対象となるアドレスを生成
し、アドレスバッファ６へ出力する。誤り訂正アドレス
選択回路７では、誤り訂正を行アドレスに対して行うか
、あるいは列アドレスに対して行うかを選択し、行の誤
シ訂正回路１０．あるいは列の誤り訂正回路１３に誤り
訂正起動信号を出力する。
レス生成部４、および誤シ訂正アドレス選択回路７に、
誤シ訂正起動信号を出方する。この信号を受けてアドレ
ス生成部４では、誤り訂正の対象となるアドレスを生成
し、アドレスバッファ６へ出力する。誤り訂正アドレス
選択回路７では、誤り訂正を行アドレスに対して行うか
、あるいは列アドレスに対して行うかを選択し、行の誤
シ訂正回路１０．あるいは列の誤り訂正回路１３に誤り
訂正起動信号を出力する。
誤シ訂正回路１０．１３は、それぞれ記憶手段９．１２
の内容にしたがい、誤り訂正が当該アドレスへの書込み
動作後に行なわれた場合には、誤り訂正符号の符号化の
みを行なう。それ以外の場合には、復号化および誤り検
出、誤シ訂正を行なう。そして誤りが検出された場合に
は、誤り発生率判定回路３へ誤シ検出数を通知する。誤
り発生率判定回路３では、所定の時間内の誤シ検出数か
ら誤り発生率を算出する。そしてあらかじめ設定された
値にしたがって、誤シ訂正を行う時間間隔をタイミング
ジェネレータ２へ通知する。すなわち、誤り発生率が大
きい場合は、誤り訂正時間間隔を短くシ、逆に誤多発生
率が小さい場合は１時間間隔を長くする。この点が１本
発明の重要な点の一つであシ、誤り訂正時間間隔を誤多
発生率で制御することによってはじめて、情報の読出し
動作時に誤シ訂正を行わずに読出すことが可能となる。
の内容にしたがい、誤り訂正が当該アドレスへの書込み
動作後に行なわれた場合には、誤り訂正符号の符号化の
みを行なう。それ以外の場合には、復号化および誤り検
出、誤シ訂正を行なう。そして誤りが検出された場合に
は、誤り発生率判定回路３へ誤シ検出数を通知する。誤
り発生率判定回路３では、所定の時間内の誤シ検出数か
ら誤り発生率を算出する。そしてあらかじめ設定された
値にしたがって、誤シ訂正を行う時間間隔をタイミング
ジェネレータ２へ通知する。すなわち、誤り発生率が大
きい場合は、誤り訂正時間間隔を短くシ、逆に誤多発生
率が小さい場合は１時間間隔を長くする。この点が１本
発明の重要な点の一つであシ、誤り訂正時間間隔を誤多
発生率で制御することによってはじめて、情報の読出し
動作時に誤シ訂正を行わずに読出すことが可能となる。
発明の効果
本発明による半導体記憶装置は、誤り訂正を行うアドレ
スを内部で発生させる機能を有することにより、外部か
らのアクセスにかかわらず記′宜情報の誤り訂正を行う
ことができる。したが７て、情報の舊込み時、および読
出し時には、誤り訂正のための処理を行う必要がないた
め、アクセス時間を低下させることなく高速に情報の書
込み、あるいは読出しを行うことができる。
スを内部で発生させる機能を有することにより、外部か
らのアクセスにかかわらず記′宜情報の誤り訂正を行う
ことができる。したが７て、情報の舊込み時、および読
出し時には、誤り訂正のための処理を行う必要がないた
め、アクセス時間を低下させることなく高速に情報の書
込み、あるいは読出しを行うことができる。
また、所定の時間間隔で誤シ訂正動作を行うため、ラン
ダムに発生するソフト誤りの累積を防ぐことができる。
ダムに発生するソフト誤りの累積を防ぐことができる。
以上のように１本発明による半導体記憶装置は、アクセ
ス時間の低下をもたらすことなく、効果的な誤り訂正を
行うことが可能であシ、高速でかつ信頼性の高い情報処
理システムの構築に極めて有用である。
ス時間の低下をもたらすことなく、効果的な誤り訂正を
行うことが可能であシ、高速でかつ信頼性の高い情報処
理システムの構築に極めて有用である。
第１図は本発明の半導体記憶装置の概念構成図。
第２図は同装置の誤り訂正機能付き記憶回路のブロック
図である。 １・・・・・・タイマー回路、２・・・・・タイミング
ジェネレータ、３・・・・・・誤シ発生率判定回路、４
・・・・−・アドレス生成部、５・・・・・・誤シ訂正
機能付き記憶回路、６・・・・・・アドレスバッファ、
７・・・・・・誤り訂正アドレス選択回路、８・・・・
・・行アドレスデコーダ、９・・・・・・第１の記憶手
段、１０．１３・・・・・・誤り訂正回路。 １１・・・・・・１１０ゲート、列アドレスデコーダ。 １２・・・・・・第２の記憶手段、１４・・・・・・入
力バッファ、１６・・・・・・入出力パッファ、１６・
・・・・・メモリセルアレイ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３１
図
図である。 １・・・・・・タイマー回路、２・・・・・タイミング
ジェネレータ、３・・・・・・誤シ発生率判定回路、４
・・・・−・アドレス生成部、５・・・・・・誤シ訂正
機能付き記憶回路、６・・・・・・アドレスバッファ、
７・・・・・・誤り訂正アドレス選択回路、８・・・・
・・行アドレスデコーダ、９・・・・・・第１の記憶手
段、１０．１３・・・・・・誤り訂正回路。 １１・・・・・・１１０ゲート、列アドレスデコーダ。 １２・・・・・・第２の記憶手段、１４・・・・・・入
力バッファ、１６・・・・・・入出力パッファ、１６・
・・・・・メモリセルアレイ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３１
図
Claims (1)
- 誤り訂正機能付き記憶回路と、タイマー回路と、所定
のタイミングをつくるタイミングジェネレータと、前記
タイミングジェネレーターにしたがい誤り検出および訂
正を行うアドレスを順次発生させるアドレス生成部と、
前記誤り訂正機能付き記憶回路から出力される誤り検出
数通知信号より求められる誤り発生率に応じて前記タイ
ミングジェネレータに誤り訂正周期を通知する誤り発生
率判定回路を備え、前記誤り発生率に応じた時間間隔で
前記記憶回路の誤り訂正を行うことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269674A JPH01112599A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269674A JPH01112599A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112599A true JPH01112599A (ja) | 1989-05-01 |
Family
ID=17475622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269674A Pending JPH01112599A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346765A (en) * | 1990-02-06 | 1994-09-13 | Sumitono Bakelite Company Limited | Cover tape for packaging chip type electronic parts |
| KR100806844B1 (ko) * | 2003-02-13 | 2008-02-22 | 오지 세이시 가부시키가이샤 | 전자 칩들을 수납하기 위한 수납 대지 |
| US8082469B2 (en) | 2008-08-07 | 2011-12-20 | Hitachi, Ltd. | Virtual computer system, error recovery method in virtual computer system, and virtual computer control program |
-
1987
- 1987-10-26 JP JP62269674A patent/JPH01112599A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346765A (en) * | 1990-02-06 | 1994-09-13 | Sumitono Bakelite Company Limited | Cover tape for packaging chip type electronic parts |
| KR100806844B1 (ko) * | 2003-02-13 | 2008-02-22 | 오지 세이시 가부시키가이샤 | 전자 칩들을 수납하기 위한 수납 대지 |
| US8082469B2 (en) | 2008-08-07 | 2011-12-20 | Hitachi, Ltd. | Virtual computer system, error recovery method in virtual computer system, and virtual computer control program |
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