JP2007080197A - メモリコントローラ - Google Patents

Abstract

【課題】 同期型メモリへのアクセスタイミングの不整合を検出することができるメモリコントローラを提供する。
【解決手段】 第１の処理から第２の処理までに要求されるクロック信号ＣＬＫのサイクル数を記憶する要求サイクル数記憶部４２と、ＳＤＲＡＭ２へのアクセスにおいて第１及び第２の処理を検出する検出部４３と、検出部４３によって第１の処理が検出されてから第２の処理が検出されるまでのクロック信号ＣＬＫのサイクル数を計数する計数部４４と、計数部４４の計数値と要求サイクル数記憶部４２のサイクル数とを比較することにより、ＳＤＲＡＭ２へのアクセスがアクセス手順に適合しているか否かを判定する判定部４５と、判定部４５によりＳＤＲＡＭ２へのアクセスがアクセス手順に適合していないと判定された場合にエラーの発生を通知する接続端子７１とを備えた。
【選択図】 図２

Description

本発明は、所定のクロック信号に同期してアクセス可能にされた同期型メモリへのアクセスを、当該同期型メモリのアクセス手順に基いて所定のデータ処理装置からのアクセス要求に応じて行うメモリコントローラに関する。

近年、パーソナルコンピュータ（以下、ＰＣと称する）などの急激な普及に伴い、ＰＣの主記憶メモリとして利用されているＤＲＡＭ（Dynamic Random Access Memory）の価格が下がり、ＰＣ以外の電子機器にもＤＲＡＭが採用されている。このＤＲＡＭのうち、インターフェースのクロック信号に同期してデータを連続して書き込んだり読み出したりするバースト転送を行うことができる同期型メモリであるシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称する）は、特に安価で大容量のメモリを構成できるため、利用する機器は増大している。

ところで、ＳＤＲＡＭをアクセスするに際しては、アクセス対象のページをロウアドレスで指定し、指定されたページに属するデータをセンスアンプに転送して増幅するアクティブ化を行い、その後アクティブ化されたデータのうちカラムアドレスで指定されたデータに対してリード又はライトによるアクセスを実行するようになっている。そして、次に異なるページをアクセスする場合には、まずセンスアンプをクリアするプリチャージを行い、その後アクセス対象ページのアクティブ化を行う必要がある。

このようなＳＤＲＡＭのアクセス手順を守りつつ、プリチャージ中に異なるページのアクティブ化を行う等してアクセス間隔を短くし、メモリアクセスの効率を向上させるようにしたメモリコントローラが知られている（例えば、特許文献１参照。）。
特開２００２−３４２１５９号公報

ところで、上述のようなメモリコントローラでは、ＳＤＲＡＭへのデータの書き込み、及び読み出しを正しく行うためには、ＳＤＲＡＭのアクセスに際して予め規定されたアクセス手順に従って同一ページへのアクセスか否か等を考慮しつつ、各種タイミング規定、例えばプリチャージ時間やデータリードレイテンシ等のタイミング規定を守る必要がある。そして、このようなタイミング規定のうち、いずれか一つでも満足できないとＳＤＲＡＭを正常にアクセスすることができず、ＳＤＲＡＭに誤ったデータが書き込まれる誤書き込みや、ＳＤＲＡＭから誤ったデータが読み出される誤読み出しといった不具合の原因となる。

しかし、ＳＤＲＡＭのアクセス手順は上述のように複雑であり、例えばＳＤＲＡＭへの誤書き込みや誤読み出しが発生したことが判明しても、その原因となったタイミング規定の不整合を過去に遡って特定することは容易ではないという不都合があった。

本発明は、このような問題に鑑みて為された発明であり、同期型メモリへのアクセスタイミングの不整合を検出することができるメモリコントローラを提供することを目的とする。

上述の目的を達成するために、本発明に係るメモリコントローラは、所定のクロック信号に同期してアクセス可能にされた同期型メモリへのアクセスを、当該同期型メモリのアクセス手順に基いて所定のデータ処理装置からのアクセス要求に応じて行うメモリコントローラであって、前記アクセス手順において第１の処理から第２の処理までに要求される前記クロック信号のサイクル数を記憶する要求サイクル数記憶部と、前記データ処理装置からのアクセス要求に応じた前記同期型メモリへのアクセスにおいて、前記第１及び第２の処理を検出する検出部と、前記検出部によって前記第１の処理が検出されてから前記第２の処理が検出されるまでの前記クロック信号のサイクル数を計数する計数部と、前記計数部による前記サイクル数の計数値と前記要求サイクル数記憶部に記憶されているサイクル数とを比較することにより、当該同期型メモリへのアクセスが前記アクセス手順に適合しているか否かを判定する判定部と、前記判定部により当該同期型メモリへのアクセスが前記アクセス手順に適合していないと判定された場合に、エラーの発生を通知する通知部とを備えることを特徴としている。

この構成によれば、要求サイクル数記憶部によって、同期型メモリのアクセス手順における第１の処理から第２の処理までに要求されるクロック信号のサイクル数が記憶され、検出部によって、データ処理装置からのアクセス要求に応じた同期型メモリへのアクセスにおける第１及び第２の処理が検出される。そして、計数部によって、検出部で第１の処理が検出されてから第２の処理が検出されるまでのクロック信号のサイクル数が計数される。さらに、判定部によって、計数部によるサイクル数の計数値と要求サイクル数記憶部に記憶されているサイクル数とが比較され、当該同期型メモリへのアクセスがアクセス手順に適合しているか否かが判定され、判定部により当該同期型メモリへのアクセスがアクセス手順に適合していないと判定された場合に、通知部によってエラーの発生が通知されるので、同期型メモリへのアクセスタイミングの不整合を検出することができる。

また、上述のメモリコントローラにおいて、前記通知部は、前記エラーの発生を通知する通知信号を外部に出力する接続端子を備えることを特徴としている。この構成によれば、エラーの発生を通知する通知信号を接続端子によって外部へ出力することができるので、ロジックアナライザやオシロスコープ等の計測器を用いて同期型メモリへのアクセスに関わる信号端子と共に上記接続端子をこれら計測器に接続し、接続端子から得られる通知信号をこれら計測器による信号取得のトリガ信号として用いることにより、エラーが発生したタイミングにおける各種信号の状態をこれら計測器によって確認することができ、メモリコントローラの誤動作や不具合等の原因を調査することが容易となる。

また、上述のメモリコントローラにおいて、前記通知部は、前記エラーの発生を示す割り込み信号を前記データ処理装置へ出力することにより、前記通知を行うことを特徴としている。この構成によれば、エラーの発生がデータ処理装置へ割込信号によって通知されるので、データ処理装置は、割り込み処理によって、エラーの発生を検知することができる。

また、上述のメモリコントローラにおいて、前記計数部は、前記計数値が前記データ処理装置から読み取り可能に構成されていることを特徴としている。この構成によれば、データ処理装置は、計数部の計数値を読み取ることができるので、エラーが発生した場合の計数部の計数値を確認することができる。

また、上述のメモリコントローラにおいて、前記データ処理装置からのアクセス要求を記憶するアクセス要求記憶部をさらに備え、前記アクセス要求記憶部は、前記アクセス要求が前記データ処理装置から読み取り可能に構成されていることを特徴としている。この構成によれば、アクセス要求記憶部によって、データ処理装置からのアクセス要求が記憶され、データ処理装置は、アクセス要求記憶部によって記憶されたアクセス要求を読み取ることができるので、エラーが発生した際に実行されていたアクセス要求を確認することができる。

このような構成のメモリコントローラは、データ処理装置からのアクセス要求に応じた同期型メモリへのアクセスにおける第１及び第２の処理が検出され、第１の処理が検出されてから第２の処理が検出されるまでのクロック信号のサイクル数が計数され、計数されたサイクル数の計数値と同期型メモリのアクセス手順における第１の処理から第２の処理までに要求されるクロック信号のサイクル数とが比較され、その比較結果に基づいて同期型メモリへのアクセスがアクセス手順に適合しているか否かが判定され、判定部により当該同期型メモリへのアクセスがアクセス手順に適合していないと判定された場合に通知部によってエラーの発生が通知されるので、同期型メモリへのアクセスタイミングの不整合を検出することができる。

以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。

図１は、本発明の一実施形態に係るメモリコントローラを用いた情報処理装置の構成の一例を示すブロック図である。図１に示す情報処理装置１は、例えばパーソナルコンピュータや、複写機、ファクシミリ等の画像形成装置、その他種々のデータを処理する情報処理装置におけるデータ処理部の基本的な構成の一例を示したものである。

図１に示す情報処理装置１は、ＳＤＲＡＭ（Synchronous DRAM）２と、ＣＰＵ（Central Processing Unit）３と、メモリコントローラ４と、データ処理制御部５と、割込コントローラ６と、発振器７とを備えて構成されている。また、ＣＰＵ３と、メモリコントローラ４と、データ処理制御部５と、割込コントローラ６とは、例えば、集積回路８として集積化されており、集積回路８には、ＳＤＲＡＭ２へのアクセスにおけるエラーの発生を示すエラー信号ＥＲＲ１を情報処理装置１の外部に通知するための接続端子７１が設けられている。この場合、ＣＰＵ３及びデータ処理制御部５がデータ処理装置の一例に相当し、ＳＤＲＡＭ２が同期型メモリの一例に相当している。

発振器７は、ＳＤＲＡＭ２におけるアクセスの基準タイミングとなるクロック信号ＣＬＫをＳＤＲＡＭ２及びメモリコントローラ４へ出力する。なお、クロック信号ＣＬＫは、発振器７からメモリコントローラ４を介してＳＤＲＡＭ２へ出力される構成であってもよい。

ＳＤＲＡＭ２は、発振器７から出力されたクロック信号ＣＬＫに同期してアクセス可能にされたいわゆるシンクロナスＤＲＡＭであり、クロック信号ＣＬＫの立ち上がりエッジに同期するＳＤＲＡＭの他、クロック信号ＣＬＫの立ち上がり、立ち下がりエッジの両方に同期するＤＤＲ（Double Data Rate）方式のＳＤＲＡＭ等、種々の同期型メモリを用いることができる。ＳＤＲＡＭ２としてＤＤＲ方式のＳＤＲＡＭを用いた場合には、クロック信号ＣＬＫの立ち上がり、立ち下がりの両エッジ毎に、１サイクルが経過するものとすればよい。そして、ＳＤＲＡＭ２は、例えば、データ処理の対象となるデータを記憶したり、一時的な作業領域として用いられる。

ＣＰＵ３は、メモリコントローラ４を介してＳＤＲＡＭ２をアクセス可能にされており、例えばＳＤＲＡＭ２に記憶されている制御プログラムを実行することにより、情報処理装置１全体の動作を制御したり、ＳＤＲＡＭ２に記憶されているデータの処理を行ったりする。

データ処理制御部５は、例えばＡＳＩＣ（Application Specific Integrated Circuit）等により構成された回路部で、メモリコントローラ４を介してＳＤＲＡＭ２をアクセス可能にされており、例えばＳＤＲＡＭ２に記憶されているデータの圧縮、伸張処理や、画像処理等を行う専用ＩＣ（Integrated Circuit）である。割込コントローラ６は、メモリコントローラ４及びデータ処理制御部５からのＣＰＵ３への割り込み要求を受け付けて、優先順位付けや割り込みマスク処理等を施した後にＣＰＵ３へ割り込み要求信号を出力する割り込み制御回路である。

図２は、メモリコントローラ４の構成の一例を示すブロック図である。図２に示すメモリコントローラ４は、例えば、メモリＩＦ部４１、要求サイクル数記憶部４２、検出部４３、計数部４４、及び判定部４５を備えて構成されている。

メモリＩＦ部４１は、ＣＰＵ３及びデータ処理制御部５からのアクセス要求を受け付けて、ＳＤＲＡＭ２のアクセス手順に基いて当該受け付けたアクセス要求に応じてＳＤＲＡＭ２へのアクセスを行うメモリインターフェース回路である。また、メモリＩＦ部４１は、ＣＰＵ３及びデータ処理制御部５から受け付けたアクセス要求が、ＳＤＲＡＭ２への書き込みコマンドであるか読み出しコマンドであるかを記憶するコマンドレジスタ４１１と、アクセス要求により指定されたＳＤＲＡＭ２のアドレスを記憶するアドレスレジスタ４１２とを備えている。さらに、コマンドレジスタ４１１とアドレスレジスタ４１２とは、ＣＰＵ３から読み出し可能に構成されている。

要求サイクル数記憶部４２は、例えばＣＰＵ３から書き込み可能にされたレジスタによって構成されており、ＳＤＲＡＭ２のアクセス手順において規定されているタイミング規定の要求値、例えばＳＤＲＡＭ２に対して読み出しコマンドを発行してから書き込みコマンドを発行するまでに必要となるクロック信号ＣＬＫのサイクル数が、ＣＰＵ３によって設定されるようになっている。また、要求サイクル数記憶部４２は、ＣＰＵ３により設定されたサイクル数を、判定部４５へ出力する。なお、要求サイクル数記憶部４２は、ＣＰＵ３によりサイクル数が設定される例に限られず、例えば予め固定的にサイクル数を記憶しているものでもよく、設定スイッチ等を用いてサイクル数が設定されるものであってもよい。

計数部４４は、例えばクロック信号ＣＬＫの立ち上がりエッジ（ＳＤＲＡＭ２がＤＤＲ方式の場合は立ち上がり立ち下がりの両エッジ）をカウントするカウンタ回路で、検出部４３から出力された制御信号に応じてクロック信号ＣＬＫの計数動作を行う。判定部４５は、検出部４３からの制御信号に応じて計数部４４の計数値と要求サイクル数記憶部４２に記憶されているサイクル数とを比較する比較回路を用いて構成されており、その比較結果に応じてエラー信号ＥＲＲ１を接続端子７１へ出力すると共にＣＰＵ３に対する割り込みを要求する割込要求信号ＥＲＲ２を割込コントローラ６へ出力する。この場合、判定部４５及び接続端子７１が通知部に相当している。

検出部４３は、メモリコントローラ４からＳＤＲＡＭ２へ出力される信号を監視して、予め設定された第１の種類のコマンド、例えば読み出しコマンドがメモリコントローラ４から出力された場合に計数部４４により計数を開始させる旨の制御信号を出力し、予め設定された第２の種類のコマンド、例えば書き込みコマンドがメモリコントローラ４から出力された場合に判定部４５により比較処理を行わせる旨の制御信号を出力する。

次に、上述のように構成されたメモリコントローラ４の動作について説明する。図３は、メモリコントローラ４の動作の一例を説明するためのタイミングチャートである。図３は、ＳＤＲＡＭ２の読み出し処理後、書き込み処理を行う場合のアクセス手順を示している。図３において、「Ａｃｔ」はＳＤＲＡＭ２のアクティブ化コマンド、「Ｒｅａｄ」はＳＤＲＡＭ２の読み出しコマンド、「Ｗｒｉｔｅ」はＳＤＲＡＭ２の書き込みコマンド、「Ｒｏｗ」はＳＤＲＡＭ２のロウアドレス、「Ｃｏｌ」はＳＤＲＡＭ２のカラムアドレスを示している。

ＳＤＲＡＭ２のアクセス手順は、例えば、データの読み出しを行う場合には、メモリコントローラ４からＳＤＲＡＭ２へ、「Ａｃｔ」と「Ｒｏｗ」とを出力した後、「Ｒｅａｄ」と「Ｃｏｌ」とをＳＤＲＡＭ２へ出力することにより、ＳＤＲＡＭ２への読み出しコマンドが発行され、ＳＤＲＡＭ２からメモリコントローラ４へ、「Ｒｏｗ」と「Ｃｏｌ」とで指定されたデータが出力される。図３においては、バースト長ＢＬが４サイクルに設定されている例を示しており、ＳＤＲＡＭ２からメモリコントローラ４へ、４ワード分のデータＤ０〜Ｄ３が連続して出力される。

また、メモリコントローラ４からＳＤＲＡＭ２へ、「Ａｃｔ」と「Ｒｏｗ」とを出力した後、「Ｗｒｉｔｅ」と「Ｃｏｌ」とをＳＤＲＡＭ２へ出力すると共に書き込みデータＤ０〜Ｄ３を連続して出力することにより、ＳＤＲＡＭ２へのデータの書き込みが行われるようになっている。

そして、ＳＤＲＡＭ２のアクセス手順におけるタイミング規定は、例えば、「Ｒｅａｄ」がメモリコントローラ４からＳＤＲＡＭ２へ出力されたタイミングＴ１からデータＤ０が出力されるタイミングＴ２までのクロック信号ＣＬＫにおけるサイクル数であるデータリードレイテンシＣＬが「２」、データＤ３の出力が終了したタイミングＴ４からＳＤＲＡＭ２への新たな書き込み要求「Ｗｒｉｔｅ」が出力されるタイミングＴ５までのクロック信号ＣＬＫにおけるサイクル数、すなわちバス切替サイクル数ＣＣが「１」となっている。そうすると、図３に示すように、メモリコントローラ４から「Ｒｅａｄ」が出力されてから「Ｗｒｉｔｅ」が出力されるまでのサイクル数は、データリードレイテンシＣＬ「２」＋バースト長ＢＬ「４」＋バス切替サイクル数ＣＣ「１」＝７が必要となる。

そこで、まず、ＣＰＵ３によって、要求サイクル数記憶部４２に「７」が設定される。次に、ＣＰＵ３からメモリコントローラ４へ、ＳＤＲＡＭ２へのアクセス要求として、読み出しコマンドとＳＤＲＡＭ２のアドレスとが出力され、コマンドレジスタ４１１によって読み出しコマンドが記憶され、アドレスレジスタ４１２によってアドレスが記憶される。

そして、メモリＩＦ部４１によって、ＳＤＲＡＭ２のアクセス手順に従って、タイミングＴ０において「Ａｃｔ」が出力されると共にアドレスレジスタ４１２に記憶されたアドレスの上位アドレスが「Ｒｏｗ」として出力され、さらにクロック信号ＣＬＫにおける２サイクル後のタイミングＴ１において「Ｒｅａｄ」が出力されると共にアドレスレジスタ４１２に記憶されたアドレスの下位アドレスが「Ｃｏｌ」として出力される。

一方、検出部４３によって、タイミングＴ０において「Ａｃｔ」が検出されて検出部４３からの制御信号に応じて計数部４４の計数値が初期化された後、タイミングＴ１において「Ｒｅａｄ」が検出されることにより、ＳＤＲＡＭ２への読み出しコマンドの発行（第１の処理）が検出され、計数部４４に計数を開始させる旨の制御信号が出力され、タイミングＴ１から計数部４４によるクロック信号ＣＬＫの立ち上がりエッジのカウントが開始される。

そして、メモリＩＦ部４１からタイミングＴ１において「Ｒｅａｄ」が出力された後、クロック信号ＣＬＫにおける２サイクル（データリードレイテンシＣＬ）経過後のタイミングＴ２から４サイクルに渡って、ＳＤＲＡＭ２からメモリＩＦ部４１へ連続してデータＤ０〜Ｄ３が出力され、メモリＩＦ部４１からＣＰＵ３へデータＤ０〜Ｄ３が出力される。

一方、ＣＰＵ３からメモリコントローラ４へ、ＳＤＲＡＭ２への新たなアクセス要求として、書き込みコマンドとＳＤＲＡＭ２のアドレスとが出力され、コマンドレジスタ４１１によって書き込みコマンドが記憶され、アドレスレジスタ４１２によってアドレスが記憶される。そして、メモリＩＦ部４１によって、ＳＤＲＡＭ２のアクセス手順に従って、タイミングＴ３において「Ａｃｔ」が出力されると共にアドレスレジスタ４１２に記憶されたアドレスの上位アドレスが「Ｒｏｗ」として出力され、さらにクロック信号ＣＬＫにおける２サイクル後のタイミングＴ５において「Ｗｒｉｔｅ」が出力されると共にアドレスレジスタ４１２に記憶されたアドレスの下位アドレスが「Ｃｏｌ」として出力される。

そうすると、検出部４３によって、タイミングＴ３において「Ａｃｔ」が検出された後、タイミングＴ５において「Ｗｒｉｔｅ」が検出されることにより、ＳＤＲＡＭ２への書き込みコマンドの発行（第２の処理）が検出され、検出部４３から判定部４５へ、計数部４４の計数値と要求サイクル数記憶部４２のサイクル数の比較を要求する旨の制御信号が出力される。

今、タイミングＴ５において計数部４４の計数値は「８」であり、要求サイクル数記憶部４２に記憶されているサイクル数は「７」であるから、判定部４５による計数部４４の計数値と要求サイクル数記憶部４２に記憶されているサイクル数との比較処理の結果、計数部４４の計数値の方が大きく、従ってメモリコントローラ４によるＳＤＲＡＭ２のアクセスはタイミング規定に適合していると判定され、エラーが発生した旨のエラー信号ＥＲＲ１及び割込要求信号ＥＲＲ２は出力されない。

一方、図４に示すように、例えばメモリコントローラ４の誤動作や不具合等の要因により、タイミングＴ４においてメモリＩＦ部４１からＳＤＲＡＭ２へ「Ｗｒｉｔｅ」が出力されると、検出部４３によって、タイミングＴ３において「Ａｃｔ」が検出された後、タイミングＴ４において「Ｗｒｉｔｅ」が検出されることにより、ＳＤＲＡＭ２への書き込みコマンドの発行が検出され、検出部４３から判定部４５へ、計数部４４の計数値と要求サイクル数記憶部４２のサイクル数との比較を要求する旨の制御信号が出力される。

そうすると、タイミングＴ４において計数部４４の計数値は「７」であり、要求サイクル数記憶部４２に記憶されているサイクル数は「７」であるから、判定部４５による比較の結果、計数部４４の計数値は、要求サイクル数記憶部４２に記憶されているサイクル数以下であり、メモリコントローラ４から「Ｒｅａｄ」が出力されてから「Ｗｒｉｔｅ」が出力されるまでの間に「７」以上のサイクル数が確保できていないので、メモリコントローラ４によるＳＤＲＡＭ２のアクセスはタイミング規定に適合していないと判定され、エラーが発生した旨のエラー信号ＥＲＲ１が接続端子７１へ出力されると共に、割込要求信号ＥＲＲ２が割込コントローラ６へ出力される。そうすると、割込コントローラ６によって、割込要求信号ＥＲＲ２が受け付けられ、ＣＰＵ３に対して割込要求が出力される。

これにより、「Ｒｅａｄ」が出力されてから「Ｗｒｉｔｅ」が出力されるまでのサイクル数がＳＤＲＡＭ２のタイミング規定を満足していないというアクセスタイミングの不整合を検出することができる。

そして、ＣＰＵ３の割り込み処理によって、コマンドレジスタ４１１を読み出すことにより、コマンドレジスタ４１１には書き込みコマンドが記憶されていることからエラーはＳＤＲＡＭ２への書き込み処理において発生したことが確認でき、アドレスレジスタ４１２を読み出すことにより、アドレスレジスタ４１２には書き込みを実行しようとしたＳＤＲＡＭ２のアドレスが記憶されていることからエラーの発生した書き込みアドレスを確認することができ、さらに要求サイクル数記憶部４２を読み出すことにより、「Ｒｅａｄ」が出力されてから「Ｗｒｉｔｅ」が出力されるまでのサイクル数を確認することができるので、これらエラー発生時におけるメモリＩＦ部４１の動作に関する情報を確認することができ、アクセスタイミングの不整合が発生した原因を調べることが容易となる。

また、集積回路８に設けられた接続端子７１へエラー信号ＥＲＲ１が出力されるので、例えばロジックアナライザやオシロスコープ等の計測器を用いて情報処理装置１内部の各種信号端子と共に接続端子７１をこれら計測器に接続し、接続端子７１から得られるエラー信号ＥＲＲ１をこれら計測器による信号取得のトリガ信号として用いることにより、エラーが発生したタイミングにおける情報処理装置１内部の各種信号の状態をこれら計測器によって確認することができるので、メモリコントローラ４の誤動作や不具合等の原因を調査することが容易となる。

なお、検出部４３は、ＳＤＲＡＭ２への読み出しコマンドの発行を第１の処理として検出し、ＳＤＲＡＭ２への書き込みコマンドの発行を第２の処理として検出すると共に、要求サイクル数記憶部４２に読み出しコマンドの発行から書き込みコマンドの発行までに必要とされるクロック信号ＣＬＫのサイクル数を設定することにより、読み出しコマンドの発行から書き込みコマンドの発行までのサイクル数がＳＤＲＡＭ２のタイミング規定に適合しているか否かを判定する例を示したが、例えば要求サイクル数記憶部４２にデータリードレイテンシＣＬを設定し、検出部４３は、例えば読み出しコマンドの発行を第１の処理として検出し、ＳＤＲＡＭ２から出力されたデータをメモリＩＦ部４１が取得する処理を第２の処理として検出することにより計数部４４にデータリードレイテンシＣＬを計数させ、データリードレイテンシＣＬのタイミング規定が満たされているか否かを判定するようにしてもよい。

その他、同様にして、ＳＤＲＡＭ２のアクセス手順として規定されているタイミング規定に応じて、検出部４３により検出される第１、及び第２の処理を設定し、要求サイクル数記憶部４２に判定基準となるサイクル数を設定することにより、種々のタイミング規定について、メモリコントローラ４の動作が適合しているか否かを判定し、エラーを検出することができる。

また、判定部４５は、計数部４４の計数値が要求サイクル数記憶部４２に記憶されているサイクル数以下である場合にメモリコントローラ４によるＳＤＲＡＭ２のアクセスはタイミング規定に適合していないと判定し、エラーが発生した旨のエラー信号ＥＲＲ１及び割込要求信号ＥＲＲ２を出力する例を示したが、ＳＤＲＡＭ２のアクセス手順として規定されているタイミング規定に応じて、例えば計数部４４の計数値が要求サイクル数記憶部４２に記憶されているサイクル数以上である場合、超えている場合、満たない場合等、ＳＤＲＡＭ２のアクセス手順として規定されたタイミング規定に応じて判定条件を設定すればよい。

本発明の一実施形態に係るメモリコントローラを用いた情報処理装置の構成の一例を示すブロック図である。 図１に示すメモリコントローラの構成の一例を示すブロック図である。 図１に示すメモリコントローラの動作の一例を説明するためのタイミングチャートである。 図１に示すメモリコントローラの誤動作時における動作の一例を説明するためのタイミングチャートである。

符号の説明

１ 情報処理装置
２ ＳＤＲＡＭ
３ ＣＰＵ
４ メモリコントローラ
５ データ処理制御部
６ 割込コントローラ
７ 発振器
８ 集積回路
４１ メモリＩＦ部
４２ 要求サイクル数記憶部
４３ 検出部
４４ 計数部
４５ 判定部
７１ 接続端子
４１１ コマンドレジスタ
４１２ アドレスレジスタ
ＣＬＫ クロック信号

Claims (5)

1. 所定のクロック信号に同期してアクセス可能にされた同期型メモリへのアクセスを、当該同期型メモリのアクセス手順に基いて所定のデータ処理装置からのアクセス要求に応じて行うメモリコントローラであって、
   前記アクセス手順において第１の処理から第２の処理までに要求される前記クロック信号のサイクル数を記憶する要求サイクル数記憶部と、
   前記データ処理装置からのアクセス要求に応じた前記同期型メモリへのアクセスにおいて、前記第１及び第２の処理を検出する検出部と、
   前記検出部によって前記第１の処理が検出されてから前記第２の処理が検出されるまでの前記クロック信号のサイクル数を計数する計数部と、
   前記計数部による前記サイクル数の計数値と前記要求サイクル数記憶部に記憶されているサイクル数とを比較することにより、当該同期型メモリへのアクセスが前記アクセス手順に適合しているか否かを判定する判定部と、
   前記判定部により当該同期型メモリへのアクセスが前記アクセス手順に適合していないと判定された場合に、エラーの発生を通知する通知部と
   を備えることを特徴とするメモリコントローラ。
2. 前記通知部は、前記エラーの発生を通知する通知信号を外部に出力する接続端子を備えること
   を特徴とする請求項１記載のメモリコントローラ。
3. 前記通知部は、前記エラーの発生を示す割り込み信号を前記データ処理装置へ出力することにより、前記通知を行うこと
   を特徴とする請求項１記載のメモリコントローラ。
4. 前記計数部は、前記計数値が前記データ処理装置から読み取り可能に構成されていること
   を特徴とする請求項１〜３のいずれかに記載のメモリコントローラ。
5. 前記データ処理装置からのアクセス要求を記憶するアクセス要求記憶部をさらに備え、
   前記アクセス要求記憶部は、前記アクセス要求が前記データ処理装置から読み取り可能に構成されていること
   を特徴とする請求項１〜４のいずれかに記載のメモリコントローラ。

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