JP2006269016A - Ｒａｍ試験装置及び試験方法 - Google Patents

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Abstract

【課題】
ＣＰＵやＤＳＰ等のＬＳＩ内部におけるＲＡＭ用の試験装置及び試験方法に関し、特に障害解析において故障の物理位置情報を表すＦＢＭ情報（フェイルビットマップ）の取得を効率良く行うこと。
【解決手段】
本発明は、ＲＡＭ試験において着目アドレス以外のアドレス又は着目期待値以外の期待値については故障検出を行わないことにより、故障が検出された場合には予め決められた着目アドレス又は着目期待値について故障が発生したことを容易に判別することを目的とする。又、本発明は、着目アドレスを単一アドレスではなく所定のアドレス範囲とすることにより、当該全アドレス範囲の試験後に故障が発生した場合には、故障が発生したアドレス範囲についてスクリーニング試験を行うことにより、全体として試験回数を抑えることを目的とする。
【選択図】図１１

Description

本発明は、ＣＰＵ（Central Processing Unit：中央処理装置）やＤＳＰ（Digital Signal Processor：デジタル信号処理装置）等のＬＳＩ（Large Scale Integrated circuit：大規模集積回路）内部におけるＲＡＭ（Random Access Memory）用の試験装置及び試験方法に関し、特に障害解析において故障の物理位置情報（アドレス又はビット）を表すＦＢＭ情報（Fail Bit Map：フェイルビットマップ）の取得回路及び取得方法に関する。
従来、コンピュータシステム等の情報処理装置の中核となるＣＰＵやコントローラ等のＬＳＩにおいて、当該ＣＰＵ等に内蔵されるＲＡＭとしては１次キャッシュメモリ等があるが、より大容量のＲＡＭである２次キャッシュメモリは半導体テクノロジ上の制限により、ＣＰＵ等の外付けのＳＲＡＭデバイスにより実現されるのが主流であった。その後、半導体テクノロジにおける微細化技術の進展及びＣＰＵに対する要求性能の向上とともに、１次キャッシュメモリのみならず２次キャッシュメモリをも内蔵することが主流となった。しかし、これら２次キャッシュメモリ等のＲＡＭの面積が次第にＣＰＵ等のダイ面積の大部分を占有するようにつれ、製造工程におけるゴミ等による欠陥又故障による歩留低下が問題となってきた。
従って、半導体テクノロジにおける微細化技術の進展により、製造工程上のバラツキがＲＡＭの物理特性に与える影響が予測を超えて大きくなるとともに、当該物理特性におけるマージン不足を原因とする半導体製造不良が以前にも増して発生し易くなっているという問題が顕在してきた。さらに、当該問題により個々のＲＡＭの品質がＬＳＩ全体の品質及び歩留りに大きく影響するようになってきている。従って、このようなＲＡＭの物理特性におけるマージン不足を原因とする不良を再現しつつ、当該不良の詳細情報を取得することにより故障解析を行い、ＲＡＭにおける回路の改善等を行う必要性が増してきている。
図１に、一般的なＬＳＩの概念図を示す。ＬＳＩ１０１の内部には当該ＬＳＩ本来の機能を実現するための任意ロジック回路１４１（演算回路等）及び当該任意ロジック回路１４１等で使用されるデータを保持するためのＲＡＭ１２１、１３１が含まれている。任意ロジック回路１４１はＬＳＩ外部とインタフェースを行うための端子（ＩＮ、ＯＵＴ）を有する。又、当該任意ロジック回路１４１とＲＡＭ１２１、１３１の間においてデータのリード及びライト動作が行われる。ＲＡＭは構成するトランジスタ等の素子数が多く、ＬＳＩに含まれる回路の中でも高密度に実装されているために、試験を行うことがが非常に困難である。
そこで、近年はＲＡＭ用の自己診断機構であるＲＡＭ−ＢＩＳＴ(Built-In Self Test)回路をＬＳＩ内部にあらかじめ実装することにより、ＲＡＭの試験容易性の向上が図られている。当該ＲＡＭ−ＢＩＳＴ回路は、ＲＡＭ−ＢＩＳＴパターン生成ブロック１１１及び故障判定回路１２２、１３２とから構成される。図１においては、ＲＡＭ−ＢＩＳＴパターン生成ブロック１１１及び故障判定回路１２２、１３２が本発明に係る回路が実装される対象であり、ＲＡＭ１２１、１３１が本発明により故障解析の容易性が改善される対象となる。
図２に、従来技術におけるＲＡＭ−ＢＩＳＴ回路の構成例を示す。本実施例におけるＲＡＭ−ＢＩＳＴ回路は、試験対象ＲＡＭ２２１の周辺回路として、テストパターン生成回路２１３を内部に有するＲＡＭ−ＢＩＳＴパターン生成ブロック２０１、故障検出回路を構成する期待値比較回路２３１及び故障保持ＦＦ（フリップフロップ）２４１とから構成される。
ＲＡＭ−ＢＩＳＴパターン生成ブロック２０１に内蔵されるテストパターン生成回路２１３においては、スキャンイン（ｓｃａｎ−ｉｎ）から入力され、スキャンアウト（ｓｃａｎ−ｏｕｔ）に出力されるものであるスキャンチェーンに接続されたスキャンＦＦ（フリップフロップ）群２１１により、テストパターン生成回路２１３に与える命令コードやモード信号等の設定を行うだけでなく、カウンタ設定用スキャンＦＦ（フリップフロップ）群２１２により、テストパターン生成回路２１３内部におけるカウンタ等の初期値の設定を行うことができる。ＲＡＭ−ＢＩＳＴパターン生成ブロック２０１ではプログラマブルに試験対象ＲＡＭ２２１への信号及び故障判定回路を構成する期待値比較回路２３１及び故障保持ＦＦ（フリップフロップ）２４１への信号を生成する。試験対象ＲＡＭ２２１に対しては、ライト又はリードを区別するライトイネーブル（ＷＥ）信号及びライト時のデータ（Ｄａｔａ）、ライト又はリード対象アドレス（Ａｄｄｒ）を分配する。故障判定回路を構成する期待値比較回路２３１へは、試験対象ＲＡＭ２３１からのリードデータ（ｒｅａｄ ｄａｔａ）と比較するための期待値データ及び故障判定の有無を決定する信号である負論理ロードイネーブル（−ＬＥ）信号を分配する。ライト時には当該期待値データはドントケア値であり、リード時にはライト時のデータ（Ｄａｔａ）はドントケア値であるため、期待値データ信号及びライト時のデータ（Ｄａｔａ）信号は、ライトイネーブル（ＷＥ）信号による制御を行うことにより共有を行ってもよい。
故障判定回路を構成する故障保持ＦＦ（フリップフロップ）２４１は、試験対象ＲＡＭ２２１のリードデータ（ｒｅａｄ ｄａｔａ）及び期待値データとの比較を行う回路及び当該比較結果（フェイル情報）を記録するＦＦ（フリップフロップ）とを有する。一般的にこれらの回路は、ＲＡＭ出力のビット毎に一個ずつ用意される。ＲＡＭ−ＢＩＳＴパターン生成ブロック２０１からは試験対象ＲＡＭの出力から読出されるべき期待値データと、故障判定を行うか否かを決定する負論理ロードイネーブル（−ＬＥ）信号とを受信する。当該試験対象ＲＡＭのライト動作時には当該ＲＡＭ出力はドントケア値又は固定値であるために故障判定を行うべきではない。従って、当該試験対象ＲＡＭのライト動作時には、故障判定を行わないように制御された負論理ロードイネーブル（−ＬＥ）信号がテストパターン生成回路２１３により生成される。
又、量産試験においては、ＲＡＭ−ＢＩＳＴパターン生成ブロックはクロックサイクル毎に試験パターン信号を生成し、一度の試験においてＲＡＭのアドレスを変化させながら何度も故障判定を行う。複数回の故障判定のうち、一度でも故障が検出された場合には、当該試験対象ビットに不良があるとの判断を行う。そのため、故障判定回路にはフィードバックループ回路が存在し、新たな故障判定時においては故障が検出されない場合であっても、過去に検出した故障の記録を保持できるようになっている。又、過去に故障が検出された場合において、さらに故障が発生した場合においても当該フィードバックループ回路により故障の記録が上書きされる。なお、故障判定回路を構成する故障保持ＦＦ（フリップフロップ）は、ＲＡＭ−ＢＩＳＴパターン生成ブロックのスキャンチェーンとは別個のスキャンチェーンに接続されており、試験開始前の初期設定時にはフェイル情報をクリアすることにより初期化され、当該試験結果はスキャンアウト２（ｓｃａｎ−ｏｕｔ２）から読出される。
図３に、従来技術における１ビット分の故障判定回路の構成例を示す。期待値比較回路はＥｘ−ＯＲ（排他的論理和）ゲート３０４で構成され、試験対象ＲＡＭからのリードデータ（ｒｅａｄ ｄａｔａ）が期待値データと一致すれば試験結果が正しいとして‘０’を出力し、不一致の場合には故障であると判断して‘１’を出力する。当該試験結果は、ＯＲ（論理和）ゲート３０５を通過してＦＦ（フリップフロップ）３０６に書込まれる。又、フィードバックループ回路を使用する試験（ｌｏｏｐ＝‘１’）であり、かつ、既に同一ビットにおいて故障が検出されている場合には、ＡＮＤ（論理積）ゲート３０３で構成される当該フィードバックループにより、当該故障を検出した状態がＦＦ（フリップフロップ）３０６に保持される。これにより複数回の故障判定を行った後においても、ＦＦ（フリップフロップ）３０６を当該ビットに故障が発生したかどうかのフラグとして用いることができる。試験対象ＲＡＭへのライト時には当該試験対象ＲＡＭからのリードデータは意味をなさないため、期待値の比較を行ってはならない。そのため、ＲＡＭ−ＢＩＳＴパターン生成ブロックにより、負論理ロードイネーブル（−ＬＥ）信号は（−ＬＥ＝‘１’）に制御され、ＦＦ（フリップフロップ）３０６のＩＨ（インヒビット）端子により、ＦＦ（フリップフロップ）３０６が保持している値の更新を禁止する。一般的には、ＲＡＭからのリードデータの読出しには１サイクル以上かかるため、期待値及び負論理ロードイネーブル信号はシフトレジスタにより構成されるサイクル調整回路３０１、３０２によるサイクルの調整を行い、リードデータ（ｒｅａｄ ｄｅｔａ）のサイクルとの調整を図っている。
図４に、従来技術におけるＲＡＭ−ＢＩＳＴ回路を用いた試験フローの例を示す。本例は、ＬＳＩの量産試験において、当該ＬＳＩの不良判定又はＲＡＭの冗長回路を使用した故障の救済対象ビットを決定する際に用いられる試験フローである。
まず、試験開始（ステップＳ４０１）の後、ＲＡＭ−ＢＩＳＴパターン生成ブロックのスキャンチェーンに対してスキャンインを行うことにより命令コード及びモード信号の設定を行うとともに、ＲＡＭ−ＢＩＳＴパターン生成ブロック内のカウンタの初期値等の設定も行う（ステップＳ４０２）。この場合において、故障判定回路におけるフィードバックループ回路はオン（ｌｏｏｐ＝‘１’）に設定し、故障判定回路内の故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報をクリアすることにより初期化を行う（ステップＳ４０３）。
次のステップとして、試験対象ＲＡＭに対して当該ＲＡＭの試験に必要な分のクロックの印加を行う（ステップＳ４０４〜ステップＳ４０５）。クロックを印加する度にＲＡＭ−ＢＩＳＴパターン生成ブロックにおいて自動的に生成されたテストパターンにより、試験対象ＲＡＭのライトリードが実行され、故障判定回路により当該試験対象ＲＡＭの故障判定が行われる。試験対象ＲＡＭに必要なクロック印加の完了後、故障判定回路内の故障保持ＦＦ（フリップフロップ）には各ビットのフェイル情報が保持される。当該フェイル情報はスキャンチェーンを使用して、試験対象ＬＳＩの外部に読出され（ステップＳ４０６）、その後、ＲＡＭ−ＢＩＳＴ回路を用いた試験は完了する（ステップＳ４０７）。当該フェイル情報は、試験対象ＲＡＭの出力の各ビットに対応しているため、当該スキャンチェーンにおけるビット位置により、どのビットにおいて故障が発生したのかを判別することが可能である。しかし、試験対象ＲＡＭのどのアドレスにおいて当該故障が発生したのかまでを判別することはできない。
ＬＳＩの障害解析においては、故障が発生した物理位置の特定を行う必要が生じる。又、当該故障が検出された場合において、ＬＯＷ値期待でＨＩＧＨ値が読出されたのか、逆にＨＩＧＨ値期待でＬＯＷ値が読出されたのかを判別する必要が生じる。ＬＳＩの障害解析の方法として、検出された故障の物理位置の分布や故障発生の態様等の情報から、試験対象ＲＡＭの故障原因を推定する必要が有り、このような情報をＦＢＭ情報（Fail Bit Map：フェイルビットマップ）と呼ぶ。
図５に、従来技術のＲＡＭ−ＢＩＳＴ回路において、ＦＢＭ情報を取得する場合の試験フローの例を示す。従来技術におけるＲＡＭ−ＢＩＳＴ回路は、フェイルが発生したアドレスを特定する手段を持たないため、試験対象ＲＡＭからリードを行う度に故障判定回路における故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報をスキャンチェーンにより読出し、その時点で故障が発生したかどうかの判定を行う。試験対象ＲＡＭの毎リード後にフェイル情報をスキャンシフトすることにより故障を検出したパターン位置を特定でき、当該スキャンシフトされた情報により故障が発生したアドレスやリードを行った期待値データを解析することができるのが特徴である。以下、当該試験フローの各ステップの説明を行う。
まず、試験開始（ステップＳ５０１）の後、ＲＡＭ−ＢＩＳＴパターン生成ブロックのスキャンチェーンに対してスキャンインを行うことにより、命令コード及びモード信号の設定を行うとともに、ＲＡＭ−ＢＩＳＴパターン生成ブロック内のカウンタの初期値等の設定も行う（ステップＳ５０２）。この場合において、故障判定回路におけるフィードバックループ回路はオフ（ｌｏｏｐ＝‘０’）に設定し、故障判定回路内の故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報をクリアすることにより初期化を行う（ステップＳ５０２）。
次のステップとして、試験対象ＲＡＭに対してクロックの印加を行う（ステップＳ５０３）。クロックを印加する度にＲＡＭ−ＢＩＳＴパターン生成ブロックにおいて自動的に生成されたテストパターンにより、試験対象ＲＡＭのライトリードが実行され、故障判定回路により当該試験対象ＲＡＭの故障判定が行われる。試験対象ＲＡＭの毎回のリード後（ステップＳ５０４）において、故障判定回路内の故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報はスキャンチェーンを使用して、試験対象ＬＳＩの外部に読出され（ステップＳ５０５）、これを繰り返すことにより（ステップＳ５０４〜ステップＳ５０５）、ＲＡＭ−ＢＩＳＴ回路を用いた試験は完了する（ステップＳ５０７）。
この場合において、故障判定回路内の故障保持ＦＦ（フリップフロップ）が保持している内容であるフェイル情報はスキャンシフトされるが、パターン生成回路における命令コードやモード信号等の設定用ＦＦ（フリップフロップ）が保持している内容はスキャンシフトされずに設定状態を保持し、次のクロック印加により継続動作を行う。当該クロック印加及びフェイル情報のスキャンシフトによる読出しは、試験が完了するまで繰り返されることになる。本試験フローにおいては、どのリードサイクルのどのビットにおいて故障が発生したのかを容易に解析することが可能となる。
図４における試験フローでは初期設定の後、クロックを印加するのみで一つの試験工程が完了するため、試験対象のＲＡＭを高速に動作させる試験が可能である。しかしながら、試験対象のＲＡＭ出力の各ビットに対して、アドレス方向には１ビットの情報量しか持たないため、故障が発生したアドレスに関する情報を得られず、ＦＢＭ情報を取得することはできないという問題があった。
又、図５における試験フローでは、ＦＢＭ情報を取得することはできるのだが、試験対象ＲＡＭのリード動作毎に故障判定回路における故障保持ＦＦ（フリップフロップ）のスキャンシフトによる読出しが発生する。そのため、試験対象ＲＡＭの動作としては、クロックが単発で印加される動作となり、ＲＡＭに対して連続的なクロックを高速に印加することにより発生するタイプの障害が再現できないことがある。
従って、従来技術におけるＲＡＭ−ＢＩＳＴ回路による試験方法では、試験対象となるＬＳＩの実使用状態と同様の動作速度並びに動作パターンによる試験及びＦＢＭ情報の取得が両立できないため、障害解析能力が高いとはいえなかった。
図１４に、一般的な１ビット分のＲＡＭセル回路の構成例を示す。図１４は、１ｂｉｔ分のＲＡＭセル回路を表すものであり、ｐＭＯＳトランジスタ（positive Metal Oxide Silicon：ｐ型金属酸化物半導体）１４０１、１４０２、ｎＭＯＳトランジスタ（negative Metal Oxide Silicon：ｎ型金属酸化物半導体）１４０３、１４０４、ＩＮＶ（インバータ）ゲート１４０５、１４０６とから構成される。
次に当該ＲＡＭセル回路における書込み時の動作を説明する。まず、ビット線であるＢＬ１４０９、ＸＢＬ１４１０は、初期状態においてプリチャージされている。次に、アドレス、書込みデータ及びライトイネーブル信号（図示せず）がＲＡＭ入力端子に到達し、クロックパルスが印加されるとＲＡＭが動作の開始を行い、書込みデータに応じてＢＬ１４０９、ＸＢＬ１４１０が駆動される。次にローアドレス（図示せず）がデコードされると、デコードされたワード線ＷＬ１４０８にパルスを発生させることにより、記録素子を構成するＩＮＶ（インバータ）ゲート１４０５、１４０６が導通状態となりデータが記憶状態Ｑとして当該記憶素子に保持される。又、ＰＣ１４０７によりプリチャージ動作が開始され、ビット線ＢＬ１４０９、ＸＢＬ１４１０はＨＩＧＨ状態に駆動される。
次に当該ＲＡＭセル回路における読出し時の動作を説明する。まず、ビット線であるＢＬ１４０９、ＸＢＬ１４１０は、初期状態においてプリチャージされている。次に、アドレス、書込みデータ及びライトイネーブル信号（図示せず）がＲＡＭ入力端子に到達し、クロックパルスが印加されるとＲＡＭが動作の開始を行う。次にローアドレス（図示せず）がデコードされると、デコードされたワード線ＷＬ１４０８にパルスを発生させることにより、記録素子を構成するＩＮＶ（インバータ）ゲート１４０５、１４０６が導通状態となる。当該記憶素子における記憶状態Ｑの内容により、ビット線ＢＬ１４０９又はＸＢＬ１４１０の電位が下がり、ビット線ＢＬ１４０９とＸＢＬ１４１０との間に電位差が生じる。センスアンプ（図示せず）が動作を開始し、ビット線ＢＬ１４０９及びＸＢＬ１４１０間の電位差により読出し値が決定される。又、ＰＣ１４０７によりプリチャージ動作が開始され、ビット線ＢＬ１４０９、ＸＢＬ１４１０はＨＩＧＨ状態に駆動される。
図１５に、ＲＡＭに対して連続的なクロックを高速に印加することにより発生するタイプの障害、つまり、ＲＡＭの高速動作試験において発生する障害の例を表すタイミングチャートを示す。
例えば、ビット線に対するプリチャージが完了する前に、次のサイクルの動作が始まってしまうために発生する障害がある。特にリード時におけるプリチャージ１５０１による電位上昇が充分に完了せずに、リード動作による電位降下１５０２が始まってしまう場合には、ビット線ＢＬ及びＸＢＬ間の電位差が十分でないために、誤ったデータを出力してしまう場合がある。あるいは、リード動作における出力が確定するまでの時間（ディレイ）が増加してしまうため、性能に影響を与えてしまう場合がある。
又、ビット線ＢＬ及びＸＢＬ間に十分な電位差が確保できずに、ディレイが非常に大きくなってしまう場合において、アドレスのデコードが完了する１５０３の前にワード線パルス１５０４が発生する場合がある。そのようなリード動作において出力ディレイが大きくなる場合には、リード後のクロックが十分に早く印加されることにより当該ディレイの増加を検出することができる。
さらに、プリチャージが記憶素子に影響を与える場合がある。デコードによるワード線のパルス１５０４の発生とプリチャージ１５０５のタイミングの前後関係により、ワード線のアサート期間とプリチャージ期間とが重なってしまう場合には、記憶素子のビット線ＢＬ及びＸＢＬの双方がＨＩＧＨ値に駆動されることにより、記憶素子の保持能力に影響を与えてしまう。当該影響がＲＡＭの特性におけるマージンの範囲内であっても、特性の悪いＲＡＭセルに対して、高速に繰り返し発生した場合にはデータを正常に保持できない場合がある。しかも、当該ワード線パルス１５０４の間隔が十分に長い場合は、記憶素子を構成するインバータのループ回路により電位が回復してしまうことにより、障害を検出できなくなる可能性が高いという問題がある。
図１６に、ＲＡＭの高速動作試験において、書込み時のビット線が十分にプリチャージされる前に、次サイクルの読出しが開始された場合におけるタイミングチャートを示す。
書込み時と読出し時においては、別のアドレスをアクセスしており、当該書込み対象及び読出し対象のデータの値は、互いに反転している関係になっている。プリチャージを開始するタイミングが遅い又はプリチャージの駆動能力が弱い等の理由により、プリチャージ完了前に次の読出しが開始しており、ＲＡＭセルの駆動能力が弱い等の複合的な原因によりセンスアンプ動作開始時において、ビット線ＢＬ及びＸＢＬ間に十分な電位差が発生していない場合がある。この場合には読出しデータのエラーが発生するが、読出しサイクルが長い場合にはプリチャージが十分に行われてしまうため、この障害が再現されないという問題がある。
特許文献１には、試験対象となるＲＡＭ及び前記ＲＡＭの試験を行うための自己テスト回路とを備え、前記自己テスト回路はテストクロックとテスト開始信号を与えられて制御信号を出力するコントローラと、前記制御信号を与えられてアドレス信号を発生し、前記ＲＡＭに出力するアドレス発生器と、前記制御信号を与えられてテストデータを発生し、前記ＲＡＭに出力するデータ発生器と、前記データ発生器が出力した前記テストデータと、前記ＲＡＭが前記テストデータを与えられて書込んだ後詠み出した実データとを与えられて比較し、前記テストデータと前記実データとが相違する場合にエラー信号を出力する比較器と、前記記憶装置が出力した前記実データ又は前記アドレス発生器が出力した前記アドレス信号を与えられてシリアルに出力するスキャン回路と、前記制御信号に基づき、前記比較器から出力された前記エラー信号、前記スキャン回路から出力された前記エラー信号、前記スキャン回路から出力された前記実データ又は前記アドレス信号のいずれかを選択的に出力するマルチプレクサとを備え、テスト開始後に前記エラー信号を出力した場合、このエラーが発生したときの前記実データが前記マルチプレクサを介して外部に出力され、さらにこの実データに対応する前記アドレス信号が前記マルチプレクサを介して外部に出力されることを特徴とする技術が開示されている。
つまり、本技術はＲＡＭ試験におけるエラーが発生した場合に、その発生したエラーに係る実データ又はアドレスの保持を行い、スキャンシフトによりＬＳＩ外部に当該情報の読出しを行うとの内容である。
しかし、特許文献１の技術が開示しているのは、試験対象であるＲＡＭの障害を検出したときにはＲＡＭの試験動作が停止してしまうため、当該ＲＡＭに対して連続的なクロックを高速に印加することにより発生するタイプの障害を再現することができないことが問題となる。
それに対して、本発明では障害時の動作状態をスキャンシフトによりＬＳＩ外部に読み出すことにより後から知るのではなく、故障検出の条件を予め制限してから試験を行うため、障害発生時の前提となる動作状態が予め既知であることが特徴であり、後から動作状態を知る必要がないという点で大きく異なる。
また、特許文献１で開示されている技術においては、エラーが発生した場合に前記障害時の動作状態のスキャンシフトを行う必要があるために試験動作が中断することとなるが、本発明においては故障を検出した場合においても、試験動作が中断されることがないという点で大きく異なる。
従って、特許文献１に開示されている技術的範囲は、ＲＡＭ−ＢＩＳＴを使用したＲＡＭの試験装置及び方法に関しては、効率的なＲＡＭの試験装置及び方法を何ら開示していないため、従来技術の域を出ていないといえる。
特開平１１−３９２２６号公報
ＣＰＵやコントローラ等のＬＳＩに内蔵されるＲＡＭの試験を行うためのＲＡＭ−ＢＩＳＴ回路において、ＲＡＭ−ＢＩＳＴパターン生成ブロックの初期設定の後、クロック印加を連続的に行い、クロック印加が完了した後において故障を検出した場合には当該故障に係るフェイル情報をスキャンシフトすることにより読出しを行う従来技術においては、アドレス方向に１ビットの情報量しか持たないため、故障が発生したアドレスに関する情報を得られず、ＦＢＭ情報を取得することはできないという問題があった。
また、ＣＰＵやコントローラ等のＬＳＩに内蔵されるＲＡＭの試験を行うためのＲＡＭ−ＢＩＳＴ回路において、ＲＡＭ−ＢＩＳＴパターン生成ブロックの初期設定の後、クロック印加毎にフェイル情報をスキャンシフトすることにより読出しを行う従来技術においては、クロックが単発で印加される動作となり、ＲＡＭに対して連続的なクロックを高速に印加することにより発生するタイプの障害が再現できないという問題があった。
本発明は、ＣＰＵやコントローラ等のＬＳＩに内蔵されるＲＡＭの試験を行うためのＲＡＭ−ＢＩＳＴ回路において、特定の着目アドレスに対するリード時にのみ故障検出を行うことにより、ＲＡＭ試験が完了した後に故障検出回路における故障保持ＦＦ（フリップフロップ）にフェイル情報が保持されている場合には、着目アドレスに対するリード動作について故障が発生したことを判別することができることを特徴とするＲＡＭの試験装置及び試験方法の提供を目的とする。
さらに本発明は、特定の期待値データに対してのみリード時の故障検出を行い、例えば、ＬＯＷ期待値の場合のみ故障検出を行うように設定した試験において故障が検出された場合には、ＬＯＷ期待値のところリードデータがＨＩＧＨ値であることにより、フェイルしたものと判別できることを特徴とし、また本発明は、同様にＨＩＧＨ期待値の場合のみ故障検出を行うように設定した試験において故障が検出された場合には、ＨＩＧＨ期待値のところリードデータがＬＯＷ値であることによりにフェイルしたものと判別できることを特徴とするＲＡＭの試験装置及び試験方法の提供を目的とする。
上記目的を達成するために本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイスであることを特徴とする。
さらに、本発明における前記期待値比較手段は、
ＨＩＧＨ値を期待値としてテストを行う場合において、
前記テストパターン生成手段から出力される期待値データがＨＩＧＨ値かつ前記リードデータがＬＯＷ値である場合、
又は、
ＬＯＷ値を期待値としてテストを行う場合において、
前記テストパターン生成手段から出力される期待値データがＬＯＷ値かつ前記リードデータがＨＩＧＨ値である場合には、
前記故障保持手段に対するイネーブル制御を行うことを特徴とする上記記載の半導体デバイスであることを特徴とする。
さらに、本発明における前記アドレス比較手段は、
アドレスを構成するビット毎に比較手段を有し、
前記比較手段の出力をマスクする手段を設けることにより、
前記リードアドレスが前記マスク手段によるマスク後の着目アドレス範囲に含まれる場合には、
前記故障保持手段に対するイネーブル制御を行うことを特徴とする上記記載の半導体デバイスであることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
インクリメント手段と、
前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイスであることを特徴とする。
さらに、本発明における前記着目アドレス保持手段は、
前記スキャンチェーンには接続されないことを特徴とする付記４記載の半導体デバイスであることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイスを有する情報処理装置であることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
インクリメント手段と、
前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイスを有する情報処理装置であることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法であることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法であることを特徴とする。
さらに、本発明は、
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行った後において、
該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法であることを特Ｋ長とする。
（本発明の実施の形態）
（本発明の実施の形態その１）
図６に、本発明における実施例その１として、単一着目アドレスについてのみ故障判定を行うＲＡＭ−ＢＩＳＴ回路の構成例を示す。本実施例におけるＲＡＭ−ＢＩＳＴ回路は、試験対象ＲＡＭ６２１の周辺回路として、テストパターン生成回路６１４、アドレス比較回路６１５及び故障保持制御回路６１６を内部に有するＲＡＭ−ＢＩＳＴパターン生成ブロック６０１、故障検出回路を構成する期待値比較回路６３１及び故障保持ＦＦ（フリップフロップ）６４１とから構成される。
ＲＡＭ−ＢＩＳＴパターン生成ブロック６０１に内蔵されるテストパターン生成回路６１４においては、スキャンイン（ｓｃａｎ−ｉｎ）から入力され、スキャンアウト（ｓｃａｎ−ｏｕｔ）に出力されるものであるスキャンチェーンに接続されたスキャンＦＦ（フリップフロップ）群６１１により、テストパターン生成回路６１４に与える命令コードやモード信号等の設定を行うだけでなく、カウンタ設定用スキャンＦＦ（フリップフロップ）群６１２により、テストパターン生成回路６１４内部におけるカウンタ等の初期値の設定を行うことができる。
さらに、本実施例においては前記スキャンチェーン内に着目アドレスを保持する着目アドレス設定用スキャンＦＦ（フリップフロップ）群６１３を追加し、スキャンシフトにより着目アドレス設定用スキャンＦＦ（フリップフロップ）群６１３に設定された着目アドレスとテストパターン生成回路６１４により生成されたリードアドレスとの比較をアドレス比較回路６１５で行う。当該比較結果が不一致の場合には、当該故障判定結果の書込みを行わないように故障保持制御回路６１６により、故障保持ＦＦ（フリップフロップ）６４１のＩＨ（インヒビット）端子に対してイネーブルの制限を行う制御（インヒビット制御）を行う。当該着目アドレスとリードアドレスが一致した場合には、従来の負論理ロードイネーブル（−ＬＥ）信号をそのまま出力する。当該試験対象ＲＡＭのライト動作時には当該ＲＡＭ出力はドントケア値又は固定値であるために故障判定を行うべきではない。従って、当該試験対象ＲＡＭのライト動作時には、故障判定を行わないように制御された負論理ロードイネーブル（−ＬＥ）信号がテストパターン生成回路６１４により生成される。
図７に、本発明における実施例その１におけるアドレス比較回路及び故障保持制御回路の構成例を示す。着目アドレス保持ＦＦ（フリップフロップ）７０４、７０５、・・・、７０６に保持されている着目アドレスと命令コード７０１の設定により、生成されるリードアドレス７０２の対応するビットを２入力Ｅｘ−ＯＲ（排他的論理和）ゲート７０８、７０９、・・・、７１０を用いて比較する。２入力Ｅｘ−ＯＲゲートは入力が不一致である場合には‘１’を出力し、各Ｅｘ−ＯＲゲートの出力が接続されるＯＲ（論理和）ゲートにより、対応するアドレスを構成するビットのうち、１ビットでも不一致が発生した場合にはロードイネーブル（−ＬＥ）信号が‘１’を出力する結果、故障保持ＦＦ（フリップフロップ）の更新を禁止することにより、故障保持ＦＦ（フリップフロップ）に保持されている内容を維持する。アドレスを構成する全ビットが一致した場合には、全ての２入力Ｅｘ−ＯＲゲートが‘０’を出力することにより、命令コード７０１の設定により生成される従来のロードイネーブル生成論理７０３がロードイネーブル（−ＬＥ）信号として出力される。従って、上述した通りＲＡＭ試験において故障判定が必要なときについてのみ故障判定が実行されるという制御を行うことができる。
（本発明の実施の形態その２）
図８に、本発明における実施例その２として、着目期待値の制限を行うことにより故障判定を行うＲＡＭ−ＢＩＳＴ回路の構成例を示す。本実施例におけるＲＡＭ−ＢＩＳＴ回路は、試験対象ＲＡＭ８２１の周辺回路として、テストパターン生成回路８１５、アドレス比較回路８１６及び故障保持制御回路８１７を内部に有するＲＡＭ−ＢＩＳＴパターン生成ブロック８０１、故障検出回路を構成する期待値比較回路８３１及び故障保持ＦＦ（フリップフロップ）８４１とから構成される。
ＲＡＭ−ＢＩＳＴパターン生成ブロック８０１に内蔵されるテストパターン生成回路８１５においては、スキャンイン（ｓｃａｎ−ｉｎ）から入力され、スキャンアウト（ｓｃａｎ−ｏｕｔ）に出力されるものであるスキャンチェーンに接続されたスキャンＦＦ（フリップフロップ）群８１１により、テストパターン生成回路８１５に与える命令コードやモード信号等の設定を行うだけでなく、カウンタ設定用スキャンＦＦ（フリップフロップ）群８１２により、テストパターン生成回路８１５内部におけるカウンタ等の初期値の設定を行うことができる。
また、本実施例においては前記スキャンチェーン内に着目アドレスを保持する着目アドレス設定用スキャンＦＦ（フリップフロップ）群８１３により、スキャンシフトにより設定された着目アドレスとテストパターン生成回路８１５により生成されたリードアドレスの比較とをアドレス比較回路８１６で行う。
さらに、本実施例においては前記スキャンチェーン内に期待値判定信号を保持する期待値判定信号設定用スキャンＦＦ（フリップフロップ）群８１４を追加し、スキャンシフトにより期待値判定信号設定用スキャンＦＦ（フリップフロップ）群８１４に設定されたＨＩＧＨ期待値判定信号又はＬＯＷ期待値判定信号を用いて、期待値比較回路８３１におけるテストパターン生成回路８１５により生成されたリードデータ（ｒｅａｄ ｄａｔａ）の比較方法の制御を行う。
期待値比較回路８３１は期待値データとリードデータ（ｒｅａｄ ｄａｔａ）との比較を行い、ＨＩＧＨ期待値判定の場合であって期待値データ＝ＨＩＧＨ値かつリードデータ＝ＬＯＷ値の場合、又は、ＬＯＷ期待値判定の場合であって期待値データ＝ＬＯＷ値かつリードデータ＝ＨＩＧＨ値の場合に故障を検出したものと判定する。
当該比較結果が不一致の場合には、当該故障判定結果の書込みを行わないように故障保持制御回路８１７により故障保持ＦＦ（フリップフロップ）８４１のＩＨ（インヒビット）端子に対してイネーブルの制限を行う制御（インヒビット制御）を行う。当該着目アドレスとリードアドレスが一致した場合には、従来の負論理ロードイネーブル（−ＬＥ）信号をそのまま出力する。当該試験対象ＲＡＭのライト動作時には当該ＲＡＭ出力はドントケア値又は固定値であるために故障判定を行うべきではない。従って、当該試験対象ＲＡＭのライト動作時には、故障判定を行わないように制御された負論理ロードイネーブル（−ＬＥ）信号がテストパターン生成回路８１５により生成される。
図９に、本発明における実施例その２における１ビット分の故障判定回路の構成例を示す。期待値比較回路はＨＩＧＨ期待値判定及びＬＯＷ期待値判定のそれぞれについて、ＡＮＤ（論理積）ゲート９０５、９０６で構成され、試験対象ＲＡＭからのリードデータ（ｒｅａｄ ｄａｔａ）が期待値判定及び期待値における以下のフェイル検出条件が成立したかどうかについて判定を行う。ＨＩＧＨ期待値判定の場合であって期待値データ＝ＨＩＧＨ値かつリードデータ＝ＬＯＷ値の場合、又は、ＬＯＷ期待値判定の場合であって期待値データ＝ＬＯＷ値かつリードデータ＝ＨＩＧＨ値の場合にはフェイル検出条件が成立するため、故障であるものと判断して‘１’を出力する。当該試験結果は、ＯＲ（論理和）ゲート９０７を通過してＦＦ（フリップフロップ）９０８に書込まれる。又、フィードバックループ回路を使用する試験（ｌｏｏｐ＝‘１’）であり、かつ、既に同一ビットにおいて故障が検出されている場合には、ＡＮＤ（論理積）ゲート９０４で構成される当該フィードバックループにより当該故障を検出した状態がＦＦ（フリップフロップ）９０８に保持される。これにより複数回の故障判定を行った後において、ＦＦ（フリップフロップ）９０８を当該ビットに故障が発生したかどうかのフラグとして用いることができる。試験対象ＲＡＭへのライト時には当該試験対象ＲＡＭからのリードデータは意味をなさないため、期待値の比較を行ってはならない。そのため、ＲＡＭ−ＢＩＳＴパターン生成ブロックにより、負論理ロードイネーブル（−ＬＥ）信号は（−ＬＥ＝‘１’）に制御され、ＦＦ（フリップフロップ）９０８のＩＨ（インヒビット）端子により、ＦＦ（フリップフロップ）９０８が保持している値の更新を禁止する。一般的には、ＲＡＭからのリードデータの読出しには１サイクル以上かかるため、期待値及び負論理ロードイネーブル（−ＬＥ）信号はシフトレジスタにより構成されるサイクル調整回路９０１、９０２、９０３によるサイクルの調整を行い、リードデータ（ｒｅａｄ ｄｅｔａ）のサイクルとの調整を図っている。
（本発明の実施の形態その３）
図５における従来技術のＲＡＭ−ＢＩＳＴ回路におけるＦＢＭ情報を取得する場合の試験フローにより、試験対象ＲＡＭの高速動作時におけるＦＢＭ情報の取得は可能となるが、試験を繰り返すために全体の試験時間が非常に増大するという新たな問題が発生する。
本発明における実施例その３では、当該問題への対処として、従来技術においては単一の着目アドレス又は単一の着目期待値により試験を行うところを所定のアドレス又は期待値の範囲についてまとめて試験を行い、その後、当該アドレス又は期待値の範囲についてスクリーニング試験を行うことにより解決を図る。
例えば、アドレスについて考えてみると、単一の着目アドレスに対して試験を行っていたところを所定範囲の着目アドレスにより試験を行うことが可能である。一例として、４０９６ワードのＲＡＭを試験する際に４０９６回の試験を繰り返しを行っていたところ、３２ワード単位の着目アドレス範囲とすることにより、１２８回の試験回数とすることができる
その後、故障が発生した場合には、故障が発生したアドレス範囲についてのみ単一の着目アドレスにより試験を行う。例えば、当該１２８回の試験回数のうち、１０のアドレス範囲において故障が検出された場合には、さらに当該１０のアドレス範囲について３２０回の単一着目アドレスによる試験を行う必要がある。そのため、試験回数の合計は計４４８回となるが、全アドレス範囲を単一着目アドレスにより行うＲＡＭの試験方法の４０９６回からは大きく削減することが可能となる。
図１０に、本発明における実施例その３として、着目アドレスが単一アドレスではなく、所定のアドレス範囲とする場合におけるアドレス比較回路及び故障保持制御回路の構成例を示す。なお、本実施例その３におけるＲＡＭ−ＢＩＳＴ回路の構成は、図６に挙げた単一着目アドレスについてのみ故障判定を行うものである実施例その１におけるＲＡＭ−ＢＩＳＴ回路と同様の構成で良い。
本実施例その３におけるアドレス比較回路と実施例その１におけるアドレス比較回路との違いは、ＡＮＤ（論理積）ゲート１０１０、１０１１、・・・、１０１２によるマスク回路の有無であり、当該マスク回路により着目アドレスのアドレスを構成するビットの一部において、−ＭＡＳＫ０〜３信号により強制的に当該ビットが一致したように扱うことができる点である。例えば、−ＭＡＳＫ０信号のみを‘０’とし、−ＭＡＳＫ１信号及び−ＭＡＳＫ２信号を‘１’に設定した場合には、アドレスｂｉｔ−０は一致したものと扱われ、アドレスｂｉｔ−１及びアドレスｂｉｔ−２については比較結果がそのまま用いられる。従って、アドレスｂｉｔ−０が‘０’又は‘１’のいずれの場合においても故障判定が行われ、２つのアドレス範囲において着目アドレスを設定した事になる。
（本発明の実施の形態その４）
本発明における実施例その１から実施例その３においては、着目アドレスを変化させつつ試験を繰り返すため、パターン生成回路に与える着目アドレスを適切に設定する必要がある。しかし、着目アドレス毎に試験パターンを用意する場合には、パターンの種類が膨大な数となるために現実的ではない。
一方、本発明における実施例その１から実施例その３においては、試験対象ＲＡＭの動作として同一の試験を最初から繰り返すため、毎回の試験においてスキャンシフトを使用してパターン生成回路に対する初期値を与えることになり、スキャンチェーン中に存在する着目アドレス設定用スキャンＦＦ（フリップフロップ）群が保持している内容を破壊してしまうという問題が発生する。
本発明における実施例その３では、この問題への対処として、前回の試験における着目アドレスをスキャンチェーン外のＦＦ（フリップフロップ）に保存しておくことにより解決を図る。まず、初回の試験では、着目アドレスは保存されていないため、スキャンシフトにより設定された値により試験を開始し、その際における着目アドレスの保存を行う。次に、２回目以降の試験では、スキャンチェーン外に保存された着目アドレスを復帰することにより試験を行い、試験中に当該着目アドレスの保存を行う。本実施例においては、着目アドレスを復帰するかどうかの情報が必要となるため、２種類のみの試験パターンにより、当該試験対象ＲＡＭについての全アドレスに対する試験を行うことが可能となる。
図１１に、本発明における実施例その４として、実施例その２の構成に加えて着目アドレス保存機構を含めたＲＡＭ−ＢＩＳＴ回路の構成例を示す。着目アドレスはＲＡＭの試験毎にインクリメントされるカウンタ値でもあるが、ＲＡＭ試験における着目期待値についても、例えば着目アドレスについての付随情報であるとすれば、着目アドレスの下位ビットに連続するアドレス情報とみなすことにより、着目アドレスと同様に扱うことができるため、ここでは着目アドレスと着目期待値とを特別に区別は行わないこととする。
本実施例におけるＲＡＭ−ＢＩＳＴ回路は、試験対象ＲＡＭ１１２１の周辺回路として、テストパターン生成回路１１１７、アドレス比較回路１１１９及び故障保持制御回路１１２０とを内部に有するＲＡＭ−ＢＩＳＴパターン生成ブロック１１０１、故障検出回路を構成する期待値比較回路１１３１及び故障保持ＦＦ（フリップフロップ）１１４１とから構成される。
ＲＡＭ−ＢＩＳＴパターン生成ブロック１１０１に内蔵されるテストパターン生成回路１１１７においては、スキャンイン（ｓｃａｎ−ｉｎ）から入力され、スキャンアウト（ｓｃａｎ−ｏｕｔ）に出力されるものであるスキャンチェーンに接続されたスキャンＦＦ（フリップフロップ）群１１１１により、テストパターン生成回路１１１７に与える命令コードやモード信号等の設定を行うだけでなく、カウンタ設定用スキャンＦＦ（フリップフロップ）群１１１２によりテストパターン生成回路１１１７内部におけるカウンタ等の初期値の設定を行うことができ、着目アドレス設定用スキャンＦＦ（フリップフロップ）群１１１３及び期待値判定信号設定用スキャンＦＦ（フリップフロップ）群１１１４により着目アドレスの設定及び期待値判定信号の設定を行うことができる。
また、本実施例においては前記スキャンチェーン内に着目アドレスを保存するのか、若しくは、一度保存した着目アドレスを復帰するのかを決定する着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）１１１５が追加されている。さらに、本実施例においては前記スキャンチェーン外に着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）群１１１６を設けている。前記スキャンチェーン外に着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）群１１１６を設けたのは、各ＲＡＭ試験の設定時におけるスキャンシフトの影響を排除するためである。
図１２に、本発明における実施例その４として、着目アドレス保存機構の回路の構成例を示す。着目アドレスはＲＡＭの試験を行う度に変化させる必要が有るため、着目アドレスの保存時に当該着目アドレスのインクリメント（＋１）を行っている。若しくは、当該着目アドレスの復帰時にインクリメントを行う方法においても同様の効果を得ることができる。
着目アドレス保存機構は、スキャンチェーンに接続される着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４、前記スキャンチェーンには接続されない着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）（ＦＡ２−ＦＦ）１２０７、１２０８、・・・、１２０９、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５、インクリメント回路１２０６及びＩＮＶ（インバータ）ゲート１２０１とから構成される。
ＲＡＭ試験において、初回の試験ではスキャンシフトにより着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４には最初に試験を行うアドレスを設定し、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５は‘０’に設定しておく。そうすると、着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４は、ＩＮＶ（インバータ）ゲート１２０１により着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５の設定値‘０’が反転されるため、ＩＨ（インヒビット）端子がオン状態となることにより、クロックが印加されても更新は行われないことになる。着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）（ＦＡ２−ＦＦ）１２０７、１２０８、・・・、１２０９については、クロックが印加されることにより着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４の内容がインクリメント回路１２０６によりインクリメント（＋１）された値が保持される。
２回目以降の試験においては、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５の設定値を‘１’に設定しておく。そうすると着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４は、ＩＮＶ（インバータ）ゲート１２０１により着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５の設定値‘１’が反転されるため、ＩＨ（インヒビット）端子がオフ状態となることにより、最初のクロック印加により着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）（ＦＡ２−ＦＦ）１２０７、１２０８、・・・、１２０９に保存された着目アドレスが着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）１２０２、１２０２、・・・、１２０４に復帰する。
従って、最初にスキャンシフトされた着目アドレス値はこの時点で上書きされることになる。着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５は、クロックが印加されるとＤ入力から‘０’が書込まれるようになっており、２発目以降のクロック印加により通常の試験が開始され、新たな着目アドレスが着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）（ＦＡ２−ＦＦ）１２０７、１２０８、・・・、１２０９に保存されることなる。ここで、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）（ＦＡＲ−ＦＦ）１２０５が‘１’に設定されているアドレス復帰サイクルにおいては、ＲＡＭ−ＢＩＳＴ回路が動作しないように停止させておく必要がある。
図１３に、本発明における実施例その４を適用したＲＡＭ−ＢＩＳＴ回路において、ＦＢＭ情報を取得する場合の試験フローの例を示す。本実施例においては、簡単化のために単一着目アドレスの場合について示す。
まず、試験開始（ステップＳ１３０１）の後、ＲＡＭ−ＢＩＳＴパターン生成ブロックのスキャンチェーンに対してスキャンインを行うことにより命令コード及びモード信号の設定を行うとともに、ＲＡＭ−ＢＩＳＴパターン生成ブロック内のカウンタの初期値等の設定も行う（ステップＳ１３０２）。この場合において、故障判定回路におけるフィードバックループ回路はオン（ｌｏｏｐ＝‘１’）に設定するとともに、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）は‘０’に設定し、故障判定回路内の故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報をクリアすることにより初期化を行う（ステップＳ１３０３）。
次のステップとして、試験対象ＲＡＭに対して当該ＲＡＭの試験に必要な分のクロックの印加を行う（ステップＳ１３０４〜ステップＳ１３０５）。クロックを印加する度にＲＡＭ−ＢＩＳＴパターン生成ブロックにおいて自動的に生成されたテストパターンにより、試験対象ＲＡＭのライトリードが実行され、故障判定回路により当該試験対象ＲＡＭの故障判定が行われる。試験対象ＲＡＭに必要なクロック印加の完了後、故障判定回路内の故障保持ＦＦ（フリップフロップ）には各ビットのフェイル情報が保持される。当該フェイル情報はスキャンチェーンを使用することにより、試験対象ＬＳＩの外部に読出される（ステップＳ１３０６）。
次に、ＲＡＭ−ＢＩＳＴパターン生成ブロックのスキャンチェーンに対してスキャンインを行うことにより命令コード及びモード信号の設定を行うとともに、ＲＡＭ−ＢＩＳＴパターン生成ブロック内のカウンタの初期値等の設定も行う（ステップＳ１３０７）。この場合において、故障判定回路におけるフィードバックループ回路はオン（ｌｏｏｐ＝‘１’）に設定するとともに、着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）は‘１’に設定し、故障判定回路内の故障保持ＦＦ（フリップフロップ）に保持されているフェイル情報をクリアすることにより初期化を行う（ステップＳ１３０８）。
次のステップとして、試験対象ＲＡＭに対して当該ＲＡＭの試験に必要な分のクロックの印加を行う（ステップＳ１３０９〜ステップＳ１３１０）。クロックを印加する度にＲＡＭ−ＢＩＳＴパターン生成ブロックにおいて自動的に生成されたテストパターンにより、試験対象ＲＡＭのライトリードが実行され、故障判定回路により当該試験対象ＲＡＭの故障判定が行われる。試験対象ＲＡＭに必要なクロック印加の完了後、故障判定回路内の故障保持ＦＦ（フリップフロップ）には各ビットのフェイル情報が保持される。当該フェイル情報はスキャンチェーンを使用して、試験対象ＬＳＩの外部に読出される（ステップＳ１３０６）。
次のステップとして、保存されている着目アドレスを復帰することにより、試験対象ＲＡＭの全アドレスについて上記のステップ（ステップＳ１３０７〜ステップＳ１３１２）の繰り返しを実行する。その後、ＲＡＭ−ＢＩＳＴ回路を用いた試験は完了する（ステップＳ１３１３）
本実施例その４を適用した試験フローは、ＦＢＭ情報取得を行うにも関らず、図５の従来技術のＲＡＭ−ＢＩＳＴ回路におけるＦＢＭ情報を取得する場合の試験フローとは異なり、読出しサイクル毎にフェイル情報のスキャンシフトによる読出しを行う必要がない点が特徴となっている。そのため、連続してクロックを印加することが可能であり、試験対象ＲＡＭの実使用状態に近い状態で試験を行うことが可能となる。故障が発生したアドレスを特定するために、特定の着目アドレスを読出した場合にのみ故障判定を行うことから、着目アドレスを逐次変化させつつ試験を繰り返すというフローになっている。まず、着目アドレスをスキャンシフトによる設定を行うことにより初回の試験を行い、２回目以降については保存されている着目アドレスを復帰させることにより、試験対象ＲＡＭの全アドレスについて試験を繰り返すという、２段階の動作により全アドレスの故障判定を行うことが本実施例における特徴となっている。
以上、本発明によれば、一連のテストパターンを用いてＲＡＭ試験を全て行った場合において、着目アドレス以外のアドレスにおいては故障検出を行わないことにより、故障が検出された場合には予め決められた着目アドレスで故障が発生したことを容易に判別することができる。
又、本発明によれば、インクリメント回路を用いて着目アドレスの設定を行うことにより、着目アドレス毎に試験パターンを用意する必要がなくなり、試験パターンの増大を抑えることができる。
さらに、本発明によれば、着目アドレスを単一アドレスではなく所定のアドレス範囲とすることにより、当該全アドレス範囲の試験後に故障が発生した場合には、故障が発生したアドレス範囲について単一アドレスについての試験を行うものであるスクリーニング試験を行うことにより、全体として試験回数を抑えることができる。
又、本発明によれば、一連の試験パターンを用いてＲＡＭ試験を全て行った場合において、着目期待値以外の期待値においては故障検出を行わないことにより、故障が検出された場合には予め決められた着目期待値で故障が発生したことを容易に判別することができる。
従って、本発明によれば、現実的な試験パターン数及び現実的な試験回数により試験対象ＲＡＭの高速動作時におけるＦＢＭ情報を取得することができ、障害解析が容易になるという特有の効果を奏する。その結果として、ＬＳＩの開発工程が短縮できる等の効果も奏する。
以上、本発明にかかる実施の形態及びその動作について図面を参照して説明することにより詳述してきたが、具体的な実施例はこれら実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
以下に本発明を付記する。
（付記１）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイス。
（付記２）
前記期待値比較手段は、
ＨＩＧＨ値を期待値としてテストを行う場合において、
前記テストパターン生成手段から出力される期待値データがＨＩＧＨ値かつ前記リードデータがＬＯＷ値である場合、
又は、
ＬＯＷ値を期待値としてテストを行う場合において、
前記テストパターン生成手段から出力される期待値データがＬＯＷ値かつ前記リードデータがＨＩＧＨ値である場合には、
前記故障保持手段に対するイネーブル制御を行うことを特徴とする付記１記載の半導体デバイス。
（付記３）
前記アドレス比較手段は、
アドレスを構成するビット毎に比較手段を有し、
前記比較手段の出力をマスクする手段を設けることにより、
前記リードアドレスが前記マスク手段によるマスク後の着目アドレス範囲に含まれる場合には、
前記故障保持手段に対するイネーブル制御を行うことを特徴とする付記１又は２記載の半導体デバイス。
（付記４）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
インクリメント手段と、
前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイス。
（付記５）
前記着目アドレス保持手段は、
前記スキャンチェーンには接続されないことを特徴とする付記４記載の半導体デバイス。
（付記６）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイスを有する情報処理装置。
（付記７）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
インクリメント手段と、
前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイスを有する情報処理装置。
（付記８）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
（付記９）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
（付記１０）
スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
前記スキャンチェーンにより設定されるアドレス保持手段と、
テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
前記故障保持手段にオン又はオフが可能な帰還回路を有し、
該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行った後において、
該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
図１は、一般的なＬＳＩの概念図を示す図である。 図２は、従来技術におけるＲＡＭ−ＢＩＳＴ回路の構成を示す図である。 図３は、従来技術における１ビット分の故障判定回路の構成を示す図である。 図４は、従来技術におけるＲＡＭ−ＢＩＳＴ回路を用いた試験フローを示す図である。 図５は、従来技術のＲＡＭ−ＢＩＳＴ回路において、ＦＢＭ情報を取得する場合の試験フローを示す図である。 図６は、本発明における実施例その１において、単一着目アドレスについてのみ故障判定を行うＲＡＭ−ＢＩＳＴ回路の構成を示す図である。 図７は、本発明における実施例その１において、アドレス比較回路及び故障保持制御回路の構成を示す図である。 図８は、本発明における実施例その２において、着目期待値の制限を行うことにより故障判定を行うＲＡＭ−ＢＩＳＴ回路の構成を示す図である。 図９は、本発明における実施例その２において、着目期待値の制限を行うことにより故障判定を行うＲＡＭ−ＢＩＳＴ回路の構成を示す図である。 図１０は、本発明における実施例その３において、着目アドレスを所定のアドレス範囲とする場合におけるアドレス比較回路及び故障保持制御回路の構成を示す図である。 図１１は、本発明における実施例その４において、着目アドレス保存機構を含めたＲＡＭ−ＢＩＳＴ回路の構成を示す図である。 図１２は、本発明における実施例その４において、着目アドレス保存機構の回路の構成を示す図である。 図１３は、本発明における実施例その４において、ＦＢＭ情報を取得する場合の試験フローを示す図である。 図１４は、一般的な１ビット分のＲＡＭセル回路の構成例を示す図である。 図１５は、ＲＡＭの高速動作試験において発生する障害の例を示すタイミングチャートである。 図１６は、ＲＡＭの高速動作試験において、書込み時のビット線が十分にプリチャージされる前に、次サイクルの読出しが開始された場合を示すタイミングチャートである。
符号の説明
１０１ ＬＳＩ
１１１ ＲＡＭ−ＢＩＳＴパターン生成ブロック
１２１ 試験対象ＲＡＭ
１２２ 故障判定回路
１４１ 任意ロジック回路
２０１ ＲＡＭ−ＢＩＳＴパターン生成ブロック
２１１ スキャンＦＦ（フリップフロップ）群
２１２ カウンタ設定用スキャンＦＦ（フリップフロップ）群
２１３ テストパターン生成回路
２２１ 試験対象ＲＡＭ
２３１ 期待値比較回路
２４１ 故障保持ＦＦ（フリップフロップ）
３０１ サイクル調整回路
３０３ ＡＮＤ（論理積）論理ゲート
３０４ Ｅｘ−ＯＲ（排他的論理和）論理ゲート
３０５ ＯＲ（論理和）論理ゲート
３０６ ＦＦ（フリップフロップ）
６１３ 着目アドレス設定用スキャンＦＦ（フリップフロップ）群
６１５ アドレス比較回路
６１６ 故障保持制御回路
７０４ 着目アドレスｂｉｔ−０用ＦＦ（フリップフロップ）
７０５ 着目アドレスｂｉｔ−１用ＦＦ（フリップフロップ）
７０６ 着目アドレスｂｉｔ−ｎ用ＦＦ（フリップフロップ）
８１４ 期待値判定信号設定用スキャンＦＦ（フリップフロップ）群
１１１５ 着目アドレス保存復帰フラグ設定用スキャンＦＦ（フリップフロップ）
１１１６ 着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）群
１２０２ 着目アドレス設定用スキャンＦＦ（フリップフロップ）（ＦＡ−ＦＦ）
１２０６ インクリメント回路
１２０７ 着目アドレス保存用ノンスキャンＦＦ（フリップフロップ）（ＦＡ２−ＦＦ）
１４０１ ｐＭＯＳトランジスタ（positive Metal Oxide Silicon：ｐ型金属酸化物半導体）
１４０３ ｎＭＯＳトランジスタ（negative Metal Oxide Silicon：ｎ型金属酸化物半導体）
１４０５ ＩＮＶ（インバータ）ゲート

Claims (10)

  1. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
    前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイス。
  2. 前記期待値比較手段は、
    ＨＩＧＨ値を期待値としてテストを行う場合において、
    前記テストパターン生成手段から出力される期待値データがＨＩＧＨ値かつ前記リードデータがＬＯＷ値である場合、
    又は、
    ＬＯＷ値を期待値としてテストを行う場合において、
    前記テストパターン生成手段から出力される期待値データがＬＯＷ値かつ前記リードデータがＨＩＧＨ値である場合には、
    前記故障保持手段に対するイネーブル制御を行うことを特徴とする請求項１記載の半導体デバイス。
  3. 前記アドレス比較手段は、
    アドレスを構成するビット毎に比較手段を有し、
    前記比較手段の出力をマスクする手段を設けることにより、
    前記リードアドレスが前記マスク手段によるマスク後の着目アドレス範囲に含まれる場合には、
    前記故障保持手段に対するイネーブル制御を行うことを特徴とする請求項１又は２記載の半導体デバイス。
  4. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    インクリメント手段と、
    前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
    前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
    前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイス。
  5. 前記着目アドレス保持手段は、
    前記スキャンチェーンには接続されないことを特徴とする請求項４記載の半導体デバイス。
  6. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    前記アドレス保持手段に保持する着目アドレスと前記リードアドレスとを比較するアドレス比較手段と、
    前記アドレス比較手段における比較の結果、前記着目アドレスと前記リードアドレスとが一致した場合には、前記故障保持手段に対するイネーブル制御を行う故障保持制御手段とを有することを特徴とする半導体デバイスを有する情報処理装置。
  7. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスを有する情報処理装置であって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに入力を行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段から出力される期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    インクリメント手段と、
    前記スキャンチェーンにより設定される着目アドレス保存復帰フラグ手段と、
    前記インクリメント手段により、前記アドレス保持手段に保持される着目アドレスのインクリメント後の値を保持する着目アドレス保存手段とを有し、
    前記着目アドレス保存復帰フラグ手段を設定することにより、前記着目アドレス保存手段が保持する値を前記着目アドレス保持手段に復帰させることを特徴とする半導体デバイスを有する情報処理装置。
  8. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    前記故障保持手段にオン又はオフが可能な帰還回路を有し、
    該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
    前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
    前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
  9. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    前記故障保持手段にオン又はオフが可能な帰還回路を有し、
    該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
    前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
  10. スキャンチェーン及び少なくとも１つの記憶デバイスを有する半導体デバイスであって、
    前記スキャンチェーンにより設定されるアドレス保持手段と、
    テストパターンを生成しライトアドレスとともに前記記憶デバイスに対するライトを行うテストパターン生成手段と、
    前記テストパターン生成手段からリードアドレスを与えることにより、前記記憶デバイスから出力されるリードデータと前記テストパターン生成手段からリードされる期待値データとの比較を行う期待値比較手段と、
    前記期待値比較手段における比較結果が不一致である場合には、該比較結果を故障状態として保持を行う故障保持手段とを有する半導体デバイスにおいて、
    前記故障保持手段にオン又はオフが可能な帰還回路を有し、
    該記憶デバイスの試験における初期化時に前記帰還回路をオンに設定し、
    前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリードを実行し、
    前記記憶デバイスの全てのアドレスに対するライト及びリードの完了後に、前記故障保持手段に保持された故障情報の読出しを行った後において、
    該記憶デバイスの試験における初期化時に前記帰還回路をオフに設定し、
    前記テストパターン生成手段により生成されたテストパターンをクロックの印加とともに、前記記憶デバイスに対するライト及びリード並びに前記故障保持手段に保持された故障情報の読出しを行うことを特徴とする半導体デバイスの試験方法。
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