CN102055476B

CN102055476B - 管线式时间数字转换器

Info

Publication number: CN102055476B
Application number: CN 200910220812
Authority: CN
Inventors: 邱焕科; 施鸿源; 陈秋榜; 阙资展
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2009-11-06
Filing date: 2009-11-06
Publication date: 2013-10-23
Anticipated expiration: 2029-11-06
Also published as: CN102055476A

Abstract

本发明涉及一种管线式时间数字转换器，具有相互串联的多个时间数字转换单元。每一个时间数字转换单元各自包括延迟单元、输出单元以及测定单元。延迟单元接收来自前一级时间数字转换单元所输出的第一时钟信号与第一参考信号。延迟单元于第一参考信号的触发沿与第一时钟信号的触发沿之间产生多个取样相位，并分别依据这些取样相位对第一时钟信号进行取样而获得多个取样值。输出单元计算这些取样值而输出转换值。测定单元依据这些取样值与这些取样相位解析出时间剩余残值，并将时间剩余残值输出给下一级时间数字转换单元。

Description

管线式时间数字转换器

技术领域

本发明涉及一种时间数字转换器(Time-to-Digital Converter，TDC)，且特别是有关于一种管线式时间数字转换器(pipeline TDC)。。

背景技术

时间数字转换器为近年来集成电路发展的重要技术之一，因其广泛应用在通讯、生医、及量测等芯片中。例如，在通讯芯片的数字式锁相回路(DigitalPhase-Locked Loop，DPLL)中使用解析度(Resolution)较高的时间数字转换器，可以降低回路频宽内的相位噪声(In-Band Phase Noise)。如相位噪声若要低于100dBc/Hz，则其解析度会需要高达6ps。不过，要设计出高解析度的时间数字转换器，是个挑战。

目前高解析度的时间数字转换器主要面临三个问题：(1)先进制程电路的解析度足够高吗？(2)可以增加电路操作的动态范围(Dynamic-Range)吗？(3)可以避免使用复杂方式或超高速时钟处理资料吗？因此，必须在三者之间做取舍，以满足系统应用及功率需求。就解析度而言，为数字式锁相回路重要标准之一。

如美国专利案号7,205,924，其使用Vernier型态的时间数字转换器，在高速时钟(2GHz)及参考时钟(26MHz)两路径均加入延迟电路。此架构的解析度受限于延迟电路，且与半导体制程高度相关，于CMOS 90nm制程仅提供约20ps的解析度。

或者，如Minjae Lee及Asad A.Abidi等人所发表的论文“A9b，1.25psresolution coarse-fine time-to-digital converter in 90nm CMOS that amplifies atime residue”(IEEE JSSCC，vol.43，no.4，pp.769-777，Apr.2008)。当解析度不足时，其将剩余残值(residue)利用已校正好的时间放大器(Time Amplifier，TA)放大再解析，使得解析度达到1.25ps。此架构需要相当复杂的校正电路来校正时间放大器，而最主要的问题是时间无法像电压使用回授方式获得精准的时间放大增益。时间放大器的非理想效应，是相当难处理的问题。

若使用环形闸控振荡器(Gated Ring Oscillator，GRO)来提升解析度，如美国专利案号6,754,613及美国专利申请案号2008/0,069,292 A1等，并不需要处理时间放大器的问题。不过，此架构要获得较高的解析度(例如解析度达到1ps)，会需要相当高的振荡频率，消耗相当大的功率(约10倍)。

另外，例如E.Temporiti、C.Weltin-Wu、D.Baldi、R.Tonietto、及F.Svelto等人所发表的论文“A 3 GHz fractional all-digital PLL with a 1.8MHz bandwidthimplementing spur reduction techniques”(IEEE JSSCC，vol.44，no.3，pp.824-834，Mar.2009)，其藉由已校正好的延迟电路在多个高速时钟之间产生些许的差异，来增加其解析度。例如已校正好的延迟电路，利用每5个高速时钟半周期(semi-period)会有1个半周期多取样一次，其解析度也高达7.9ps。不过，此架构的缺点是，若增加电路操作的动态范围，也就是降低高速时钟的频率，会无法利用多个高速时钟来产生差异，其解析度也会降低。

发明内容

本说明提供一种管线式时间数字转换器，以简洁、弹性且有效的电路设计架构提供高解析度的时间数字转换器。利用管线式处理，可兼顾解析度及动态范围，亦不需要处理时间放大器所需的精准时间放大增益，达到设计及使用上更有效能。

提出一种管线式时间数字转换器实施例，具有相互串联的多个时间数字转换单元。每一个时间数字转换单元各自包括延迟单元、输出单元以及测定单元。延迟单元接收来自前一级时间数字转换单元所输出的第一时钟信号与第一参考信号。延迟单元于第一参考信号的触发沿与第一时钟信号的触发沿之间产生多个取样相位，并分别依据这些取样相位对第一时钟信号进行取样而获得多个取样值。输出单元耦接至延迟单元以接收这些取样值，并计算这些取样值而输出转换值。测定单元耦接至延迟单元以接收这些取样值与这些取样相位。测定单元于这些取样相位中选择与第一时钟信号的触发沿相对应的一个取样相位作为第二参考信号，以及依据第一时钟信号的触发沿产生一个脉冲作为第二时钟信号，并将第二参考信号与第二时钟信号输出给下一级时间数字转换单元。

在本发明的一实施例中，还包括一闩锁单元，耦接至该多个时间数字转换单元，闩锁该多个时间数字转换单元所输出的转换值，以输出一数字码。

在本发明的一实施例中，该延迟单元包括：

多个可控延迟器，其彼此相互串联，该多个可控延迟器中第一个的输入端接收该第一时钟信号，该多个可控延迟器的输出端提供该多个取样相位，其中该多个可控延迟器依据一控制信号而决定延迟时间；以及

多个取样器，该多个取样器的触发端接收该第一参考信号，该多个取样器的输入端以一对一方式耦接至该多个可控延迟器的输出端，而该多个取样器的输出端提供该多个取样值。

在本发明的一实施例中，该延迟单元包括：

多个延迟电路，其彼此相互串联，该多个延迟电路中第一个的输入端接收该第一时钟信号；

多个可控延迟器，其彼此相互串联，该多个可控延迟器中第一个的输入端接收该第一参考信号，该多个可控延迟器的输出端提供该多个取样相位，其中该多个可控延迟器依据一控制信号而决定延迟时间；以及

多个取样器，该多个取样器的触发端以一对一方式耦接至该多个可控延迟器的输出端，该多个取样器的输入端以一对一方式耦接至该多个延迟电路的输出端，而该多个取样器的输出端提供该多个取样值。

在本发明的一实施例中，该延迟单元包括：

多个取样器，该多个取样器的触发端以一对一方式耦接至该多个可控延迟器的输出端，该多个取样器的输入端接收该第一时钟信号，而该多个取样器的输出端提供该多个取样值。

在本发明的一实施例中，取样器为D触发器。

在本发明的一实施例中，该输出单元还加总该多个取样值而输出一取样总值，而该多个时间数位数字转换胞单元的每一个各自还包括：

一校准单元，耦接至该输出单元与该延迟单元，其比较该取样总值与一参考值以获得一比较结果，并依据该比较结果提供该控制信号而调整该多个可控延迟器的延迟时间。

在本发明的一实施例中，该输出单元包括：

一计算单元，其耦接至该延迟单元以接收该多个取样值，加总该多个取样值而获得一全周期取样值以及一半周期取样值；以及

一补数单元，其依据该多个取样值中第一个而调整该半周期取样值以输出该转换值，以及依据该多个取样值中第一个而调整该全周期取样值以输出一取样总值。

在本发明的一实施例中，该计算单元包括：

多个第一加法器，其彼此相互串联，以加总该多个取样值，而从该多个第一加法器中的两个加法器分别输出该半周期取样值与该全周期取样值；

多个异或门，其二个输入端接收该多个取样值中相对应的两个取样值；以及

多个第二加法器，其彼此相互串联，以加总该多个异或门的输出，而获得一异或运算加总值。

在本发明的一实施例中，该多个时间数字转换单元的每一个各自还包括：

一校准单元，耦接至该输出单元与该延迟单元，其比较该取样总值与一第一参考值以获得一第一比较结果，以及比较该异或运算加总值与一第二参考值以获得一第二比较结果，并依据该第一比较结果与该第二比较结果提供该控制信号而调整该多个可控延迟器的延迟时间。

在本发明的一实施例中，该补数单元包括：

一加法器，其加总该半周期取样值与一第一参考值；

一第一减法器，其将该第一参考值减去该半周期取样值；

一多工器，其控制端接收该多个取样值中第一个，其第一输入端耦接至该加法器的输出端，其第二输入端耦接至该第一减法器的输出端，而其输出端提供该转换值；

一第二减法器，其将一第三参考值减去该全周期取样值；以及

一多工器，其控制端接收该多个取样值中第一个，其第一输入端耦接至该第二减法器的输出端，其第二输入端接收该全周期取样值，而其输出端提供该取样总值。

在本发明的一实施例中，该测定单元包括：

一第一半周期测定电路，其检查该多个取样值中前半周期的取样值，并依据检查结果于该多个取样相位中前半周期的取样值选择其中一个输出；

一第二半周期测定电路，其检查该多个取样值中后半周期的取样值，并依据检查结果于该的取样值取样相位中后半周期的取样值选择其中一个输出；

一多工器，其二个输入端各自耦接至该第一半周期测定电路的输出端与该第二半周期测定电路的输出端，而该多工器的控制端接收该多个取样值中第一个，该多工器的输出端提供该第二参考信号；

一D触发器，其输入端接收该第一参考信号，其触发端接收该第一时钟信号；

一第一可控延迟器，其输入端耦接至该D触发器的输出端；以及

一第二可控延迟器，其输入端耦接至该第一可控延迟器的输出端，其中该第一可控延迟器与该第二可控延迟器依据一控制信号而决定延迟时间。

在本发明的一实施例中，该测定单元还包括：

一异或门，其第一输入端耦接至该第一可控延迟器的输出端，其第二输入端耦接至该第二可控延迟器的输出端，而该异或门的输出端提供该第二时钟信号。

在本发明的一实施例中，该第一半周期测定电路包括：

多个或非门，其具有一反相输入端、一非反相输入端与一输出端，其中第i个或非门的反相输入端耦接至第i-1个或非门的输出端，而第i个或非门的非反相输入端接收第i个取样值；以及

多个多工器，其具有控制端、第一输入端、第二输入端与输出端，其中第i个多工器的控制端耦接至第i个或非门的输出端，第i个多工器的输出端耦接至第i+1个多工器的第二输入端，而第i个多工器的第一输入端接收第i+1个取样相位；其中，i为自然数。

在本发明的一实施例中，还包括至少一个时间放大器，其耦接于相邻两个时间数字转换单元之间。

基于上述，设计一个管线式时间数字转换器实施例。本实施例将整体架构分割成数个子架构(时间数字转换单元)。每一个子架构仅负责几比特的解析度。使用者可以藉由串接子架构的个数而弹性地决定解析度。

本发明至少具有下述优点：

1、对延迟电路进行校正，避开相当复杂的时间放大器校正；

2、适当使用时间放大器，避开额外使用振荡器达到高的解析度；

3、对Vernier架构进行分割，避开庞大的校正电路；

4、可以降低高速时钟HCK1的频率，亦可达到高的解析度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为说明一种管线式时间数字转换器的模块示意图实施例；

图2为说明图1中时间数字转换单元110-1的模块示意图实施例；

图3为明图1中信号的时序示意图实施例；

图4为说明图1中时间数字转换单元110-1的模块示意图另一实施例；

图5A～图5C为说明图1中延迟单元的电路示意图实施例；

图6为说明图4中计算单元的电路示意图实施例；

图7为说明图4中补数单元的电路示意图实施例；

图8是说明参考信号REF1与时钟信号HCK1二者时间距离(相位差)小于半周期的信号时序示意图；

图9为说明图4中校准单元的电路示意图实施例；

图10为说明图4中测定单元的电路示意图实施例。

【主要元件符号说明】

100：管线式时间数字转换器

110-1、110-2、110-m：时间数字转换单元

120：闩锁单元

210：延迟单元

220：输出单元

221：计算单元

222：补数单元

230：测定单元

440：校准单元

450：修正单元

510、540、570、1050：可控延迟器

520、530、560：取样器

550：延迟电路

610：第一加法器

630：第二加法器

710：第三加法器

990：第四加法器

620、1060：异或门

720：第一减法器

730：第二减法器

740、750、1011、1030：多工器

910、950：比较器

920、960：增益放大器

930、970：累加器

940、980：低通滤波器

1010：第一半周期测定电路

1020：第二半周期测定电路

1012：或非门

1013：与门

1040：D触发器

CD：控制信号

CKD<N:0>、CKD<0>～CKD<N>：取样相位

D<N:0>、D<0>～D<N>：取样值

HCK1、HCK2、HCK2’：时钟信号

O’：半周期取样值

OUT：数字码

OUT1、OUT2、OUTm：转换值

REF1、REF2、REF2’：参考信号

S’：全周期取样值

S_sample：取样总值

S_XOR：异或运算加总值

TA1：时间放大器

X<N:0>：异或运算值

具体实施方式

图1为一种管线式时间数字转换器的模块示意图实施例。请参照图1，管线式时间数字转换器100被分割成数个子架构(即多个时间数字转换单元110-1、110-2、......、110-m)。每个子架构为类似Vernier型态的时间数字转换器。时间数字转换单元110-1～110-m相互串联而形成管线架构。时间数字转换单元110-1～110-m内部各自具有校准电路，以对延迟电路进行时间延迟及线性度调整。由于Vernier型态时间数字转换器的校准电路大小正比于延迟电路个数的平方，因此进行分割可以减少大量的校准电路。例如，假设高速时钟(即HCK1)及参考时钟(即REF1)的频率分别为400MHz及40MHz，当分别设计成1个子架构的时间数字转换器以及3个子架构相互串接的管线式时间数字转换器，其延迟电路个数分别为336及3×40，则后者校正电路的大小仅约为前者的1/23。

在相邻两个时间数字转换单元之间可以选择性地配置一个时间放大器，例如时间放大器(Time Amplifier)TA1耦接于时间数字转换单元110-1与110-2之间。时间放大器TA1可以将时间数字转换单元110-1所输出时钟信号HCK2’与参考信号REF2’的时间特性放大，例如放大时钟信号HCK2’的脉宽，以及放大时钟信号HCK2’与参考信号REF2’的时间距离。时间放大器TA1将时钟信号HCK2’与参考信号REF2’的时间特性放大后，输出时钟信号HCK2与参考信号REF2给下一级时间数字转换单元110-2。应用本实施例者可以依据其设计需求而以任何方式实现时间放大器。例如，可以将论文“A9b，1.25psresolution coarse-fine time-to-digital converter in 90nm CMOS that amplifies atime residue”(IEEE JSSCC，vol.43，no.4，pp.769-777，Apr.2008)中所揭露的时间放大器应用于图1所示时间放大器。

在某些实施例中，若时间数字转换单元110-2中延迟单元的最小延迟时间(smallest delay time)足够小，也就是时间数字转换单元110-2的延迟单元可以处理时间数字转换单元110-1所输出时钟信号HCK2’与参考信号REF2’，则应用本实施例者可以依据其设计需求而省略时间放大器TA1。

每个时间数字转换单元110-1～110-m仅负责几比特的解析度。例如，时间数字转换单元110-1对时钟信号HCK1与参考信号REF1的相位差转换为第一转换值OUT1，然后将无法解析的时间剩余残值(time residue)传递给下一级时间数字转换单元110-2。时间数字转换单元110-2对时间数字转换单元110-1所输出的时间剩余残值再进行相同的转换操作，也就是将时钟信号HCK2’与参考信号REF2’的相位差转换为第二转换值OUT2。其他时间数字转换单元的操作可依上述而类推。因此，第一级时间数字转换单元110-1可提供较粗糙的转换值，而第二级时间数字转换单元110-2可提供更精细的转换值。使用者可以藉由串接时间数字转换单元的个数而弹性地决定解析度。耦接至时间数字转换单元110-1～110-m的闩锁单元120可以闩锁这些转换值OUT1、OUT2、...、OUTm，以输出数字码OUT。

时间数字转换单元110-1～110-m当中每一个的实现方式可以是相同或相似的。以下将以时间数字转换单元110-1作为说明例。图2为依照本发明实施例说明图1中时间数字转换单元110-1的模块示意图。此实施例假设m为2，也就是管线式时间数字转换器100有两级管线架构。时间数字转换单元110-1包括延迟单元(delay unit)210、输出单元(output unit)220以及测定单元(determination unit)230。延迟单元210接收来自前一级时间数字转换单元所输出的第一时钟信号与第一参考信号。于本实施例中，由于时间数字转换单元110-1是管线架构中的第一级转换单元，因此延迟单元210接收管线式时间数字转换器100外部元件(未绘示)所提供的第一时钟信号HCK1与第一参考信号REF1。

图3为依照说明图1中信号的时序示意图实施例。假设每个时间数字转换单元负责4比特的解析度，故必须调整延迟单元210的时间延迟，而使HCK1中每1个时钟半周期(semi-period)刚好有8次取样(Sampling)。

请同时参照图2与图3，延迟单元210于参考信号REF1的触发沿(例如上升沿)与时钟信号HCK1的触发沿(例如上升沿)之间产生多个取样相位CKD<N:0>，并分别依据这些取样相位CKD<N:0>对时钟信号HCK1进行取样而获得N+1个取样值D<N:0>。应用本实施例者可以依据其设计需求而以任何方式实现延迟单元210。例如，可以将美国专利公开号第2008/0069292号专利案中所揭露的环型振荡器应用于图2所示延迟单元210。另外，取样相位CKD<N:0>的个数(即N值)亦需视设计需求而决定。例如，信号HCK1的半周期(semi-period)中取样相位为8个，而取样相位CKD<N:0>为19个取样相位(即N为18)，也就是对时钟信号HCK1多保留3个取样，以避免校正时有无法辨识的情况发生。

输出单元220耦接至延迟单元210以接收取样值D<N:0>，并计算这些取样值D<N:0>而输出一转换值。以图3为例，D<N:0>中第15比特(即D<14>)为逻辑0，而第16比特(即D<15>)却为逻辑1，可见得时钟信号HCK1的触发沿出现在第15个取样相位(即CKD<14>)与第16个取样相位(即CKD<15>)之间。因此，输出单元220可以藉由计算这些取样值D<N:0>而获知参考信号REF1与时钟信号HCK1二者触发沿的时间距离为15个取样相位(即CKD<0>～CKD<14>)，进而输出对应的转换值OUT1(例如输出二进值“1111”)给闩锁单元120。此转换值OUT1可以作为数字码OUT的最高有效比特(most significantbit，MSB)。

测定单元230耦接至延迟单元210以接收取样值D<N:0>与取样相位CKD<N:0>。测定单元230将输出单元220无法解析的时间剩余残值(timeresidue)传递给下一级时间数字转换单元110-2。更仔细地说，测定单元230于取样相位CKD<N:0>中选择第一时钟信号HCK1的触发沿所对应的一个取样相位作为第二参考信号REF2’。以图3为例，测定单元230选择第15个取样相位CKD<14>，并将取样相位CKD<14>输出给时间数字转换单元110-2。另外，测定单元230依据第一时钟信号HCK1的触发沿产生一个脉冲(pulse)作为第二时钟信号HCK2’，此脉冲的宽度可视设计需求而定。例如，此脉冲的宽度可以约略大于取样相位CKD<N:0>中相邻两取样相位的时间距离。由图3可以清楚看出，第二参考信号REF2’与第二时钟信号HCK2’二者触发沿的时间距离(即相位差)便是输出单元220无法解析的时间剩余残值。因此，测定单元230将第二参考信号REF2’与第二时钟信号HCK2’输出给下一级时间数字转换单元110-2。

时间数字转换单元110-2的实施方式与时间数字转换单元110-1相似。时间数字转换单元110-2的延迟单元与输出单元再一次地进行上述操作过程，而对时间数字转换单元110-1所输出的时间剩余残值进一步地进行时间对数字的转换处理，以提供更精细(更高解析度)的转换值OUT2。此转换值OUT2可以作为数字码OUT的最低有效比特(least significant bit，LSB)。

闩锁单元120具有多个闩锁器(或D触发器)。这些闩锁器的触发端均接收管线式时间数字转换器100外部元件所提供的第一参考信号REF1。这些闩锁器中一部分闩锁器的输入端耦接至时间数字转换单元110-1的输出单元220，而另一部分闩锁器的输入端耦接至时间数字转换单元110-2的输出单元。依据第一参考信号REF1的触发时序，闩锁单元120可以闩锁转换值OUT1与OUT2，以输出数字码OUT。

应用上述实施例者可以依据其设计需求而修改时间数字转换单元的实现方式。例如，图4为说明图1中时间数字转换单元110-1的模块示意图另一实施例。时间数字转换单元110-1与110-2的实现方式可以是相同或相似的。以下将以时间数字转换单元110-1作为说明例。图4所示管线式时间数字转换器100的部份实现方式与操作过程与图2所示管线式时间数字转换器100是相同的，故在此不予赘述。与图2相比，图4所示时间数字转换单元110-1还包括校准单元(calibration unit)440。

请同时参照图3与图4，输出单元220除了输出转换值OUT1给闩锁单元120外，还输出取样总值S_sample给校准单元440。输出单元220加总取样值D<N:0>而输出取样总值S_sample。校准单元440耦接至输出单元220与延迟单元210。校准单元440比较取样总值S_sample与某一参考值，并依据比较结果提供控制信号CD给延迟单元210，以调整取样相位CKD<N:0>的时间距离。

假设依照设计需求，信号HCK1的半周期(semi-period)中应该有8个取样相位，则输出单元220会加总19个取样值D<0>～D<18>(即D<18:0>)。以图3为例，加总取样值D<0>～D<18>后的取样总值S_sample为8。若参考值被设定为8，则校准单元440比较取样总值S_sample与此一参考值后，得知信号HCK1的半周期中恰有8个取样相位而符合系统规格，因此校准单元440透过控制信号CD而使延迟单元210保持目前的延迟时间，也就是保持取样相位CKD<N:0>目前的时间距离。若取样总值S_sample小于此一参考值，表示信号HCK1的半周期中的取样相位不足8个，则校准单元440透过控制信号CD而减少取样相位CKD<N:0>的时间距离。若取样总值S_sample大于此一参考值，表示信号HCK1的半周期中的取样相位超过8个，则校准单元440透过控制信号CD而增加取样相位CKD<N:0>的时间距离。如此，校准单元440可以有效地调校延迟单元210的延迟时间。

应用本实施例者可以视其设计需求而选择性地配置修正单元(correctionunit)450于时间数字转换单元110-1中，如图4所示。此修正单元450可以调整校准单元440所输出的控制信号CD，以对延迟单元210进行非线性(non-linear)的修正。应用本实施例者可以依据其设计需求而以任何方式实现校准单元440与修正单元450。例如，可以将论文“A 3 GHz Fractional All-DigitalPLL With a 1.8MHz Bandwidth Implementing Spur Reduction Techniques”(IEEEJSSCC，vol.44，no.3，pp.824-834，Mar.2009)中所揭露的calibration loop与correction loop应用于图4所示校准单元440与修正单元450。

图5A～图5C为说明图1中延迟单元的电路示意图实施例。请参照图5A，此延迟单元210包括N+1个可控延迟器510以及N+1个取样器520。这些可控延迟器510彼此相互串联。可控延迟器510中第一个的输入端接收第一时钟信号HCK1。这些可控延迟器510的输出端提供取样相位CKD<N:0>。依据校准单元440所输出的控制信号CD，每一个可控延迟器510可以决定其本身的延迟时间αD。取样器520的触发端接收第一参考信号REF1。这些取样器520的输入端是以一对一方式耦接至可控延迟器510的输出端。取样器520的输出端提供取样值D<N:0>。上述取样器520可以是D触发器、闩锁器或是其他取样电路。

图5B是延迟单元210的另一种实现方式。此延迟单元210包括N+1个取样器530以及N+1个可控延迟器540。这些可控延迟器540彼此相互串联。可控延迟器540中第一个的输入端接收第一参考信号REF1。这些可控延迟器540的输出端提供取样相位CKD<N:0>。每一个可控延迟器540依据校准单元440所输出的控制信号CD而决定其本身的延迟时间αD。因此，校准单元440可以藉由控制信号CD而调整取样相位CKD<N:0>的时间距离。取样器530的触发端以一对一方式耦接至可控延迟器540的输出端。这些取样器530的输入端接收第一时钟信号HCK1，而这些取样器530的输出端提供取样值D<N:0>。上述取样器530可以是D触发器、闩锁器或是其他取样电路。

图5C是延迟单元210的第三种实现方式。此延迟单元210包括N+1个延迟电路550、N+1个取样器560以及N+1个可控延迟器570。这些延迟电路550彼此相互串联。延迟电路550中第一个的输入端接收第一时钟信号HCK1。延迟电路550中每一级延迟电路均将其输入端的信号延迟一段时间D后，经由其输出端将延迟信号传送给下一级延迟电路。可控延迟器570亦是彼此相互串联。这些可控延迟器570中第一个的输入端接收第一参考信号REF1。可控延迟器570的输出端提供取样相位CKD<N:0>。每一个可控延迟器570依据校准单元440所输出的控制信号CD而决定其本身的延迟时间αD，进而调整取样相位CKD<N:0>的时间距离。多个取样器560的触发端以一对一方式耦接至可控延迟器570的输出端，而其输入端则以一对一方式耦接至延迟电路550的输出端。这些取样器560的输出端提供取样值D<N:0>。上述取样器560可以是D触发器、闩锁器或是其他取样电路。

图4绘示出输出单元220的其中一种实施例。于此例中，输出单元220包括计算单元(computing unit)221以及补数单元(complement unit)222。计算单元221耦接至延迟单元210以接收取样值D<N:0>。计算单元221加总这些取样值D<N:0>而获得全周期取样值S’以及半周期取样值O’。值得注意的是，应用本发明者可以视其设计需求而决定加总这些取样值D<N:0>的部份或全部。本实施例将假设信号HCK1的半周期中应该有8个取样相位，因此计算单元221加总前8个取样值D<0>～D<7>(即D<7:0>)而获得半周期取样值O’，以及加总全19个取样值D<0>～D<18>(即D<18:0>)而获得全周期取样值S’。其中多保留3个取样，以避免校准时有无法辨识的情况发生。

补数单元222依据这些取样值D<N:0>中第一个D<0>而调整半周期取样值O’以输出转换值OUT1给闩锁单元120。补数单元222另依据取样值D<N:0>中第一个D<0>而调整全周期取样值S’以输出取样总值S_sample给校准单元440。校准单元440比较取样总值S_sample与参考值“8”，并依据比较结果调整控制信号CD，以控制延迟单元210所输出取样相位CKD<N:0>的时间距离。

要特别说明的是，本实施例中计算单元221会另外对取样值D<N:0>进行异或运算，而获得多个异或运算值X<N:0>，如图3所示。异或运算值X<N:0>可以呈现第一时钟信号HCK1的转态状况。计算单元221将异或运算值X<N:0>进行加总计算，而输出异或运算加总值S_XOR给校准单元440。校准单元440可以藉由异或运算加总值S_XOR而了解在取样相位CKD<N:0>的取样范围中，第一时钟信号HCK1的转态次数。计算单元221是否提供异或运算加总值S_XOR，以及校准单元440是否处理异或运算加总值S_XOR，均视设计需求而决定。在某些实施例中，异或运算加总值S_XOR可能会被省略。

图6为说明图4中计算单元221的电路示意图实施例。在此假设依照设计需求，信号HCK1的半周期中应该有8个取样相位。计算单元221包括18个第一加法器610、18个异或门620以及17个第二加法器630。第一加法器610彼此相互串联，以加总取样值D<0>～D<18>，而分别从第一加法器610中第7个加法器与第18个加法器输出半周期取样值O’与全周期取样值S’。异或门620的二个输入端接收取样值D<0>～D<18>中相对应的两个取样值，例如第1个异或门接收D<0>与D<1>，而第2个异或门接收D<1>与D<2>，其余以此类推。异或门620的输出端提供异或运算值X<N:0>(在此为X<17:0>)。第二加法器630彼此相互串联，以加总异或门620的输出X<N:0>，而获得异或运算加总值S_XOR。

图7为说明图4中补数单元222的电路示意图实施例。补数单元222包括第三加法器710、第一减法器720、第二减法器730、多工器740以及多工器750。第三加法器710加总半周期取样值O’与第一参考值。本实施例将设定第一参考值为8，因此第三加法器710将输出8+O’。第一减法器720将第一参考值减去半周期取样值O’，也就是8-O’。多工器740的控制端接收取样值D<0>。若取样值D<0>为1，表示参考信号REF1与时钟信号HCK1二者触发沿之间，时钟信号HCK1有一个完整的波谷。也就是说，在取样相位CKD<18:0>的取样范围中有8个取样值为0，如图3所示。因此，若取样值D<0>为1，则多工器740选则将第三加法器710所输出的值(即8+O’)作为转换值OUT1而传送给闩锁单元120。也就是说，以图3为例，取样值D<0>～D<7>的半周期取样值O’仅呈现取样相位CKD<6:0>的个数，因此尚需加上CKD<14:7>的个数，才是参考信号REF1与时钟信号HCK1二者触发沿之间的取样相位个数。

反之，若取样值D<0>为0，表示参考信号REF1与时钟信号HCK1二者触发沿之间，时钟信号HCK1有一个不完整的波谷。图8是说明参考信号REF1与时钟信号HCK1二者时间距离(相位差)小于半周期的信号时序示意图。以图8为例，加总取样值D<7:0>而获得的半周期取样值O’为3，因此多工器740选择将第一减法器720所输出的值(即8-O’)作为转换值OUT1而传送给闩锁单元120。也就是说，以图8为例，若取样值D<0>为0，半周期取样值O’仅呈现不属于信号REF1触发沿至信号HCK1触发沿范围的取样相位CKD<7:5>的个数，因此尚需求取半周期取样值O’的补数(即8-O’)，才是参考信号REF1与时钟信号HCK1二者触发沿之间的取样相位个数。

请参照图7，第二减法器730将第三参考值减去全周期取样值S’。本实施例将设定第三参考值为19，因此第二减法器730将输出19-S’。多工器750的控制端接收取样值D<0>。若取样值D<0>为1，则多工器740选择将第二减法器730所输出的值(即19-S’)作为取样总值S_sample而传送给校准单元440。以图3为例，加总取样值D<0>～D<18>所获得的全周期取样值S’仅呈现不完整半周期(即取样相位CKD<6:0>)的取样个数与另一个不完整半周期(即取样相位CKD<18:15>)的取样个数，因此尚需求取全周期取样值S’的补数(即19-S’)，才是一个完整半周期的取样相位个数。

若取样值D<0>为0，则多工器750选则将全周期取样值S’作为取样总值S_sample而传送给校准单元440。以图8为例，加总取样值D<0>～D<18>所获得的全周期取样值S’已经呈现一个完整半周期的取样相位个数，因此全周期取样值S’不需处理而可以直接输出给校准单元440。

图9为说明图4中校准单元440的电路示意图实施例。校准单元440包括比较器910、比较器950、增益放大器920、增益放大器960、累加器930、累加器970、低通滤波器940、低通滤波器980与第四加法器990。其中，低通滤波器940具有较宽频带，而低通滤波器980的频带则相对较窄。比较器950比较第一参考值与取样总值S_sample。本实施例将设定第一参考值为8。若取样总值S_sample大于8，则比较器950输出“1”给增益放大器960。若取样总值S_sample等于8，则比较器950输出“0”给增益放大器960。若取样总值S_sample小于8，则比较器950输出“-1”给增益放大器960。增益放大器960对比较器950的输出进行增益调整，然后将结果输出给累加器970。上述增益放大器960的增益值G是依据校准系统稳定需求而决定的。累加器970累计比较器950的比较结果，并将累加结果透过低通滤波器980传送给第四加法器990。

比较器910比较第二参考值与异或运算加总值S_XOR。本实施例将设定第二参考值为2。若异或运算加总值S_XOR大于2，则比较器910输出“-1”给增益放大器920。若异或运算加总值S_XOR等于2，则比较器910输出“0”给增益放大器920。若异或运算加总值S_XOR小于2，则比较器910输出“1”给增益放大器920。增益放大器920对比较器910的比较结果进行增益调整，然后输出给累加器930。上述增益放大器920的增益值G是依据校准系统稳定需求而决定的。累加器930累计比较器910的比较结果，并将累加结果透过低通滤波器940传送给第四加法器990。第四加法器990依据比较器910的比较结果与比较器950的比较结果，提供控制信号CD而调整延迟单元210中可控延迟器的延迟时间。

异或运算加总值S_XOR表示了在取样期间中时钟信号HCK1历经几个半周期。例如，取XOR运算总合为2，表示在取样期间中时钟信号HCK1有一个完整的半周期。取样总值S_sample表示了时钟信号HCK1在取样期间中完整半周期的取样次数。同时判断异或运算加总值S_XOR≤2而取样总值S_sample≥8，两者同时运作会达到收敛稳定。应用本实施例者可以依据设计需求而省略比较器910、增益放大器920、累加器930、低通滤波器940与第四加法器990。例如，第二级时间数字转换单元110-2的校准单元可以省略比较器910、增益放大器920、累加器930、低通滤波器940与第四加法器990。

图10为说明图4中测定单元230的电路示意图实施例。测定单元230包括第一半周期测定电路1010、第二半周期测定电路1020与多工器1030。第一半周期测定电路1010检查取样值D<N:0>中前半周期的取样值，并依据检查结果于取样相位CKD<N:0>中前半周期的取样值选择输出其中一个。例如，第一半周期测定电路1010检查取样值D<0>～D<8>，并依据检查结果于取样相位CKD<0>～CKD<8>中选择输出其中一个。

第二半周期测定电路1020检查取样值D<N:0>中后半周期的取样值，并依据检查结果于取样相位CKD<N:0>中后半周期的取样值选择输出其中一个。例如，第二半周期测定电路1020检查取样值D<8>～D<16>，并依据检查结果于取样相位CKD<8>～CKD<16>中选择输出其中一个。

多工器1030的二个输入端各自耦接至第一半周期测定电路1010的输出端与第二半周期测定电路1020的输出端，而多工器1030的控制端接收取样值D<0>。当取样值D<0>为1，如图3所示，表示时间剩余残值会出现在取样期间的后半周期，例如出现在CKD<8>～CKD<16>中。因此多工器1030选择将第二半周期测定电路1020的输出做为第二参考信号REF2’而传送给时间数字转换单元110-2。当取样值D<0>为0，如图8所示，表示时间剩余残值会出现在取样期间的前半周期，例如出现在CKD<0>～CKD<8>中。因此当取样值D<0>为0时，多工器1030选择将第一半周期测定电路1010的输出做为第二参考信号REF2’而传送给时间数字转换单元110-2。

图3所示第二参考信号REF2’与第二时钟信号HCK2’的选择与产生是理想状况。由于取样值D<N:0>是依据取样相位CKD<N:0>所产生的，导致第i个取样值D必定会落后于第i个取样相位CKD。也就是说，在实务上，当测定单元230侦测到第i个取样值D为0而第i+1个取样值D<i+1>为1时，图10所绘示的测定单元230很难及时将领先于取样值D的取样相位CKD输出作为第二参考信号REF2’。因此，图10绘示实施例所输出的信号REF2’与HCK2’，相当于图3所示信号REF2’与HCK2’各自延迟相同时间的结果。由于图10中测定单元230所输出的信号REF2’与HCK2’具由相同的延迟时间，因此延迟后的信号REF2’与HCK2’依然可以将正确的时间剩余残值传送给下一个时间数字转换单元110-2。

请参照图10，以下将说明第一半周期测定电路1010的实现范例。第二半周期测定电路1020的实现方式可以相同于第一半周期测定电路1010。第一半周期测定电路1010包括多个或非门1012与多个多工器1011。或非门1012各自具有反相输入端、非反相输入端与输出端，其中第i个或非门的反相输入端耦接至第i-1个或非门的输出端，而第i个或非门的非反相输入端接收第i个取样值D，如图10所示。多工器1011各自具有控制端、第一输入端、第二输入端与输出端，其中第i个多工器的控制端耦接至第i个或非门的输出端，第i个多工器的输出端耦接至第i+1个多工器的第二输入端，而第i个多工器的第一输入端接收第i+1个取样相位CKD<i+1>，如图10所示。多工器1011依据或非门1012的输出，而从取样相位CKD<0>～CKD<8>中选择输出其中一个。

D表示取样值D<0>～D<8>中任一者，而D<i+1>表示D的下一个取样值。或非门1012可以依序侦测出取样值D。当取样值D为0时，会使多工器1011准备送出取样相位CKD<i+1>。若取样值D<i+1>依然为0，则多工器1011改准备送出取样相位CKD<i+2>。反之，若取样值D<i+1>为1，则多工器1011可以确定送出取样相位CKD<i+1>给与门1013。因此，或非门1012可以侦测出时间剩余残值是否出现在CKD<0>～CKD<8>的取样期间中，并控制多工器1011输出对应的取样相位。

与门1013的第一输入端耦接至多工器1011中最后一个多工器的输出端，与门1013的第二输入端耦接至或非门1012中第一个或非门的输出端。与门1013的输出端耦接至多工器1030的第一输入端。由于或非门1012的设计是依序侦测取样值D由“0”变为“1”，因此，加入与门1013可以排除取样值D由“1”变为“0”的案例，确保第二参考信号REF2’不会发生错误。在其他实施例中，半周期测定电路1010的设计也可以依据不同的侦测方式而改变，所属技术领域中具有通常知识者实现方式并不限于图10所示。应用本实施例者也可以选择将与门1013省略，而使多工器1011中最后一个多工器的输出端直接耦接至多工器1030的第一输入端。

理想上，时间数字转换单元110-1的测定单元230以参考信号REF1上升沿后出现的第一个时钟信号HCK1上升沿为基准，而从取样相位CKD<N:0>中选择与第一个时钟信号HCK1上升沿最接近，且在第一个时钟信号HCK1上升沿之前的一个取样相位作为第二参考信号REF2’。以图3为例，理想上测定单元230应该从取样相位CKD<N:0>中选择与第一个时钟信号HCK1上升沿之前的取样相位CKD<14>作为第二参考信号REF2’。然而实际上，图10所示测定单元230将会选择与第一个时钟信号HCK1上升沿之后的取样相位CKD<15>作为第二参考信号REF2’。也就是说，相较于理想的参考信号REF2’，图10所示测定单元230所输出的信号REF2’另具有延迟时间αD。测定单元230将此第二参考信号REF2’提供给下一级时间数字转换单元110-2作为参考时钟。

测定单元230另包括D触发器1040、可控延迟器1070、可控延迟器1050以及异或门1060。D触发器1040的输入端接收第一参考信号REF1，其触发端接收第一时钟信号HCK1。可控延迟器1070的输入端耦接至D触发器1040的输出端，而可控延迟器1050的输入端耦接至可控延迟器1070的输出端。其中，可控延迟器1050与1070依据校准单元440所输出的控制信号CD而决定其延迟时间αD。异或门1060的第一输入端耦接至D触发器1040的输出端。异或门1060的第二输入端耦接至可控延迟器1050的输出端。异或门1060的输出端提供第二时钟信号HCK2’。理想上，测定单元230输出如图3所示第二时钟信号HCK2’。然而实际上，相较于理想的时钟信号HCK2’，图10所示测定单元230可以藉由可控延迟器1070而使第二时钟信号HCK2’另具有延迟时间αD。

测定单元230依据时钟信号HCK1上升沿产生脉冲作为第二时钟信号HCK2’以提供给下一级时间数字转换单元110-2作为高速时钟。相较于图3所示理想的时钟信号HCK2’与参考信号REF2’，由于图10中测定单元230所输出的信号REF2’与HCK2’具由相同的延迟时间αD，因此延迟后的信号REF2’与HCK2’依然可以将正确的时间剩余残值传送给下一个时间数字转换单元110-2。

另外，假设时间数字转换单元110-2中延迟单元的可控延迟器的最小延迟时间αD为20ps，若测定单元230产生信号HCK2’的脉冲宽度大于8×20ps，则信号HCK2’及REF2’可以直接提供给时间数字转换单元110-2而不需要时间放大器TA1。若信号HCK2’的脉冲宽度不足，则可以利用时间放大器TA1放大后，再给时间数字转换单元110-2。此时，信号HCK2’及REF2’同时经过时间放大器TA1，数字转换单元110-2内有校准单元，因此，时间放大器TA1仅需要足够的增益维持校准单元的正常运作，而不需要精准的增益。

值得注意的是，若时间放大器TA1为正缘触发，则图10中异或门1060可以移除，而使多工器1030的输出端、D触发器1040的输出端、以及可控延迟器1050的输出端直接耦接至时间放大器TA1。异或门1060可以被移至时间放大器TA1后，也就是D触发器1040与可控延迟器1050的输出先经时间放大后，再用异或门1060将二者合成为一个脉冲。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims

1.一种管线式时间数字转换器，其特征在于，包括：

多个时间数字转换单元，其相互串联；以及

一闩锁单元，耦接至该多个时间数字转换单元，闩锁该多个时间数字转换单元所输出的转换值，以输出一数字码；

其中该多个时间数字转换单元的每一个各自包括：

一延迟单元，接收来自前一级时间数字转换单元所输出的一第一时钟信号与一第一参考信号，于该第一参考信号的触发沿与该第一时钟信号的触发沿之间产生多个取样相位，并分别依据该多个取样相位对该第一时钟信号进行取样而获得多个取样值；

一输出单元，耦接至该延迟单元以接收该多个取样值，并计算该多个取样值而输出一转换值；以及

一测定单元，耦接至该延迟单元以接收该多个取样值与该多个取样相位，于该多个取样相位中选择该第一时钟信号的触发沿所对应的一取样相位作为一第二参考信号，以及依据该第一时钟信号的触发沿产生一脉冲作为一第二时钟信号，并将该第二参考信号与该第二时钟信号输出给下一级时间数字转换单元。

2.如权利要求1所述的管线式时间数字转换器，其特征在于，该延迟单元包括：

3.如权利要求1所述的管线式时间数字转换器，其特征在于，该延迟单元包括：

4.如权利要求1所述的管线式时间数字转换器，其特征在于，该延迟单元包括：

5.如权利要求4所述的管线式时间数字转换器，其特征在于，取样器为D触发器。

6.如权利要求4所述的管线式时间数字转换器，其特征在于，该输出单元还加总该多个取样值而输出一取样总值，而该多个时间数位数字转换胞单元的每一个各自还包括：

7.如权利要求1所述的管线式时间数字转换器，其特征在于，该输出单元包括：

8.如权利要求7所述的管线式时间数字转换器，其特征在于，该计算单元包括：

9.如权利要求8所述的管线式时间数字转换器，其特征在于，该多个时间数字转换单元的每一个各自还包括：

一校准单元，耦接至该输出单元与该延迟单元，其比较该取样总值与一第一参考值以获得一第一比较结果，以及比较该异或运算加总值与一第二参考值以获得一第二比较结果，并依据该第一比较结果与该第二比较结果提供一控制信号而调整该延迟单元的多个可控延迟器的延迟时间。

10.如权利要求7所述的管线式时间数字转换器，其特征在于，该补数单元包括：

一加法器，其加总该半周期取样值与一第一参考值；

一第一减法器，其将该第一参考值减去该半周期取样值；

11.如权利要求1所述的管线式时间数字转换器，其特征在于，该测定单元包括：

12.如权利要求11所述的管线式时间数字转换器，其特征在于，该测定单元还包括：

13.如权利要求11所述的管线式时间数字转换器，其特征在于，该第一半周期测定电路包括：

14.如权利要求1所述的管线式时间数字转换器，其特征在于，还包括至少一个时间放大器，其耦接于相邻两个时间数字转换单元之间。