CN104104361B - 比较器和时钟信号生成电路 - Google Patents

Abstract

本公开涉及比较器和时钟信号生成电路。用于时钟信号生成电路的比较器具有耦合到比较器输入信号的第一和第二输入晶体管。第一和第二滞后晶体管耦合在输入晶体管和比较器的输出级之间，并应用滞后到输入信号的比较。第一和第二滞后控制晶体管耦合在输入晶体管和滞后晶体管之间以在滞后使能信号的控制下隔离滞后晶体管与输入晶体管。

Description

比较器和时钟信号生成电路

技术领域

本发明涉及集成电路，更特别地涉及一种比较器和时钟信号生成电路。

背景技术

晶体振荡器电路通常用于生成振荡信号并能够用来提供时钟信号。晶体振荡器的启动通过使用随机噪声信号来实现，该随机噪声信号激励晶体以开始以其固有频率振荡。然后，放大由晶体生成的信号并将其应用于激励晶体，逐渐地增加晶体共振频率处信号的强度，直到其频率主导了晶体电路的输出。

然而，在晶体振荡器启动期间，某些寄生频率可能持续相当长的时段，并且可以导致生成差的或不稳定的时钟信号。这种不稳定的时钟信号可以引起依赖时钟信号的其他电路的错误操作。

具有减少或限制生成不稳定时钟信号的可能性的电路是有利的。

发明内容

根据本发明的一个方面，提供一种比较器，用于比较两个输入信号并基于所述输入信号的比较来生成输出信号，所述比较器包括：第一输入晶体管，布置为耦合到所述输入信号中的一个；第二输入晶体管，布置为耦合到所述输入信号中的另一个；第一和第二滞后晶体管，分别耦合到所述第一输入晶体管与所述比较器的输出级之间和所述第二输入晶体管与所述比较器的所述输出级之间，并被配置为对所述输入信号的比较应用滞后；以及第一和第二滞后控制晶体管，耦合到所述第一和第二输入晶体管与所述第一和第二滞后晶体管之间，并可操作地在滞后使能信号的控制下隔离所述滞后晶体管与所述输入晶体管；所述比较器，进一步包括：第一和第二控制晶体管，用于基于所述滞后使能信号分别并行地耦合所述第一和第二滞后晶体管与第一输出级晶体管和第二输出级晶体管。

根据本发明的另一个方面，提供一种用于生成时钟信号的电路，包括：比较器，用于比较两个输入信号并基于所述输入信号的比较来生成输出信号，所述比较器基于滞后使能信号可以第一模式或第二模式操作，其中在所述第一模式中，比较器可操作地对输入信号的比较应用滞后，并且在第二模式中来比较没有滞后的所述输入信号；计数器，耦合到所述比较器的输出并布置为对所述比较器的输出信号的周期进行计数并生成所述滞后使能信号，其中所述计数器基于由所述计数器计数的周期的预定数量来生成所述滞后使能信号。

根据本发明的另一个方面，提供一种生成时钟信号的方法，包括：将比较器中的滞后应用到振荡信号以生成初始时钟信号；计数所述初始时钟信号的时钟周期；确定是否已经超出所述初始时钟信号的周期的预定数量；以及基于确定已经超出所述初始时钟信号的周期的预定数量，禁止所述比较器中的滞后。

附图说明

仅作为举例，参照附图，描述本发明的更多细节、方面和实施例。在附图中，相同的数字用于标识相同或功能上相似的元件。在附图中的元件用于简洁和清楚地说明，并不一定按比例画出。

图1示意地示出根据本发明实施例的示例时钟生成器电路；

图2示意地示出根据本发明实施例的适于在图1的时钟生成器电路中使用的比较器的电路图；

图3示意地示出根据本发明实施例的适于在图1的时钟电路中使用的另一比较器的电路图；

图4例示根据本发明实施例的振荡器的瞬时启动波形；

图5例示根据本发明实施例的振荡器电路的禁止和重新使能的瞬时波形；

图6例示使用现有技术电路和使用根据本发明实施例的电路所生成的时钟信号中所测量的相位噪声；

图7例示根据本发明实施例的生成时钟信号的方法。

具体实施方式

本发明所例示的实施例在极大程度上可利用本领域技术人员所熟知的电子部件和电路来实现，从而，为了本发明下面概念的理解和了解，并且为了不模糊或分散本发明的教导，不会以比上述认为需要的任何更大程度来解释细节。

为了避免不稳定时钟信号的生成，例如，通过晶体振荡器生成的信号典型地通过使用滞后(hysteresis)来进行滤波，以便移除小波。然而，滞后的使用将不同的信号伪象(singnal artifact)引入到由振荡晶体输出所生成的时钟信号中，例如，发现其在生成的时钟信号中增加抖动(jitter)。

在时钟信号中抖动的存在能够限制使用此时钟信号的电路性能，特别是射频(RF)电路和锁相环(PLL)。从而，好的晶体电路将滤除当晶体启动时形成的小信号晶体波形。然而，由于过多的晶体抖动的引入，这种滤波导致RF性能的减小。

从而，在当前系统中，在提供好的晶体振荡器时钟信号和好的RF性能之间经常存在折衷。在当前设计中，相对于过滤小晶体振荡器启动波形经常偏爱RF性能(在相位噪声中所测量的)。由于寄生频率的不充分滤波，这进而将引起某些系统不恰当地启动，并且将引起系统的不稳定的行为。

根据本发明实施例，自动受控滞后添加到用来由晶体振荡器信号生成时钟信号的比较器电路中。在第一操作模式中，在晶体振荡器启动相位期间使用滞后，而晶体振荡器信号的振荡幅度很小。一旦振荡器启动并提供稳定振荡信号，禁止比较器中的滞后以提供低相位噪声、低抖动的时钟信号，从而避免了RF性能的减小。

现在参考图1，示出了根据本发明实施例的具有自动受控滞后电压的时钟生成器电路100，其能够在RF电路的不同操作相位期间满足用于振荡器模式的不同需要。电路100包括耦合于晶体单元102两端的放大器104，并且该放大器104也耦合在比较器106的第一和第二输入之间。比较器106的输出耦合到对由比较器106输出的时钟信号的周期进行计数的计数器模块110。计数器模块110的第一输出耦合到比较器106的控制输入以使能/禁止比较器106中的滞后的使用。输出元件108的控制输入也耦合到计数器模块110的第二输出。比较器的信号输出耦合到输出元件108的信号输入。形成电路100的输出112的输出元件108的输出呈现用于在其他电路中使用的时钟信号。

在操作中，当振荡器启动时，在比较器106中使计数器模块110的第一输出滞后。启动信号应用到以其固有频率开始共振的晶体单元102。在这点处，包括晶体固有频率和其他寄生频率的谐波的频率范围将存在于跨晶体单元102的振荡信号中。然而，振荡信号的初始幅度太小以至于不能克服比较器106的滞后电压。通过放大器104放大振荡信号并将其重新应用到晶体单元102，其表现为滤除不同于晶体单元102的固有频率的频率，而加强在固有频率处的振荡。

从而，初始的弱振荡信号通过比较器106的滞后来阻止。最后，固有频率处的振荡将占主导并且振荡信号的幅度将增加。随着由晶体单元102和放大器104生成的振荡信号的幅度增加，其最后将超出比较器106的滞后电压，并且初始时钟信号将在比较器106的输出处变为可用。该初始时钟信号由比较器利用滞后所生成，并且在此周期期间，某些寄生频率保留在用于生成时钟信号的振荡信号中。从而，可以预料到该初始时钟信号包括噪声和抖动，并不应由其他电路所使用。从而，通过输出元件108阻止初始时钟信号的分配。

在输入处接收初始时钟信号到计数器110，该计数器110对在比较器106的输出处提供的初始时钟信号的时钟周期进行计数。一旦已经计数了时钟周期的预定数量，例如，在图1中所示的实施例中1024个时钟周期，可假设现在由比较器106生成稳定时钟信号并且计数器110的输出的第一极性反转以禁止比较器106中的滞后。

当在比较器106中禁止滞后，潜在地存在不希望对输出时钟信号生成的影响(例如，假信号、时钟占空比的改变等)。为了避免利用时钟信号将这种假信号传输到电路，由输出元件108延缓(hold off)在电路输出112上存在的输出时钟，直到由计数器模块110已经计数了时钟周期的另外预定数量，即图1的实施例中另外的1024个周期。然后计数器110断言在计数器的第二输出上的信号以指示输出元件108来呈现在输出112上的时钟信号。

图2例示适于在图1中所示的时钟生成器电路100中使用的比较器电路206。所例示的比较器具有与已知比较器电路相同的一定相似性，但包括允许滞后以可控地应用到输入信号的另外部件。在比较器电路206中，由PMOS晶体管210和212形成电流源，并且其基于I_ref提供调节电流。比较器的输入，即将要比较的两个电压，施加到PMOS输入晶体管220和222的栅极。NMOS滞后晶体管234和236交叉耦合到输入晶体管220和222，并且操作以在比较器中提供滞后。第一输入晶体管220与第二滞后晶体管236之间和第二输入晶体管222与第一滞后晶体管234之间分别耦合第一和第二滞后控制晶体管226和224。滞后控制晶体管的栅极耦合到滞后使能信号244，其能够用于控制是否使能在比较器206中的滞后。

NMOS晶体管230、232、238和240与PMOS晶体管214和216一起形成到用以生成比较器的单一输出的单一输出转换器的双输出。而NMOS 242和PMOS 218形成比较器输出的第二级，并且操作以由输入电压之间的比较结果生成方波输出信号228。

当和在图1中例示的电路一起使用时，比较器206使振荡器晶体102和放大器104耦合到由晶体管220和222的栅极提供的输入。比较器的输出228耦合到计数器110的输入并且也耦合到输出元件108。计数器110的第一输出提供滞后使能信号244并且当振荡器启动时，设置滞后使能信号以导通滞后控制晶体管224和226来将输入晶体管220和222导电地耦合到滞后晶体管234和236。一旦振荡输入信号的电压超出比较器的滞后电压，比较器将开始在输出228处提供方波时钟信号。

计数器110对输出228处提供的时钟信号的周期进行计数，并且一旦已经计数时钟周期的第一预定数量，则反转滞后使能信号244的极性以关断滞后控制晶体管224和226，并且从而在比较器内隔离滞后晶体管234和236与输入晶体管220和222。

根据某些实施例，一旦已经禁止滞后，则然后可以提供时钟信号给其他电路。替代地，如图1中电路所示，计数器110可以控制输出元件108以阻止时钟信号到时钟生成电路100的外部的传输，直到已经计数了时钟周期的另外预定数量。这是由于比较器中禁止滞后可导致生成对输出时钟信号的潜在的不希望的影响。

图3例示与图2中所示的比较器206相似的另一比较器电路306。比较器306进一步包括耦合在滞后晶体管234和236与比较器306的输出级之间的第一和第二NMOS控制晶体管312和310。控制晶体管312和310由滞后使能信号244的反转所控制，使得当滞后控制晶体管224和226不导通时控制晶体管310和312导通，反之亦然。

在启动振荡器期间，使能比较器306中的滞后，并且因此第一和第二控制晶体管310和312不导通且不作为比较器306操作中的一部分。一旦禁止滞后，反转滞后控制信号的极性，滞后控制晶体管224和226不再导通。然后第一控制晶体管312导通，使得滞后晶体管234有效地与晶体管230并行地操作，作为比较器306的输出级的一部分。相似地，第二控制晶体管310导通，使得滞后晶体管236与晶体管240并行地操作。从而，一旦已经禁止比较器306中的滞后，滞后晶体管234和236转换角色以形成比较器输出级的一部分，导致输出的更强驱动。在与图2中所示实施例相比较，这帮助进一步减小时钟信号中的相位噪声。

图4例示用于图1的时钟生成电路100的瞬时启动波形。第一曲线408例示来自晶体单元102的存在于比较器106输入处的振荡信号；第二曲线410例示由计数器110提供的滞后使能信号244；以及第三曲线412例示来自时钟生成电路100的时钟信号输出。在首先启动时钟生成电路之后的第一周期402期间，能够看到由晶体102提供的信号的振荡在幅度上缓慢地增加。靠近第一周期402的结束，这些振荡将超出比较器106的滞后电压，比较器将开始输出信号。一旦计数器110已经计数了比较器106的输出中的时钟周期的预定数量，则在曲线410中所示的滞后使能信号114切换到禁止比较器中的滞后。在第二周期404期间，已经禁止比较器中的滞后，由晶体102提供的振荡信号的幅度继续增加，如曲线408中所示。在第二周期期间，计数器110计数比较器106输出中的时钟周期的第二预定数量，然后在第三周期406期间，使能时钟生成电路的输出112，如第三曲线412中所示。

图5例示了当进入和退出停止模式时振荡器晶体102和时钟生成电路100的瞬时波形。在初始启动处，脉冲信号502应用到晶体振荡器102以开始生成振荡输出信号。在时段504期间，振荡的幅度逐渐增加，如图4所示，直到时钟信号506在时钟生成电路100的输出112处变得可用。在时间508处，时钟生成电路进入停止模式，并且禁止振荡器电路。如图5中所示，由于晶体102继续共振，则某些振荡继续。在时间510处，时钟电路100退出停止模式，并且另外的脉冲信号应用到晶体振荡器102。在重新启动时，由于晶体102继续振荡，滞后电压快速超出，通过计数器110对时钟周期的第一预定数量进行计数，在512处禁止比较器106中的滞后。在对时钟周期第二预定数量进行计数之后，时钟信号514在时钟生成电路100的输出112处变得可用。

如从图5中所示示例中可见，本发明实施例还提供在退出停止模式之后时钟信号的快速重新获取。

图6例示与现有技术系统相关联的相位噪声602与使能滞后的所公开的时钟生成器电路的相位噪声604以及一旦已经禁止滞后的所公开电路的相位噪声606相比较的模拟结果。如图6所示，并且可如所期望的，在使能比较器的滞后时，与现有技术布置比较增加了相位噪声。然而，一旦时钟信号已经建立并且禁止滞后，所公开的电路提供与不存在滞后的现有技术系统相似的相位噪声性能。这意味着所要求的布置能够匹配时钟生成电路(其已经对于低相位噪声优化)的相位噪声性能，，同时也提供滞后以在晶体单元启动期间过滤信号从而避免生成不稳定时钟信号。

图7例示根据本发明实施例的生成时钟信号的方法700。在块702处，利用信号初始化晶体单元102以使得振荡器晶体开始振荡。在块704处，作为时钟生成器电路的启动的一部分，使能比较器中的滞后的应用。然后监控比较器的输出，并在706处对比较器输出处存在的时钟周期进行计数。接下来，执行检查708以确定已经计数的时钟周期的数量是否已经超出时钟周期的第一预定数量。如果没有，则方法返回块706并继续对时钟周期进行计数。如果已经达到时钟周期的第一预定数量，则在块710处禁止比较器中的滞后。在比较器的输出处的时钟周期继续在块712处进行计数，利用第二检查714来确定是否已经计数了时钟周期的第二预定数量。一旦已经计数了时钟周期第二预定数量，则在716处使能时钟生成器电路的输出，并且使时钟信号可用于与时钟生成器电路耦合的其他电路。

在前面的描述中，本发明通过参考本发明的实施例的特定举例进行了描述。然而，明显的是各种修改和改变并不偏离如所附权利要求所提出的本发明的更宽广的精神和范围。

这里所讨论的连接可以是任何类型的适于将信号例如通过中间装置，传输出或传输到相应节点、单元或装置的连接。因此，除非另有暗示或阐明，例如，连接可以是直接连接或间接连接。可以根据单个连接、多个连接、单向连接或双向连接说明或描述连接。然而，不同的实施例可以改变连接的实施。例如，可以使用分开的单向连接，而不是双向连接，反之亦然。此外，多个连接可以由单个连接所替代，该单个连接串行地传输多个信号或以时间多路复用方式传输多个信号。同样地，也可以将承载多个信号的单个连接分离为承载这些信号的子组的各种不同连接。从而，对于传输信号存在多个选项。

尽管特定的导电类型或电位的极性已经在示例中进行描述，但是可以理解也可以反转导电类型或电位的极性。

这里描述的每个信号可以设计为正或负逻辑。在负逻辑信号情况中，信号有效为低，其中逻辑真状态相应于逻辑电位0。在正逻辑信号情况中，信号有效为高，其中逻辑真状态相应于逻辑电位1。需要注意，这里所描述的任何信号能够被设计为负或正逻辑信号。从而，在可替代实施例中，作为正逻辑信号所描述的这些信号可以实施为负逻辑信号，而作为负逻辑信号所描述的这些信号可以实施为正逻辑信号。

此外，当述及使信号、状态位、或相似设备成为其逻辑真或逻辑假状态时，这里分别使用术语“断言”或“设置”和“否定”(或“去断言”或“清除”)。如果逻辑真状态是逻辑电平1，那么逻辑假状态是逻辑电平0。并且，如果逻辑真状态是逻辑电平0，那么逻辑假状态是逻辑电平1。

本领域技术人员可以意识到逻辑块之间的界线仅是例示性的，并且可替代的实施例可合并逻辑块或电路元件，或者将功能性的替代分解应用到各种逻辑块或电路元件。从而，可以理解这里所描述的结构仅是示例性，并且实际上也可以实施达到相同功能性的多个其他结构。达到相同功能性的部件的任何布置被有效地“关联”，使得达到所期望的功能性。因此，这里组合达到特定功能性的任何两个部件能够被认为是彼此“相关联”，使得可以达到所期望的功能性，而无论结构或中间部件如何。同样地，这样相关联的任何两个部件也可以看做相互之间“可操作连接”或“可操作耦合”以达到所期望的功能性。

此外，本领域技术人员也可意识到上述所描述的操作之间的界线仅是例示性的。多个操作可合并为单个操作，单个操作可分配到附加操作中，并且操作可以在时间上至少部分重叠地执行。此外，可替代的实施例可以包括特定操作的多个实例，并且在各种另外的实施例中可改变操作顺序。

同样，例如，在一个实施例中，所例示的示例可以实施为定位在单个集成电路上或相同装置内的电路。例如，所公开的时钟生成电路100可作为SoC或其他集成电路的一部分，用于生成时钟信号在整个集成电路中使用。替代地，示例可以实施为以适合的方式彼此相互连接的任何数量的分开的集成电路或分开的装置。例如，时钟生成电路可作为单独芯片或集成电路提供，其能够用来生成用于其他所连接的集成电路的时钟信号。

同样，例如，示例或其部分可以实施为物理电路中的软件或编码表示或者可转变为物理电路的逻辑表示的的软件或编码表示，例如任何适当类型的硬件描述语言中。

同样，本发明也不限于在不可编程硬件中执行的物理装置或单元，也能应用在可编程装置或单元中，其能够根据适合的程序编码通过操作来执行所期望的装置功能，诸如主机、小型计算机、服务器、工作站、个人计算机、笔记本、个人数字助理、电子游戏机、汽车或其他嵌入式系统、移动电话和各种其它无线设备，在本申请中统称为“计算机系统”。

然而，其他修改、改变和替换也是可能的。因此，说明书和附图应视为例示性而不是限制性的。

在权利要求中，词语“包括”不排除存在除列在权利要求中的元件或步骤之外的其他元件或步骤。此外，这里使用的术语“一个”定义为一个或多于一个。同样，引导短语的使用，如权利要求中的“至少一个”和“一个或多个”，不应解释为暗示由不定冠词“一个”对其他权利要求要求要素的引导将包括这种引导的权利要求要求要素的任何特定权利要求限制为仅包括一个这种元件的发明，即使当相同权利要求包括引导短语“一个或多个”或“至少一个”和不定冠词如“一个”时。这同样适用于定冠词的使用。除非另有声明，如“第一”和“第二”的术语用来在这种术语描述的要素之间任意区分。从而，这些术语不一定意味着指出这种要素的时间或其他优先化。在相互不同的权利要求中描述特定手段的事实不表明这些手段的组合不能被有利地使用。

Claims (10)

1.一种比较器，用于比较两个输入信号并基于所述输入信号的比较来生成输出信号，所述比较器包括：

第一输入晶体管，布置为耦合到所述输入信号中的一个；

第二输入晶体管，布置为耦合到所述输入信号中的另一个；

第一和第二滞后晶体管，分别耦合到所述第一输入晶体管与所述比较器的输出级之间和所述第二输入晶体管与所述比较器的所述输出级之间，并被配置为对所述输入信号的比较应用滞后；以及

第一和第二滞后控制晶体管，耦合到所述第一和第二输入晶体管与所述第一和第二滞后晶体管之间，并可操作地在滞后使能信号的控制下隔离所述滞后晶体管与所述输入晶体管；

其中所述比较器进一步包括：第一和第二控制晶体管，用于基于所述滞后使能信号分别并行地耦合所述第一和第二滞后晶体管与第一输出级晶体管和第二输出级晶体管。

2.一种用于生成时钟信号的电路，包括：

比较器，用于比较两个输入信号并基于所述输入信号的比较来生成输出信号，所述比较器基于滞后使能信号可以第一模式或第二模式操作，其中在所述第一模式中，比较器可操作地对输入信号的比较应用滞后，并且在第二模式中来比较没有滞后的所述输入信号；

计数器，耦合到所述比较器的输出并布置为对所述比较器的输出信号的周期进行计数并生成所述滞后使能信号，

其中所述计数器基于由所述计数器计数的周期的预定数量来生成所述滞后使能信号。

3.如权利要求2所述电路，其中所述比较器包括：

第一输入晶体管，布置为耦合到所述输入信号的一个；

第二输入晶体管，布置为耦合到所述输入信号的另一个；

第一和第二滞后晶体管，分别耦合到所述第一输入晶体管与所述比较器的输出级之间和所述第二输入晶体管与所述比较器的所述输出级之间，并被配置为对所述输入信号的比较应用滞后；以及

第一和第二滞后控制晶体管，耦合到所述输入晶体管与所述滞后晶体管之间，并可操作地来在滞后使能信号的控制下隔离所述滞后晶体管与所述输入晶体管。

4.如权利要求3所述电路，其中比较器进一步包括：第一和第二控制晶体管，用于基于所述滞后使能信号分别并行地耦合所述第一和第二滞后晶体管与第一输出级晶体管和第二输出级晶体管。

5.如权利要求2所述电路，其中所述计数器生成所述滞后使能信号，使得在已经计数了时钟周期的预定数量之后禁止所述比较器中的滞后。

6.如权利要求2所述电路，进一步包括：输出元件，所述输出元件的输入的耦合到所述比较器的输出，其中所述输出元件将所述比较器的输出选择地耦合到所述电路的输出。

7.如权利要求6所述电路，其中所述计数器输出控制信号到所述输出元件，所述控制信号基于由所述计数器计数的时钟周期的另外预定数量，使得所述输出元件将所述比较器的输出耦合到所述电路的输出。

8.如权利要求2所述电路，进一步包括：耦合到所述比较器的第一和第二输入的晶体振荡器。

9.一种生成时钟信号的方法，包括：

将比较器中的滞后应用到振荡信号以生成初始时钟信号；

计数所述初始时钟信号的时钟周期；

确定是否已经超出所述初始时钟信号的周期的预定数量；以及

基于确定已经超出所述初始时钟信号的周期的预定数量，禁止所述比较器中的滞后。

10.如权利要求9所述方法，进一步包括：

在禁止所述比较器中的滞后之后，确定是否已经超出所述初始时钟信号的周期的另外预定数量；以及

基于确定已经超出时钟周期的所述另外预定数量，将所述比较器的输出耦合到时钟信号输出。