JPH1166847A

JPH1166847A - 半導体集積回路装置

Info

Publication number: JPH1166847A
Application number: JP9216691A
Authority: JP
Inventors: Naoharu Shinozaki; 直治篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-11
Filing date: 1997-08-11
Publication date: 1999-03-09
Anticipated expiration: 2017-08-11
Also published as: KR100317177B1; JP3414621B2; US6084802A; KR19990023085A

Abstract

(57)【要約】（修正有）【課題】出力回路の出力タイミングを外部クロックに対
して所定の位相差に維持し、且つ内部回路のパイプライ
ン制御の動作マージンを十分確保する。【解決手段】出力回路からの出力信号のタイミングを外
部クロックに対して所定の位相差に制御する為に、最終
のパイプラインゲートの後段に、遅延回路１８を挿入す
る。この遅延回路の遅延時間は、出力信号のタイミング
が外部クロックに対して所定の位相差に制御される様に
制御される。この遅延回路の遅延制御は、外部クロック
と所定の位相差を持つレファレンスクロックと、ダミー
遅延回路等により生成された出力信号と同じタイミング
のクロックとを同位相にするデレイド・ロック・ループ
回路により制御される。この遅延回路は、出力端子のハ
イインピーダンス制御が遅延することなく行われる様
に、デレイド・ロック・ループ回路からの遅延制御信号
にかかわらず維持される少なくとも１つのパスを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭ（Sync
hronous Dynamic Randum Access Memory）等の外部クロ
ックに同期して内部回路が動作し、外部クロックと所定
の位相差で出力回路が出力する半導体集積回路装置に関
する。

【０００２】

【従来の技術】近年のコンピュータシステムにおけるＣ
ＰＵのクロックの高速化に伴い、主記憶装置として使用
されるＤＲＡＭのアクセス速度は益々高速化する傾向に
ある。かかる高速化に対応するＤＲＡＭとして、外部か
ら与えられるクロックに同期して内部回路がパイプライ
ン動作を行い、内部回路の平行動作により見かけ上のア
クセス時間を短縮したシンクロナスＤＲＡＭ（以下単に
ＳＤＲＡＭと称する。）が開発されている。

【０００３】このＳＤＲＡＭは、例えばコラムアドレス
信号を外部クロックに同期して入力し、数クロック後に
出力回路からデータ等の出力信号を出力する。その内部
の構成は、例えば、コラムアドレスバッファからデータ
出力回路までのコラム系の回路を複数段の回路に分割
し、その回路間にパイプラインゲートを設け、そのパイ
プラインゲートを外部クロックと所定の位相差を持つ内
部クロックで開閉制御する。

【０００４】上記したパイプライン構造のＳＤＲＡＭに
おいて、システム側の要求から、外部クロックに対して
所定の位相差のタイミングでデータ等の出力信号を出力
することが求められている。この要求は、出力データ信
号のアクセス・ホールドタイムのグレーゾーンを限りな
く０に近づけるためである。この要求に応じる為に、Ｓ
ＤＲＡＭでは、内部クロックの位相を外部クロックと所
定の位相差になる様に制御する。その結果、コラムアド
レスが入力されてから数クロック後の外部クロックから
所定の位相差のタイミングでデータ信号が出力されるこ
とを可能にする。かかる動作にすることで、システム側
は、短い周期の外部クロックに対しては早いタイミング
でメモリの出力信号を入力することができ、また長い周
期の外部クロックに対しては遅いタイミングでメモリの
出力信号を入力することができる。

【０００５】

【発明が解決しようとする課題】しかしながら、パイプ
ライン構成されたそれぞれの内部回路の遅延特性は、外
部クロックの周期にかかわらずほぼ固定であるのに対し
て、内部クロックのタイミングは外部クロックの周期に
依存する。従って、外部クロックの周期が極端に長い場
合や短い場合は、内部回路の出力のタイミングとパイプ
ラインゲートを開閉制御する内部クロックのタイミング
とのアンバランスが生じて、内部回路の動作マージンを
確保することができない場合があるという問題を招く。

【０００６】従来からパイプライン構成された複数の内
部回路の間とその内部回路と最終段の出力回路との間の
パイプラインゲートは、共通の内部クロックで制御され
ていた為に、出力回路の手前のパイプラインゲートの開
くタイミングを、外部クロックから所定の位相差にした
結果、内部回路の動作マージンがとれなくなるのであ
る。

【０００７】そこで、本発明の目的は、外部クロックの
周期がどのような長さであっても、パイプライン構成の
内部回路の動作マージンを確保することができ、且つ出
力回路の出力信号のタイミングを外部クロックから所定
の位相差にすることができる半導体集積回路装置を提供
することにある。

【０００８】更に、本発明の別の目的は、与えられる外
部クロックの周期に応じて出力回路の出力信号のタイミ
ングを外部クロックから所定の位相差に維持することが
でき、しかもパイプライン構造の内部回路の動作を正常
に保障することができる半導体記憶装置を提供すること
にある。

【０００９】

【課題を解決するための手段】上記の目的を達成する為
に、本発明は、内部回路のパイプライン制御は、外部ク
ロックからの所定の位相差に依存しないタイミングの内
部クロックにより行う。そして、出力回路からの出力信
号のタイミングを外部クロックに対して所定の位相差に
制御する為に、最終のパイプラインゲートの後段に、遅
延回路を挿入する。この遅延回路の遅延時間は、出力信
号のタイミングが外部クロックに対して所定の位相差に
制御される様に制御される。

【００１０】この遅延回路の遅延制御は、外部クロック
と所定の位相差を持つレファレンスクロックと、ダミー
遅延回路等により生成された出力信号と同じタイミング
のクロックとを同位相にするデレイド・ロック・ループ
回路により生成された遅延制御信号により制御される。

【００１１】この遅延回路は、最終段のパイプラインゲ
ートの後段と最終出力回路との間に挿入されるので、出
力端子のハイインピーダンス制御が遅延することなく行
われる様に、デレイド・ロック・ループ回路からの遅延
制御信号にかかわらず維持される少なくとも１つのパス
を有する。

【００１２】更に、遅延回路は、出力信号がＬレベルか
らＨレベルに変化するタイミングを所定の位相差に制御
する第一の遅延制御信号と、出力信号がＨレベルからＬ
レベルに変化するタイミングを所定の位相差に制御する
第二の遅延制御信号とを、出力データに応じて切り替え
る構成を有する。

【００１３】本発明は、パイプライン動作する複数段の
内部回路と、前記内部回路に接続され前記外部クロック
と所定の位相差で出力信号を出力する出力回路とを有す
る半導体集積回路において、前記内部回路間及び前記内
部回路と出力回路との間に設けられ、内部クロックで開
閉が制御されるパイプラインゲートと、前記内部回路と
出力回路間に設けられた最終段のパイプラインゲートの
後段に設けられ、前記所定の位相差で前記出力信号が出
力される遅延時間を有する遅延回路とを有することを特
徴とする。

【００１４】更に、本発明は、コラムアドレス信号を与
えられ、パイプライン動作する複数段のコラム系内部回
路と、前記コラム系内部回路に接続され前記外部クロッ
クと所定の位相差でデータ出力信号を出力する出力回路
とを有する半導体記憶装置において、前記コラム系内部
回路の間及び前記コラム系内部回路と出力回路との間に
設けられ、前記外部クロックに対して前記出力回路の遅
延時間に相当する時間だけ進んだ位相を有する内部クロ
ックで開閉が制御されるパイプラインゲートと、前記コ
ラム系内部回路と出力回路との間に設けられた最終段の
パイプラインゲートの後段に設けられ、前記所定の位相
差に対応する遅延時間を有する遅延回路とを有すること
を特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。

【００１６】図１は、パイプライン構造の内部回路の例
を示す図である。この例では、外部クロック入力端子１
０に外部クロックＣＬＫが入力され、その外部クロック
のタイミングで初段のパイプライン回路１２が動作す
る。内部クロックｃｌｋは、例えば外部クロックＣＬＫ
から所定の位相差を持ち、初段のパイプライン回路１２
と二段目のパイプライン回路１４との間のパイプライン
ゲート１３と、二段目パイプライン回路１４と出力回路
１６との間のパイプラインゲート１５とに与えられて、
それらのゲートの開閉のタイミングを制御する。三段目
のパイプライン回路が出力回路１６であり、その出力信
号ＤＱは出力端子１７から出力される。尚、内部クロッ
クｃｌｋは、図示しない内部クロック生成回路により生
成される。

【００１７】図２は、図１のタイミングチャートを示す
図である。この例では、例えば外部クロックＣＬＫの周
期が６ｎｓと短い場合の例である。図１の内部回路にお
いて、外部クロックＣＬＫ１の立ち上がりのタイミング
で初段のパイプライン回路１２が動作し、その出力信号
Ｓ１２は図示されるタイミングで立ち上がるとする。一
方、内部クロックｃｌｋは、それぞれ外部クロックＣＬ
Ｋとは所定の位相差、即ち、出力信号ＤＱが外部クロッ
クＣＬＫに対して２ｎｓ遅延する様に制御された遅延タ
イミングｔ１を有する。そこで、第一のパイプラインゲ
ート１３は、２番目の外部クロックＣＬＫ２から所定の
位相遅延した内部クロックｃｌｋ２の立ち上がりのタイ
ミングで開かれ、出力Ｓ１２が２段目のパイプライン回
路１４に供給される。従って、２段目のパイプライン回
路１４は内部クロックｃｌｋ２の立ち上がりのタイミン
グで動作を開始し、所定の遅延後にその出力信号Ｓ１４
が図示される通り立ち上がる。更に、３番目の外部クロ
ックＣＬＫ３から所定の位相遅延した内部クロックｃｌ
ｋ３の立ち上がりのタイミングで、その出力信号Ｓ１４
が最終段の出力回路１６に供給される。

【００１８】出力回路１６は、２段目のパイプライン回
路１４の出力信号Ｓ１４を与えられてから出力信号ＤＱ
を生成するまで遅延時間ｔ２を要する。そして、外部ク
ロックＣＬＫ３と内部クロックｃｌｋ３との遅延時間を
ｔ１とすると、遅延時間（ｔ１＋ｔ２）が外部クロック
ＣＬＫの周期の１２０度分の周期に対応する時間になる
ように設定される。即ち、内部クロックｃｌｋは、厳密
には出力回路１６の遅延時間ｔ２を含めて、外部クロッ
クＣＬＫから１２０度の位相差を持つクロックとなる。

【００１９】さて、図１の内部回路例において、初段の
パイプライン回路１２の出力信号Ｓ１２は、１番目の外
部クロックＣＬＫ１の立ち上がりからその動作遅延時間
ｔpipe1 後に生成される。このタイミングは、１番目の
外部クロックＣＬＫ１に対応する内部クロックｃｌｋ１
の立ち下がりより十分な動作マージンｔａ後であり、ま
た、２番目の外部クロックＣＬＫ２に対応する内部クロ
ックｃｌｋ２の立ち上がりよりも前である。従って、パ
イプラインゲート１３では、正常に出力信号Ｓ１２が２
段目のパイプライン回路１４に転送される。

【００２０】図３は、図１のタイミングチャートの他の
例を示す図である。この例では、外部クロックＣＬＫの
周期が、例えば１２ｎｓと図２の例の倍の長さである。
ＳＤＲＡＭでは、外部クロックＣＬＫの周期が長ければ
それに応じてデータ出力ＤＱの出力タイミングも遅いこ
とが要求される。即ち、常に外部クロックＣＬＫから一
定の位相差（１２０度）を維持する様に要求される。そ
の結果、図３のタイミングチャートの例では、内部クロ
ックｃｌｋは、外部クロックＣＬＫからかなり遅れたク
ロックとなる。即ち、その遅れ時間は図中のｔ１’とな
る。

【００２１】一方、初段のパイプライン回路１２の動作
遅延特性ｔpipe1 は、外部クロックＣＬＫの周期にかか
わらず固定である。従って、初段のパイプライン回路１
２の出力信号Ｓ１２は、１番目の外部クロックＣＬＫ１
に対応する内部クロックｃｌｋ１の立ち下がり近辺で立
ち上がることになる。出力信号Ｓ１２は、上記した通り
２番目の外部クロックＣＬＫ２に対応した内部クロック
ｃｌｋ２の立ち上がりで、２段目のパイプライン回路１
４に転送されるべきであるが、上記の動作マージンｔａ
はほとんど０になり、内部クロックｃｌｋ１のタイミン
グで転送される誤動作を招くおそれがある。外部クロッ
クＣＬＫが更に遅くなると、その誤動作の確率は高くな
る。

【００２２】図１に示されたパイプライン構造の内部回
路は、外部クロックＣＬＫ１のタイミングで初段の回路
１２が動作し、内部クロックｃｌｋ２のタイミングで２
段目の回路１４が動作し、更に、内部クロックｃｌｋ３
のタイミングで最終段の出力回路１６が動作することで
パイプライン動作を行う。しかし、図３の如く外部クロ
ックＣＬＫの周期が長くなることに伴い、上記のパイプ
ライン動作が正常に行われなくなる。

【００２３】図４は、本発明に従う実施の形態例の回路
例を示す図である。図１と対応する部分には同じ引用番
号を付している。パイプライン構成の内部回路は、初段
の回路１２、２段目の回路１４、最終段の出力回路１６
と、それらの間のパイプラインゲート１３，１５とが設
けられ、更に、最終段の出力回路１６とその前の内部回
路１４との間のパイプラインゲート１５の後段に、所定
の位相差を生成する遅延回路１８が設けられる。そし
て、外部クロックＣＬＫを入力し、外部クロックＣＬＫ
に対して前記出力回路の遅延時間に相当する時間だけ進
んだ位相を有する内部クロックｃｌｋを生成する内部ク
ロック生成回路１９が設けられる。

【００２４】尚、内部クロックｃｌｋは、それに限定さ
れずに例えば固定時間遅延したクロックでも良い。即
ち、内部クロックｃｌｋは、１段目の内部回路１２が動
作中で、該回路から出力信号Ｓ１２が出力される前のタ
イミングでパイプラインゲート１３及び１５を閉じるよ
うなタイミングを有していれば良い。

【００２５】図５は、図４の回路のタイミングチャート
を示す図である。この例では、図２と同様に外部クロッ
クＣＬＫの周期が６ｎｓの様に短い例である。内部クロ
ック生成回路１９により、内部クロックｃｌｋは、外部
クロックＣＬＫに対して前記出力回路の遅延時間に相当
する時間だけ進んだ位相を有するように生成される。

【００２６】初段のパイプライン回路１２は、外部クロ
ックＣＬＫ１の立ち上がりに同期した動作を開始する。
その結果、パイプライン回路１２の出力信号Ｓ１２は、
その動作遅延時間ｔpipe1 後に立ち上がる。一方、内部
クロックｃｌｋ１は、出力信号Ｓ１２が立ち上がるより
も十分前に立ち下がるので、内部クロックｃｌｋ１の立
ち下がりから出力信号Ｓ１２の立ち上がりまで、十分な
動作マージンｔａを確保することができる。

【００２７】内部クロックｃｌｋ２の立ち上がりにより
パイプラインゲート１３が導通し、出力信号Ｓ１２が２
段目のパイプライン回路１４に供給される。従って、２
段目のパイプライン回路１４は、内部クロックｃｌｋ２
の立ち上がりに同期して動作を開始する。そして、その
出力信号Ｓ１４は、内部クロックｃｌｋ３の立ち上がり
に同期して導通するパイプラインゲート１５を介して遅
延回路１８に供給される。

【００２８】遅延回路１８は、内部クロックｃｌｋ３の
立ち上がりのタイミングで供給された出力信号Ｓ１４を
所定の遅延時間ｔ１０後に、出力信号Ｓ１８として最終
段の出力回路１６に転送する。この遅延時間ｔ１０は、
外部クロックＣＬＫ３の立ち上がりから外部クロックＣ
ＬＫの１２０度分の位相遅れをもって最終の出力信号Ｄ
Ｑが出力される様に設定される。この例では、出力回路
１６の動作遅延時間がｔ２であり、その時間ｔ２と内部
クロックと外部クロックとの位相差の時間とがほぼ等し
い場合である。従って、遅延回路１８の遅延時間ｔ１０
は、外部クロックＣＬＫの位相の１２０度分の遅延と一
致している。

【００２９】外部クロックＣＬＫと内部クロックｃｌｋ
との間に図５のような位相差を設けた場合、前述の様
に、１段目の内部回路１２の出力信号Ｓ１２が立ち上が
るタイミングより十分前に内部クロックｃｌｋ１よりパ
イプラインゲート１３を閉じることができる。その反
面、内部クロックｃｌｋをこのようなタイミングとし、
図４のような遅延回路１８を設けないと、外部クロック
ＣＬＫが立ち上がるのと同時に出力回路１６から出力デ
ータＤＱが出力されてしまう。そこで、遅延時間ｔ１０
を有する遅延回路１８を設けて外部クロックＣＬＫの立
ち上がりタイミングに対して所定の位相差（１２０度の
遅延）で出力データＤＱを出力できるようにしている。

【００３０】そして、内部クロックｃｌｋの立ち上がり
タイミングを外部クロックＣＬＫの立ち上がりタイミン
グよりも出力回路１６における遅延時間ｔ２分だけ進め
ること、及び内部クロックｃｌｋの立ち上がりタイミン
グよりもｔ１０＋ｔ２だけ遅れたタイミングで出力デー
タＤＱを出力するように制御することは、後述するディ
レイドロックループ回路により正確に行うことができ
る。従って、本実施の形態例によれば、出力データの出
力タイミングを外部クロックＣＬＫの立ち上がりタイミ
ングから正確に１２０度の位相だけ遅れたタイミングに
することができる。

【００３１】図６は、図４の回路のタイミングチャート
の他の例を示す図である。この例では、外部クロックＣ
ＬＫの周期が１２ｎｓと長い例である。図３に示した例
では、初段のパイプライン回路１２の動作マージンｔａ
がほとんどなくなってしまったが、この例では、外部ク
ロックＣＬＫの周期が長くなっても、内部クロックｃｌ
ｋ１の発生するタイミングが遅くなることはない。従っ
て、内部クロックｃｌｋ１が立ち下がってから十分な動
作マージンｔａをもって、パイプライン回路１２の出力
Ｓ１２が生成される。そして、その後の内部クロックｃ
ｌｋ２の立ち上がりに同期してパイプラインゲート１３
が導通し、出力信号Ｓ１２が２段目のパイプライン回路
１４に供給される。

【００３２】そして、最終段のパイプラインゲート１５
は、２番目の内部クロックｃｌｋ２の立ち上がりで導通
し、２段目のパイプライン回路１４の出力信号Ｓ１４が
遅延回路１８に与えられる。遅延回路１８は、その信号
Ｓ１４を、３番目の内部クロックｃｌｋ３の立ち上がり
から遅延時間ｔ１０後に出力信号Ｓ１８として最終段の
出力回路１６に与える。

【００３３】上記の遅延回路１８は、最終段のパイプラ
インゲート１５の後段であればどこに挿入されても良
い。但し、出力回路１６の出力と出力端子１７との間は
できるだけ内部の遅延回路は設けないほうが好ましい。
従って、遅延回路１８は、出力回路１６と最終段のパイ
プラインゲート１５との間、若しくは、出力回路１６の
内部に設けるのが好ましい。

【００３４】上記した通り、本実施の形態例では内部の
パイプライン構成されたパイプライン回路間のゲートの
制御は、外部クロックに対して出力回路１６の遅延時間
に相当する時間だけ進んだ位相を有する内部クロックｃ
ｌｋを利用する。従って、外部から与えられる外部クロ
ックＣＬＫの種類にかかわらず、内部回路のパイプライ
ン動作が保障される。一方、システム側が生成する外部
クロックから所定位相後に出力信号ＤＱを生成するとい
う要求に答える為に、最終パイプラインゲートの後段
に、遅延回路を挿入し、最終的な出力信号ＤＱが規格通
りの位相差をもって出力されるような遅延時間を生成す
る。この遅延時間は外部クロックＣＬＫの周期に依存し
て変化するので、ＳＤＲＡＭの規格に整合することがで
きる。

【００３５】次に、具体的にＳＤＲＡＭに上記の回路が
適用された場合について説明する。図７は、上記した回
路がＳＤＲＡＭに適用された場合の具体例を示す図であ
る。この例では、コラム系の回路２０がパイプライン構
成される。共通のアドレス端子Ａｄｄから行アドレスと
コラムアドレスとが供給されるが、最初の外部クロック
に同期して供給された行アドレスは、行アドレスバッフ
ァ２３に取り込まれ、増幅され、行デコーダ２４に供給
される。行デコーダ２４により選択されたワード線ＷＬ
が駆動され、メモリセル２６が選択される。メモリセル
２６のデータはビット線ＢＬ，／ＢＬの一方に出力さ
れ、他方のレファレンス電圧と共に、センスアンプ２７
で増幅される。ここまでが、行アドレス側の回路の動作
である。

【００３６】その後、列アドレスが外部クロックＣＬＫ
に同期してアドレス端子Ａｄｄに供給され、コラムアド
レスバッファ２８で増幅される。そのアドレス信号はコ
ラムデコーダ２９でデコードされ、センスアンプ２７の
うち選択されたセンスアンプがデータバス線対ＤＢ，／
ＤＢに接続される。そして、データバス線対ＤＢ，／Ｄ
Ｂのデータが、データバスアンプ３０で更に増幅され
る。コラム系の回路２０のうち、ここまでの回路が例え
ば図４の初段のパイプライン回路１２に対応する。

【００３７】外部クロックＣＬＫは、一旦クロック入力
バッファ２１で増幅されてから、内部クロック生成回路
であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック
・ループ) 回路２２に与えられる。ＤＬＬ回路２２で
は、外部クロックに対して出力回路１６の遅延時間に相
当する時間だけ進んだ位相を有する内部クロックｃｌｋ
が生成される。即ち、内部クロックｃｌｋは、外部クロ
ックの周期に依存しない遅延タイミングを有する。この
ＤＬＬ回路の具体的構成については、例えば、平成８年
１２月１９日に出願された特願平８−３３９９８８に示
される通りである。

【００３８】内部クロックｃｌｋは、パイプラインゲー
ト１３に供給され、内部クロックｃｌｋに同期してパイ
プラインゲート１３が開かれる。更に、データバスコン
トロール回路３１は、図４の第二段のパイプライン回路
１４に対応し、所定の制御動作が行われる。そして、更
にパイプラインゲート１５が内部クロックｃｌｋに同期
して開かれ、データバスコントロール回路３１の出力信
号が遅延回路１８に与えられる。そして、遅延回路１８
で、外部クロックＣＬＫの位相の１２０度分に対応した
遅延が生成され、その遅延した読み出しデータが出力デ
ータバッファ３２からデータ出力端子ＤＱに出力され
る。

【００３９】遅延回路１８の遅延制御は、位相比較回路
３６、その位相比較結果により遅延制御信号Ｓ３８を生
成する遅延制御回路３８、内部クロックｃｌｋを遅延回
路１８と同様に遅延させるダミー遅延回路４０、出力デ
ータバッファ３２と同等の遅延を有するダミー出力回路
４１及び入力バッファと同等の遅延時間を有するダミー
入力バッファ２１１から構成されるＤＬＬ回路により行
われる。位相比較回路３６には、レファレンス信号とし
て、外部クロックＣＬＫを１２０度の位相分遅延したク
ロックｃｌｋａが入力され、また、内部クロックｃｌｋ
をダミー遅延回路４０とダミー出力回路４１とダミー入
力バッファ２１１とで遅延したクロックｃｌｋｂが被制
御クロックとして入力される。従って、クロックｃｌｋ
ｂは、実質的に出力ＤＱのタイミングと同じタイミング
を有する。尚、必要に応じて、クロックｃｌｋａは、内
部クロックｃｌｋを１２０度位相遅延させた後に、例え
ば４分の１に分周させたクロックであっても良い。

【００４０】位相比較回路３６では、入力される両クロ
ックｃｌｋａ，ｃｌｋｂの位相状態を検出し、その検出
信号Ｓ３６を遅延制御回路Ｓ３８に供給する。遅延制御
回路Ｓ３８では、検出信号Ｓ３６に従って、クロックｃ
ｌｋｂがレファレンスクロックｃｌｋａに対して進み状
態の時は、そのクロックをｃｌｋｂを遅らせる様にダミ
ー遅延回路４０の遅延時間を長くする様な遅延制御信号
Ｓ３８を生成する。また、クロックｃｌｋｂがレファレ
ンスクロックｃｌｋａに対して遅れ状態の時は、そのク
ロックｃｌｋｂを進ませる様にダミー遅延回路４０の遅
延時間を短くする様な遅延制御信号Ｓ３８を生成する。
その結果、ダミー入力バッファ２１１の出力であるクロ
ックｃｌｋｂは、レファレンスクロックｃｌｋａと位相
が同期する様に制御される。

【００４１】一方、遅延回路１８は、ダミー遅延回路４
０と同じ遅延制御信号Ｓ３８によりその遅延量が制御さ
れるので、出力データバッファ３２から出力データ端子
ＤＱに出力されるデータのタイミングは、ダミー出力回
路４１の出力のクロックｃｌｋｂ２と同じタイミングを
有する。レファレンスクロックｃｌｋａは、外部クロッ
クＣＬＫに対して１２０度の位相分だけ遅延していて、
内部クロックｃｌｋは外部クロックに対して出力回路１
６の遅延時間に相当する時間だけ進んだ位相を有する。
従って、出力データ端子ＤＱから出力されるデータのタ
イミングは、外部クロックＣＬＫから１２０度分の位相
遅れとなることが理解される。

【００４２】図８は、遅延回路１８と入出力データバッ
ファ３２の具体的回路を示す図である。この例では、入
出力データバッファ３２が、ラッチ回路の部分３２Ａと
出力端子駆動回路の部分３２Ｂとに分けられ、その間に
遅延回路１８が挿入される。

【００４３】２段目のパイプライン回路に該当するデー
タバス制御回路３１には、出力データ４２が、ＮＡＮＤ
ゲート４３とＮＯＲゲート４４とを介してＰチャネル用
駆動信号４２ＰとＮチャネル用駆動信号４２Ｎとに分け
られる。また、ＮＡＮＤゲート４３とＮＯＲゲート４４
とには、他方の入力としてハイインピーダンス制御信号
Ｈｚが与えられる。通常の読み出し時では、ハイインピ
ーダンス制御信号Ｈｚは、Ｈレベルであり、ＮＡＮＤゲ
ート４３及びＮＯＲゲート４４は出力データ４２を反転
して、Ｐチャネル用駆動信号４２ＰとＮチャネル用駆動
信号４２Ｎとを生成する。また、スタンバイ時では、ハ
イインピーダンス制御信号ＨｚはＬレベルになり、ＮＡ
ＮＤゲート４３の出力を強制的にＨレベルにし、ＮＯＲ
ゲート４４の出力を強制的にＬレベルにする。従って、
Ｐチャネル用駆動信号４２ＰとＮチャネル用駆動信号４
２Ｎとは強制的にそれぞれＨレベル、Ｌレベルになる。

【００４４】パイプラインゲート１５では、内部クロッ
クｃｌｋがインバータ４５と４６を介してそれぞれのＣ
ＭＯＳトランスファーゲート４７，４８，４９，５０に
与えられる。従って、内部クロックｃｌｋがＨレベルに
なるとき、それらのゲートが開き、Ｐチャネル用駆動信
号４２ＰとＮチャネル用駆動信号４２Ｎとが出力データ
バッファ３２Ａに供給される。

【００４５】出力データバッファのラッチ部３２Ａに
は、インバータ５１，５２からなるラッチ回路とインバ
ータ５３，５４からなるラッチ回路とを有する。従っ
て、Ｐチャネル用駆動信号４２ＰとＮチャネル用駆動信
号４２Ｎとは、これらのラッチ回路でそれぞれラッチさ
れる。

【００４６】遅延回路１８は、Ｐチャネル用駆動信号４
２Ｐを遅延する遅延回路１８Ｐと、Ｎチャネル用駆動信
号４２Ｎを遅延する遅延回路１８Ｎとを有する。Ｐチャ
ネル用駆動信号４２Ｐを遅延する遅延回路１８Ｐは、常
に導通状態にあるＣＭＯＳトランスファーゲート６０
と、遅延制御信号１ｚ，２ｚ．．．で導通制御されるＣ
ＭＯＳトランスファーゲート６２，６４，６６とを有す
る。インバータ６１，６３，６５は、遅延制御信号１ｚ
等を反転する。一方、Ｎチャネル用駆動信号４２Ｎを遅
延する遅延回路１８Ｎは、常に導通状態にあるＣＭＯＳ
トランスファーゲート７０と、遅延制御信号１ｚ’，２
ｚ’．．．で導通制御されるＣＭＯＳトランスファーゲ
ート７２，７４，７６とを有する。インバータ７１，７
３，７５は、遅延制御信号１ｚ’等を反転する。

【００４７】上記の遅延回路１８は、遅延制御信号が全
てＬレベルの時は、ゲート６０，７０のみが導通し、そ
の抵抗値は最大となり、遅延時間最大となる。一方、遅
延制御信号のＨレベルが増えるに従い、ゲート６０，７
０に加えて、他のゲートも導通するので、その抵抗値は
低くなり、遅延時間は短くなる。遅延制御回路３８の遅
延制御信号Ｓ３８は、上記制御信号１ｚ，２ｚ．．．１
ｚ’，２ｚ’．．．である。遅延制御回路３８は、位相
比較回路３６の位相比較結果信号Ｓ３６に応じて、クロ
ックｃｌｋｂがクロックｃｌｋａに位相同期する様に、
遅延制御信号を生成する。

【００４８】図９は、図８の遅延回路１８の変形例を示
す図である。図８と同じ部分には同じ引用番号を付して
いる。この例では、それぞれのトランスファーゲートに
直列に抵抗ｒ０，ｒ１，ｒ２，ｒ３．．．ｒ１０，ｒ１
１，ｒ１２，ｒ１３．．．を挿入する。こうすることに
より、ＣＭＯＳトランスファーゲート以上の十分な遅延
時間の変化を生成することができる。

【００４９】図１０は、遅延制御回路３８の回路図であ
る。この図には、遅延制御回路３８の一部分が示され、
説明の都合上、遅延回路の制御信号１ｚ〜６ｚが示され
ている。この遅延制御回路３８には、位相比較回路３６
からの検出信号Ａ〜Ｄが与えられ、信号Ａ，Ｂにより制
御信号のＨレベル（右側）とＬレベル（左側）の境界が
右側にシフトされ、信号Ｃ、Ｄにより制御信号のＨレベ
ル（右側）とＬレベル（左側）の境界が左側にシフトさ
れる。即ち、信号Ａ、Ｂにより遅延量を増やしてクロッ
クｃｌｋｂをより遅らせる制御信号を生成し、信号Ｃ、
Ｄにより遅延量を減らしてクロックｃｌｋｂをより進ま
せる制御信号を生成する。

【００５０】遅延制御回路３８の各段は、例えば１段目
では、ＮＡＮＤゲート612 とインバータ613 からなるラ
ッチ回路をそれぞれ有する。また、検出信号Ａ〜Ｄによ
りラッチ回路612 、613 の状態を強制的に反転させるト
ランジスタ614 、615 を有する。トランジスタ616 、61
7 は、反転の対象外の場合にトランジスタ614、615 によ
ってはラッチ回路が反転されないようにする為に設けら
れる。２段目〜６段目の回路も同様の構成である。これ
らのトランジスタは全てＮチャネル型である。

【００５１】今仮に、１段目から３段目の制御信号１ｚ
〜３ｚがＨレベルの状態であるとする。４段目以降の左
側の制御信号４ｚ〜は全てＬレベルの状態にある。各段
のラッチ回路の状態は、図１０にＨ、Ｌで示される通り
である。即ち、１段目から３段目までは、ラッチ回路
は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬレベ
ルであるのに対して、４段目から６段目では、ラッチ回
路は、ＮＡＮＤ出力がＬレベルでインバータ出力がＨレ
ベルである。従って、グランドに接続されているトラン
ジスタは、617 、627 ，637 ，647 ，646 ，656 ，666
がそれぞれ導通状態にある。即ち、ラッチ状態の境界の
両側にある４段目の回路のトランジスタ647 と３段目の
トランジスタ636 が導通状態にあり、検出信号Ｂまたは
Ｃによりそのラッチ状態が反転可能な状態になってい
る。

【００５２】そこで、仮に、検出信号ＣにＨレベルが与
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，イン
バータ640 の出力４ｚはＬレベルからＨレベルになる。
その結果、遅延制御信号のＨレベルは、１ｚ〜３ｚから
１ｚ〜４ｚにシフトする。図８，９で説明した通り、Ｈ
レベルの遅延制御信号が増加することで、遅延回路の導
通する並列のゲートの数が多くなり、遅延回路の遅延時
間は短くなるように制御される。即ち、クロックｃｌｋ
ｂをより進める様に制御される。

【００５３】一方、仮に、検出信号ＢにＨレベルが与え
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、遅延制御信号３ｚがＬレベルにな
る。これにより、遅延制御信号のＨレベルが減少し、遅
延回路の導通する並列のゲート数が少なくなり、遅延回
路の遅延時間は長くなるなるように制御される。即ちク
ロックｃｌｋｂはより遅れる様に制御される。

【００５４】更に、出力５ｚと４ｚとの間または出力４
ｚと３ｚとの間にＨレベルとＬレベルの境界ができる
と、今度は、検出信号ＡまたはＤによりＨレベルとＬレ
ベルの境界がそれぞれ右側または左側にシフト制御され
る。即ち、検出信号Ａ，ＢはＨレベルの出力を減らす様
にシフト制御し、検出信号Ｃ、ＤはＨレベルの出力を増
やす様にシフト制御する。更に、検出信号Ａ，Ｄは、出
力２ｚ，４ｚ，６ｚまでＨレベルの状態の時にシフト制
御し、検出信号Ｂ、Ｃは出力１ｚ，３ｚ，５ｚまでがＨ
レベルの時にシフト制御する。

【００５５】図１１は、位相比較回路３６の詳細回路図
である。この位相比較回路３６には、クロックｃｌｋｂ
が与えられる入力端子とクロックｃｌｋａが与えられる
レファレンスクロック端子の両方のクロックの位相の関
係を検出する位相検出部５１を有する。この位相検出部
５１は、ラッチ回路を２つ有し、クロックｃｌｋａに対
してクロックｃｌｋｂの位相が、（１）一定時間以上進
んでいる場合、（２）一定時間内程度の位相差の関係に
ある場合、及び（３）一定時間以上遅れている場合を検
出する。検出出力ｎ１〜ｎ４の組み合わせにより上記３
つの状態が検出される。

【００５６】サンプリングパルス発生部５２は、２つの
クロックｃｌｋｂとｃｌｋａが共にＨレベルになる時に
サンプリング信号をノードｎ９に出力する。サンプリン
グラッチ回路部５３は、サンプリング信号ｎ９により、
検出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 に
よりサンプリングし、ＮＡＮＤ512 、513 及び514 、51
5 からなるラッチ回路でラッチする。従って、サンプリ
ング時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれ
ぞれラッチされる。

【００５７】２分の１分周回路５４は、両クロックｃｌ
ｋａ、ｃｌｋｂが共にＨレベルになる時をＮＡＮＤゲー
ト520 で検出し、その検出パルスｎ１０を２分の１分周
して、逆相のパルス信号ｎ１１とｎ１２とを生成する。
デコード部５５は、サンプリングラッチされたノードｎ
５〜ｎ８の信号をデコードして、クロックｃｌｋｂがレ
ファレンスクロックのｃｌｋａより遅れている時はダイ
オード536 の出力をＨレベルにし、両クロックの位相が
一致している時はダイオード536 と540 の出力を共にＬ
レベルにし、更にクロックｃｌｋｂがレファレンスクロ
ックのｃｌｋａより進んでいる時はダイオード540 の出
力をＨレベルにする。出力回路部５６は、デコード部５
５の出力に応じて、逆相パルス信号ｎ１１とｎ１２に応
答して、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄ
は、既に説明した通り遅延制御回路３８の状態を制御す
る。

【００５８】図１２は、図１１の動作を示すタイミング
チャート図である。この図では、クロックｃｌｋｂがレ
ファレンスクロックｃｌｋａより遅れている状態、両ク
ロックの位相が一致している状態、そしてクロックｃｌ
ｋｂがレファレンスクロックｃｌｋａより進んでいる状
態を順に示している。即ち、サンプリングパルスｎ９が
Ｓ１，Ｓ２の時は、クロックｃｌｋｂが遅れているの
で、それが検出され、パルスｎ１２に応答して検出信号
ＣがＨレベルで出力され、またパルスｎ１１に応答して
検出信号ＤがＨレベルで出力され、クロックｃｌｋｂが
進む様に制御される。サンプリングパルスがＳ３の時
は、位相が一致して検出信号Ａ〜Ｄは全てＬレベルとな
る。更に、サンプリングパルスＳ４，Ｓ５，Ｓ６の時
は、クロックｃｌｋｂが進んでいるので、それが検出さ
れ、パルスｎ１１に応答して検出信号Ｂが或いはパルス
ｎ１２に応答して検出信号ＡがそれぞれＨレベルにな
り、クロックｃｌｋｂが遅れる様に制御される。

【００５９】上記の動作を以下に順番に説明する。

【００６０】［サンプリングパルスＳ１］この期間で
は、クロックｃｌｋｂが遅れているので、両クロックｃ
ｌｋｂ，ｃｌｋａが共にＬレベルの状態から、クロック
ｃｌｋａが先にＨレベルになり、ノードｎ２がＬレベ
ル、ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及
びインバータ500 は、クロックｃｌｋａを一定時間遅ら
せる遅延エレメントであり、ＮＡＮＤ503 、504 でも同
様にノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラ
ッチされる。そこで、サンプリング発生部５２にて、両
クロックｃｌｋａ，ｃｌｋｂが共にＨレベルになるタイ
ミングから、遅延回路506 の遅延時間分の幅を持つサン
プリングパルスｎ９が生成され、位相比較部５１でのラ
ッチ状態がサンプリングされ、ラッチ部５３でそのラッ
チ状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態
がノードｎ５〜ｎ８に転送される。

【００６１】そして、両クロックｃｌｋａ，ｃｌｋｂが
共にＨレベルになるタイミングでパルスｎ１０が生成さ
れる。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ
回路とＮＡＮＤ528 、529 のラッチ回路とがゲート526
、527 及びゲート530 、531で結合され、それらのゲー
トは、パルスｎ１０の反転、非反転パルスで開かれる。
従って、パルスｎ１０が２分の１に分周される。

【００６２】デコーダ部５５では、ノードｎ５〜ｎ８の
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、遅延制御回路のＨレベルとＬレベルの境界は
左側にシフトし、遅延回路１８の抵抗が低くなり遅延時
間は短くなる。その結果、クロックｃｌｋｂは進む方向
に制御される。

【００６３】［サンプリングパルスＳ２］上記の同様
に、クロックｃｌｋｂが遅れていることが、位相比較部
５１で検出され、パルスｎ１１に応答して検出信号Ｄが
Ｈレベルになる。従って、同様に遅延制御回路３８のＨ
レベルとＬレベルの境界は左側に移動し、遅延回路１８
の遅延時間は短くなる。

【００６４】［サンプリングパルスＳ３］サンプリング
パルスＳ３が出力されるタイミングでは、両クロックｃ
ｌｋａとｃｌｋｂとはほとんど位相が一致する。遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
は、クロックｃｌｋｂがわずかに遅れている時は、ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈとなる。この状態が図１２に示されている。また、遅延
エレメント505 での遅延時間以内の位相ずれを有する場
合で、クロックｃｌｋｂがわずかに進んでいる時は、ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌとなる。

【００６５】いずれの場合でも、デコーダ部５５により
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路３８の状態は変化せず、遅
延回路１８の遅延時間の変化しない。

【００６６】［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、クロックｃｌｋｂが進んでいる。従って、
位相比較部５１のラッチ状態は、ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈとなり、その結果、サンプリングされたラッチ部５３で
も、ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈとなる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路３８のＨレベルとＬレベルの境界が
右方向にシフトし、遅延回路１８の抵抗を高くし遅延時
間を長くする。そのため、クロックｃｌｋｂが遅れる方
向に制御される。

【００６７】以上の通り、内部クロックｃｌｋ、位相比
較回路３６、遅延制御回路３８、ダミー遅延回路４０、
ダミー出力回路４１のクローズドループで形成されたＤ
ＬＬ回路により、内部クロックｃｌｋを１２０度遅延さ
せたクロックｃｌｋａと出力データバッファ３２の出力
タイミングと同じタイミングを持つクロックｃｌｋｂと
の位相が一致する様に制御される。従って、出力ＤＱの
タイミングが外部クロックＣＬＫから１２０度位相遅れ
になる遅延時間が、遅延回路１８で生成される。

【００６８】図８及び図９に示された遅延回路１８に
は、遅延制御信号が如何なるレベルであっても、少なく
とも遅延回路１８を論理ゲートを介することなくＰ型ト
ランジスタ駆動信号４２ＰとＮ型トランジスタ駆動信号
４２Ｎとを通過させるパス６０，７０を有する。かかる
構成は、電源投入時等に出力端子ＤＱをハイインピーダ
ンス状態にする為の制御信号Ｈｚが遅延することなく遅
延回路１８を通過して、トランジスタ８１，８３を共に
非導通状態にすることができることを保障する。従っ
て、出力データバッファ回路内又はその前段に設けられ
る遅延回路１８として、適切な構成である。

【００６９】図１３は、他の例の遅延回路と入出力デー
タバッファの具体的回路を示す図である。この例では、
入出力データバッファ回路３２、パイプラインゲート１
５、データバス制御回路３１は、図８及び図９の例と同
じである。遅延回路１８Ｐ、１８Ｎが図８及び図９の例
と異なる。

【００７０】入出力データバッファ回路３２は、図示さ
れる通り、その出力段は、Ｐ型トランジスタ８１とＮ型
トランジスタ８３のインバータ回路である。従って、Ｐ
型トランジスタ８１が導通して出力ＤＱがＬレベルから
Ｈレベルに変化するスピードと、Ｎ型トランジスタ８３
が導通して出力ＤＱがＨレベルからＬレベルに変化する
スピードとは異なる。従って、厳密には、その遅延特性
も、出力ＤＱがＬレベルからＨレベルに変化する場合は
そのスピードに対応した遅延時間に、逆に出力ＤＱがＨ
レベルからＬレベルに変化する場合はそのスピードに対
応した遅延時間にする必要がある。

【００７１】図１３の遅延回路１８は、かかる要求に応
えるもので、出力ＤＱがＨレベルに変化する時は、遅延
制御信号Ｈ１ｚ，Ｈ２ｚ，．．．で制御され、出力ＤＱ
がＬレベルに変化する時は、遅延制御信号Ｌ１ｚ，Ｌ２
ｚ，．．．で制御される。２種類の遅延制御信号を切り
替える為に、データバス制御回路３１にいち早く供給さ
れるデータ信号４２を、内部クロックｃｌｋの立ち下が
りエッジでゲート１２７を介してラッチ回路１２８，１
２９にラッチする。このラッチ回路の保持する制御信号
により、ゲート１２０，１２２，１２４を開いて出力Ｄ
ＱがＨレベルに変化する場合の遅延制御信号Ｈ１ｚ，Ｈ
２ｚ，．．．を入力するか、ゲート１２１，１２３，１
２５を開いて出力ＤＱがＬレベルに変化する場合の遅延
制御信号Ｌ１ｚ，Ｌ２ｚ，．．．を入力するかを制御す
る。

【００７２】図１４は、図１３の遅延回路１８に与える
２種類の遅延制御信号Ｓ３８Ｈ、Ｓ３８Ｌを生成する回
路を示す図である。この図では、パイプラインゲート１
３，１５、データバス制御回路３１，入出力データバッ
ファ３２、外部クロックＣＬＫの入力バッファ２１，Ｄ
ＬＬ回路２２などは、図７の例と同じである。図１４の
例では、出力ＤＱがＨレベルに変化する時の遅延制御信
号Ｓ３８Ｈを生成するために、位相比較回路３６Ｈ、遅
延制御回路３８Ｈ、ダミー遅延回路４０Ｈ、ダミー入出
力回路４１Ｈ、ダミー入力バッファ２１１Ｈから構成さ
れるＤＬＬ回路を有する。更に、出力ＤＱがＬレベルに
変化する時の遅延制御信号Ｓ３８Ｌを生成するために、
位相比較回路３６Ｌ、遅延制御回路３８Ｌ、ダミー遅延
回路４０Ｌ、ダミー入出力回路４１Ｌ、ダミー入力バッ
ファ２１１Ｌから構成されるＤＬＬ回路を有する。即
ち、遅延制御信号Ｓ３８Ｈ、Ｓ３８Ｌを生成する為に、
図７の例のＤＬＬ回路構成が２重に設けられている。

【００７３】図１４中の、位相比較回路３６Ｈ、３６
Ｌ、遅延制御回路３８Ｈ、３８Ｌ等は、図１１、図１０
に示された回路と同等である。図１４中のダミー入出力
回路４１Ｈ、４１Ｌが異なる構成を有する。

【００７４】図１５は、出力ＤＱがＬレベルからＨレベ
ルに変化するダミー遅延回路４１Ｈの回路の例を示す図
である。このダミー遅延回路４１Ｈは、図８，９に示さ
れた出力回路と遅延回路の組み合わせに類似している。
但し、ダミー遅延回路は、実際にメモリから読み出した
データを出力する必要がないので、最終パイプラインゲ
ートに対応するトランスファーゲート１０２，１０３に
与えられる入力は、グランドに接続されて、その入力は
常時Ｌレベルに設定される。更に、ラッチ回路の部分
に、インバータの代わりにＮＡＮＤゲート１００，１０
１が設けられ、内部クロックｃｌｋのＬレベルでノード
ｎ１００とｎ１０１とが強制的にＬレベルにされる部分
でも、図８，９の回路と異なる。

【００７５】図１５のダミー遅延回路の動作は、次の通
りである。まず、内部クロックｃｌｋのＬレベルに応答
して、上記した通りノードｎ１００，ｎ１０１が強制的
にＬレベルになる。従って、出力部のＮ型トランジスタ
１０９が導通して、出力１１０即ちクロックｃｌｋｂＨ
は、Ｌレベルとなる。そこで、内部クロックｃｌｋがＨ
レベルになる時に、トランジスタゲート１０２，１０３
が導通し、ラッチ回路は反転されて、ノードｎ１００，
ｎ１０１はＨレベルとなる。その信号は、ダミー遅延回
路４０ＨＰ、４０ＨＮで遅延して、出力部のＰ型トラン
ジスタ１０８を導通させる。その結果、出力１１０即ち
クロックｃｌｋｂＨは、内部クロックｃｌｋのＨレベル
時に常にＬレベルからＨレベルに変化する。このクロッ
クｃｌｋｂＨが、分周後のレファレンスクロックｃｌｋ
ａと位相同期されると、遅延制御信号Ｓ３８Ｈは、出力
がＬレベルからＨレベルに切り替わるタイミングを外部
クロックから所定の位相差（例えば１２０度）に維持す
ることができる制御信号となる。

【００７６】図１６は、出力ＤＱがＨレベルからＬレベ
ルに変化するダミー遅延回路４１Ｌの回路の例を示す図
である。この回路は、図１５に示された回路とほぼ同じ
である。異なる部分は、トランスファーゲート１０６，
１０７の入力が電源ＶｃｃのＨレベルに固定されている
点と、内部クロックｃｌｋの反転信号でノードｎ１０
４，ｎ１０５を強制的にＨレベルにするためのＮＯＲゲ
ート１０４，１０５がラッチ回路に設けられる点であ
る。

【００７７】図１６のダミー遅延回路の動作は、次の通
りである。まず、内部クロックｃｌｋのＬレベルに応答
して、上記した通りノードｎ１０４，ｎ１０５が強制的
にＨレベルになる。従って、出力部のＰ型トランジスタ
１１０が導通して、出力１１２は、Ｈレベルとなる。そ
こで、内部クロックｃｌｋがＨレベルになる時に、トラ
ンジスタゲート１０６，１０７が導通し、ラッチ回路は
反転されて、ノードｎ１０４，ｎ１０５はＬレベルとな
る。その信号は、ダミー遅延回路４０ＬＰ、４０ＬＮで
遅延して、出力部のＮ型トランジスタ１１１を導通させ
る。その結果、出力１１２は、内部クロックｃｌｋのＨ
レベル時に常にＨレベルからＬレベルに変化する。この
出力１１２の反転クロックｃｌｋｂＬが、分周後のレフ
ァレンスクロックｃｌｋａと位相同期されると、遅延制
御信号Ｓ３８Ｌは、出力がＨレベルからＬレベルに切り
替わるタイミングを外部クロックから所定の位相差（例
えば１２０度）に維持することができる制御信号とな
る。

【００７８】上記の図１４〜１６に代わるＤＬＬ回路
は、例えば、平成８年１２月１９日に出願された特願平
８−３３９９８８にも示される。

【００７９】

【発明の効果】以上説明した通り、本発明によれば、内
部回路のパイプライン制御は、十分な動作マージンをも
って外部クロックの周期に依存しない外部クロックに対
する遅延タイミングを有する内部クロックに同期して行
われ、出力信号のタイミングは、出力回路に接続された
遅延回路により外部クロックに対して所定の位相差に制
御される。

【００８０】しかも、遅延回路は、ＤＬＬ回路により生
成された遅延制御信号により制御されるが、遅延回路内
に遅延制御信号により制御されない遅延パスを有するの
で、出力端子のハイインピーダンス状態の生成が、遅延
回路により遅れることはない。

【図面の簡単な説明】

【図１】パイプライン構造の内部回路の例を示す図であ
る。

【図２】図１の回路のタイミングチャートの例を示す図
である。

【図３】図１の回路のタイミングチャートの他の例を示
す図である。

【図４】本発明に従う実施の形態例の回路例を示す図で
ある。

【図５】図４の回路のタイミングチャートの例を示す図
である。

【図６】図４の回路のタイミングチャートの他の例を示
す図である。

【図７】ＳＤＲＡＭに適用された場合の具体例を示す図
である。

【図８】遅延回路と出力データバッファの具体的回路を
示す図である。

【図９】図８の遅延回路の変形例を示す図である。

【図１０】遅延制御回路の回路図である。

【図１１】位相比較回路３６の詳細回路図である。

【図１２】図１１の動作を示すタイミングチャート図で
ある。

【図１３】他の例の遅延回路と出力データバッファの具
体的回路を示す図である。

【図１４】図１３の遅延回路に与える２種類の遅延制御
信号Ｓ３８Ｈ、Ｓ３８Ｌを生成する回路を示す図であ
る。

【図１５】出力ＤＱがＬレベルからＨレベルに変化する
ダミー遅延回路４１Ｈの回路の例を示す図である。

【図１６】出力ＤＱがＨレベルからＬレベルに変化する
ダミー遅延回路４１Ｌの回路の例を示す図である。

【符号の説明】

１２、１４内部回路１６、３２出力回路１３、１５パイプラインゲート１７出力端子１８遅延回路ＣＬＫ外部クロックｃｌｋ内部クロックｃｌｋａレファレンスクロックｃｌｋｂ出力信号のタイミングを有するクロック

Claims

【特許請求の範囲】

【請求項１】パイプライン動作する複数段の内部回路
と、前記内部回路に接続され前記外部クロックと所定の
位相差で出力信号を出力する出力回路とを有する半導体
集積回路において、前記内部回路間及び前記内部回路と出力回路との間に設
けられ、内部クロックで開閉が制御されるパイプライン
ゲートと、前記内部回路と出力回路間に設けられた最終段のパイプ
ラインゲートの後段に設けられ、前記所定の位相差で前
記出力信号が出力される遅延時間を有する遅延回路とを
有することを特徴とする半導体集積回路装置。
【請求項２】請求項１において、前記内部回路の初段は、前記外部クロックに応答して動
作を開始し、第一の期間経過後に処理結果を出力し、前記内部クロックは、前記パイプラインゲートを前記第
一の期間中に閉じるタイミングを有することを特徴とす
る半導体集積回路装置。
【請求項３】請求項１において、前記内部クロックは、前記外部クロックに対して前記出
力回路の遅延時間に相当する時間だけ進んだ位相を有す
ることを特徴とする半導体集積回路装置。
【請求項４】請求項１において、前記外部クロックに対し前記所定の位相差を有するレフ
ァレンスクロックと前記出力回路の出力信号のタイミン
グを有する信号との位相を比較し、実質的に同位相に維
持される遅延制御信号を生成するデレイド・ロック・ル
ープ回路を更に有し、前記遅延回路は前記遅延制御信号により遅延時間が制御
されることを特徴とする半導体集積回路装置。
【請求項５】請求項４において、前記遅延回路は、前記遅延制御信号により制御されない
少なくとも１つの遅延パスを有することを特徴とする半
導体集積回路装置。
【請求項６】請求項４において、前記デレイド・ロック・ループ回路は、前記出力回路の
出力信号のＬレベルからＨレベルに変化する第一のタイ
ミングに対応する第一の遅延制御信号と、前記出力回路
の出力信号のＨレベルからＬレベルに変化する第二のタ
イミングに対応する第二の遅延制御信号とを生成し、前記遅延回路は、前記出力回路の出力信号のＨレベル及
びＬレベルに応じて、前記第一の遅延制御信号及び第二
の遅延制御信号の一方により制御されることを特徴とす
る半導体集積回路装置。
【請求項７】コラムアドレス信号を与えられ、パイプラ
イン動作する複数段のコラム系内部回路と、前記コラム
系内部回路に接続され前記外部クロックと所定の位相差
でデータ出力信号を出力する出力回路とを有する半導体
記憶装置において、前記コラム系内部回路の間及び前記コラム系内部回路と
出力回路との間に設けられ、前記外部クロックに対して
前記出力回路の遅延時間に相当する時間だけ進んだ位相
を有する内部クロックで開閉が制御されるパイプライン
ゲートと、前記コラム系内部回路と出力回路との間に設けられた最
終段のパイプラインゲートの後段に設けられ、前記所定
の位相差に対応する遅延時間を有する遅延回路とを有す
ることを特徴とする半導体記憶装置。
【請求項８】請求項７において、前記外部クロックに対し前記所定の位相差を有するレフ
ァレンスクロックと前記出力回路の出力信号のタイミン
グを有する信号との位相を比較し、実質的に同位相に維
持される遅延制御信号を生成するデレイド・ロック・ル
ープ回路を更に有し、前記遅延回路は前記遅延制御信号により遅延時間が制御
されることを特徴とする半導体記憶装置。
【請求項９】請求項８において、前記遅延回路は、前記遅延制御信号により制御されない
少なくとも１つの遅延パスを有することを特徴とする半
導体記憶装置。