CN116521468B - 一种fpga在线调试方法及支持在线调试的fpga - Google Patents

一种fpga在线调试方法及支持在线调试的fpga Download PDF

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Abstract

本发明公开了一种FPGA在线调试方法，应用于FPGA，所述FPGA内嵌硬核MCU，所述方法包括：将待调试信号的寄存器映射至所述硬核MCU的总线；在所述硬核MCU内部利用软件描述语言从所述总线获取所述待调试信号的状态信息；通过所述硬核MCU的输出接口输出所述状态信息以辅助对所述FPGA的调试。本发明减少了对FPGA内部资源的利用，使得在线调试的设计更贴近用户设计本身，从而增加了临界条件下的调试效率。

Description

一种FPGA在线调试方法及支持在线调试的FPGA
技术领域
本发明涉及电数字数据处理领域，具体涉及一种FPGA(Field-Programmable GateArray，现场可编程门阵列)在线调试方法及支持在线调试的FPGA。
背景技术
随着AI(Artificial Intelligence，人工智能)技术不断探索，FPGA应用技术被推到前所未有的高点。板级仿真验证调试作为FPGA开发流程中最后的一个环节，是评价FPGA设计是否成功、评价FPGA EDA(Electronic design automation，电子设计自动化)工具以及FPGA芯片的关键手段。
现有技术中，板级仿真验证调试需要用到FPGA软件的在线逻辑分析仪，并配合外部的逻辑分析仪或示波器等仪器设备，来监控和分析芯片的工作状态，以检查设计是否有功能错误。其中，在线逻辑分析仪采用在线逻辑分析IP(Intellectual Property)+用户应用设计同时进行布局布线的方式，可以灵活的查看FPGA应用的内部信号。
但是，在线逻辑分析IP会占用FPGA内部逻辑资源，尤其是随着要调试的用户应用设计信号的增多，资源占用就更多；一方面会抢占用户的设计资源，另一方面当使用在线逻辑分析IP的用户设计变化较大时，布局布线的结果就发生大的变化，在临界条件下，例如软件报告的最大系统时钟跟用户应用时钟相近的条件下，会降低用户设计调试的有效性。
发明内容
为了解决现有技术中所存在的上述问题，本发明提供了一种FPGA在线调试方法及支持在线调试的FPGA。
本发明要解决的技术问题通过以下技术方案实现：
一种FPGA在线调试方法，应用于FPGA，所述FPGA内嵌硬核MCU，所述方法包括：
将待调试信号的寄存器映射至所述硬核MCU(Microcontroller Unit，微控制单元)的总线；
在所述硬核MCU内部利用软件描述语言从所述总线获取所述待调试信号的状态信息；
通过所述硬核MCU的输出接口输出所述状态信息以辅助对所述FPGA的调试。
优选地，所述方法还包括：
在所述硬核MCU内部利用软件描述语言对所述待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
通过所述硬核MCU的输出接口输出所述逻辑组合结果以进一步辅助对所述FPGA的调试。
优选地，所述将待调试信号的寄存器映射至所述硬核MCU的总线，包括：
预先将所述硬核MCU的总线根据地址进行拆分；
将不同的待调试信号分别映射至所述总线的不同地址上。
优选地，所述将不同的待调试信号分别映射至所述总线的不同地址上，包括：
采用硬件描述语言定义的连接线，将不同的待调试信号与所述总线的不同地址分别进行关联。
优选地，所述将待调试信号的寄存器映射至所述硬核MCU的总线的操作占用FPGA资源。
优选地，通过所述硬核MCU的UART接口或JTAG接口输出所述状态信息，通过所述硬核MCU的GPIO接口输出所述逻辑组合结果。
优选地，所述总线包括：AMBA总线或Wishbone总线。
本发明还提供了一种支持在线调试的FPGA，所述FPGA包括：用户设计模块、总线映射模块以及内嵌的硬核MCU；
所述用户设计模块中包含待调试信号；
所述总线映射模块，用于将所述待调试信号的寄存器映射至所述硬核MCU的总线；
所述硬核MCU，用于利用软件描述语言从所述总线获取所述待调试信号的状态信息，并通过自身的输出接口输出所述状态信息以辅助对所述FPGA的调试。
优选地，所述硬核MCU，还用于：
利用软件描述语言对所述待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
通过所述输出接口输出所述逻辑组合结果以进一步辅助对所述FPGA的调试。
优选地，所述总线映射模块，具体用于：
采用硬件描述语言定义的连接线，将不同的待调试信号与所述总线的不同地址分别进行关联。
本发明提供的FPGA在线调试方法，在硬核MCU+FPGA架构的基础上，将需要调试的用户设计的内部信号通过硬核MCU的总线读入，然后通过硬核MCU的输出接口进行输出以辅助对FPGA的调试。由于硬核MCU不占用FPGA资源，因此相较于在线逻辑分析IP占用FPGA资源的调试方式来说，本发明减少了对FPGA内部资源的利用，使得在线调试的设计更贴近用户设计本身，从而增加了临界条件下的调试效率。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种FPGA在线调试方法的流程图；
图2是本发明实施例提供的另一种FPGA在线调试方法的流程图；
图3是本发明实施例提供的一种支持在线调试的FPGA的结构示意图；
图4是基于图3所示结构提出的一种支持在线调试的FPGA的结构示意图；
图5是基于图3所示结构提出的另一种支持在线调试的FPGA的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了解决背景技术中所提出的问题，本发明实施例提供了一种FPGA在线调试方法及支持在线调试的FPGA。
首先，对本发明实施例提供的一种FPGA在线调试方法进行详细说明，该方法应用于FPGA，该FPGA内嵌硬核MCU。
如图1所示，本发明实施例提供的FPGA在线调试方法包括以下步骤：
S1：将待调试信号的寄存器映射至硬核MCU的总线。
具体的，预先将硬核MCU的总线根据地址进行拆分；这样便可以将不同的待调试信号分别映射至总线的不同地址上，从而将用户设计的待调试信号的寄存器以不同的地址挂载到硬核MCU的内存映射上，以便利用软件描述语言查看这些信号的状态信息。
其中，将不同的待调试信号分别映射至总线的不同地址上，具体可以是采用硬件描述语言定义的连接线，将不同的待调试信号与总线的不同地址分别进行关联。这里，在调试阶段的连接线可理解为普通的硬件描述信号，后续在FPGA设计完成后，连接线为布局布线的绕线。
其中，硬核MCU的总线包括：AMBA(Advanced Microcontroller BusArchitecture)总线或Wishbone总线。
该步骤S1是利用FPGA资源实现的，也就是说，将待调试信号的寄存器映射至硬核MCU的总线的操作会占用FPGA资源，但由于只是做地址映射的操作，因此占用的FPGA资源很少。
S2：在硬核MCU内部利用软件描述语言从总线获取待调试信号的状态信息。
具体的，利用软件描述语言编写计算机程序，将其加载到硬核MCU中；这样硬核MCU上电后自动执行该计算机程序，从而实现从总线获取待调试信号的状态信息。其中，可用的软件描述语言包括C语言或C++等。
S3：通过硬核MCU的输出接口输出状态信息以辅助对FPGA的调试。
可以理解的是，将从总线获取的状态信息通过硬核MCU的输出接口进行输出，可以便于用户查看或监控待调试信号的状态信息。
其中，硬核MCU可用的输出接口可以包括UART(Universal AsynchronousTransmitter，通用异步收发传输器)接口、JTAG(Joint Test ActionGroup，联合测试工作组)接口以及GPIO(General-purpose input/output，通用输入输出端口)接口等。
本发明实施例提供的FPGA在线调试方法，在硬核MCU+FPGA架构的基础上，将需要调试的用户设计的内部信号通过硬核MCU的总线读入，然后通过硬核MCU的输出接口进行输出以辅助对FPGA的调试。其中，步骤S1所占用的FPGA资源很少；步骤S2~S3均是在硬核MCU中实现的，并不占用FPGA资源。因此，相较于在线逻辑分析IP占用FPGA资源的调试方式来说，本发明实施例减少了对FPGA内部资源的利用，使得在线调试的设计更贴近用户设计本身，从而增加了临界条件下的调试效率。
优选地，在一种实现方式中，本发明实施例提供的FPGA在线调试方法还可以包括以下操作：
(1)在硬核MCU内部利用软件描述语言对待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
(2)通过硬核MCU的输出接口输出逻辑组合结果以进一步辅助对FPGA的调试。
由此，参见图2所示，本发明实施例提供的FPGA在线调试方法可以具体包括：
S10：将待调试信号的寄存器映射至硬核MCU的总线；
S20：在硬核MCU内部利用软件描述语言从总线获取待调试信号的状态信息；
S30：在硬核MCU内部利用软件描述语言对待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
S40：通过硬核MCU的输出接口输出待调试信号的状态信息和逻辑组合结果以辅助对FPGA的调试。
可以理解的是，由于现有技术中的在线逻辑分析IP使用FPGA资源进行调试，每次调整调试信号后，均需要重新运行布局布线的流程，随着应用设计增大布局布线时间也会变长；用户调试过程中会占用大量时间布局布线，整体调试效率不高。
本发明实施例中，可以将所有的用户设计信号作为调试信号为其分配硬核MCU的总线地址，这样只需修改硬核MCU中对调试信号进行逻辑组合的计算机程序，即可对用户在FPGA内部设计的信号进行处理/触发控制等操作，不需要重新走布局布线的流程。或者，即使并未将所有的用户设计信号作为调试信号，也只需根据新的调试信号的寄存器，去调整其与硬核MCU的总线地址的映射关系，相应的修改硬核MCU中对调试信号进行逻辑组合的计算机程序，同样也不需要重新走布局布线的流程。由此，可有效减少布局布线的频率，提高用户整体调试效率，达到对FPGA进行有效调试的目的。
另外，在实际应用中，还可以进一步利用串口调试助手从硬核MCU的输出接口读取并显示状态信息和逻辑组合结果，以便用户查看。
基于同一发明构思，本发明实施例还提供了一种支持在线调试的FPGA，如图3所示，该FPGA包括：用户设计模块、总线映射模块以及内嵌的硬核MCU。
其中，用户设计模块中包含待调试信号。
总线映射模块，用于将待调试信号的寄存器映射至硬核MCU的总线。
硬核MCU，用于利用软件描述语言从总线获取待调试信号的状态信息，并通过自身的输出接口输出该状态信息以辅助对FPGA的调试。
其中，总线映射模块将待调试信号的寄存器映射至硬核MCU的总线的操作占用很少的FPGA资源。
优选地，总线映射模块将待调试信号的寄存器映射至硬核MCU的总线，包括：根据预先对硬核MCU的总线进行拆分的地址，将不同的待调试信号分别映射至总线的不同地址上。
优选地，总线映射模块，具体用于：采用硬件描述语言定义的连接线，将不同的待调试信号与总线的不同地址分别进行关联。图3中标记为c的对象即是连接线。
优选地，硬核MCU的总线包括：AMBA总线或Wishbone总线。
优选地，通过硬核MCU的UART接口或JTAG接口输出状态信息，通过硬核MCU的GPIO接口输出逻辑组合结果。
图4中示例性的示出了一种支持在线调试的FPGA，其中Signal1~Signal6是用户设计的6个待调试信号，通过连接线c将它们连接至总线映射模块；总线映射模块分别给这6个待调试信号的寄存器分配硬核MCU的总线上的地址a、地址b、地址c、地址d、地址e、地址f，然后将这六个地址挂载到硬核MCU的AMBA总线上。硬核MCU中加载有预先编写好的计算机程序，该程序读取上述六个地址的数值，即Signal1~Signal6的状态信息；然后利用硬核MCU自带的EDA调试软件从硬核MCU的JTAG接口读取地址a~地址f的数值并进行显示。这里，以ARM(Advanced RISC Machine)架构的处理器为例，其EDA调试软件集成在keil软件中。
优选地，硬核MCU，还用于：利用软件描述语言对所述待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；通过自身的输出接口输出逻辑组合结果以进一步辅助对FPGA的调试。
图5中示例性的示出了另一种支持在线调试的FPGA，其中Signal1~Signal6是用户设计的6个待调试信号，通过连接线c将它们连接至总线映射模块；总线映射模块分别给这6个待调试信号的寄存器分配硬核MCU的总线上的地址a、地址b、地址c、地址d、地址e、地址f，然后将这六个地址挂载到硬核MCU的AMBA总线上。硬核MCU中加载有预先编写好的计算机程序，该程序读取上述六个地址的数值，即Signal1~Signal6的状态信息；并且，该程序还对Signal1、Signal2和Signal6进行了逻辑组合，具体包括：设置触发信号生成器1以生成触发信号1，该触发信号1等于Signal1和Signal6做组合逻辑与的结果；设置触发信号生成器2以生成触发信号2，该触发信号2等于Signal2和Signal6做组合逻辑与的结果。然后，通过硬核MCU的GPIO接口输出触发信号1和触发信号2，将其连至外部逻辑分析仪上，从而借助外部逻辑分析仪观察不同触发信号下的用户输出接口的输出情况。同时，还可以通过硬核MCU的UART接口输出上述地址a~地址f的数值，并利用串口调试助手将这6个地址的数值及对应的地址进行读取并显示，以供用户查看。
本发明实施例提供的支持在线调试的FPGA，在硬核MCU+FPGA架构的基础上，将需要调试的用户设计的内部信号通过硬核MCU的总线读入，然后通过硬核MCU的输出接口进行输出以辅助对FPGA的调试。其中，总线映射模块占用的FPGA资源很少，且硬核MCU不占用FPGA资源。因此，该FPGA无需在线逻辑分析IP即可支持在在线调试，仅占用很少的FPGA内部资源，其设计可以更贴近用户设计本身，且临界条件下的调试效率较高。
综上可见，本发明实施例一方面借助于硬核MCU减少了在线逻辑分析IP对FPGA逻辑资源的占用，降低调试效果对布局布线的依赖；另一方面通过MCU软件调试的灵活性，减少了布局布线的次数，提高了FPGA的调试效率。
需要说明的是，对于产品实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。相应的，对方法实施例的说明也可参见装产品施例。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与本发明的一些方面相一致的装置和方法的例子。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
本领域技术人员应明白，本发明的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式，这里将它们都统称为“模块”或“系统”。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。计算机程序存储/分布在合适的介质中，与其它硬件一起提供或作为硬件的一部分，也可以采用其他分布形式，如通过Internet或其它有线或无线电信系统。
本发明是参照本发明实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种FPGA在线调试方法，其特征在于，应用于FPGA的板级仿真验证调试，所述FPGA内嵌硬核MCU，所述FPGA无在线逻辑分析IP，所述方法包括：
将待调试信号的寄存器映射至所述硬核MCU的总线；所述待调试信号为FPGA内的用户设计信号；所述将待调试信号的寄存器映射至所述硬核MCU的总线，包括：预先将所述硬核MCU的总线根据地址进行拆分；将不同的待调试信号分别映射至所述总线的不同地址上；所述将不同的待调试信号分别映射至所述总线的不同地址上，包括：采用硬件描述语言定义的连接线，将不同的待调试信号与所述总线的不同地址分别进行关联；
在所述硬核MCU内部利用软件描述语言从所述总线获取所述待调试信号的状态信息；
通过所述硬核MCU的输出接口输出所述状态信息以辅助对所述FPGA的调试；
在所述硬核MCU内部利用软件描述语言对所述待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
通过所述硬核MCU的输出接口输出所述逻辑组合结果以进一步辅助对所述FPGA的调试。
2.根据权利要求1所述的FPGA在线调试方法，其特征在于，通过所述硬核MCU的UART接口或JTAG接口输出所述状态信息，通过所述硬核MCU的GPIO接口输出所述逻辑组合结果。
3.根据权利要求1所述的FPGA在线调试方法，其特征在于，所述总线包括：AMBA总线或Wishbone总线。
4.一种支持在线调试的FPGA，其特征在于，所述FPGA无需在线逻辑分析IP，所述FPGA包括：用户设计模块、总线映射模块以及内嵌的硬核MCU；
所述用户设计模块中包含待调试信号；所述待调试信号为FPGA内的用户设计信号；
所述总线映射模块，用于在FPGA的板级仿真验证调试阶段，采用硬件描述语言定义的连接线，将不同的待调试信号与所述硬核MCU的总线的不同地址分别进行关联；
所述硬核MCU，用于在FPGA的板级仿真验证调试阶段，利用软件描述语言从所述总线获取所述待调试信号的状态信息，并通过自身的输出接口输出所述状态信息以辅助对所述FPGA的调试；
所述硬核MCU，还用于：
在FPGA的板级仿真验证调试阶段，利用软件描述语言对所述待调试信号进行逻辑组合，并基于所获取的状态信息得到对应的逻辑组合结果；
通过所述输出接口输出所述逻辑组合结果以进一步辅助对所述FPGA的调试。
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