CN111736792A - 可编程逻辑器件及其控制方法、控制系统和视频处理器 - Google Patents
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Abstract
本发明实施例公开了一种可编程逻辑器件控制方法、一种可编程逻辑器件控制系统、一种可编程逻辑器件以及一种视频处理器。所述可编程逻辑器件控制方法包括：配置步骤：运行软核配置代码，通过总线接口向可编程逻辑器件发送配置数据，以由所述可编程逻辑器件解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。本发明实施例可以释放可编程逻辑器件中被软核配置代码占用的RAM空间，节省成本。
Description
技术领域
本发明涉及器件配置控制及视频处理技术领域，尤其涉及一种可编程逻辑器件控制方法、一种可编程逻辑器件控制系统、一种可编程逻辑器件以及一种视频处理器。
背景技术
LED显示屏控制卡一般采用可编程逻辑器件进行图像和通信处理。但当视频源的分辨率较高例如为4K×2K@60HZ时，没有图像解码芯片将图像解码成VESA(VideoElectronics Standards Association)标准格式，因此需要用可编程逻辑器件的硬核进行图像解码。利用可编程逻辑器件的硬核进行图像解码时，还需要软核配置代码对硬核进行寄存器配置、中断处理等。通常软核配置代码位于可编程逻辑器件内部。当可编程逻辑器件内部的RAM足够大或者软核配置代码比较少时，软核配置代码可以在内部RAM中执行。而当内部RAM有限或者软核配置代码比较多时，通常将软核配置代码放在连接可编程逻辑器件的外部存储器中；但此方式较复杂，且软核配置代码还要占用可编程逻辑器件内部RAM，影响用户代码在RAM上的使用。如果RAM不够用，就需要重新选择具有较大RAM的可编程逻辑器件，从而增加了成本。
发明内容
本发明实施例提供的一种可编程逻辑器件控制方法、一种可编程逻辑器件控制系统、一种可编程逻辑器件以及一种视频处理器，可达到释放可编程逻辑器件中被软核配置代码占用的RAM空间、节省成本的技术效果。
一方面，本发明实施例提供的一种可编程逻辑器件控制方法，包括：配置步骤：运行软核配置代码，通过总线接口向可编程逻辑器件发送配置数据，以由所述可编程逻辑器件解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。
在本发明的一个实施例中，在所述配置步骤后，所述可编程逻辑器件控制方法还包括：中断响应步骤：通过中断引脚接收到所述可编程逻辑器件输出的中断信号后，读取所述可编程逻辑器件内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
在本发明的一个实施例中，所述配置步骤还包括：通过所述总线接口接收由所述可编程逻辑器件根据所述硬核地址从所述指定硬核的具有所述寄存器地址的所述寄存器中读出并进行协议转换后的数据。
另一方面，本发明实施例提供的一种可编程逻辑器件控制系统，包括：微处理器，具有总线接口；可编程逻辑器件，连接所述微处理器的所述总线接口；其中，所述微处理器用于运行软核配置代码，并通过所述总线接口向所述可编程逻辑器件发送配置数据；所述可编程逻辑器件用于解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。
在本发明的一个实施例中，所述微处理器还具有中断引脚，所述可编程逻辑器件还连接所述中断引脚；以及所述微处理器还用于通过所述中断引脚接收到所述可编程逻辑器件输出的中断信号后，读取所述可编程逻辑器件内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
在本发明的一个实施例中，所述可编程逻辑器件还用于根据所述硬核地址将所述指定硬核的具有所述寄存器地址的所述寄存器中的数据读出以得到回读数据，并将所述回读数据进行协议转换后传送至所述微处理器的所述总线接口。
再一方面，本发明实施例提供的一种可编程逻辑器件，包括：通信模块，连接外部通信用总线接口；协议转换模块，连接所述通信模块和中断信号输出引脚；互连模块，通过内部总线连接所述协议转换模块；以及多个硬核，其中每个所述硬核具有数据接口和中断信号输出接口，所述多个硬核的所述数据接口分别通过内部总线连接所述互连模块，且所述多个硬核的所述中断信号输出接口连接所述协议转换模块，从而所述多个硬核共用所述协议转换模块。
在本发明的一个实施例中，所述互连模块通过AXI总线连接所述协议转换模块，所述多个硬核的所述数据接口分别通过AXI总线连接所述互连模块。
在本发明的一个实施例中，所述多个硬核包括数据接收硬核、数据发送硬核和物理层收发控制器硬核，所述物理层收发控制器硬核连接在所述数据接收硬核和所述数据发送硬核之间。
又一方面本发明实施例提供的一种视频处理器，包括：如前述的可编程逻辑器件；微处理器，连接所述外部通信用总线接口且还具有中断引脚，以及所述中断引脚连接所述可编程逻辑器件的中断信号输出引脚；以及视频接口，连接所述可编程逻辑器件。
上述技术方案的一个技术方案具有如下优点或有益效果：通过将软核配置代码从可编程逻辑器件移植到微处理器中，并在微处理器中执行软核配置代码，以释放可编程逻辑器件中被软核配置代码占用的RAM空间，节省成本。再者，多个硬核共用协议转换模块，有利于系统升级和维护，使工程代码简洁，提高系统移植性和健壮性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明第一实施例提供的一种视频处理器的架构示意图。
图2为图1中的微处理器的工作流程示意图。
图3为本发明第二实施例提供的一种可编程逻辑器件控制方法的流程示意图。
图4为本发明第三实施例提供的一种可编程逻辑器件控制系统的架构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
【第一实施例】
参见图1，其为本发明第一实施例提供的一种视频处理器100的架构示意图。视频处理器100包括可编程逻辑器件110、微处理器130以及视频接口。可编程逻辑器件110连接在微处理器130和视频接口之间。
可编程逻辑器件110例如是FPGA(Field Programmable Gate Array，现场可编程门阵列)等。可编程逻辑器件110用于对通过视频接口接收的图像数据进行解码，再将解码后的图像数据通过视频接口输出。
具体地，如图1所示，可编程逻辑器件110包括外部通信用总线接口117、中断信号输出引脚118、通信模块111和协议转接模块112、互连模块113以及多个硬核(IP核)例如数据接收硬核114、物理层控制器硬核115和数据发送硬核116。物理层收发控制器硬核115连接在数据接收硬核114和数据发送硬核116之间。多个IP核用于解码可编程逻辑器件110接收到的图像数据。
通信模块111连接外部通信用总线接口117。协议转换模块112连接通信模块111和中断信号输出引脚118。互连模块113通过内部总线例如AXI(Advanced eXtensibleInterface，高级可扩展接口)总线连接协议转换模块112。通信模块111主要用于通过外部通信用总线接口117例如FSMC、FMC或其它总线接口与微处理器130通信，解析微处理器130发送过来的协议数据，并保存需要的数据。协议转换模块112用于不同总线协议接口数据的转换。FPGA内部IP核接口为AXI总线接口，而微处理器130跟FPGA之间的通信接口为FSMC或其它总线接口，因此协议转换模块112需要将FSMC(Flexible Static MemoryController)、FMC(FPGA Mezzanine Card)或其它总线接口数据转化为AXI总线接口数据。多个硬核中的每个硬核均具有数据接口和中断信号输出接口，具体地，数据接收硬核114具有数据接口1141和中断信号输出接口1143，物理层控制器硬核115具有数据接口1151和中断信号输出接口1153，数据发送硬核116具有数据接口1161和中断信号输出接口1163。多个硬核的数据接口分别通过内部总线例如AXI总线连接互连模块113，数据接口1141、1151和1161分别通过AXI总线连接互连模块113。多个硬核的中断信号输出接口连接协议转换模块112，即中断信号输出接口1143、1153和1163分别连接协议转换模块112，从而多个硬核共用协议转换模块112。
微处理器130例如为MCU，其连接可编程逻辑器件110。微处理器130内置有软核配置代码135、且具有中断引脚131和总线接口133。中断引脚131连接可编程逻辑器件110的中断信号输出引脚118，总线接口133连接可编程逻辑器件110的外部通信用总线接口117。微处理器130用于运行软核配置代码135，通过总线接口133向可编程逻辑器件110发送配置数据以配置可编程逻辑器件110的多个硬核(IP核)，通过中断引脚131接收可编程逻辑器件的多个硬核(IP核)产生的中断信号并通过总线接口133来响应、处理相应中断。
视频接口连接可编程逻辑器件110。视频接口例如为DisplayPort1.2接口。DisplayPort1.2接口为高清数字显示接口。如图1所示，视频接口例如包括视频发送接口153和视频接收接口151。视频发送接口153和视频接收接口151分别连接物理层控制器硬核115，分别用于完成视频数据的发送与接收。值得一提的是，此处的视频接口包括视频发送接口153和视频接收接口151，可以理解为视频发送接口153和视频接收接口151为独立的两个视频接口，也可以理解为所述物理接口包括视频发送接口153和视频接收接口151的引脚组成一个整体的视频接口。
MCU主要负责运行软核配置代码135、响应FPGA的IP核中断事件实现对FPGA内部IP核寄存器的读取和配置。值得一提的是，在MCU上电前，需要将软核配置代码135编译后烧录到MCU中。
如图2所示，MCU上电工作后，开始运行软核配置代码135，期间MCU通过读、写IP核寄存器值完成对IP核的配置工作。具体地，MCU通过总线接口133将待配置IP核的IP核地址、IP核寄存器地址和寄存器数据等配置数据写入FPGA。FPGA解析配置数据得到包含IP核地址、IP核寄存器地址和寄存器数据的解析后数据，FPGA根据IP核地址选择IP核寄存器地址和寄存器数据进行协议转换后的传输路径，然后通过所述传输路径将协议转换后的IP核寄存器地址和寄存器数据发送至与IP核地址对应的指定IP核，以将所述寄存器数据写入与IP核寄存器地址对应的寄存器中。进一步地，MCU通过总线接口133接收由FPGA中的通信模块111根据IP核地址从指定IP核的与IP核寄存器地址对应的寄存器中读出并进行协议转换后的数据。
之后，MCU处于等待、检测IP核中断事件状态。当FPGA中的IP核有中断事件发生(例如有DP视频信号接入)，则相应的IP核产生中断信号。FPGA通过互连模块113、协议转换模块112以及中断信号输出引脚118将中断信号发送至MCU的中断引脚131。然后，MCU通过总线接口例如FMC总线接口读取中断事件、处理事件、配置寄存器等操作完成对IP核中断事件的响应。具体地，MCU通过中断引脚131接收到FPGA输出的中断信号后，读取FPGA的协议转换模块的内部寄存器以判断当前产生中断的IP核、并获取产生中断信号的目标IP核的IP核地址，然后根据目标IP核的IP核地址读取目标IP核的中断寄存器判断中断类型，再根据中断类型对目标IP核进行寄存器配置以完成中断响应。在MCU响应IP核中断并配置IP核后，IP核即工作在对应的工作状态。
综上所述，本发明实施例通过将软核配置代码从可编程逻辑器件移植到微处理器中，并在微处理器中执行软核配置代码完成可编程逻辑器件的IP核的配置与中断处理，释放了可编程逻辑器件中被软核配置代码占用的RAM空间，节省硬件资源成本。再者，可编程逻辑器件通过互连模块将内部多个AXI总线合并成单个AXI总线，有利于系统升级和维护，使工程代码简洁，提高系统可移植性和健壮性。另外，可编程逻辑器件仅预留一个外部通信用RAM接口和一个中断信号输出接口与微处理器交互，简化了接口操作的复杂性，有利于系统移植和升级。
【第二实施例】
参见图3，其为本发明第二实施例提供的一种可编程逻辑器件控制方法的流程示意图。本实施例的可编程逻辑器件控制方法主要包括S11(配置步骤)和S13(中断响应步骤)。
S11(配置步骤)：运行软核配置代码，通过总线接口向可编程逻辑器件发送配置数据，以由所述可编程逻辑器件解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。
S13(中断响应步骤)：通过中断引脚接收到所述可编程逻辑器件输出的中断信号后，读取所述可编程逻辑器件内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
此外，S11(配置步骤)还包括：通过所述总线接口接收由所述可编程逻辑器件根据所述硬核地址从所述指定硬核的具有所述寄存器地址的所述寄存器中读出并进行协议转换后的数据。
本实施例中的可编程逻辑器件控制方法的具体实施过程和技术效果参见前述第一实施例的描述，此处不再赘述。
【第三实施例】
参见图4，其为本发明第三实施例提供的一种可编程逻辑器件控制系统的架构示意图。本实施例的可编程逻辑器件控制系统300例如包括：可编程逻辑器件310和连接可编程逻辑器件310的微处理器330。可编程逻辑器件控制系统300还包括视频接口，视频接口连接可编程逻辑器件310。
可编程逻辑器件310例如是FPGA(Field Programmable Gate Array，现场可编程门阵列)等。可编程逻辑器件310用于对通过视频接口接收的图像数据进行解码，再将解码后的图像数据通过视频接口输出。具体地，如图1所示，可编程逻辑器件310包括外部通信用总线接口317、中断信号输出引脚318、通信模块311和协议转接模块312、互连模块313以及多个硬核(IP核)例如数据接收硬核314、物理层控制器硬核315和数据发送硬核316。物理层收发控制器硬核315连接在数据接收硬核314和数据发送硬核316之间。多个IP核用于解码可编程逻辑器件310接收到的图像数据。
通信模块311连接外部通信用总线接口317。协议转换模块312连接通信模块311和中断信号输出引脚318。互连模块313通过内部总线例如AXI总线连接协议转换模块312。通信模块311主要用于通过外部通信用总线接口317例如FSMC、FMC或其它总线接口与微处理器330通信，解析微处理器330发送过来的协议数据，并保存需要的数据。协议转换模块312用于不同总线协议接口数据的转换。FPGA内部IP核接口是AXI总线接口，而微处理器330跟FPGA之间的通信接口为FSMC或其它总线接口，因此协议转换模块312需要将FSMC、FMC或其它总线接口数据转化为AXI总线接口数据。多个硬核中的每个硬核具有数据接口和中断信号输出接口，具体地，数据接收硬核314具有数据接口3141和中断信号输出接口3143，物理层控制器硬核315具有数据接口3151和中断信号输出接口3153，数据发送硬核316具有数据接口3161和中断信号输出接口3163。多个硬核的数据接口分别通过内部总线例如AXI总线连接互连模块313，数据接口3141、3151和3161分别通过AXI总线连接互连模块313。多个硬核的中断信号输出接口连接协议转换模块312，即中断信号输出接口3143、3153和3163分别连接协议转换模块312，从而多个硬核共用协议转换模块312。
微处理器330例如是MCU、ARM或其它CPU。微处理器330外置于可编程逻辑器件310、并连接可编程逻辑器件310。微处理器内置有软核配置代码335、且具有中断引脚331和总线接口333。中断引脚331连接可编程逻辑器件310的中断信号输出引脚318，总线接口333连接可编程逻辑器件310的外部通信用总线接口317。
微处理器310上电后，微处理器330运行软核配置代码335，通过总线接口333向可编程逻辑器件310发送配置数据。可编程逻辑器件310解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中以配置可编程逻辑器件310的IP核。之后，可编程逻辑器件310还根据所述硬核地址将所述指定硬核的具有所述寄存器地址的所述寄存器中的数据读出以得到回读数据，并将所述回读数据进行协议转换后传送至微处理器330的总线接口333。
在配置完可编程逻辑器件310的IP核之后，微处理器330处于等待、检测IP核中断事件状态。当可编程逻辑器件310中的IP核有中断事件发生(例如有视频信号接入)，相应的IP核产生中断信号。微处理器310通过中断引脚331接收到可编程逻辑器件310输出的中断信号后，读取可编程逻辑器件310内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
本实施例中的可编程逻辑器件控制系统300的具体工作过程和技术效果参见前述第一实施例的描述，此处不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种可编程逻辑器件控制方法，其特征在于，包括：
配置步骤：运行软核配置代码，通过总线接口向可编程逻辑器件发送配置数据，以由所述可编程逻辑器件解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。
2.如权利要求1所述的可编程逻辑器件控制方法，其特征在于，在所述配置步骤后，还包括：
中断响应步骤：通过中断引脚接收到所述可编程逻辑器件输出的中断信号后，读取所述可编程逻辑器件内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
3.如权利要求1所述的可编程逻辑器件控制方法，其特征在于，所述配置步骤还包括：通过所述总线接口接收由所述可编程逻辑器件根据所述硬核地址从所述指定硬核的具有所述寄存器地址的所述寄存器中读出并进行协议转换后的数据。
4.一种可编程逻辑器件控制系统，其特征在于，包括：
微处理器，具有总线接口；
可编程逻辑器件，连接所述微处理器的所述总线接口；
其中，所述微处理器用于运行软核配置代码，并通过所述总线接口向所述可编程逻辑器件发送配置数据；
所述可编程逻辑器件用于解析所述配置数据得到包含硬核地址、寄存器地址和寄存器数据的解析后数据，根据所述硬核地址选择所述寄存器地址和所述寄存器数据进行协议转换后的传输路径，以及通过所述传输路径将进行所述协议转换后的所述寄存器地址和所述寄存器数据发送至具有所述硬核地址的指定硬核以将所述寄存器数据写入具有所述寄存器地址的寄存器中。
5.如权利要求4所述的可编程逻辑器件控制系统，其特征在于，所述微处理器还具有中断引脚，所述可编程逻辑器件还连接所述中断引脚；以及所述微处理器还用于通过所述中断引脚接收到所述可编程逻辑器件输出的中断信号后，读取所述可编程逻辑器件内的目标寄存器以获取产生所述中断信号的目标硬核的硬核地址，根据所述目标硬核的所述硬核地址读取所述目标硬核的中断寄存器判断中断类型，以及根据所述中断类型对所述目标硬核进行寄存器配置以完成中断响应。
6.如权利要求4所述的可编程逻辑器件控制系统，其特征在于，所述可编程逻辑器件还用于根据所述硬核地址将所述指定硬核的具有所述寄存器地址的所述寄存器中的数据读出以得到回读数据，并将所述回读数据进行协议转换后传送至所述微处理器的所述总线接口。
7.一种可编程逻辑器件，其特征在于，包括：
通信模块，连接外部通信用总线接口；
协议转换模块，连接所述通信模块和中断信号输出引脚；
互连模块，通过内部总线连接所述协议转换模块；以及
多个硬核，其中每个所述硬核具有数据接口和中断信号输出接口，所述多个硬核的所述数据接口分别通过内部总线连接所述互连模块，且所述多个硬核的所述中断信号输出接口连接所述协议转换模块，从而所述多个硬核共用所述协议转换模块。
8.如权利要求7所述的可编程逻辑器件，其特征在于，所述互连模块通过AXI总线连接所述协议转换模块，所述多个硬核的所述数据接口分别通过AXI总线连接所述互连模块。
9.如权利要求7所述的可编程逻辑器件，其特征在于，所述多个硬核包括数据接收硬核、数据发送硬核和物理层收发控制器硬核，所述物理层收发控制器硬核连接在所述数据接收硬核和所述数据发送硬核之间。
10.一种视频处理器，其特征在于，包括：
如权利要求7至9任意一项所述的可编程逻辑器件；
微处理器，连接所述外部通信用总线接口且还具有中断引脚，以及所述中断引脚连接所述可编程逻辑器件的中断信号输出引脚；以及
视频接口，连接所述可编程逻辑器件。
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