JPH09114539A - クロック制御回路、システムおよび方法 - Google Patents

クロック制御回路、システムおよび方法

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JPH09114539A
JPH09114539A JP7355051A JP35505195A JPH09114539A JP H09114539 A JPH09114539 A JP H09114539A JP 7355051 A JP7355051 A JP 7355051A JP 35505195 A JP35505195 A JP 35505195A JP H09114539 A JPH09114539 A JP H09114539A
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clock
bus
circuit
signal
input
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JP7355051A
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James J Walsh
ジェイ．ウオルシュ ジェームズ
Ian Chen
チェン イアン
Joe Joseph
ジョウ ジョセフ
Yutaka Takahashi
豊 高橋
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Texas Instruments Inc
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Abstract

(57)【要約】 （修正有） 【課題】マイクロコンピュータシステムの節電のための
クロック制御及び接続系統を適切にまとめる。 【解決手段】マイクロプロセッサデバイス１０２は、ク
ロック入力を有する中央処理ユニット７０２、クロック
パルスのクロック発生器ＯＳＣ，ＰＬＬ、クロック制御
信号ＳＵＳＰを供給するための電力管理回路７０８、及
び中央処理ユニットのクロック入力に結合されたクロッ
クゲート出力ＣＰＵ ＣＬＫを有し、クロックパルスが
供給されるクロックゲート３６１０を含む。クロックゲ
ート３６１０は、クロック制御信号ＳＵＳＰに応答し、
前記クロック制御信号の変化の１クロックサイクル以内
にクロックパルスＣＰＵ ＣＬＫが中央処理ユニットに
達するのを防止するよう作動する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には電子回
路、コンピュータシステムおよびそれらシステムをオペ
レートする方法に関する。
【０００２】
【従来の技術】本発明の範囲を限定することなく、例と
してコンピュータシステムに関連して本発明の背景につ
いて説明する。
【０００３】初期のコンピュータは部屋全体を占めるよ
うな広いスペースを必要としていた。それ以来、ミニコ
ンピュータやデスクトップコンピュータが市場に出回る
ようになった。人気のあるデスクトップコンピュータと
しては、（モトローラ社の６８０Ｘ０系マイクロプロセ
ッサに基づく）アップルコンピュータと、（インテル社
またはその他の×８６系マイクロプロセッサに基づく）
ＩＢＭコンパーチブルコンピュータ系があり、これらは
オフィス用および家庭用として極めてポピュラーとなっ
たパソコン（ＰＣ）としても知られている。更に、多数
のスーパースカラーのその他の極めて高性能なマイクロ
プロセッサ、例えばスーパースパーク社のマイクロプロ
セッサに基づくワークステーションと称されるハイエン
ドなデスクトップコンピュータも導入されている。
【０００４】
【発明が解決しようとする課題】更に開発されたものと
して、ユーザーが携帯して使用できるよう、ノートブッ
クサイズまたはパームトップコンピュータがオプション
としてバッテリーで作動される。かかるノートブックお
よびより小型のコンピュータは、より小型化、高速化、
高性能化、フレキシブル化し、更にバッテリーを再充電
する間の使用時間を長くしようとする相反する目標を満
たすという技術にチャレンジしている。更に、ドッキン
グステーションと称されるデスクトップ用エンクロージ
ャーは、ドッキングステーションにはめ込むポータブル
コンピュータ用コンクタを有している。かかるポータブ
ルコンピュータ／ドッキングステーションシステムの改
良が望まれている。更に、本明細書で説明するように、
上記課題のすべてを解決する回路、集積回路デバイス、
すべてのタイプのコンピュータシステムおよび方法の改
良が望まれている。
【０００５】
【課題を解決するための手段】一般に、本発明の一形態
によれば、マイクロプロセッサデバイスは、クロック入
力を有する中央処理ユニットと、クロックパルスのクロ
ック発生器と、クロック制御信号を供給するための出力
を有するロジック回路と、前記クロックパルスが送ら
れ、前記中央処理ユニットのクロック入力に結合された
クロックゲート出力を有するクロックゲートとを備え、
該クロックゲートは前記クロック制御に応答し、前記ク
ロック制御信号が変化する１クロックサイクル内に該ク
ロックパルスが前記中央処理ユニットに達することを防
止することになっている。
【０００６】本発明の別の形態では、クロック制御回路
がＣＰＵコアサスペンド制御出力を供給するようにマス
ククロック入力、サスペンド入力、レジューム入力およ
び更にインターラプト無効入力に応答自在な第１ロジッ
ク回路およびインターラプトが生じた時、ＣＰＵコアサ
スペンドを解除するよう、インターラプト無効入力を供
給するようにイネーブリングレジスタビット、少なくと
も１つのインターラプト入力およびクロック信号に応答
する第２ロジック回路を有する。
【０００７】その他デバイス、システムおよび方法につ
いても、特許請求の範囲に掲載されている。
【０００８】異なる図面中の対応する番号および記号
は、特に表示がないかぎり対応する部品を表示する。
【０００９】
【発明の実施の形態】図１において、ノートブックコン
ピュータとドッキングステーションのシステム５は、図
示されているように、太字の矢印の通路に沿ってドッキ
ングステーション７に挿入可能、すなわちドッキング可
能なノートグックコンピュータ６を有する。ドッキング
ステーション７の後部パネルの上の嵌合コネクタにはそ
れぞれＣＲＴ（ブラウン管）と、ディスプレイ８と、キ
ーボード９とマウス１０が接続される。ドッキングステ
ーション７は図示するように４つの記憶装置アクセスド
ライブ、例えば５．２５インチフロッピーディスクドラ
イブ１１と、３．５インチフロッピーディスクドライブ
１２と、ＣＤ（コンパクトディスク）ドライブ１３と、
増設用フロッピーまたはＣＤドライブ１４を有する。
【００１０】ドッキングステーション７はドッキングコ
ンパートメント１５を有し、ノートブックコンピュータ
６を内部の後部電気コネクタに向けて、このドッキング
コンパートメントに確実に挿入するようになっている。
本実施例のドッキングコンパートメント１５は物理的な
ドッキングを経済的に有利に行うよう、最小の機械的部
品を使用して側方ガイド通路１６および１７に沿って、
ノートブックコンピュータ６を手動で挿入することも受
け入れるようになっている。図示するようなガイド通路
ブラケット、すなわち水平パネルの水平表面はノートブ
ックコンピュータ６に対する物理的な支持体となってい
る。別の実施例では、ドッキングコンパートメント１５
に連動するモータ駆動される挿入機構が、ノートブック
コンピュータ６を保持し、後部の電気コネクタ、側方の
コネクタまたはその双方に対して後方に移動させ、挿入
するようになっている。
【００１１】本実施例におけるドッキングステーション
７は、長方形容積の形状のうちの長さＬと幅Ｗと高さＨ
の積に等しい容積Ｖ＝ＬＷＨを占める。ノートブックコ
ンピュータ６も長さｌと幅ｗと高さｈの積に等しい容積
ｖ＝ｌｗｈを有する長方形の形状を有している。本実施
例におけるドッキングステーション７は、ノートブック
コンピュータ６の幅ｗがドッキングステーションの幅Ｗ
の少なくとも７５％、好ましくは８５％より大きくなる
ように比例することが好ましい。このように、キーボー
ド９に残されている余地およびキーボード９の前方のユ
ーザーの作業スペースは、ドッキングステーション７を
従来の多くのデスクトップコンピュータと同じように位
置決めに便利なよう十分大きいスペースであることが好
ましい。ドライブはペア１１、１２および１３、１４で
積み重ねられディスプレイ８を支持し、長さＬを短く
し、容積Ｖを効率的に使用できるよう、人間工学的に好
ましい高さ（グレアの少ないユーザーの頭が位置する高
さ）を提供している。ドッキングステーション７の重量
配分は図示するようにデスクトップ上にドッキングステ
ーション７を位置決めし、また右側のサイドパネル上に
ドッキングステーション７を載せるタワー状に配置する
のに適している。いずれの配置においても、ドライブ１
１、１２および１３、１４は、図示するように適当であ
るか、またはこれとは異なり、頂部のドライブ１１およ
び１３と、底部のドライブ１２および１４の間の中心に
ドッキングコンパートメント１５が位置するように取り
付けられる。
【００１２】ノートブックコンピュータ６はオープンエ
アおよびドッキングステーション７の強制通気環境の双
方において、有利に側方に通気するためのスリット１８
を有している。ノートブックコンピュータ６は３．５イ
ンチフロッピードライブ１９と、（例えばフラッシュメ
モリ、モデムまたはその他の挿入可能なカード用の）カ
ードコネクタのスロットが正面を向いているという特徴
がある。これらスロットはノートブックコンピュータ６
をドッキングしている時でもアクセス可能である。
【００１３】高衝撃性取り付けベース２２の後方には、
高衝撃性後部パネルと組み合わされたディスプレイパネ
ル２１が枢着されている。図１の左には、同一であるが
別個のノートブックコンピュータユニット６’が示され
ている（表示を簡単にするため、ノートブックコンピュ
ータユニット６’の追加参照番号には’は付けていな
い）。
【００１４】ノートブックコンピュータユニット６’
は、ポータブル環境下ではベース２２に対して操作位置
まで上げるディスプレイパネル２１を有している。それ
ぞれの挿入スリット１９および２０の近くには、３．５
インチフロッピーディスク２３およびフラッシュメモリ
カード２４が示されている。ベース２２の前方にはキー
ボード２５がマウントされている。キーボード２５の後
部において、キーボード２５とディスプレイパネル２１
との間に（右から左へ順に）リセス２７内に収容された
トラックボール２６と、オンオフスイッチ２８と、通気
スリット２９と、保護グリル下のスピーカ３０、更に通
気スリット３１およびサスペンド／レジウムスイッチ３
２が設けられている。
【００１５】ヒンジの近くにディスプレイパネル２１と
一体的な物理的な突起、すなわちスタッド３３が成形ま
たは固定されており、ディスプレイパネル２１をベース
２２に対して閉じると、スタッド３３がサスペンド／レ
ジュームスイッチ３５を押し、極めてわずかな電力しか
消費されないように、コンピュータ６’をサスペンドモ
ードにする。次に、パネル２１お再び明けるとコンピュ
ータはリセットすることなく現在のアプリケーションプ
ログラムをほとんど即座に再開する。オンオフスイッチ
２８はこれに連動するスタッドは有していないで、ユー
ザーが希望すればこのノートブックコンピュータをオン
オフしたりリブートするマニュアルのオプションを有し
ている。
【００１６】更に別の特徴として、ノートブックコンピ
ュータ６および６’は、パネル２１の右側の低い位置に
取りつけらたディスプレイ輝度（すなわちバックライ
ト）調節制御装置３４を有している。ＡＣプラグ３６を
接続した商業用電源から、オプションの電源３５に誘電
がされ、次にこの電源３５はバッテリー充電器に給電
し、後部のパワーコネクタ３７を介してノートブックコ
ンピュータ６’に電圧を送り、バッテリーを再充電す
る。
【００１７】ノートブックコンピュータ６上の赤外線Ｉ
Ｒ発生器／検出機アセンブリ３８は、ノートブックコン
ピュータ６’の後部に設けられた対応する赤外線発生器
／検出機アセンブリと２方向に通信するようになってい
る。これら２つのコンピュータ６および６’は、２人の
ユーザーが互いに対面している際、またはコンピュータ
６と６’との赤外線アセンブリが直線上の視野内にある
ように位置している場合、互いに直接通信できる。２つ
のコンピュータ６と６’とが横に並んでいる場合、これ
らは赤外線反射表面、例えば会議室の壁またはオーバー
ヘッドプロジェクタの側方パネルでの反射により、通信
することが好ましい。
【００１８】ドッキングステーション７はＡＣパワープ
ラグ４０を有し、このプラグはノートブックコンピュー
タ６をドッキングコンパートメント１５に挿入した時、
ドッキングステーションの回路のみならずコンピュータ
６の回路も附勢するように接続されている。
【００１９】次に図２Ａ〜２Ｃを参照すると、ここには
アセンブリの図２Ｂにおいてドッキングステーション７
のパワーコネクタ４５にノートブックコンピュータ６が
挿入された状態が示されている。右側面図（図２Ａ）お
よび平面図（図２Ｂ）には、ハードディスクドライブＨ
ＤＤおよび電源Ｐ．Ｓ．を見ることができる。通気ファ
ン４６は効率的に、静粛により、更に低い電磁妨害波レ
ベルで側方の空気流を吸引し、ドッキングステーション
のドッキングＰＣＢ（プリント回路ボード（基板））の
みならず、自己のプリント回路基板を有するノートブッ
クコンピュータ６を通過させる。この通気流は電源Ｐ．
Ｓ．の通気孔を連続して通過し、この電源において加熱
された空気は、ファン４６により側面から、図２の側背
面図（図２Ｃ）に詳細に示されているようにドッキング
ステーション７の後部パネルから外側に排気される。
【００２０】ドッキングＰＣＢはドッキングステーショ
ン７のキャビネットの底部パネル４７に対して低い高さ
に支持されている。
【００２１】図２Ｃの背面図から判るように、このキャ
ビネットはハードディスクドライブＨＤＤおよび電源
Ｐ．Ｓ．用の左側ベイ４８と、大容量記憶ドライブ１
１、１２、１３、１４を有するより広い中間ベイ４９
と、ドッキングコンパートメント１５の下方のドッキン
グＰＣＢと、右側ベイ５０を有し、右側ベイにはキャビ
ネットの頂部から底部へかなりの大きさのマルチメディ
ア用ボード５１、ビデオ会議用ボード５２およびその他
ボードを容易に挿入できるようになっている。
【００２２】便宜上および経済性のため、ドッキングＰ
ＣＢには数個のコネクタ５５が物理的に取り付けられ、
電気的に接続され、キャビネットの後部に設けられたワ
イド開口部を通して物理的にアクセス可能になってい
る。図２Ｃの側背面図に示されるように、コネクタ５５
はキーボードコネクタＫＢＤ、マウスコネクタＭＳ、デ
ィスプレイコネクタＶＧＡ、プリンタポート、ゲームポ
ート、ローカルエリアネットワークＬＡＮコネクタおよ
びＲＪ−１１電話ジャック、すなわちモデムポートを含
む。マルチメディア用コネクタおよび電話会議用カメラ
コネクタは右側ベイ５０の後部からアクセス可能であ
る。
【００２３】次に、側背面図におけるノートブックコン
ピュータ６のコネクタ構造について強調する。これら一
連のコネクタはノートブックコンピュータ６の内部プリ
ント回路基板に物理的に取り付けられ、電気的に接続さ
れている。これらコネクタは２つのドッキングステーシ
ョンおよびシステム実施例で利用される。図２Ａ〜２Ｃ
に示すような第１実施例では、開口部を構成する長方形
のエッジ５８はノートブックコンピュータ６のコネクタ
の数個に物理的にアクセスできるようにし、図３を参照
して説明する周辺ユニットにこれら組み合わされたシス
テム６、７の接続性を高めている。第２実施例では、エ
ッジ５８は存在せず、図４を参照して説明するように、
ドッキングステーション７の後部コネクタがノートブッ
クコンピュータ６のこれら数個のコネクタに嵌合するよ
うになっている。
【００２４】図２Ｃの側背面図において、左から右へ見
ると、ドッキングステーション７に強固に取り付けられ
た電源および電話コネクタ４５がノートブックコンピュ
ータ６に嵌合している。ノートブックコンピュータ６の
電話コネクタ５９は、ドッキングコンパートメント１５
内に適当に隠されているが、ノートブックコンピュータ
をポータブル環境下で使用する際には使用できるように
なっている。ディスプレイコネクタ６０の次にプリンタ
パラレルポートコネクタ６１およびディスクドライブコ
ネクタ６２がノートブックコンピュータ６の背部に設け
られている。赤外線発生器／検出器３８の次に、オプシ
ョンのマウスコネクタ６３およびキーボードコネクタ６
４が設けられている。
【００２５】ノートブックコンピュータ６の右側背部に
おいて、高速バスコネクタ６５がドッキングステーショ
ン７の対応するコネクタに強固に嵌合し、よって、ノー
トブックコンピュータ６とドッキングステーション７と
の間で、例えばＰＣＩ（周辺コンポーネントインターコ
ネクト）タイプのバスによる広バンド幅の通信が確立さ
れる。このように、ノートブックコンピュータ６は、ノ
ートブックコンピュータ６とドッキングステーション７
から成る組み合わせシステム５の計算能力に大きく寄与
している。
【００２６】左側背部上のコネクタ４５および右側背部
のコネクタ６５が物理的に存在していることも、ドッキ
ングコンパートメント１５内にノートブックコンピュー
タ６を整合し、座着させる上での安全性に寄与してい
る。ドッキングコンパートメント１５のワイドスナップ
スプリングは、ノートブックコンピュータ６の浅い嵌合
用リセスにクリックし、ドッキングコンパートメント１
５にノートブックコンピュータ６を整合し、座着させる
上での物理的な安全性を完全にしている。
【００２７】図３において、ドッキングステーションＰ
ＣＢはドッキングステーションの部品に電源電圧ＶＣＣ
を供給するドッキングステーション用電源６９を有す
る。この電源６９はパワーオン／オフスイッチ４１およ
びパワープラグ４０を有し、図５〜７、更にそれ以降の
図面を参照してより完全に説明するように、相互接続さ
れた集積回路のシステム１０およびプリント回路基板を
有する、ノートブックコンピュータ６に対しコネクタ４
５を通してパワーライン７０に沿って作動電力およびバ
ッテリー再充電電力を供給するようになっている。
【００２８】ドッキングステーションＰＣＢにおいて、
ハイバンド幅ＰＣＩバスのようなメインバス７１は、バ
ッファ７２、コネクタ６５およびバッファ７３を介して
ノートブックコンピュータ６のうちのシステム１００内
のハイバンド幅バス１０６に接続する。ドッキングステ
ーションのマイクロプロセッサユニットＭＰＵおよびメ
モリ回路７４は、バス７１に接続された高度なスーパー
スカラー計算能力を提供することが好ましい。ディスプ
レイインターフェース７６はバス７１からのディスプレ
イデータおよびコマンドを受け、ビデオデータをＣＲＴ
ディスプレイモニタ８へ送る。ＳＣＳＩインターフェー
ス７７はバス７１と通信し、任意の適当なＳＣＳＩ周辺
機器との間でデータを送受信できる。ビデオ入力回路５
２はビデオカメラ、ビデオレコーダまたはカメラレコー
ダからのビデオデータを受信し、これらデータを処理で
きるようにバス７１へ送る。ＬＡＮ（ローカルエリアネ
ットワーク）回路７９は、ドッキングステーション７と
ＬＡＮ回路７９．１、‥‥７９．ｎを有するｎ個の他の
コンピュータとの間で２方向通信を行う。トークンリン
グ、イーサーネットおよびその他の高度なＬＡＮに適応
できる。内部にインターフェースチップを有するアダプ
タ８０は任意のＬＡＮシステムと通信し、ＬＡＮプロト
コルと無関係にシングルの同じソケットにプラグインす
るようになっている。かかるＬＡＮ回路については、１
９９４年３月２９日発行された「ネットワークフロント
エンド回路をネットワークアダプタ回路に結合するため
の信号インターフェース」を発明の名称とする、本願出
願人に譲渡された米国特許第５，２９９，１９３号（Ｔ
Ｉ−１５００９）に記載されているので、この米国特許
を本明細書で参考例として引用する。
【００２９】バス７１にはデジタル信号プロセッサ回路
８１が接続されており、音声認識、音声合成、画像処
理、画像認識および電話会議およびビデオ会議のための
電話通信に適合している。この回路８１はテキサスイン
スツルメンツ社のＴＭＳ３２０Ｃ２５、ＴＭＳ３２０Ｃ
５ｘＮＴＭＳ３２０Ｃ３ｘおよびＴＭＳ３２０Ｃ４ｘお
よび／またはＴＭＳ３２０Ｃ８０（ＭＶＰ）、本願出願
人に譲渡された米国特許第５，０７２，４１８号および
同第５，０９９，４１７号および「ＳＩＭＤ／ＭＩＭＤ
再構成可能なマルチプロセッサおよびオペレーション方
法」を発明の名称とする、本願出願人に譲渡された米国
特許第５，２１２，７７７号および１９９３年１１月３
０日出願された「相関化のための方法、装置およびシス
テム方法」を発明の名称とする本願出願人に譲渡された
米国特許 、出願番号０８／１６０，１１
６号に記載されたＤＳＰチップを適当に使用できる。
【００３０】インターフェースチップ８２、例えばＰＣ
ＩからＩＳＡまたはＥＩＳＡのインターフェースがバス
７１を異なるバス８３に接続し、この異なるバスにマル
チメディア（ＭＩＤＩ）カード５１が接続される。カー
ド５１は少なくとも１つのマイク、楽器またはその他の
サウンドソース８４のための入力端を有する。カード５
１はモノラル、ステレオまたはその他のサウンドトラン
スジューサ８５に適した出力端を有する。ＳＣＳＩカー
ド８６はドキュメントスキャナをバス８３にインターフ
ェースする。
【００３１】バス８３のために選択される速度にコンパ
ーチブルな更に別の周辺機器が、Ｉ／Ｏインターフェー
ス８７を介してこのバスに接続されており、このインタ
ーフェース８７はハードディスクドライブＨＤＤ、フロ
ッピーディスクドライブＦＤＤ１１および１２、マウス
ＭＳ１０、キーボードＫＢＤ９、ＣＤ−ＲＯＭドライブ
１３およびレーザープリンタのようなプリンタのための
コネクタと通信するようになっている。
【００３２】図３におけるノートブックコンピュータ６
のブロック図は、種々の背部のコネクタ６０、６４が図
２の開口部５８を介して物理的にアクセス可能であり、
更に別の周辺機器をオプションとして接続可能になって
いることを示している。例えば、第２モニタ１９４には
ディスプレイコネクタ６０が接続されており、ドッキン
グステーションのユーザーにマルチスクリーンの表示が
利用可能になっている。ノートブックコンピュータ６の
コネクタ５９はコネクタ４５を介してドッキングステー
ション７の背面上のＲＪ−１１電話コネクタに接続され
ており、よって、ユーザーは（ノートブックコンピュー
タ６の背部に接続することなく）ドッキングステーショ
ン７にノートブックコンピュータ６を挿入することなく
即座にノートブックコンピュータ６の回路からの機能を
得ることができる。
【００３３】図４では、ドッキングステーションＰＣＢ
の別の実施例は、ノートブックコンピュータ６のコネク
タ６０−６４を接続する包括的なコネクタ８９を有す
る。これらコネクタ６０−６４は図３のシステムの対照
的に、図２の開口部５８を通して物理的に別々にアクセ
ス可能とはなっていない。このようにノートブックコン
ピュータ６をドッキングコンパートメント１５に挿入す
ると、コネクタ６０−６４からコネクタ８９を通る直線
貫通ラインがそれぞれディスプレイ８、プリンタ周辺機
器、フロッピーディスクドライブＦＤＤ、マウスＭＳお
よびキーボードＫＢＤに接続される。包括的コネクタ８
９はバス間インターフェース９０からバス１０４と７１
の間にカスケード接続されたバスバッファ７２へのライ
ンを収容するだけでなく、ノートブックコンピュータ６
からドッキングステーション７の内部ハードディスクド
ライブＨＤＤまでのＨＤＤ通路も有している。
【００３４】図３のドッキングステーションおよびノー
トブックシステムと対照的に、ｚｕ４のドッキングステ
ーションはノートブックコンピュータ６を取り除くと、
接続が外されるプリンタ、ＦＤＤ、ＭＳ、ＫＢＤおよび
ＨＤＤを有している。しかしながら、この図４のドッキ
ングステーションは特にノートブックコンピュータ６を
除き、ユーザーがこれら周辺機器を使用する必要がない
ような状況下では、実質的に経済的なコストの点でかな
り有利である。図３のドッキングステーションはノート
ブックコンピュータのユーザーが他の場所でノートブッ
クコンピュータを使用し、第２ユーザーがドッキングス
テーションを使用し続けるような状況下で、特にフレキ
シビリティおよび機能性の点でかなり有利である。ノー
トブックコンピュータをドッキングステーションに再挿
入すると、ドッキングステーション７はノートブックコ
ンピュータ６から得られるデータおよび処理能力の点で
大きくなる。
【００３５】ドッキングステーションの電源６９、パワ
ーオン／オフスイッチ４１、パワープラグ４０）ノート
ブックシステム１００、メインバス７１ＮＳＣＳＩイン
ターフェース７７、ビデオ入力回路５２、ＬＡＮ回路７
９、インターフェースチップ８２、マルチメディアカー
ド５１およびＳＣＳＩカード８６に関連し、図３および
４において、同様な回路装置は対応する参照番号で表示
されている。
【００３６】図４において、ＳＣＳＩカード７７はドッ
キングスキャナー周辺機器に接続し、スキャナーからハ
ードディスクドライブＨＤＤ、フロッピーディスクドラ
イブＦＤＤおよびマイクロプロセッサユニットＭＰＵ１
０２へ有利に広バンド幅の入力を送れることが理解でき
よう。ＣＤ−ＲＯＭは図４におけるパス９５により図４
内のＩＳＡまたはＥＩＳＡバス８３に接続されている。
バス８３に接続されたカード９７は図４のドッキングス
テーションがノートブックコンピュータ６を取り外した
状態で第２ユーザーにより別々に利用できるように、別
の周辺機器またはマイクロプロセッサボードに適合でき
る。
【００３７】図３または４のいずれかにおいて、ドッキ
ングステーションはＡ）においてｉ）ＩＳＡ／ＥＩＳＡ
スロット、ｉｉ）増設用ＨＤＤスペース、ＣＤ−ＲＯ
Ｍ、モノラル、ステレオ、４チャンネルおよびその他の
サウンドシステムを備えたマルチメディア、ｉｉｉ）広
バンド幅ＰＣＩバス７１用ローカルバススロットによっ
て有利にシステムの拡張性を与えている。更に別の利点
Ｂ）としては、ｉ）使用が容易な大型キーボード、ｉ
ｉ）より大型の高画質のＣＲＴディスプレイ、ｉｉｉ）
より良好なマウス、プリンタ等により任意のポータブル
でない機器に迅速に、かつ容易に接続できる点が上げら
れる。例えば、ユーザーは迅速かつ簡単にドッキングス
テーション７にノートブックコンピュータ６を押し込
み、ユーザーが別のフックアップ操作をすることなくす
べての周辺機器をフックアップすればよい。他の利点
Ｃ）としては、ドッキングステーション７がプラットフ
ォームとなっていることがあり、ユーザーはこのプラッ
トフォームによって先の設備からのＩＳＡまたはＥＩＳ
Ａアドインカードを改変し、それらカードをノートブッ
クコンピュータ６によって使用できる。
【００３８】図５、６および７において（これら図は図
３および４のシステム１００を詳細に示すものであ
る）、好ましい実施例のコンピュータシステム１００の
第１部分のブロック図は、３２ビットバス１０４に接続
されたシングルチップマイクロプロセッサユニットＭＰ
Ｕ１０２（図５）と、ＤＲＡＭ（ダイナミックランダム
アクセスメモリ）１０６と、ＦＰＵ（不動小数点ユニッ
ト）１０８と、単一チップ周辺機器制御ユニットＰＣＵ
１１２と、シングルチップ周辺機器プロセッサユニット
ＰＰ１１０（図６）と、ディスプレイコントローラ１１
４（図７）とを示している。図５のＦＰＵ１０８は、図
示するように別個のチップ上に構成されるか、例えば４
８６ＤＸチップ、５８６レベルのマイクロプロセッサま
たは任意のタイプのスーパースカラーまたはマルチプロ
セッサに設けられたＭＰＵ１０２と同じチップ上に集積
化される。
【００３９】図６において、ＰＰＵ１１０は８ビットバ
ス１１６を介してキーボードコントローラと、スキャン
チップＫＢＣ／ＳＣＡＮ１１８に接続されたターミナル
と、ＢＩＯＳ（ベーシック入出力システム）ＲＯＭ（リ
ードオンリーメモリ）１２０と、ＨＤＤ（ハードディス
クドライブ）ユニット１２２と、ロジックチップ１２４
を有する。ＰＰＵ１１０は更にフロッピーディスクドラ
イブ（ＦＤＤ）１２６に接続された別のターミナル、プ
リンタ１２９に接続されたプリンタポートＥＰＰ／ＥＣ
Ｆ１２８および２つのシリアル入出力ポートＳＩＯ１３
０および１３２を有する。
【００４０】信号温度レベルに対するシステムの残りに
対してロジック１２４を介して温度センサ１４０、すな
わち加熱センサが接続されており、システムのパワーマ
ネジメントに協力している。
【００４１】コンピュータキーボード１４２およびコン
ピュータマウス入力デバイス１４４にはＫＢＣ／ＳＣＡ
Ｎ１１８が接続されている。マルチプレクサ（ＭＵＸ）
１５０を介し、バス１０４のＭＳＢ（最大位ビット）ま
たはＬＳＢ（最小位ビット）の１６ビットの半分からの
信号による１８ビットアドレスによってＢＩＯＳ ＲＯ
Ｍ１２０がアドレス指定される。更に、２つのカスケー
ド接続された８ビットレジスタ１５２および１５４にお
けるバス１１６からの連続する８ビット入力により構成
された１６ビットアドレスによっても、ＢＩＯＳ ＲＯ
Ｍはアドレス指定される。このように、ＢＩＯＳ ＲＯ
Ｍアドレス用の別個のＰＰＵ１１０ピンが好ましいこと
に不要とされる。
【００４２】ＰＰＵ１１０にはオーディオサウンドシス
テム１６０が接続されており、システム１００用のサウ
ンドリソースを構成している。ＰＰＵ１１０からのＳＵ
ＳＰＥＮＤ＃ラインに応答する電源スイッチ回路１７０
は、３つの対のラインＡＮＢＮＣを介し、電源１７２か
らシステム１００への給電を制御するようになってお
り、ラインＡ、Ｂ、Ｃは電圧ＶＰＰおよびＶＣＣを供給
するための電源スイッチ１７０からシステム１００へ延
びている。電源１７２は電気バッテリー１７６および／
または外部電源１７４によって附勢される。
【００４３】クロックスイッチ制御回路１８０（図５）
はバス１０４のラインＣＬＫを介しシステム１００にク
ロック信号を供給する。
【００４４】再度、図５、４を参照すると、ＤＲＡＭ１
０６のバンクは１３本のメモリアドレスＭＡライン、８
本のＣＡＳ（コラムアドレスストローブ）ライン、４本
のＲＡＳ（行アドレスストローブ）ラインおよび１本の
ＷＥ（ライトイネーブル）ラインを通してＭＰＵ１０２
に接続されている。３２本のメモリデータＭＤラインは
ＭＰＵ１０２とＤＲＡＭ１０６との間で、ＤＲＡＭ１０
６にデータを送ったり、これよりデータを受信するため
の通路となっている。
【００４５】ＭＰＵ１０２には５０ＭＨｚの周波数を決
定する水晶発振子１８２が接続されている。ディスプレ
イコントローラ１１４にはＰＰＵ１１０からの３２ＫＨ
ｚの出力ターミナルが接続されている。
【００４６】図７では、モノカラーまたはフルカラー構
造のＬＣＤ（液晶ディスプレイ）またはアクティーブマ
トリックスディスプレイに直接ディスプレイコントロー
ラ１１４が接続されている。ディスプレイコントローラ
１１４はＣＲＴ（ブラウン管）インターフェース（Ｉ／
Ｆ）１９２を介してＣＲＴコンピュータモニタ１９４に
ディスプレイコントローラ１１４が接続されている。デ
ィスプレイコントローラ１１４にはブランキング調節制
御装置１９６が接続されており、ディスプレイコントロ
ーラ１１４にはアドレスライン、データラインおよび制
御ラインを介してフレームバッファ２０２が接続されて
いる。ディスプレイライン１１４には固有のアドレスラ
イン、データラインおよび制御ラインを介してディスプ
レイＤＲＡＭ２０４および２０６の２つの部分Ａおよび
Ｂも接続されている。
【００４７】システム１００内のバス１０４には増設さ
れたバスマスターデバイス２１０、例えばＬＡＮ（ロー
カルエリアネットワーク）およびＳＣＳＩ（スモールコ
ンピュータシステムインターフェース）が接続されてい
る。更にバス１０４にはスレーブデバイス２２０も接続
されている。
【００４８】図８は、図５〜７のコンピュータシステム
１００の多層（例えば１０層）のプリント配線ボード１
０２および電子部品を有する好ましい実施例の平面図で
ある。図８は、プリント配線ボード３０２の部品側を示
しているが、部品側とは反対に（図示せず）にはボード
３０２のハンダ側が存在している。中心に位置する四辺
形３０３の頂点およびボード３０２の部品側の内側にＭ
ＰＵ１０２、ＰＰＵ１１０、ＰＣＵ１１２およびビデオ
またはディスプレイコントローラ１１４が配置されてい
る。これらすべてのコンポーネントデバイス１０２、１
１０、１１２および１１４は高速バス１０４上にあり、
四辺形によりこれらデバイスは極めて接近するような構
造となっているので、高速バス１０４は電気的なサイズ
が小さいため、小さい物理的な寸法および低い電磁妨害
の双方の点で有利に物理的に小さくかつコンパクトとな
っている。ＰＣＵ１１２およびボード３０２のコーナー
３０４の近くにはフラッシュメモリカードのようなＰＣ
ＭＣＩＡカードのコネクタ３０６がある。
【００４９】システムレベルでは図８の実施例内に実現
されたシステム１００はメインマイクロプロセッサ集積
回路１０２と、カードインターフェース集積回路１１２
と、周辺プロセッサ集積回路１１０と、ディスプレイコ
ントローラ集積回路１１４と、これら集積回路１０２、
１１２、１１０および１１４の各々を相互に接続するプ
リント配線ボード上に設けられたバス１０４を有する。
集積回路１０２、１１２、１１０および１１４は、バス
１０４の境界を定める四角形１０３のコーナーを構成し
ている。更に四角形３０３の外側に平行に複数の外部バ
スコネクタが設けられ、バス１０４に接続されている。
四角形３０３の内側のほぼ中心にはクロックチップＡＣ
２４４（１８０）が設けられ、ほぼ同じ長さのラインを
介して集積回路１０２、１１２、１１０および１１４の
各々に接続され、クロックスキューを最小にしている。
【００５０】バンク０−３用の４つの長いＤＲＡＭ１０
６ＳＩＭＭ（単一インラインメモリモジュール）用ソケ
ットコネクタが互いに平行に、ボード３０２の短辺３０
８に平行に、コネクタ３０６に垂直に設けられている。
ＭＰＵ１０２の近くのＤＲＡＭコネクタのうちの１つに
ＦＰＵ１０８が隣接して設けられている。ＤＲＡＭ用Ｓ
ＩＭＭソケットはプリント配線ボード３０２上の配線ト
レースに対する直接パスを提供している。
【００５１】ボード３０２の長辺３１０に沿ってＬＥＤ
コネクタＤ５およびＤ６と、スピーカコネクタＪ３３と
が位置している。バッテリーＢ１用ホルダの次にはマウ
ス１４４用コネクタＪ１７およびキーボード１４２用コ
ネクタＪ１８があり、長辺３１０のエッジ上に設けられ
た電源ユニット１７にはコーナー３０４と対角側のコー
ナー１３２の近くに位置している。
【００５２】ボード３０２の辺３０８と反対側に第２の
短辺３１４がある。この辺３１４のエッジには２つのパ
ワーコネクタＪ３６およびＪ３７と、シリアルコンクタ
Ｊ２２と、ＺＩＰＰＹと表示されたパラレルポートコネ
クタＪ３８が設けられている。内部を見ると辺３１４と
ＰＰＵ１１０との間で短辺３１４に平行にフロッピーデ
ィスクドライブコネクタＪ１９が設けられ、このＪ１９
はハードディスクドライブコネクタＪ２１の近くにこれ
と平行に位置している。
【００５３】ボード３０２の辺３１０と反対側に第２の
長辺３１６がある。この長辺３１６のエッジにおいて、
中央に２０×２ピンヘッダーＪ１２に平行に１５ピンコ
ネクタＪ１１が位置している。四角形３０３の下のＪ１
２の横にビデオコネクタＪ１３がある。
【００５４】ビデオコントローラ１１４とＰＣ１１２と
の間に３つのＴＭＳ４５１６０チップがあり、これらチ
ップは互いに平行で、辺１１６に平行で、かつ頂点１１
４および１１２によって構成された四角形３０３の辺に
ほぼ平行となっている。四角形３０３の外側のビデオコ
ントローラ１１４の横には３つのバス１０４用コネクタ
Ｊ１４、Ｊ１５、Ｊ１６が互いに平行かつ長辺３１６に
平行に設けられている。
【００５５】ＰＰＵ１１０と電源１７２の近くの辺３１
０との間のＰＰＵ１１０上には、ＦＰＧＡ１２４が位置
している。
【００５６】ＭＰＵ１０２内のＤＯＳコンパーチブルス
タティック４８６コアは、オンザフライのクロックスケ
ールおよびクロックストップ操作により、バッテリー電
力を節約することを可能にしている。このような特殊な
クロック制御により、キーストローク中にオプションの
クロック停止操作を可能にしている。このようなパワー
マネジメントと組み合わされた３．３ボルト以下の低電
圧動作によりシステムのバッテリー電力消費量を低くす
ることが可能となっている。バス１０４は高速の高バン
ド幅バスであって、バンド幅集中Ｉ／Ｏデバイス、例え
ばビデオのデータ転送を改善している。導線トレース長
さが短くポイント対ポイントのクロックトレースをダイ
レクトに行うこのような実施例による電気ノイズは最小
とされている。各クロックトレースは好ましくない反射
を防止するため、一連の、またはパラレルターミネーシ
ョンを有している。四角形３０３の内部には経済的な７
４ＬＳ２４４クロックドライバ１８０が設けられてお
り、このようなクロックドライバ１８０の設置はこのド
ライバから各チップ１１０、１０２、１１４および１１
２へのクロックトレース長さをほぼ等しくし、クロック
スキューを有利に最小とするよう行われている。
【００５７】集積カードコントローラＰＣＵ１１２は、
例えばＰＣＭＣＩＡ（パーソナルコンピュータメモリカ
ード国際協会）のようなポータブル周辺バスをサポート
するように構成できる。コーナー３０４の近くのコネク
タ３０６は、ボード３０２の長辺にある平面に１つのカ
ード挿入レベルを有し、更にボード３０２の底辺の平面
に第２カード挿入レベルを有する。
【００５８】単一の８ビットＲＯＭ１２０サポートはシ
ステムＢＩＯＳおよびビデオＢＩＯＳを同じデバイスに
統合し、マザーボードの実装スペースおよびコストを低
減可能にしている。ＭＰＵ１０２、ＰＰＵ１１０および
ＰＣＵ１１２は３つの２０８ピンＰＱＦＰデバイス（下
記の図５８を参照）となるように、高度に集積化されて
おり、すべてのＣＰＵおよびシステムロジックを集積化
することによってボードスペースを小さくし、アクティ
ブ時のバッテリー電力消費量を小さくしている。
【００５９】他の実施例では、ＰＰＵ１１０およびＰＣ
Ｕ１１２は２つのデバイスに集積化されている。更に別
の実施例では、ＭＰＵ１０２、ＰＰＵ１１０およびＰＣ
Ｕ１１２はわずか１つの単一チップデバイスに集積化さ
れている。しかしながら、ピン数がほぼ等しい３チップ
実施例は、著しい経済性およびボードのレイアウトの便
利性を与えている。
【００６０】図５〜７に示される３チップの実施例で
は、電力消費量および熱放出量を極めて低く維持したま
ま、３．３ボルト以上で、かつ６６ＭＨｚまでの周波数
で動作するように、サブミクロンプロセス技術を用いて
チップが製造されている。
【００６１】図８に戻ると、ボード３０２の比較的小さ
い寸法により、脆弱性のない妥当な剛性および物理的強
度が得られている。バス１０４のためのコネクタの近く
には、増設用取り付け孔が設けられている。図１のベー
ス２２と連動するか、これを含むキャビネット３２５内
にネジ、ボルト、リベットまたはその他の取り付け機素
により、ボード３０２は強固に取り付けられる。例えば
ドッキングステーションまたは他の環境内にバス１０４
を外部接続すると、これら増設取り付け孔内の取り付け
機素は信頼性を増すように実質的な負荷支持強度を与え
ることが好ましい。
【００６２】図９では、マイクロプロセッサユニット
（ＭＰＵ）１０２はブロック図で示されているような好
ましい実施例のデバイスを含む。ＭＰＵ１０２はＣＰＵ
コア７０２と、８Ｋバイトのライトスルー３２ビット命
令／データキャッシュ７０４と、クロックと、ＰＬＬ
（位相ロックループ）と、制御回路７０６とを有する４
８６クラスのＣＰＵ（中央処理ユニット）７０１を含
む。ＣＰＵコア７０２はＴＩ社４８６マイクロプロセッ
サ：レファレンスガイド１９９３年に記載されているの
で、ここで参考例として引用する。キャッシュ７０４は
連動する２ウェイセットであり、１０２４セットに構成
されており、各セットは２ラインの４ビットを含む。こ
のキャッシュは内部実行パイプラインに命令およびデー
タを迅速に供給することによって全体の性能に寄与して
いる。
【００６３】パワーマネジメントブロック７０８はマイ
クロプロセッサＭＰＵ１０２がスタンバイモードにある
時の電流消費量を大幅に低減している。ＰＰＵ１１０の
ユニット９２０内のハードウェア動作またはソフトウェ
アによって開始され動作のいずれかによってスタンバイ
モードに入る。このスタンバイモードはＣＰＵのクロッ
ク変調を可能にし、よって電力消費量を低減できる。Ｍ
ＰＵのパワー消費量はサスペンドモードを発生し、外部
クロック入力を停止することにより更に低減できる。Ｍ
ＰＵ１０２はクロックを繰り返してオン／オフすること
により、クロックを変調するか、またはクロック入力を
停止した時でも内部データが失われないスタティックデ
バイスであることが好ましい。好ましい実施例では、広
範な実施例における限定を示唆することなく、このコア
は５０または６０ＭＨｚでクロックを発生し、クロック
を二重にした３ボルトの０．８ミクロン集積回路であ
る。
【００６４】コア７０２は付加的インターラプトを備え
たシステムマネジメントモードおよび別個のアドレス空
間を有する。このアドレス空間はシステムのパワーマネ
ジメントまたはＩ／Ｏ（入力／出力）周辺機器のソフト
ウェアトランスペアレトなエミュレーションを行うのに
適当に使用される。この別個のアドレス空間はオペレー
ティングシステムまたはアプリケーションによってもア
クセス可能である。システムマネジメントモードは他の
インターラプトよりも優先度が高く、マスク可能なシス
テムマネジメントインターラプトを用いて入ることがで
きる。別個のアドレス空間内で作動中にシステムマネジ
メントインターラプトルーチンはオペレーティングシス
テムまたはアプリケーションプログラムを妨害すること
なく実行することが好ましい。システムマネジメントイ
ンターラプトの受信後、ＣＰＵの一部が自動的にセーブ
され、システムマネジメントモードに入り、この別個の
アドレス空間でプログラムの実行が開始する。メインＤ
ＲＡＭメモリにマッピングするシステムマネジメントモ
ードのメモリがサポートされている。
【００６５】ＭＰＵ１０２はＦＰＵ１０８が存在してい
る時には外部ＦＰＵ／ＩＦターミナルを介し、このＦＰ
Ｕｌ０８と通信するインターフェースロジック７１０を
有する。
【００６６】システムコンフィギュレーションレジスタ
７１２は、ＣＰＵローカルバス７１４を介してアクセス
可能である。このバス７１４はＣＰＵ７０１に接続さ
れ、バスブリッジ回路７１６に接続され、ＤＲＡＭメモ
リコントローラ（ＭＣＵ）７１８に接続されている。レ
ジスタ７１２はライン７２２を介してバスブリッジ回路
７１６にも双方向に接続されている。
【００６７】ＤＲＡＭメモリコントローラ７１８はライ
ン７２１を介してシステムコンフィギュレーションレジ
スタ７１２に接続されており、ライン７２４を介してバ
スブリッジ７１６からの信号を受信する。ＤＲＡＭメモ
リコントローラ７１８はＤＲＡＭアドレスおよびＤＲＡ
Ｍ制御信号をシングルチップＭＰＵ１０２の外部ターミ
ナルに供給する。ＤＲＡＭメモリコントローラ７１８は
ハンドシェークライン７２７によりパワーマネジメント
回路７０８に接続されており、この回路７０８はライン
７２６によりバスブリッジ７１６にも接続されており、
更にライン７２８によりクロック位相ロックループおよ
び制御回路７０６にも接続されている。
【００６８】データ回路７２０はデータルータおよびデ
ータバッファを提供している。ＤＲＡＭメモリコントロ
ーラ７１８はライン７３２を介して回路７２０へ信号を
供給する。データ回路７２０はライン７３０を介してバ
スブリッジ７１６とも双方向に通信する。データ回路７
２０はデータバス７３４上の外部ターミナルとの間でＤ
ＲＡＭデータを読み出し、書き込みする。メインバス１
０４はターミナルを介してＭＰＵ１０２に接続してお
り、パス７３６および７３８を介してそれぞれデータ回
路７２０およびバスブリッジ７１６にそれぞれ接続して
いる。データ回路７２０は２レベルのポスト状のＤＲＡ
Ｍ書き込みバッファ、集積化された４レべルのＤＲＡＭ
リフレッシュキューを有し、３つのプルグラマブル書き
込み保護領域を提供している。
【００６９】ＤＲＡＭメモリコントローラ７１８は外部
バッファリングを行わない４つ以上の３２ビットバンク
を備えた２５０Ｍバイト以上のＤＲＡＭメモリまでをサ
ポートする。例えば２５６Ｋ、５１２Ｋ、１Ｍ、２Ｍ、
４Ｍ、８Ｍおよび１６Ｍの非対称および対称ＤＲＡＭ、
および６４Ｍ以上のＤＲＡＭを容易にサポートする。シ
ャドー化されたＲＡＭもサポートする。更に、異なるタ
イプのＤＲＡＭに対し、異なる作動電圧、例えば３．３
または５．０ボルトで作動するようにメモリインターフ
ェースバッファをプログラムすることができる。ＤＲＡ
Ｍメモリコントローラ７１８は異なるアクセス時間、例
えば６０または８０ナノ秒（ｎｓ）をサポートするよう
にプログラムすることができる。例えば６０ｎｓは３．
３ボルトでの５０および６６ＭＨｚのクロック速度で極
めて有利である。種々のリフレッシュモード、例えばス
ローリフレッシュ、セルフリフレッシュ、サスペンドリ
フレッシュおよびＣＡＳビフォアＲＡＳリフレッシュを
プログラムでサポートできる。ＤＲＡＭパラメータは分
解能を改善するよう、内部の高速の５０／６６ＭＨｚの
ＣＰＵクロックとは別に駆動されるので、最大のメモリ
スループットが得られ、ＤＲＡＭコントローラを集積化
した利点をフルに活用できる
【００７０】バスブリッジ７６はバス１０４に望まれた
適当な仕様を満たすように製造された集積化されたイン
ターフェースとして働く。このバスブリッジ７１６はＣ
ＰＵとバス１０４との間でＭＰＵ１０２によって開始さ
れた転送がある時には、バスマスターとして作動し、バ
ス１０４から開始された転送に対してはターゲットとし
て作動することが好ましい。
【００７１】バスクワイエットモードはパワーマネジメ
ントをサポートすることが好ましい。このバスクワイエ
ットモードは、ＣＰＵがＤＲＡＭ１０６または内部キャ
ッシュ７０４にアクセスする際に、バス１０４上のサイ
クルを禁止するのに使用される。別の方法では、データ
／アドレスバス１０４だけをバス転送に切り替えること
により、バスクワイエットモードによりシステムの電力
消費量が低減する。このバスクワイエットモードはＭＣ
Ｕ７１８上で実行されるだけでなく、ＰＰＵ１１０バス
ブリッジ９０１およびＸＣ／ＩＥＤブロック９３４上で
も実行される。すべての信号、バスおよびピンは必要に
なった場合に限りステートが変えられる。例えば各デー
タバスのフリップフロップは次のステート変更までにそ
の状態をホールドする。
【００７２】先に述べたように、ＭＰＵ１０２は適当な
集積回路パッケージ内で４８６クラスのＣＰＵ、ＤＲＡ
Ｍコントローラおよびバスインターフェースと共に単一
チップに集積化されている。集積回路パッケージの一例
としては、２０８ピンのＰＱＦＰ（プラスチッククァド
フラットパック）がある。ＰＰＵ１１０およびＰＣＵ１
１２もシステム機能をそれぞれの単一チップに分けてお
り、単一チップはＭＰＵ１０２と同じタイプのパッケー
ジ、例えばプラスチックパッケージを有することができ
る。これら後者の２つのチップは好ましい実施例では同
一の２０８ピンＰＱＦＰパッケージタイプからピンアウ
トすることも可能である。
【００７３】図１０ではＭＰＵ１０２のための好ましい
実施例のレイアウトは、辺の長さの比が約１：１の単一
基板８０２を備えた、集積化された回路ダイとしてＭＰ
Ｕ１０２を実現されている、改善された空間形状を有す
る。この回路基板８０２上にはＣＭＯＳ（相補的酸化金
属半導体）プロセスにより種々の回路領域またはブロッ
クを製造する。他のプロセス、例えばＢｉＣＭＯＳ（バ
イポーラＣＭＯＳ）も使用できる。
【００７４】ダイの１つのコーナーに４８６ＣＰＵコア
７０２が位置し、基板８０２のコーナー８０６に直角に
形成された近くのマージン部上のボンドパッド８０４に
対し、短い導線長さで最大のアクセス可能なピンアウト
を可能にしている。キャッシュ７０４は、ＣＰＵコア７
０２の近くに隣接しており、キャッシュに対し高速のＣ
ＰＵアクセスが可能となっている。メモリコントローラ
７１８ＭＣＵは、キャッシュ７０４が占めているエッジ
と反対側のチップ８０２のエッジのほぼほとんどに沿う
マイクロコードＲＯＭおよびコア７０２に対し垂直で、
かつキャッシュ７０４に平行なストリップに沿って設け
られたほぼ長方形の回路ブロック内に設置されている。
このように、キャッシュ７０４およびＭＣＵ７１８はコ
ア７０２を囲んでいる。
【００７５】コア７０２のマイクロコードＲＯＭと反対
側の辺８１８には、辺８１８の長さのほとんどにわたっ
て平行に延びる長いストリップ内にバスブリッジ７１６
が設置されている。このバスインターフェース８２０の
長さは図３〜７のシステム１００のワイドバス１０４に
接続するための多数のターミナルに対し物理的に広くア
クセスできるようにする値であることが好ましい。
【００７６】図１１において、ＰＰＵ１１０はチップ９
０２上に多数のオンチップフロップを設けるシングルチ
ップとなっている。
【００７７】まず最初のチップは、外部バス１０４から
オンチップバス９０４へインターフェースするためのバ
スインターフェース９０２であり、このバスインターフ
ェース９０２は内部がバス１０４とコンパーチブルであ
り、同時に下記の数個の周辺機器を統合するための高速
内部バスとして、バス９０４ともコンパーチブルであ
る。例えば、種々の実施例における周辺機器はＩＢＭコ
ンパーチブルＡＴコンピュータまたはアップル社のマッ
キントッシュコンピュータ、または当業者が確立した任
意の機能および作動上の定義を有する周辺機器とコンパ
ーチブルな周辺機能を適当に実施する。バスインターフ
ェース９０２はシステム１００全体のラテンシーを最小
にするようにマスターする際に、短いバス１０４のオー
ナーシップを有していることが好ましい。バスインター
フェース９０２は内部Ｉ／Ｏデバイスからバス１０４上
のエージェント（回路）に高速ＤＭＡ（ダイレクトメモ
リアクセス）転送を行う。
【００７８】バスインターフェース９０２はラテンシー
を更に下げるよう、低速内部アクセスのための再試行操
作を切ることを実行する。図示されたバス１０４の周波
数は５ボルトまたは３．３ボルトで、３３ＭＨｚである
が、他の実施例ではこれよりも低い周波数および電圧ま
たはこれよりも高い周波数および電圧を使用できる。図
１１の実施例では、内部バス９０４はバス１０４の周波
数の半分または４分の１で適当にクロック制御される
が、これよりも高い周波数または低い周波数の関係も利
用できる。
【００７９】チップ上のバスアービッタ９０６は図５の
ＭＰＵ１０２、図６のＰＰＵ１１０および図７の２つの
外部バスマスター２１０のためにバス１０４のアービッ
トレーションを行う。ＰＰＵ１１０はバス１０４とＤＭ
Ａ周辺機器９１０との間の転送を行うＤＭＡサイクル中
にバス１０４のバスマスターとして作動する。
【００８０】１つの好ましい実施例は、ＰＣ−ＡＴアー
キテクチャとコンパーチブルなより多数の周辺機器を提
供している。バス９０４はこれらオンチップ周辺機器の
すベてにオンチップで共通接続するので、それらの速度
およびその他の電気的な性能が高められている。例えば
２つのＤＭＡコントローラ９１０はバスインターフェー
ス９０２を通したＤＭＡ転送を制御する。ＰＰＵ１１０
ではＤＭＡコントローラ９１０はバス９０４に接続され
ており、更に別個にパス９１１を介してバスアービッタ
９０６とバスインターフェース９０２とにも接続されて
いる。ＤＭＡコントローラ９１０はチップ９０１上のボ
ンドパッド９１２からの４つのピンに対し外側にもピン
アウトしている。２つのインターラプトコントローラ９
１４はレベルトリガーモードまたはエッジトリガーモー
ドに別々にプログラム可能なチャンネルを提供してい
る。インターラプトコントローラ９１４内にはインター
ラプトルータもあり、このルータはバス１０４からの外
部インターラプトまたはＰＣＵ１１２からソフトウェア
選択可能なインターラプトチャンネルへのインターラプ
トをルート決定する。ＰＰＵ１１０ではインターラプト
コントローラ９１４およびタイマー／カウンタ９１６
は、バス９０４に接続し、更にそれぞれ９ピンおよび２
ピンとなるように外部にピンアウトもしている。ＲＴＣ
（リアルタイムクロック）回路ブロック９１８は、集積
化された低パワーの３２ＫＨｚの発振器および１２８バ
イトのＣＭＯＳ ＳＲＡＭ（スタティックＲＡＭ）を有
する。ＤＭＡコントローラ９１０、インターラプトコン
トローラ９１４、タイマー−カウンタ９１６およびＲＴ
Ｃ回路９１８で有効な特徴および回路例は、本明細書で
説明するような改良点と共に、市販されている８２３
７、８２５９、８２５４およびＭＣ１４６８１８デバイ
ス内でそれぞれ見ることができる。更に、所望するシス
テム目的のためにチップ上に更に別の周辺機器を設ける
こともできる。
【００８１】パワーマネジメントブロック９２０は、シ
ステム１００を附勢した際に作動するためのバッテリー
給電される第１部分９２０Ａと、常時バッテリー給電さ
れる部分９２０Ｂを有する。パワーマネジメントブロッ
ク９２０は、システムマネジメントインターラプトがな
くてもＣＰＵ７０２に対するブロック制御を行う。パワ
ーマネジメント機能として、組み合わせ電圧（例えば
３．３Ｖ／５Ｖ）サポートが提供される。
【００８２】パワーマネジメントブロック９２０は、ス
タンバイタイマーおよびサスペンドタイマーと称される
システムアクティビティタイマーを含み、これらタイマ
ーはＤＥＶＳＥＬ＃信号によりバス１０４のアクティビ
ティをモニタし、ＣＯＭ１信号により、ディスプレイフ
レームバッファ（例えばＶＧＡ）アクティビティ（コン
トローラ１１４およびフレームバッファ２０２参照）、
ＤＭＡリクエスト、シリアルポート１３０のインターラ
プトおよびチップ選択をモニタし、ＬＰＴ１信号により
パラレルポート１２８のインターラプトおよびチップ選
択をモニタし、ハードディスクコントローラ１２２のイ
ンターラプトおよびチップ選択、フロッピーディスクコ
ントローラ１２６のインターラプトおよびチップ選択、
プログラマブルチップ選択信号、信号ＰＣＳ０＃および
ＰＣＳ１＃およびその他のインターラプトＩＲＱ９、Ｉ
ＲＱ１０、ＩＲＱ１０およびＩＲＱ１５をモニタする。
パワーマネジメントブロック９２０は更に、キーボード
１４２の短期のＣＰＵクロックスピードアップタイマー
モニタリングおよびＫＢＣ／ＳＣＡＮチップ１１８から
のマウス１４４インターラプトリクエストのみならず、
バス１０４のバスマスターサイクルリクエストおよびマ
スクされたシステムアクティビティタイマー出力を行
う。
【００８３】ゲートオン対ゲートオフ比、すなわちクロ
ックタイムオン対クロックタイムオフ比を調節するため
のプログラマブルレジスタを含むパワーマネジメントブ
ロック９２０のハードウェアによってＣＰＵクロックマ
スキングまたはクロック変調が行われる。
【００８４】このパワーマネジメントブロック９２０に
よって双方向のシステムマネジメントインターラプトハ
ンドシェーキングプロトコルがサポートされている。更
に、ＩＤＥブロック１２２、ＦＤＤ１２６、シリアルポ
ート１３０ＣＯＭ１、パラレルポート１２８、ＬＴＰ
１、およびプログラマブルチップ選択ＰＣＳＯ＃および
ＰＣＳ１＃に対する６つのパワーマネジメントトラップ
が設けられている。
【００８５】図１の強度調節器３４に応答して、パワー
マネジメントブロック９２０が作動する結果、４ビット
（１６レベル）のバックライト強度調節用パルス幅変調
（ＰＷＭ）が行われることが好ましい。
【００８６】パワーマネジメントブロック９２０がＰＰ
Ｕ１１０のかなりの部分およびシステム１０２の残りも
除勢させると、ＲＴＣアラーム、モデムリング、サスペ
ンド／レジウムボタン、キーボードＩＲＱ（インターラ
プトリクエスト）、マウスＩＲＱ、オン／オフボタン、
ＰＣＵ１１２からのカードシステムマネジメントインタ
ーラプトＣＲＤＳＭＩまたはバッテリー入力ＢＡＴＬＯ
Ｗ上の低レベルから高レベルへの変化に応答するブロッ
ク９２０内の回路によって、再附勢を開始できる。
【００８７】パワーマネジメントブロック９２０内のシ
ャドーレジスタは、フルシステムステートをディスクに
セーブすることをサポートしている。
【００８８】パワーマネジメントブロック９２０にはバ
スクワイエット化およびＩ／Ｏリーク電流制御回路も含
まれる。パワーマネジメントブロック９２０によって高
度なパワーマネジメントサポートも行われる。
【００８９】図８において、フロッピーディスクコント
ローラブロック９３０、デジタルディスクコントローラ
（ＦＤＳ）、ハードディスクインターフェースＸＤ／Ｉ
ＤＥ９３４、シリアルインターフェースブロックＳＩＵ
９３６、パラレルポートインターフェース９８３は、す
べて内部バス９０４、更に外部でピンに結合されてい
る。
【００９０】フロッピーディスクコントローラブロック
９３０は、３．５インチドライブ（７２０ｋＢ）（キロ
バイト）、１．４４ＭＢ（メガバイト）、および２．８
８ＭＢだけでなく５．２５インチドライブ（３６０ｋＢ
および１．２ＭＢ）をサポートするように、ＰＰＵ１１
０内でオンチップ集積化されている。すべてのバッファ
は集積化されている。フロッピーディスクコントローラ
ブロック９３０は、数種のトラックフォーマット、例え
ばＩＢＭシステム３４フォーマット、垂直５００ｋｂ／
ｓ（毎秒のキロビット）フォーマット、および垂直１Ｍ
Ｂ／ｓ（１秒当たり１メガビット）フォーマットのデー
タに合わせる回路を有する。ブロック９３０における読
み出しまたは書き込みコマンドの実行中に、データＦＩ
ＦＯ（先入れ先出し）バッファが作動する。ブロック９
３０は２５５ステップ（１６ビット）の再較正コマンド
および機能も有する。このフロッピーディスクコントロ
ーラブロック９３０はソフトウェアによってリセットで
きる。この実施例では、このブロックは外部部品を有し
ない集積化されたフロッピーデータセパレータを有す
る。ドライブインターフェース信号は外部ドライブによ
って使用できるよう、パラレルポート９３８のピンに多
重化できる。
【００９１】インターフェース９３４は完全ＩＤＥハー
ドディスクインターフェースロジックに高速のアクセス
を提供する。ＩＤＥハードディスクは別個にアイソレー
トし、電源を切ることができる。インターフェース９３
４内には、図６のＸＤバス１１６のためのバスインター
フェースも含まれる。このインターフェースはＢＩＯＳ
ＲＯＭ（このＲＯＭは電気的に消去可能なプログラマブ
ルリードオンリーメモリであるフラッシュＥＥＰＲＯＭ
にできる）をサポートし、キーボードコントローラＫＢ
Ｃ／ＳＣＡＮを接続し、２つのユーザープログラマブル
なチップ選択を有し、オーディオＣＯＤＥＣ（コーダ／
デコーダ）に接続できる。
【００９２】更に、図１１には、種々のその他の制御機
能のためのブロックがブロック９４０として示されてい
る。シリアルインターフェース９３６Ａおよび９３６Ｂ
の各々は、送受信すべきシリアルデータを待ち行列化
し、バッファ化するための、１６バイトＦＩＦＯを有
し、１．８４６１ＭＨｚまたは８ＭＨｚの選択可能なタ
イミング基準クロックを有する。
【００９３】パラレルインターフェース９３８は、１６
バイトのデータパスのＦＩＦＯバッファを有し、ＤＭＡ
転送を行う。高速パラレルプロトコル、例えばＥＣＰお
よびＥＰＰのためのサポートも適当に行われる。パラレ
ルポート９３８を備えたデジタルフロッピーディスクコ
ントローラ９３２の出力を多重化するよう、マルチプレ
クサ９３９を設けることにより、２つ以上のフロッピー
ディスクドライブＦＤＤ１２６．０および１２６．１を
適当に収容できる。ＰＰＵ１１０のコンフィギュレーシ
ョンレジスタ１２２２からの制御信号ＰＩＦＦＤＣによ
ってマルチプレクサ９３９がフロッピーディスクを選択
すると、ＦＤＤ１２６１に対しパラレルポート９３８に
よって利用されていた外部ピンがその代わりに適当に使
用される。
【００９４】図１２において、ＰＰＵ１１０のための好
ましい実施例のレイアウトは空間形状が改善されてお
り、ここではＰＰＵ１１０は辺の長さの比がほぼ１：１
の単一基板を備えた集積化された回路ダイ９０１として
実現されている。この回路基板８０２上にはＣＭＯＳ
（相補的酸化金属半導体）プロセスにより種々の回路領
域またはブロックを製造する。他のプロセス、例えばＢ
ｉＣＭＯＳ（バイポーラＣＭＯＳ）も使用できる。
【００９５】１つの辺１００２にはバスアービッタ９０
６とバスインターフェース９０２があり、これらは辺１
００２の長さのほとんどにわたって平行に延びる長いス
トリップ１００４内に設置されている。この回路ストリ
ップ１００４の長さは図５〜７のシステム１００のワイ
ドバス１０４に接続するための多数のターミナルに物理
的に広くアクセスできることが好ましい。
【００９６】回路ストリップ１００４に隣接してこれに
垂直にブロック９３６、９３８がコラム１００６を形成
し、このコラム１００６は辺１００８の長さの半分以上
を占める。コラム１００６と垂直にフロッピーディスク
コントローラ９３２およびハードディスクインターフェ
ース９３４Ａのためのワイドストリップがあり、辺１０
０２と反対側の辺１０００にこれと平行にＰＣＩ／ＡＴ
バスインターフェースストリップ１００４が設置されて
いる。この辺１０１０には回路９３４のＸＤバスインタ
ーフェース部分も設けられている。
【００９７】ＦＤＣ／ＩＤＥ Ｉ／Ｆを備えたエッジ１
０１０およびバスブリッジ１００４を備えたエッジ１０
０２の双方に対して垂直なストリップを占めるＰＭＵ９
２０回路のコラム１０１２の頂部の辺１０１０にあるダ
イのコーナーに、ラム９１９を備えたＲＴＣ９１８があ
る。異なる電源電圧ＶＣＣ、例えば５ボルトで給電され
るチップ９０１の他のすべてとは異なる３．３ボルトウ
ェルまたは領域内の前期コーナーに、ＲＴＣ９１８に隣
接してバッテリー給電されるＰＭＵＲＴＣ９２０Ｂが位
置する。
【００９８】ダイ９０１の大きな、ほぼ長方形の中心領
域はＤＭＡ９１０、インターラプト回路９１４、タイマ
ー／カウンタ９１６および他の場所で説明したダイナミ
ッククロック回路が占めている。これら回路を中心に設
けたことによりクロックスキューが最小となり、この中
心領域を中心とする高速ＡＴ内部バス９０４の効率的な
レイアウトが促進されている。中心ブロック９１０、９
１４、９１６と、ストリップ１００４との間に、図１２
のレジスタと称される中心ブロック内にコンフィギュレ
ーションレジスタ１２２２のみならず、ローカルブロッ
クレジスタも効率的にグループ分けされている。更にま
わりのストリップ１００４、１００６、９３４、９３２
および１０１２に隣接して、これらストリップ内にバス
１０４も設けられている。これらストリップがヘビーに
使用する外部ピンの横に設けることが好ましい。
【００９９】図１３において、内部で特殊チップを利用
する更に重要なシステムの実施例を検討するためシステ
ムレベルに戻ると、好ましい実施例のコンピュータシス
テム４００は、デスクトップコンピュータまたはポータ
ブル（例えばノートブック）用に選択され、構成され、
組み合わされた部品を保持するプリント配線ボードを備
えたキャビネット４０２を有する。ＭＰＵ１０２はＦＰ
Ｕ１０８に結合され、更にＤＲＡＭメモリ１０４に結合
されている。メインバス１０４は、ＭＰＵ１０２、ＰＰ
Ｕ１１０、ＶＧＡ／ＬＣＤディスプレイコントローラチ
ップ１１４、ＰＣＵ１１２およびＬＡＮ（ローカルエリ
アネットワーク）コントローラ４１０を相互接続する。
ＬＡＮコントローラ４１０は同軸パス４１２を介してイ
ーサネットプロトコルまたはステーション４００．１、
４００．２、‥‥４００．ｎに対するパス４１４を介し
てトークンリングプロトコルまたはテキサスインスツル
メンツ社からのＴＭＳ３８０ＬＡＮ技術を使用する双方
のプロトコルを適当にサポートする。
【０１００】ＰＰＵ１１０は、フラッシュＲＯＭ１２０
を有し、このＲＯＭはそのいくつかのターミナルに接続
されている。このオプションのフラッシュＢＩＯＳは、
ユーザーがアップグレード可能なＢＩＯＳサポートを可
能にしている。他のターミナルには、キーボードコント
ローラ１１８が接続されており、このコントローラはキ
ーボード１４２およびマウス１４４の双方に接続されて
いる。ＰＰＵ１１０は更にハードディスクドライブ１２
２および挿入可能な磁気フロッピーディスクを備えたフ
ロッピーディスクドライブ１２５に接続されている。Ｐ
ＰＵ１１０は更にプリンタ１２９に対してインターフェ
ースしている。
【０１０１】ディスプレイコントローラチップ４２０
は、ＣＲＴ１９０に外部接続されるか、またはこれと異
なり、ディスプレイパネル、例えばテキサスインスツル
メンツ社からのデジタルマイクロミラーデバイスまたは
電界放出デバイスフラットパネル技術を用いたパネルに
接続されている。ＰＰＵ１１２はフラッシュメモリカー
ド４１２に外部接続されており、一実施例におけるこれ
らカードは３または５ボルトのＰＣＭＣＩＡカードとな
っている。
【０１０２】システム４００内のＰＰＵ１１０のシリア
ルポートには、モデム４３０が接続されている。このモ
デム４３０はキャビネット４３２上の背面ジャックによ
る直接接続またはシステムに組み込まれたワイヤレスイ
ンターフェースのいずれかにより、電話ネットワークに
接続する。このモデム４３０は、ＰＣＵ１１２のための
カードソケット４３３に挿入可能なＰＣＭＣＩＡモデム
カード４３２を使用しても構成できる。モデムカード４
３２はＤＡＡインターフェース４３４に接続し、電話回
線４３６に接続する。
【０１０３】赤外線インターフェース４４０は、ＰＰＵ
１１０の別のシリアルポートに接続し、発光ＬＥＤ４５
２および光検出ダイオード４５４を有する発光器／検出
器アセンブリ３８に接続している。一実施例におけるバ
ス１０４は、ＰＣＩＳＩＧ（ＰＣＩ特別権益グループ）
から公開されているＰＣＩ仕様２．０に記載されている
ＰＣＩ（周辺コンポーネント相互接続）バスとすること
ができる。バッテリーバックアップを備えるかまたは備
えないＡＣ電源に接続するための電源４６４は、ＰＰＵ
１１０およびおシステム４００内の他の回路を附勢する
ための電源電圧を供給する。
【０１０４】図１４および１５において、ＰＰＵ１１０
の実施例における回路の仕様について更に説明する。図
１１および１４のバスインターフェース９０２はバス１
０４とＰＰＵ１１０の内部バス９０４との間に接続され
ている。ライン１２０３を介してバス１０４に双方向に
接続されたバスマスター１２０２は、図１１および１５
のアービッタ９０６がバス１０４の制御を許可する際に
使用されるステートマシンおよびインターフェースロジ
ックを有する。ライン１２０５を介してバス１０４に双
方向に接続されたスレーブブロック１２０４は、バス１
０４上で内部的に開始されたバスサイクルを変換する。
このスレーブブロック１２０４はスレーブブロック１２
０４がライン１２０７を介して双方向に接続されている
内部バスコントローラブロック１２０６にこれらバスサ
イクルを変換する。スレーブブロック１２０４は、非ポ
スト状の書き込みを行い、ウェイトステートの読み出し
を行う。内部バスコントローラ１２０６は双方向ライン
１２０９を介する内部バス１０４上での通信用の信号を
発生する。
【０１０５】データルータ／バッファ１２１０は、バス
１０４に対する双方向ライン１２１３および内部バス９
０４に対する双方向ライン１２１５を介し、バス１０４
と内部バス９０４との間でデータラッチを行うラッチを
有する。内部バスコントローラ１２０６、スレーブ１２
０４およびバスマスター１２０２からのそれぞれの制御
信号は、それぞれのライン１２１７、１２１９および１
２２１を通ってデータルータ／バッファ１２１０へ進
む。内部バスコントローラ１２０６は内部バス９０４と
データルータ／バッファ１２１０の間でのデータの組み
立ておよび分解を制御する。レジスタＣＦＧ１２２２
は、インターフェース９０２のコンフィギュレーション
を指定し、ライン１２２５を介してスレーブ１２０４か
らの情報を受け、ライン１２２７を介しデータルータ／
バッファ１２１０へ双方向に接続されている。バスマス
ター１２０２はライン１２２９を介して内部バスコント
ローラ１２０６に双方向に接続されている。バスマスタ
ー１２０２はライン１２３１を介しスレーブ１２０４に
双方向に接続されている。内部バスコントローラ１２０
６は、減算的デコードＤＥＶＳＥＬ＃アサーションを発
生する。これらデバイスにより、内部バス９０４に接続
されたスレーブデバイス用のアドレスデコーディングが
実行される。
【０１０６】図１５において、ＰＰＵ１１０内のＤＭＡ
回路が詳細に示されている。バスアービッタ９０６は２
つのピンＲＥＱ０＃およびＲＥＱ１＃を介し、バス１０
４からのバスリクエスト信号を受信し、２つのピンＧＮ
Ｔ０＃およびＧＮＴ１＃を介しバス１０４にバス許可信
号を供給する。バスインターフェース１０２内のバスマ
スター１２０４は、ＰＰＵ１１０内にオンチップ状に設
けられているので、アービッタ９０６は内部でバスマス
ター１２０４に接続する２本以上のラインＲＥＱ２＃お
よびＧＮＴ２＃を有する。アービッタ９０６は入力ライ
ンＨＬＤＡ／ＭＰＵＲＥＱ＃（ホールドアクノレッジ高
レベル／ＭＰＵ１０２リクエスト低レべル、ＣＰＵがバ
ス１０４より出たことをアクノレッジ）および出力ライ
ンＨＯＬＤ／ＭＰＵＧＮＴ＃（ホールド高レベル／ＭＰ
Ｕ１０２許可低レベル、ＣＰＵがバス１０４より出るこ
とをＣＰＵに求めるアービッタ９０６のリクエスト）も
有している。ＨＬＤはＤＭＡコントローラ９１０による
ＤＭＡ動作を行うためのバス９０４およびバス１０４の
双方に対する許可信号である。内部バス制御装置１２０
６は、バスアイドル信号ＩＤＭＡＧＮＴ＃（内部バスＤ
ＭＡ許可、低レベルアクティブ）をスレーブブロック１
２０２に供給する。ＤＭＡコントローラ９１０はライン
１３０３を介し内部バス制御装置１２０６およびスレー
ブブロック１２０２の双方に対しＤＭＡコントローラリ
クエストＨＲＥＱを供給する。スレーブブロック１２０
２はライン１３０５上のＤＭＡコントローラ９１０およ
び内部バス制御装置１２０６の双方に対する信号ＩＨＬ
ＤＡによりアクノレッジを行い、内部バス９０４は内部
バス制御装置１２０６、ＤＭＡコントローラ９１０およ
び第１ＤＭＡデバイス１３１０並びに第２ＤＭＡデバイ
ス１３１２を相互接続する。ＤＭＡコントローラ９１０
に対するＤＭＡデバイス１３１０、１３１２リクエスト
ＤＲＥＱ１、ＤＲＥＱ２に対しそれぞれの信号およびラ
インが与えられており、ＤＭＡデバイスはＤＭＡコント
ローラ９１０からＤＭＡデバイス１３１０、１３１２へ
のＤＡＣＫ１、ＤＡＣＫ２を許可する。図１４および１
５は、データおよび制御パスの双方に関連させて検討す
べきである。
【０１０７】図１６において、フラッシュを使用する
際、ＢＩＯＳアドレス指定回路は図６のＰＰＵ１１０と
ＢＩＯＳフラッシュＥＥＰＲＯＭ１２０とを相互接続し
ている。ＰＰＵ１１０内のＸＤバスインターフェースは
ＢＩＯＳ ＲＯＭ１２０、キーボードコントローラＫＢ
Ｃ／ＳＣＡＮ１１８および増設デバイス、例えばオーデ
ィオコーデックチップ１６０に適当に接続されている。
ＢＩＯＳフラッシュメモリ１２０はＥＰＵ１２０に接続
されており、よってアドレスビットＸＡ（１：０）、チ
ップ選択ＲＯＭＣＳ＃、読み出しストローブＸＤＲＤ＃
および書き込みストローブＳＤＷＲ＃が供給される。Ｐ
ＰＵ１１０がＢＩＯＳメモリ１２０からデータが戻され
るのを待っている間、１５のアドレスラインの上部の組
はＰＰＵ１１０によりバス１０４上にドライブされるの
で、この結果、外部アドレスラッチが不要となるという
利点が得られる。ＢＩＯＳメモリ１２０がフラッシュメ
モリであると、２つの８ビットラッチ１５２および１５
４はＢＩＯＳアドレスをラッチするのに使用され、ＰＰ
Ｕ１１０のピンからラッチ１５２、１５４の双方のクロ
ック入力にラッチイネーブル信号ＥＥＡＣＬＫが与えら
れ、これらラッチをクロック制御する。
【０１０８】図１６に示すように、８ビットＸＤバスは
ＢＩＯＳメモリ１２０のデータターミナルおよび８ビッ
トラッチ１５２のデータＤ入力のデータターミナルに直
接接続されている。ラッチ１５２はＢＩＯＳメモリ１２
０の８ＭＳＢビットＡＤ（１７：１０）に接続されたＱ
出力ラインを有し、ラッチ１５２は８ビットラッチ１５
４のデータＤ入力にも接続された同じＱ出力ラインを有
する。ラッチ１５４はＢＩＯＳメモリ１２０の８つのＬ
ＳＢビットＡＤ（９：２）に接続されたＱ出力ラインを
有する。従って、これらラッチはＢＩＯＳメモリ１２０
のアドレス指定の際に、好ましくはバス幅のシリアル構
造を有する。
【０１０９】図１７において、図６および１１のＰＰＵ
１１０は、ＢＩＯＳ ＲＯＭ１２０、ＫＢＣ（キーボー
ドコントローラ）１１８およびＩＤＥドライブ１２２と
接続されている。図１７では図６よりも詳細に制御およ
びデータ接続ならびに信号が示されている。
【０１１０】図６および１７のＸＤバス１１６は、関連
する制御信号を有し、これら信号はＸＤおよびＩＤＥイ
ンターフェース信号に対し、それぞれの部分１５０１お
よび１５０２に分割されている。これら部分１５０１お
よび１５０２は、ＰＰＵ１１０のピンＶＣＣ ＸＤおよ
びＶＣＣ ＤＫにおいて、電源ラインに接続されたＰＰ
Ｕ１１０内に別個の電圧レールを有する（図３２参
照）。好ましい実施例における構造上の特徴および電圧
レールを別にする方法により、システムコンフィギュレ
ーションにおいて有利なフレキシビリティが得られてい
る。例えば、電力消費量が少なくなるように３．３ボル
トタイプのものが選択されたキーボードコントローラＫ
ＢＣ／ＳＣＡＮ１１８およびＢＩＯ ＳＲＯＭはコスト
を低くするため、５ボルトタイプが選択されたＩＤＥデ
ィスクドライブ１２２とシステム１０２内で適当に組み
合わされている。
【０１１１】図１５における８本の出力制御信号ライン
１５１５および３本の入力制御信号ライン１５１７は、
図２に詳細に示されているように、ＩＤＥドライブ１２
２に対するＰＰＵ１１０のピン接続を示している。ＰＰ
Ｕ１１０の制御ラインＩＤＥＩＯＲ＃に応答する（更に
電源電圧ＶＣＣから給電される）８ビットバッファ１５
１０（例えば’２４５チップ）は、ＸＤバス１１６をＩ
ＤＥドライブ１２２の下方の８本のラインＤＤ（７：
０）に結合し、一方、上方の８本のラインＤＤ（１５：
８）にはＰＰＵ１１０のＤＤピンから直接供給される。
【０１１２】図１７における６本の出力制御信号ライン
１５２３および２つの入力信号ライン１５２１は、図４
よりもより詳細に示されるようにＫＢＣ１１８に対する
ＰＰＵ１１０ピン接続となっている。ＫＢＣ１１８に対
してチップ選択および選択可能なクロック信号が与えら
れ、読み出し／書き込みストローブおよび８ビットデー
タ信号は図１７のその他のＸＤバス周辺機器のための信
号に類似している。アドレスラインＸＡ１は、ＫＢＣ１
１８の入力Ａ２として機能し、これに接続している。Ｘ
ＲＤ＃およびＸＷＲ＃信号は、メモリおよびＩ／Ｏサイ
クルの双方に対して読み出しストローブおよび書き込み
ストローブとして働く。ＲＯＭチップ選択信号ＲＯＭＣ
Ｓ＃がアクティブである時は、内部メモリ読み出し信号
ＭＥＭＲ＃およびメモリ書き込み信号ＭＥＭＷ＃に等価
的であり、他のすべてのアクセスに対しＸＲＤ＃および
ＸＷＲ＃は内部Ｉ／Ｏ読み出し信号ＩＯＲ＃およびＩ／
Ｏ書き込み信号ＩＯＷ＃に等価的である。
【０１１３】図１７のライン１５３１を参照すると、ビ
ジネスオーディオチップ、例えばアナログデバイセス社
から市販されているＡＤ１８４８をサポートするのに、
２つのＤＭＡチャンネルおよびプログラマブルチップ選
択信号ＰＣＳ０＃が利用できる。
【０１１４】ＢＩＯＳ ＲＯＭ１２０を構成するのに、
ＲＯＭ（およびフラッシュでないメモリ）を使用する
と、図１５に示すように、ＰＰＵ１１０からＲＯＭ１２
０の制御ピンに対し接続がなされる。バッファ１５０は
バス１０４からの１６本のライン、例えばＡＤ（１７：
２）をＲＯＭ１２０のアドレス入力Ａ（１７：２）に結
合する。別の実施例では、増設ＲＯＭ用の別個のアドレ
ススペースを設けるのに、その他のＡＤラインを使用す
る。
【０１１５】図１８では、図５のカードインターフェー
スチップＰＣＵ１１を説明している。ＰＣＵ１１２はバ
ス１０４に接続されたバスインターフェース１６０２を
有する。このバスインターフェース１６０２は、更にカ
ードスロットＡおよびＢ用の２つの、図示するように同
じカードインターフェース回路１６１０および１６１２
に接続されている。コンフィギュレーションレジスタ１
６１６はラインによってバスインターフェース１６０２
と双方向に通信し、コンフィギュレーション情報ＣＦＧ
を回路１６１０および１６１２、更にインターラプト用
ブロック１６２０および１６３０、パワーマネジメント
回路および他のロジックにも供給する。回路１６１０お
よび１６１２内の集積ホット挿入および取り外しバッフ
ァによりＰＣＵ１１２への電源がオンになっている間、
カードは挿入可能かつ取り外し自在であることが好まし
い。複数の選択可能な電源電圧（例えば３．３ボルトお
よび５ボルト）がサポートされている。カードコントロ
ーラはソフトウェア制御により各カードへ選択された電
源電圧を送るように、個々のスロット電力制御をするた
めの制御電圧を発生する。一実施例では、カードコント
ローラはインテル社から市販されているコントローラ８
２３６５ＳＬ ＤＦ交換可能カードとコンパーチブルな
レジスタとされている。ＰＣＵ１１２はバス１０４上で
レプリカ可能であるので、特殊なアプリケーションシス
テムに望まれる多数のカードスロットを提供している。
【０１１６】ＰＣＵ１１２のピンアウトについては、本
明細書の他のページで詳細に説明する。要約すれば、カ
ードデータパスＣＤＡＴＡ（ＡまたはＢ）は１６ビット
幅である。各回路１６１０または１６１２はバスインタ
ーフェース１６０２によるＣＤＡＴＡラインからバス１
０４ラインＡＤ（３１：０）への３２ビットワードへの
８ビットまたは１６ビットカードアクセスにそれぞれ類
似している。
【０１１７】回路１６２０はライン１６１１および１６
１３を介し、回路１６１０および１６１２と双方向にそ
れぞれ通信する。バスインターフェース１６０２はライ
ンＡＤ（３１：０）へのバス１０４の接続部、入力制御
信号ＣＴＲＬＩＮおよび出力制御信号ＣＴＲＬＯＵＴを
有する。回路１６１０および１６１２の各々はそれぞれ
Ａ−およびＢ−と表示された２６本のＣＡＤＲアドレス
ライン、１６本の双方向データライン、ＣＤＡＴＡおよ
び２０本の制御ラインを有する。データルータ回路１６
１５を介するバスインターフェース１６０２は、２６本
のＡＤＲアドレスライン、３２本のＤＡＴＡライン（デ
ータはアセンブル状態である）および制御と表示された
ラインにより回路１６１０および１６１２の双方に並列
に接続されている。
【０１１８】ピンＩＲＱｎは、ＰＣＵ１１２の特定の実
施例と番号ｎが異なっている。例えば外部からアクセス
可能なＩＳＡバスを有するシステムでは、カード機能に
応じ、適当なＩＲＱｎラインにルート化されるインター
ラプトが第１実施例において１０ピンＩＲＱｎに与えら
れる。ＰＰＵ１１０の内部のＩＳＡバスを有するシステ
ムでは、カード機能に応じ、一般に１０本のＩＳＡイン
ターラプトラインのうちの適当なＩＲＱラインに対して
ＰＰＵ１１０にて特別なシャドー化によりインターラプ
トをルート化する第２実施例で、ＣＲＤＡＩＯＲＱ、Ｃ
ＲＤＢＩＯＲＱ、ＣＲＤＳＲＶＲＱと称される３つのピ
ンＩＲＱだけが設けられるにすぎない。この第２実施例
は経済的およびスピードの点で利点を有する。ＰＣＵ１
１２の第３実施例ではＣＲＤＡＩＯＲＱ、ＣＲＤＢＩＯ
ＲＱ、ＣＲＤＳＲＶＲＱにより多重化されたルート化さ
れたインターラプト用の１０ピンＩＲＱｎが設けられ、
よってチップはＰＣＵ１１２を組み込むシステムメーカ
ーの選択に応じて、外部からアクセス可能なＩＳＡ環境
またはＰＰＵ１１０内部バス環境のいずれかでチップを
使用することができる。図３８および４３の説明は、こ
の第３実施例のシャドー化回路、システムおよび方法を
更に説明している。
【０１１９】図１９において、好ましい実施例における
ＰＣＵ１１２はほぼ長方形の集積回路ブロックを有し、
このブロックはＩ／Ｏバッファを有するほぼ１：１の正
方形ダイ１７１０上の２つのコラム状ハルブ１７０５お
よび１７０７、およびダイ１７１０の周辺まわりの細い
周辺ストリップ１７２０上に設けられた小型の長方形ボ
ンドパッド１７１５から成るレイアウト内に取り付けら
れている。図１９の下方左側コーナーには、ピン基準２
０８、１が設けられている。
【０１２０】図１９において、バスインターフェース１
６０２はレイアウト内の上部中心に向いたＰＣＩ Ｉ／
ＯおよびＰＣＩコントローラブロックを有する。上部左
側コーナーにはＩＲＱピンおよびＳＭＩピンへのアクセ
スを備えた制御回路１６２０、１６３０がある。コンフ
ィギュレーションレジスタ１６１６はコラム１７０５の
面積のほぼ半分を占め、コントローラ１６１０および１
６１２のためのそれぞれのアドレスデコードＡおよびア
ドレスデコードＢによって挟まれている。
【０１２１】ＦＩＦＯ ＡおよびＰＣＭＣＩＡコントロ
ーラＡのためのコラム１７０７コントローラ１６１０ブ
ロックは、コラム１７０７の上部半分を占め、ＦＩＦＯ
ＢおよびＰＣＭＣＩＡコラムＢのためのコントローラ
１６１２ブロックは下方の半分を占めている。上部半分
のＡ回路は、下方の半分のＢ回路に対して９０度だけ配
置を回転すると、高度なボンドパッドアクセス性を備え
た２つの四分円の回路が形成される。
【０１２２】図１９の回路１６１０におけるＦＩＦＯ
Ａ（先入れ先出しバッファ）は、コラム１７０７の頂部
に広がる矩形領域を占め、ＦＩＦＯ Ｂはコラム１７０
７の底部のコーナーの横の下方右側に位置する。コント
ローラ１６１０内のＰＣＭＣＩＡコントローラブロック
ＡはＦＩＦＯ Ａに隣接する。コントローラ１０１２内
のＰＣＭＣＩＡコントローラブロックＢはＦＩＦＯ Ｂ
に隣接し、ＰＣＭＣＩＡコントローラＡに対し垂直とな
っている。このように、図１８の回路１６０２Ｃ（ＡＤ
ピン）、１６１０（Ａ ＣＡおよびＡ ＣＤＡＴＡピ
ン）および１６１２（Ｂ ＣＡおよびＢ ＣＤＡＴＡピ
ン）と同様に、多くの外部入出力端を有する回路は、図
１９および図５７に示すように、実質的なボンドパッド
の物理的アクセス性も有している。
【０１２３】データルータ１６１５はＦＩＦＯ ＡとＢ
との間でＰＣＭＣＩＡコントローラＡに隣接する狭い周
辺ストリップ内にある。図１８および１９と比較する
と、データルータ１６１５はコンフィギュレーションレ
ジスタ１６１６内の情報が求めるブロック１６０２から
コントローラＡおよびＢコンフィギュレーション、アド
レス、制御およびデータ情報を供給し、ルート決定す
る。図１８のブロック１６１５では、ＡラインとＢライ
ンの内部接続は情報パスを完全にするためのマルチプレ
クサ、すなわち他のセレクタおよびルーティングロジッ
クを示している。
【０１２４】図２０において、ハードディスクＨＤＤＰ
ＷＲ＃、フロッピーディスクＦＤＤＰＷＲ＃およびプロ
グラマブルチップ選択ＰＣＳＰＷＲ＃のためのＰＰＵ１
１０パワー制御出力ピンがそれぞれのＭＯＳＦＥＴ（金
属酸化物半導体電界効果型トランジスタ１８２２、１８
２４および１８２６、または他の適当な電力制御素子）
に接続されており、システムパワーマネジメントに有利
なように、対応する周辺ＨＤＤ１２２、ＦＤＤ１２６お
よびＴＣＳチップ、例えばモデムおよびオーディオに、
選択された電源電圧、例えば３ボルトまたは５ボルトを
制御自在に印加したり、これらから切り離したりするよ
うになっている。換言すれば、コストを低くするため、
スイッチング可能な５ボルトで作動する周辺機器もあれ
ば、パワーを少なくするため、スイッチング可能な３ボ
ルトで作動する周辺機器もあり、各々の周辺機器は自己
の電源を有している。シリアルポートのパワーマネジメ
ント用シリアルポート中のＲＳ２３２ＥＮ＃制御入力端
には、別のパワー制御出力ピンＳＩＵＰＷＲ＃が接続さ
れており、よってＰＰＵ１１０はサスペンド機能と組み
合わされた多数の電源電圧をシングルチップで制御する
という重要な利点を与えている。
【０１２５】ディスプレイチップ１１４としては、市販
品のうちでＣ＆Ｔ６５５３０またはサイラスロジックＧ
Ｄ６５４５が適当である。ディスプレイチップ１１４は
附勢されると電源１７２に制御電圧ＶＥＥ ＯＮを送
り、電源がＬＣＤ１９０にコントラスト電圧ＶＥＥを送
るようにさせる。このＶＥＥのレベルは図１のノブ３４
に応答してＶＥＥ ＡＤＪブロックによって制御されて
いる。ディスプレイチップ１１４はアクティブ時にＰＰ
Ｕ１１０へデバイス選択信号ＤＥＶＳＥＬ＃を戻すよう
に内部ＰＣＩインターフェース回路およびコンフィギュ
レーションレジスタを備えたＰＣＩ適合チップとして適
当に構成されている。このディスプレイチップ１１４
は、ＬＣＤ１９０に直接ビデオ情報を送るだけでなく、
バックライトインバータＰ．Ｓ．電源を起動するための
ＢＬ−ＯＮ制御信号を送り、電源１７２からの低電圧Ｖ
ＤＣを何百ボルトもの電圧またはＬＣＤ内の蛍光バック
ライトに適した電圧に転換し、ＰＰＵ１１０からのバッ
クライト調節ＢＬＡＤＪ ＰＷＭ信号に応答するＬＣＤ
ｌ９０へその転換電圧を供給するように接続されてい
る。
【０１２６】ディスプレイチップ１１４によって、図７
のディスプレイ回路１９２、１９４および１９６にビデ
オ状態のグラフィックおよびテキスト出力も与えられ
る。パワーマネジメント回路セクション９２０Ａにはピ
ンＳＭＩ＃、ＭＡＳＫＣＬＫ＃、３２ＫＨＺＣＬＫおよ
びＳＵＳＰＥＮＤ＃にＭＰＵ１０２が接続されている。
最後のＳＵＳＰＥＮＤ＃ラインはＭＰＵ１０２およびＰ
ＰＵ１１０に接続しているだけでなく、ＰＣＵ１１０に
関連するパワー制御チップＵ１１（図５２に詳細に示
す）のＳＵＳＰＥＮＤ＃ピンおよび電源１７２の５ＶＯ
Ｎピン（図５２ではローアクティブシャットダウンＳＨ
ＤＮ＃とも称される）にも接続し、これらをせいぎょす
るようになっている。ＰＣＵ１１２はカードシステムマ
ネジメントインターラプトＣＲＤＳＭＩだけでなく、カ
ードＡおよびカードＢ用の３つのルーチング可能なイン
ターラプトリクエストライン（ＣＲＤＡＩＯＲＱ、ＣＲ
ＤＢＩＯＲＱ）およびカードサービスリクエストＣＲＤ
ＳＲＶＲＱを供給する。回路１２４はＰＰＵ１１０のＧ
ＰＳＭＩピンを汎用ＳＭＩへ供給する。
【０１２７】システムを区分するという見地から、パワ
ーマネジメントロジックはＰＰＵ１１０内の回路９２０
を第１チップ上の第１集積回路として有する。ＭＰＵ１
０２は制御入力ＳＵＳＰＥＮＤ＃を有する第２パワーマ
ネジメント集積回路を有し、従って、この第２パワーマ
ネジメント集積回路は第１集積回路のＰＰＵ１１０に結
合された別のチップとしてＭＰＵ１０２上に設けられて
いる。このパワーマネジメント回路はＰＰＵ１１０内に
この機能のメインセンターとして配分されているだけで
なく、ＭＰＵ１０２と同じように、ＰＣＵ１１２および
ディスプレイコントローラ１１４内にも配分されてい
る。従ってこの実施例はパワーマネジメントの改良を各
チップで局部的に行うだけでなく、チップを相互接続し
たシステム内でグローバルにも改善している。クロック
制御用高速回路（例えば図３６参照）はＭＰＵ１０２内
に集中化されており、ＰＰＵ１１０のクロック制御用低
速回路（例えば図２４のＭＡＳＫＣＬＫおよび３２ＫＨ
ｚ）から区分し、無線周波数の妨害（ＲＦＩ）およびタ
イミングの問題も最小にすることが好ましい。
【０１２８】この実施例はマイクロコンピュータ集積回
路（すなわち１０２）を有する改良されたシステム装置
の一例を示す。このマイクロコンピュータ集積回路は第
１パワーマネジメント回路と、前記マイクロコンピュー
タ集積回路（１０２）にメモリカードを結合するように
なっているインターフェース集積回路（例えば１１２）
と、第２パワーマネジメント回路と、前記マイクロコン
ピュータ集積回路の第１パワーマネジメント回路および
インターフェース集積回路の第２パワーマネジメント回
路の各々に結合された第３パワーマネジメント回路を有
し、該第３パワーマネジメント回路は前記マイクロコン
ピュータ集積回路の第１パワーマネジメント回路および
ディスプレイコントローラ集積回路の第２パワーマネジ
メント回路の各々に結合された制御ラインを介して、第
１および第２パワーマネジメント回路を制御するように
なっている。第１、第２および第３パワーマネジメント
回路の各々はトランジスタを含み、前記第３パワーマネ
ジメント回路は第１および第２パワーマネジメント回路
の各々のトランジスタの数よりも少なくとも４倍の数の
トランジスタを有する。更に周辺プロセッサ集積回路内
の第３パワーマネジメント回路に結合された第４パワー
マネジメント回路を有するディスプレイコントローラ集
積回路も設けられている。
【０１２９】ＰＣＵ１１２からのカードシステムマネジ
メントインターラプトＣＲＤＳＭＩ出力は、ＰＰＵ１１
０の対応するＣＲＤＳＭＩ入力に接続されている。カー
ドＡ（ＣＲＤＡＩＯＲＱ）、カードＢ（ＣＲＤＢＩＯＲ
Ｑ）およびＣＲＤＳＲＶＲＱのためのＰＣＵ１１２Ｉ／
Ｏリクエスト出力もＰＰＵ１１０の対応する入力に接続
されている。ＦＰＧＡ１２４のＧＰＳＭＩピンとＰＰＵ
に信号を送るＦＰＧＡ用ＰＰＵ１１０との間に汎用シス
テムマネジメントラインＧＰＳＭＩが設けられている。
【０１３０】ディスプレイコントローラチップＶＧＡ１
１４は電源１７２からのＶＥＥＯＮ制御信号によってイ
ネーブルされる。別の制御信号であるバックライトオン
ＢＬ−ＯＮ＃は低レベルアクティブであり、ＬＣＤ１９
０（液晶ディスプレイ）のバックライトのオンオフ状態
を制御する。モノクロームタイプのＬＣＤディスプレイ
用のバックライトシステムは、パワーマネジメントを行
うことなくシステム１００の電力消費量のうちの２〜３
ワットを使用している。従って、ディスプレイのパワー
マネジメントは重要である。
【０１３１】ユーザ−Ｉ／Ｏインターフェース、例えば
キーボード、マウスおよびディスプレイがアクティビテ
ィタイマーによって決定されるようにアイドル状態にあ
る時、ディスプレイをぼんやりとつけるか、切ってしま
うことができる。パワーマネジメントモードから脱出す
るような（ディスプレイのバックライトをオンまたはフ
ルにオンさせる）キーストロークは、ユーザーに便利な
ように適当に無視する。ＶＧＡＬＣＤコントローラはＬ
ＣＤ ＶＥＥパワーをイネーブルまたはディスエーブル
するのに使用され、コントラストを発生するのに使用さ
れる出力信号であるＶＥＥイネーブル信号を有する。
【０１３２】このような便利にする第１の方法は、スク
リーンブランクステータス信号（例えばＶＥＥイネーブ
ル信号）をキーボードコントローラ／スキャナ−ＫＢＣ
１１８へルーチングする第１のステップを含む。次に第
２のステップでは、ＫＢＣＢＩＯＳは、ＶＥＥイネーブ
ル信号がアクティブでない時のキーストロークに対する
システム応答を無視または阻止するようにプログラムす
る。
【０１３３】上記のような便宜性を与える第２の別の方
法は、システムマネジメントインターラプト（ＳＭＩ）
入力、例えばＰＰＵ１１０上のＧＰＳＭＩにスクリーン
ブランクステータス信号（例えばＶＥＥイネーブル信
号）をルーチングする第１のステップを含む。第２のス
テップでは、ディスプレイがディスエーブルされた時に
ＳＭＩを発生する。第３ステップではシステムマネジメ
ントソフトウェアがＳＭＩに応答し、ＫＢＣ１１８にコ
マンドを送り、次のキーストロークを無視するが、この
場合システムはＫＢＣ１１８に対するＶＥＥイネーブル
信号のための独立したデータパスはなく、追加パワーマ
ネジメント機能のためにＫＢＣ１１８を使用することと
コンパーチブルである。ＳＭＩは更にシステムアクティ
ビティを決定する際にパワーマネジメントＢＩＯＳを使
用することが好ましい。
【０１３４】回路１９００は図２０でブロックとして示
されており、図２１では、図１の制御ボタン２８および
３２用としてのみならず、電源１７２とＰＰＵ１１０と
の間の相互接続用として詳細に示されている。図２１で
は電源１７２は図５〜７の電子システム１００の一部に
おけるＰＰＵ１１０のＰＭＵ９２０に結合されている。
第１および第２電源コネクタ、すなわちセクション１９
０２および１９０４電源マネジメントロジック回路９２
０に電気的に結合され、前記第１電源コネクタ１９００
に接続された第１ロジックセクション９２０Ａおよび第
２電源コネクタ１９０４に接続された第２ロジックセク
ション９２０Ｂをそれぞれ附勢するようになっている。
このように前記第２電源コネクタ１９０４で電力を利用
でき、前記第１電源コネクタ１９０２で利用できない時
のように、ＰＭＵ第２ロジックセクション９２０Ｂの動
作は第ＩＰＭＵロジックセクション９２０Ａと独立して
いる。制御信号ＶＣＣＯＮがセクション９２０Ｂによっ
てクリアされ、ＶＣＣＯＮによって電源１７２がその電
源電圧ＶＣＣをオン／オフする際にこのような条件が生
じる。パワーマネジメントロジック回路９２０はセクシ
ョン９２０Ａ用のパワー入力ＶＣＣと、セクション９２
０Ｂ用の別のパワー入力ＲＴＣＰＷＲを有する。アース
接続部に対して共通な供給レールが設けられている。
【０１３５】ＥＰＵ１１０は電源１７２にそれぞれ接続
された（セクション９２０Ａへの）制御入力ＰＷＲＧＤ
５および（セクション９２０Ｂへの）制御入力ＰＷＲＧ
Ｄ３を有する。アクティブＰＷＲＧＤ５およびＰＷＲＧ
Ｄ３は電源１７２からのそれぞれの５ボルトおよび３ボ
ルト電力が利用可能であることを表示している。ＲＴＣ
セクション９２０Ｂのための別のＰＰＵ１１０ピンは、
適当なバッテリーセンサからのバッテリー低レベル警告
入力ＢＡＴＬＯＷ、オンボタン２８入力ＯＮＢＴＮ、お
よびサスペンド／レジュームボタン３２入力ＳＲＢＴＮ
を発生する。
【０１３６】図２１において、電源入力ＲＴＣＰＷＲと
制御入力ＲＴＣＲＣＬＲとの間に抵抗器１９１２が接続
されており、制御入力ＲＴＣＲＣＬＲとアースＧＮＴの
間にコンデンサ１９１４が接続され、よって、ＲＴＣセ
クション９２０Ｂに対しパワーオンリセット機能を与え
ている。このＲＴＣセクション９２０Ｂは停電であるこ
とを表示するＲＴＣＲＣＬＲ制御入力上の電圧に応答し
て、特定のステートとなる内部ロジック回路として作動
できる、図２２のステートマシン２０３０を有する。
【０１３７】第１電源コネクタ１９０２には、住宅また
はオフィスの壁のソケットからも作動できる５ボルト電
源回路および３ボルト電池を有する図２１の電源１７２
が接続されている。電源１７２は図６２の回路ボード３
０２の３．３ボルトおよび５ボルトパワー平面上のリセ
ット信号を利用することが望まれているすべてのデバイ
スに対し、それぞれのシステムワイドなリセット信号
（ＰＷＲＧＤ３およびＰＷＲＧＤ５と表示）を発生す
る。
【０１３８】別の電源コネクタ１９３２には、第２電
源、例えば一時的電池（例えばコイン型セル）１９４０
が接続されている。電源コネクタ１９２２および１９３
２の双方、更にＰＰＵ１１０のパワー入力ＲＴＣＰＷＲ
にパワーチャンネル化回路１９３６が接続されている。
パワーチャンネル化回路１９３６は一対のダイオード１
９４２および１９４４を有し、これらダイオードはカソ
ード側が共に接続され、これよりパワー入力ＲＴＣＰＷ
Ｒに接続されている。ダイオード１９４２のアノードは
電源１７２用のコネクタ１９４に別個に接続され、ダイ
オード１９９４のアノードはコインセル１９３０用のド
レイン制限抵抗器１９４６を介してコネクタ１９３２に
接続されている。
【０１３９】パワーマネジメントロジック回路セクショ
ン９２０Ｂは、第１制御入力ＯＮＢＴＮに応答自在なシ
ステムオン／オフ用（図２２の回路２０１０内の）ロジ
ックおよび抵抗器１９５４とコンデンサ１９５６の並列
な組み合わせを有する接触バウンスサプレッサーを介
し、入力ＯＮＢＴＮに結合された図２１のオン／オフス
イッチ２８を有する。図２２の回路２０１０内の別のロ
ジックは、制御入力ＳＲＢＴＮに応答する作動をサスペ
ンドおよび再開するようになっており、図２１のサスペ
ンド／レジュームスイッチ３２は抵抗器１９６４とコン
デンサ１９６６の並列な組み合わせを有する自己の接触
バウンスサプレッサーを介し、入力ＳＲＢＴＮに結合さ
れている。ボタン応答回路２０１０の出力は、オンボタ
ントリガーパルスＯＢＴＮＴＧＲおよびサスペンド／レ
ジュームボタントリガーパルスＳＲＤＴＮＴＧＲとなっ
ている。
【０１４０】双方のスイッチ２８および３２と、アース
電源レールとの間にＭＯＳＦＥＴトランジスタ１９７０
が接続されている。このトランジスタ１９７０は、バッ
テリー放電ターミナルにおける電圧が、バッテリーが切
れた状態を表示すると、双方のスイッチ２８および３２
をアース電源レールから切るように、バッテリー放電タ
ーミナルＢＡＴＤＥＡＤ＃（コネクタ１９０４参照）に
おける電圧によって制御される。
【０１４１】このＢＡＴＤＥＡＤ＃には電源１７２のＢ
ＡＴＤＥＡＤ＃ターミナルと、ＰＭＵ９２０のピンＰＷ
ＲＧＤ３との間に接続されたターミナルが関連してお
り、バッテリーが切れた時（ＢＡＴＤＥＡＤ＃はロー）
に、ＰＭＵ９２０のＰＷＲＧＤ３を無効にする。ＰＭＵ
９２０のＰＷＲＧＤ３ターミナルと電源１７２のＰＷＲ
ＧＤ３ターミナルとの間には抵抗器１９７４が設けられ
ており、ＢＡＴＤＥＡＤ＃がローであって電源１７２の
ＰＷＲＧＤ３からの電流が大きくなった時、これを制限
し、ＰＷＲＧＤ３電源１７２信号を無効とする。
【０１４２】チップ１１０のＯＮＢＴＮ ＡＮＤ ＳＲ
ＢＴＮボタン入力を通して流れるリーク電流を除くよう
にＰＭＵ９２０内にリーク制御回路１９７５がオンチッ
プ形成されている。パワー導線ＲＴＣＰＷＲ（ＶＣＣ
ＲＴＣとも称される）と、オンボタン入力ピンＯＮＢＴ
ＮまたはＳＲボタン入力ピンＳＲＢＴＮとの間にそれぞ
れ公称１０マイクロアンペアのプルアップＰチャンネル
ＦＥＴトランジスタ１９７６ＯＮおよび１９７６ＳＲが
接続されている。アースすなわち共通パワー導線とＯＮ
ボタン入力ピンＯＮＢＴＮまたはＳＲボタン入力ピンＳ
ＲＢＴＮとの間にそれぞれ公称１００マイクロアンペア
のプルダウンＮチャンネルＦＥＴトランジスタ１９７８
ＯＮおよび１９７８ＳＲが接続されている。
【０１４３】ＮＡＮＤゲート１９７９は、その入力が双
方のトランジスタ１９７８ＯＮおよび１９７８ＳＲのゲ
ートに接続されている。ＮＡＮＤゲート１９７９は更に
その出力がインバータ１９７７の入力に接続されてい
る。インバータ１９７７の出力はプルアップトランジス
タ１９７６ＯＮおよび１９７６ＳＲの双方のゲートに接
続されている。
【０１４４】ＮＡＮＤゲート１９７９にはプログラマブ
ル入力ビットＩＮＢＬＲＥＳが送られ、更に、入力に信
号ＳＵＳＰＥＮＤおよびバッテリー低電圧信号ＢＡＴＬ
ＯＷが印加される。ＮＡＮＤゲート１９７９はＮＡＮＤ
ゲート１９７９の出力とそれらのプルアップのゲートと
の間に接続されたインバータ１９７７により、プルアッ
プトランジスタ１９７６ＯＮおよび１９７６ＳＲをディ
スエーブルすべきかどうかを決定する。ＩＮＢＬＲＥＳ
ビットが０にリセットされていれば、プルアップトラン
ジスタはイネーブルされ、１にセットされており、ＢＡ
ＴＬＯＷ入力がアクティブであることを条件に、システ
ムが下記のステートマシン１０３０の５ボルトＳＵＳＰ
ＥＮＤまたは０ボルトＳＵＳＰＥＮＤ状態のいずれかに
なっていれば、プルアップトランジスタをディスエーブ
ルする。ＮＡＮＤゲート１９７９の出力はプルダウント
ランジスタ１９７８ＯＮおよび１９７８ＳＲの双方のゲ
ートにも接続されている。このように図２２のボタン応
答回路２０１０への入力ＯＮＢＴＮおよびＳＲＢＴＮは
リークがないので、システム１０のバッテリー寿命は長
くなっている。
【０１４５】図２１の回路１９８０が図１のノートブッ
クコンピュータ６のふたが下がっており、サスペンドボ
タン３２を押していてもノートブックコンピュータ６が
ドッキングステーション７に挿入され、ドッキングステ
ーションの電源がオンとなっていればコンピュータ６を
オンにし、および／またはレジュームすべきことを認識
する。
【０１４６】図２１において、挿入時のノートブックコ
ンピュータ６は場合に応じて図３のコネクタ４５または
図４のコネクタ８９を介して接続する。このコネクタ４
５のアースされたピンＧＮＤがノートブックのピンに嵌
合し、このピンが（抵抗器１９８１の上部の点に示され
ている）ノートブックのＶＣＣに接続された抵抗器１９
８１によってプルアップされている。挿入によってピン
ＧＮＤはノートブックのピンをプルダウンし、よってＮ
ＰＮバイポーラトランジスタ１９８２のエミッタのみな
らず、下記に説明するインバータ１９８２の入力もプル
ダウンする。
【０１４７】挿入時にもドッキングステーション７のコ
ネクタ４５のＶＣＣピンはノートブックコンピュータ６
内のプルダウン抵抗器１９８４の両端に電圧を加える。
この電圧によって電流が抵抗器１９８５を通ってトラン
ジスタ１９８２のベースに流れ、トランジスタ１９８２
をオンにし、トランジスタ１９８２のコレクタを介して
ＰＮＰバイポーラトランジスタ１９８６および１９９０
ＳＲの対のベース、およびそれらのベースプルアップ抵
抗器１９８７を低レベルにする。トランジスタ１９８２
のコレクタはシステムのＡ／Ｏポートにおける検出に適
当に利用できる。トランジスタ１９８６および１９９０
ＳＲのエミッタはノートブックコンピュータ６内では高
電圧に接続され、それらのベースは低電圧に接続されて
おり、トランジスタ１９８６および１９９０ＳＲはオン
となり、それらのコレクタは高電圧となっている。ＮＰ
Ｎトランジスタ１９９０ＯＮは、そのエミッタがアース
されており、ベースは抵抗器１９９１に接続され、通常
はプルダウンされている。しかしながらトランジスタ１
９８６のコレクタが高電圧となると、これより抵抗器１
９９２を介してトランジスタ１９９０ＯＮのベースに電
流が流れ、トランジスタ１９９０ＯＮとし、そのコレク
タは低電圧となる。一対の抵抗器１９９５および１９９
６は、トランジスタ１９９０ＯＮおよび１９９０ＳＲの
コレクタをそれぞれＰＭＵ９２０ＢのＯＮＢＴＮおよび
ＳＲＢＴＮ入力ヘ接続している。トランジスタ１９９０
ＳＲが導通状態にあると、スイッチ３２の状態とは無関
係にＳＲＢＴＮ入力が高電圧となり、ノートブックコン
ピュータ６をレジュームする。ノートブックコンピュー
タ６がボタン２８をオフにする（スイッチは開）場合、
導通トランジスタ１９９０ＯＮはＰＭＵの入力ＯＮＢＴ
Ｎを停電圧にし、ノートブックコンピュータ６をオンに
する。ノートブックコンピュータ６がドッキングステー
ション７から離されると、トランジスタ１９９０ＯＮお
よび１９９０ＳＲは非導通状態となり、それらの入力Ｏ
ＮＢＴＮ、ＳＲＢＴＮへの独立した接続部は、これら入
力端のいずれかにおけるクロスカップリングまたは意図
しない動作を防止する。
【０１４８】回路１９８０のＣＭＯＳトランジスタで適
当に構成されており、ＰＰＵ１１０のＰＭＵセクション
９２０Ｂ内にオンチップ状に設けられている。かかる実
施例では、ノートブックコンピュータ６を挿入するとド
ッキングステーション７のＶＣＣに接続した入力ピンＤ
ＯＣＫに回路１９８０が応答する。
【０１４９】ドッキングステーション７への挿入によっ
て上記のように生じたノートブックコンピュータ６内で
のパワーアップ時に、インバータ１９８３はソフトウェ
アからのポーリングリクエスト信号を検出するＦＰＧＡ
チップ１２４（図６）からの電圧によってイネーブルさ
れる。イネーブル１９８３の出力は入力が低レベルとな
るため、ＸＢＵＳ ＸＤ上で高電圧となる。この出力の
高電圧はソフトウェアによってポーリングされるのでシ
ステム１００はノートブックコンピュータ６がドッキン
グステーション７に有効に挿入されたことを検出し、そ
れによってソフトウェアはインバータ１９８３のイネー
ブル状態を解除する。
【０１５０】図２において、ＰＰＵ１１０内のパワーマ
ネジメントセクション９２０Ｂはボタン応答回路２０１
０、ＶＣＣＯＮ発生器２０２０、ステートマシン２０３
０およびレジスタブロック２０４０を有する。ボタン応
答回路はボタン入力ＯＮＢＴＮおよびＳＲＢＴＮをデバ
ウンスし、それぞれのボタン入力に対する第１の低レベ
ルになる過渡期に応答して、高レベルアクティブの所定
期間のボタントリガーパルスＯＢＴＮＴＧＲおよびＳＲ
ＢＴＮＴＧＲを発生し、トリガーパルスよりも長い所定
時間、そのボタンに対する他の入力動作を無視する。
【０１５１】図２３において、ＶＣＣＯＮ発生器２０２
０およびステートマシン２０３０が説明されている。図
２２において、レジスタブロック２０４０はパワーマネ
ジメントユニット９２０に対する重要データを保持する
ロケーション０Ａ０ｈ−０Ａ４ｈに５つのレジスタバイ
トを含む。これらレジスタは本明細書の他のページにお
けるＰＮＵレジスタの表に記載されており、２４ビット
レジスタのＰＭＵ制御用の０Ａ０−０Ａ２ｈにおける３
バイト、レジスタ拡張用の０Ａ３ｈにおけるオープンバ
イトのみならず８ビットレジスタのマスクレジューム用
の０Ａ４ｈにおける１バイトを含む。レジスタＸに対す
るラインＷＲデータＤＡＴＡｘ（ｘ＝レジスタ識別番号
０−４）上のバス９０４との間でデータの書き込みまた
は読み出しがされる。レジスタアドレスデコードブロッ
ク２０４５はバス９０４のアドレス部分ＡＤＲ上のアド
レスをデコードし、ブロック２０４０内のレジスタｘの
アドレス０Ａ０−４が検出されると、図２２のブロック
２０４０内のスペース７−０によって一般に表示された
適当なレジスタバイトに対し、書き込みレジスタクロッ
ク入力ＷＲＥＧＡｘｈが附勢される。
【０１５２】図２１において、ステートマシン２０３０
の状態遷移図は６つのステート、すなわちＲＥＡＤＹ
（０、０）ステート０と、ＳＴＮＤＢＹ（０、１）ステ
ート１と、ＴＥＭＰＯＲＡＲＹステート２と、５Ｖ Ｓ
ＵＳＰＥＮＤ（１、０）ステート３と、０−Ｖ ＳＵＳ
ＰＥＮＤ（１、０）ステート４およびＯＦＦ（１、１）
ステート５を有する。ステートマシン２０３０の回路は
ランダムロジック、ＰＬＡ（プログラマブルロジックア
レイ）、制御ＲＯＭまたは手持ちのアプリケーションに
適した他の形態で構成されたシーケンシャルロジックで
ある。このステートマシン２０３０は状態遷移図に定義
されたアルファベットによって表示された遷移信号の表
示によって決まる、現在の状態から別の状態への遷移を
開始するまで、このマシンによって達していたその時の
状態に留まる。遷移は図示された遷移矢印Ａ、Ｂ、Ｃ、
Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、
Ｐ、Ｑ、Ｒに関連した遷移信号に応答して、６つのステ
ートのうちの１つから別のステート（状態）に生じる。
更に状態遷移図はシステム１００、ＰＰＵ１１０、ＰＭ
Ｕ９２０およびＲＰＣ９２０Ｂにおける好ましい動作方
法における工程を示している。
【０１５３】ＳＴＮＤＢＹモードは図２７に示すような
ＭＰＵＩ０２のクロックのパルス幅変調を附勢する。Ｓ
ＴＮＤＢＹ状態またはモードへの遷移またはＳＴＮＤＢ
Ｙモードからの遷移が生じると、図３３に関連して説明
したようなＭＰＵ１０２の内部の位相ロックループＰＬ
Ｌに起因したクロック制御の検討が行われる。ＣＰＵク
ロックが完全に停止されると、ＤＯＳタイマーチック
（図４３のＩＲＱ０）は実行されず、よってＳＴＮＤＢ
Ｙモードを出る際にＰＰＵ１１０のバッテリー給電され
るＲＴＣ９１８に基づきＤＯＳクロックが更新される。
【０１５４】５Ｖ ＳＵＳＰＥＮＤモードはほとんどの
マザーボード３０２（図８）のロジックの給電を維持
し、スタティックな低電力状態に維持し、このモードか
らの遷移が生じると、これまで実行されていたユーザー
アプリケーションがすぐにレジュームされる。このモー
ドはバッテリーパックが単に切れているか除かれている
場合を除き、オフステートに対して好ましい。５ＶＳＵ
ＳＰＥＮＤモードではミリワットレンジ以下のシステム
パワー消費量が達成でき、この消費量はＮｉＣａｄおよ
びＮｉＨ電池における自己放電電流に関連した電力ロス
に相当する。
【０１５５】発振器およびＰＬＬを動かし、ゲートクロ
ックをアウトにするスタンバイモードと対称的に５Ｖサ
スペンド用のクロック制御は発振器およびＰＬＬをオフ
にする。好ましい実施例ではＰＣＩおよびＣＰＵクロッ
クは、最初のパルス幅を維持しながらグリッチ現象のな
い状態でクロックの遷移をオン／オフする。レジウミン
グ時にリセットされたデバイスへのクロックは明らかに
再スタートする必要はない。
【０１５６】５Ｖサスペンド／レジューム過渡現象中の
電源サージ電流は、これら遷移中に信号をＶＣＣレール
ヘ送り続けることになり、減少または解消される。更に
電源１７２は大出力電流に対し、一定周波数のパルス幅
変調（ｐｗｍ）モードで作動し、小出力電流に対しては
ヒステリシス制御モードで作動する制御回路によるサー
ジに順応するように適当に設計されている。
【０１５７】０ボルトサスペンド（０Ｖ ＳＵＳＰＥＮ
Ｄ）信号は、システムのパワーをオフにする前に、コン
ピュータのステートをディスクに記憶する。このよう
に、コンピュータのステートは５Ｖサスペンドモードと
同じように、再記憶できる。この場合、主な差異はＨＤ
Ｄのスピンアップ時間およびトラックボール／マウス１
４４のステートをセーブすることに起因して、０Ｖのサ
スペンドモードからレジュームするのに、より長い時間
がかかることである。
【０１５８】トラックボール／マウスのステートをセー
ブする第１方法は、トラックボールスキャナー１１８に
カスタムコマンドを加え、トラックボール／マウスのス
キャナーを読み出すようにコマンドを実行し、こうして
読み出したトラックボール／マウスのステートをセーブ
することである。
【０１５９】トラックボール／マウスのステートをセー
ブする第２の異なる方法は、トラックボールステートに
関連したホストＣＰＵコマンドをトラックボールに送る
際、これらＣＰＵコマンドを記憶するようにキーボード
コントローラにカスタムコードを加えることである。０
Ｖサスペンドステートに入ると、次の工程でこれらコマ
ンドが実行され、トラックボール／マウスのステートを
読み出し、更なる工程でこのように読み出したトラック
ボール／マウスのステートをセーブする。
【０１６０】オンボード３０２ＶＣＲコンデンサおよび
／または再充電可能なリチウム電池により、５Ｖサスペ
ンドパワーを失うことなくバッテリーパックの交換を成
功裏に行うことができる。１ファラッドのＶＣＲコンデ
ンサ、約３０秒間５Ｖサスぺンドパワーを供給できる。
再充電可能なリチウムコイン型電池、例えば図２１のコ
イン型電池１９３０は、１時間以上５Ｖサスペンドパワ
ーを供給できる。図２１内のコイン型電池を充電するの
に増設回路が適当に設けられている。図２１におけるダ
イオード１９４７の代わりに同じように接続されたオプ
ションのダイオード１９４５またはＦＥＴトランジスタ
回路は、充電時にコイン型セル１９３０の電圧が低くな
っている際に、これら電池を有利に充電する。ノートブ
ックコンピュータ６が挿入されている際は電源１７２の
ＣＨＡＲＧＥ入力端にドッキングステーションのＶＣＣ
が供給される。
【０１６１】図２３においてステート（説明のためハイ
アクティブとする）を入力信号として使用する組み合わ
せロジックによりステートマシン２０３０からの出力信
号が発生される。例えば、ステートマシン２０３０がＲ
ＥＡＤＹまたはＴＥＭＰＯＲＡＲＹステートのいずれか
にあると、高速動作を表示する信号ＨＩＳＰＤがＯＲゲ
ート２１０２の出力でアクティブとなる。ステートマシ
ン２０３０がＳＴＮＤＢＹステートまたはＴＥＭＰＯＲ
ＡＲＹステートのいずれかにある時、ＯＲゲート２１０
４の出力において、別の信号ＲＳがアクティブとなる。
ステートマシン２０３０が３ＶＳＵＳＰＥＮＤステート
またはＯＶＳＵＳＰＥＮＤステートのいずれかである
と、ＰＰＵ１１０からのＳＵＳＰＥＮＤ信号出力ピン２
１１０はＯＲゲート２１１２から信号が送られるインバ
ータの出力端でアクティブとなる。
【０１６２】入力０−Ｖ ＳＵＳＰＥＮＤまたはＯＦＦ
からＮＯＲゲート２１２２によって低レベルアクティブ
制御信号ＣＬＲＶＣＣＯＮ＃（クリアＶＣＣ ＯＮ）が
供給される。その他の有利な特徴のうちで、パワーマネ
ジメントロジック９２０は、オフステート（システムを
オフにすべきことを表示する）の他に、複数のステート
（図２３）を有するステートマシン回路２０３０を有す
る。第１電源コネクタ１９０２からの電力がなく、図２
１の複数のステートのうちの少なくとも１つからＯＦＦ
ステートに変化すると、ステートマシン回路２０３０は
電源コネクタまたはセクション１９０４（図２１）から
の電力の存在に応答するようになっている。
【０１６３】ＳＴＮＤＢＹモードはＣＰＵクロックの低
速化、マスキングまたは停止を実行し、その他のクロッ
クも適当に制御される。ＭＰＵ１０２はバックライト指
揮ポータブルＰＣシステム１００のうちで２番目に大き
な電力消費部品であるので、パワーマネジメントの対象
となっている。
【０１６４】図２３において、ＰＰＵ１１０の出力ピン
ＶＣＣＯＮにおける信号の発生を示すため、図２０のＶ
ＣＣＯＮ発生器２０２２を詳細に説明している。遷移ロ
ジック２１４０は、組み合わせロジックであり、このロ
ジックは状態遷移図に従いステートマシン２０３０の６
つのステートを定義するラッチに対しクロック信号Ａ−
Ｒを発生する。さらにこのロジック２１４０の一部はＶ
ＣＣＯＮ発生器２０２０に対し信号ＷＡＫＥＵＰＲＴＣ
（図の遷移Ｒを生じさせるものと同じ）を発生する。本
明細書の他のページで説明するＭＡＳＫ ＲＥＳＵＭＥ
レジスタは選択された事象ソース、例えばオンボタン、
Ｓ／Ｒボタン、モデムリング、アラーム等をマスクし、
または選択し、表に示されているように５ＶＳＵＳＰＥ
ＮＤからＲＥＡＤＹへの遷移「０」においてシステムを
レジュームすることを可能にしている。
【０１６５】ＶＣＣＯＮ発生器２０２０ではＮＡＮＤゲ
ート２１５４だけでなくＮＡＮＤゲート２１５６にも制
御ピン２１２８の出力ＲＴＣＲＣＬＲ＃が送られる。ゲ
ート２１５４および２１５６の出力はそれぞれＶＣＣＯ
Ｎ出力ピンをドライブするＮＡＮＤゲート２１６０のそ
れぞれの入力に接続されている。ＮＡＮＤゲート２１５
６の別の入力には制御信号ＷＡＫＥＵＰＲＴＣが送ら
れ、この信号はＮＡＮＤゲート２１５６の別の入力に信
号を送るインバータ２１６６によって反転される。信号
ＣＬＲＶＣＣＯＮ＃はＮＲＯゲート２１２２からの出力
からＮＡＮＤゲート２１５６の第３ゲートへ送られる。
【０１６６】このように、ＲＴＣＲＣＬＲ＃が低レベル
である場合、この信号はＮＡＮＤゲート２１５４および
２１５６の双方の出力を高レベルにし、ＮＡＮＤゲート
２１６０のＶＣＣＯＮ出力を低レベルとし、ＶＣＣＯＮ
をクリアする。しかしながらＲＴＣＲＣＬＲ＃が高レベ
ルであれば、この信号はＮＡＮＤゲート２１５４および
２１５６の双方を通過する。ＷＡＫＥＵＰＲＴＣが高レ
ベルであれば、ＮＡＮＤゲート２１５４の出力は低レベ
ルとなり、ＮＡＮＤゲート２１６０のＶＣＣＯＮ出力を
高レベルとし、ＶＣＣＯＮをウェークアップ機能の一部
としてターンオンする。ＲＴＣＲＣＬＲ＃が高レベルで
あり、ＷＡＫＥＵＰＲＴＣが低レベルであれば、以前と
同じようにＮＡＮＤゲート２１５４および２１５６が通
過されるが、低レベルのＷＡＫＥＵＰＲＴＣがＮＡＮＤ
ゲート２１５４の出力を高レベルとし、ＮＡＮＤゲート
２１６０を通過し、インバータ２１６６は高レベルの通
過入力をＮＡＮＤゲート２１５６へ送る。次にＣＬＲＶ
ＣＣＯＮ＃（低レベルでアクティブ）は、ＮＡＮＤゲー
ト２１５６およびＮＡＮＤゲート２１６０の双方が通過
されているので、出力信号ＶＣＣＯＮを制御し、例えば
低レベルまたは高レベルの信号ＣＬＲＶＣＣＯＮ＃がそ
れぞれ出力ＶＣＣＯＮを低または高レベルとする。
【０１６７】図２４において、ＰＭＵ部分９２０Ａはク
ロック分周回路２３１０、発振器制御回路２３２０、バ
ックライトＰＷＭ発生器２３３０、マスククロック発生
器２３４０、タイマー回路２３５０）ステータスカウン
タ回路２３６０、システムマネジメントインターラプト
回路２３７０）周辺パワー制御回路２３８０Ｎレジュー
ム５Ｖ回路２３８５およびリセット発生器２３９０を有
する。このＰＭＵ部分における回路のすべては、本実施
例では電源からのパワーによって働き、ＲＴＣ９２０Ｂ
のような電池からの電力では働かないので、ＲＴＣ９２
０Ｂはセクション９２０Ａないのこれらすべての回路を
ディスエーブルできる。
【０１６８】ＰＰＵ１１０内のクロック分周回路２３１
０は、図１のＭＰＵ１０２からの３２ＫＨｚクロック入
力を有するマルチステージカウンタ２３１２によって構
成される。クロック回路の少なくとも１つのクロックサ
イクルの終了時にシステムをターンオフする外部から供
給される制御信号ＰＷＲＧＤ５によってカウンタ２３１
２はパワーが不定の時にリセット可能である。
【０１６９】カウンタ２３１２は１４のステージを有
し、１６、８、４、２および１ＫＨｚ、および５１２、
２５６、１２８、６４、３２、１６、８、４および２Ｈ
ｚで逐次２分の１となるクロックを発生する。クロック
分周器２３１０は更に３２ＫＨｚの入力でクロック制御
される１４で分周する回路３２１４を有し、このクロッ
クは４３０マイクロ秒の周期で（２ＫＨｚよりも若干速
い）出力ブロックを発生する。更に別の回路２３１６
は、カウンタ２３１２の４Ｈｚ出力を１５で割り、３．
７５秒の周期を有するクロックを発生する。クロック置
換回路２３１８はＰＷＲＧＤ５信号およびテスト入力に
応答して３２ＫＨｚを５１２Ｈｚおよび２Ｈｚの出力に
置換し、４ＫＨｚを３．７５秒のクロック出力に置換す
る。
【０１７０】発振器制御回路２３２０はクロック発振器
のステートをＯＳＣＩＬＬＡＴＯＲＳＴＡＢＬＥ、ＯＳ
ＣＩＬＬＡＴＯＲ ＯＦＦおよびＯＳＣ１４Ｍ ＳＴＡ
ＢＬＥとして検出するよう、５１２Ｈｚのクロック、Ｐ
ＷＲＧＤ５およびＳＵＳＰＥＮＤＺ信号に応答する。
【０１７１】ＰＷＭ発生器２３３０はＰＰＵ１１０のＢ
ＬＡＤＪ出力ピンにバックライト調節制御信号を発生す
るための４ビットまたはその他のマルチビットのソフト
ウェアプログラマブル制御レジスタ２３３２を有する。
レジスタ２３３２はロジック回路２３３４内のクロック
制御されたＡＮＤゲートおよびクロック制御されたＯＲ
ゲートを種々に通過し、よってクロック分周回路２３１
０の１ＫＨｚ並びに５１２、２５６および１２８Ｈｚの
クロック出力からのクロックパルスの組み合わせを制御
し、レジスタ２３３２内のビットによって示される２進
値に対応してＢＬＡＤＪ信号のデューティサイクルを決
める。例えば各クロックは５０％のデューティサイクル
を有する。これら信号の２つをＡＮＤ演算することによ
り、デューティサイクルを２５％まで減少できる。また
はこれら信号の２つをＯＲ演算することによりデューテ
ィサイクルを７５％まで増加できる。ＡＮＤおよびＯＲ
演算の結果と、その他のクロックとのその他のＡＮＤお
よびＯＲ演算とを更に論理的に組み合わせて、連続的な
レンジのデューティサイクルを発生できる。ビットがす
べて１であれば、ＢＬＡＤＪは図２のＢＡＣＫ ＬＩＧ
ＨＴによりシステム１００のバックライトを完全にオン
するための１００％のデューティサイクルを有する。
【０１７２】ＰＰＵ１１０内のマスククロック発生器２
３４０は、ピン出力ＭＳＫＣＬＫ＃の可変デューティサ
イクルの低周波数制御信号を発生し、図２５を参照して
より詳細に説明したように、ＭＰＵ１０２内の高速クロ
ックを集計的にオン／オフする。タイマーブロック２３
５０は図２３および２６のシステムマネジメントインタ
ーラプトブロック２３７０および周辺パワー回路２３８
０にタイマー出力を発生する。タイマーブロック２３５
０は図２５に関連してより詳細に説明する。
【０１７３】ステータスカウンタブロック２３６０はバ
ス９０４からアクセス可能であり、図４５のようなアク
ティーブパワーマネジメントソフトウェアで有効なソフ
トウェアが読み出しできる事象履歴統計情報を発生す
る。ステータスカウンタブロック２３６０はＩ／Ｏのた
めのステータス情報、例えばシリアルポートＣＯＭ１、
パラレルポートＬＰＴ１、マウスＭＳＩＮＴ、キーボー
ドＫＢＩＮＴ、バス１０４インターラプト（例えばＰＣ
Ｉ−ＩＮＴＡ）、ドライブトリガー信号ＤＲＶＴＧＲ、
Ｘドライブ信号ＸＤＲＶおよびディスプレイ（例えばＶ
ＧＡ）を含む。例えば４ビットのＫＢＣＳカウンタ２３
６２（または上記のリストされた事象信号のいずれかの
カウンタ）はＫＢＣＳ事象パルスをカウントし、出力ス
テータスレジスタの値ＳＴＫＢＣＳ（この値はソフトウ
ェアによる最終ポーリング以来のそのタイプの事象の数
をカウントしたものである）を発生する。このレジスタ
の値は（アクティーブパワーマネジメントソフトウェア
またはＢＩＯＳにより）ソフトウェアでアクセス可能で
あり、ステータスカウントブロック２３６０内で発生さ
れ、このブロックからつなぎ合わされたカウンタ情報に
基づき、プログラムモニタおよびシステムの制御を容易
にする。これらカウンタは飽和し、ロールオーバーしな
いが、その代わり必要であればリセットされる。ＲＡＮ
事象カウンタは、例えばアクティーブパワーマネジメン
トソフトウェアによってＨＤＤ事象カウントとは別の重
みづけがされている。
【０１７４】図２８を参照してシステムマネジメントブ
ロック２３７０についてより詳細に説明する。このブロ
ックはＳＭＩ期間レジスタ制御ビットＳＭＩＰＲＤおよ
びタイマーブロック２３５０からのタイマー入力を有す
る。更に別のＳＭＩ入力は５ＶＳＵＳＰＥＮＤから復帰
した際に、あるＰＭＵ９２０回路もリセットするパワー
マネジメントユニットリセットＰＭＵＲＳＴ信号を受け
る。
【０１７５】周辺パワーブロック２３８０は１）ハード
ディスクパワーＩＤＥＰＷＲ、２）フロッピーディスク
パワ−ＦＤＤＰＷＲ、３）シリアルインターフェースユ
ニットパワーＳＩＵＰＷＲおよび４）プログラマブルチ
ップ選択パワーＰＣＳＰＷＲに対しＰＰＵ１１０出力信
号を発生する。次の説明ではＩＤＥ、ＦＤＤ、ＳＩＵお
よびＰＣＳを表示する上記番号１−４はＸで表示する。
周辺パワーブロック２３８０は出力ピンに出力信号ｘＰ
ＷＲを発生する４つのＡＮＤゲート２３８２．ｘを有す
る。ＡＮＤゲート２３８．ｘの４つのすべては、イネー
ブルパワーマネジメントユニットＥＮＰＭＵ信号により
第１入力で通過される。各ＡＮＤゲート２３８２．ｘ
は、第２入力が対応するＮＡＮＤゲート２３８４．ｘの
出力に接続され、第３入力が対応するＯＲゲート２３８
６．ｘの出力に接続されている。各ＮＡＮＤゲート２３
８４．ｘは第１入力がＳＷ ＰＷＲ ＣＮＴＬレジスタ
のビット７、５、３および１に対応するそれぞれのイネ
ーブル制御信号ＳＷＣＮＴＬｘに接続されており、第２
入力が本明細書の他のページで説明するＳＷ ＰＷＲＣ
ＮＴＬレジスタビット６、４、２および０に対応するそ
れぞれの高レベルアクティブなパワー信号ＳＷｘＰＷＲ
に接続されている。ＮＡＮＤ２３８４．ｘはＳＷｘＰＷ
Ｒを反転し、ソフトウェア制御されたパワーマネジメン
トにおけるブロック１７０内の図２０のパワーをオンに
するための低レベルアクティブな出力を発生する。
【０１７６】各ＯＲゲート２３８６．ｘは第１入力が上
記それぞれのソフトウェア制御信号に接続されており、
第２入力がハードウェアタイプのパッシブパワーマネジ
メントにおけるそれぞれのタイマーのタイムアウトハー
ドウェア制御信号ｘＴＯに制御信号されている。ソフト
ウェア制御イネーブル信号ＳＷＣＮＴＬｘが低レベル
（ソフトウェア制御信号はディスエーブルされ、ハード
ウェア制御信号はイネーブルされる）であり、更にｘＴ
Ｏが周辺機器ｘに対しハードウェアのタイマーがタイム
アウトした際にオンとなると、図２０のブロック１７０
内の周辺機器に対するラインへ高レベル非アクティブな
信号を供給するＡＮＤゲート２３８２．ｘを介し、タイ
ムアウトした周辺機器ｘへのパワーがカットされる。
【０１７７】レジューム５Ｖ回路２３８５は、図２３の
ステートマシン２０３０の５Ｖ−ＳＵＳＰＥＮＤステー
ト３からウェークアップ信号を発生する。レジスタ２３
８６は、このレジスタの表で説明するように、ＰＭＵ
ＣＮＴＲＬレジスタのソフトウェアで読み出し可能な８
つの上部の１６〜２３ビットを有する。ここで、レジュ
ーム５Ｖ回路２３８５の機能は３ボルトウェル９２０Ｂ
内のステートマシン２０３０と密接に関連しているが、
レジューム５Ｖ回路２３８５の位置は回路９２０Ａ内の
５Ｖウェル内にあることに留意されたい。このような物
理的なレイアウトは、３Ｖウェル９２０Ｂ内のゲートカ
ウントが低く維持し、３Ｖウェル９２０Ｂしか給電され
ない時に電力消費量を低く維持する。
【０１７８】リセット発生器２３９０は、ＰＰＵ１１０
ピンへの出力、すなわちハードディスクリセット用ＩＤ
ＥＲＳＴ、フロッピーディスクリセット用ＦＤＤＲＳＴ
およびＸＤバス上の周辺機器用のＸＤＲＳＴを供給す
る。パワーマネジメント回路９２０用の内部リセットＰ
ＭＵＲＳＴおよびバス１０４リセットＢＵＳＲＳＴＯＵ
Ｔ、例えばＢＵＳ＝ＰＣＩも与えられる。
【０１７９】図１５において、図２３のＰＭＵセクショ
ン８２９Ａ内のタイマーブロック２３５０は、８つのタ
イマーカウンタを有し、各カウンタにはバス９０４に接
続されたソフトウェアでアクセス可能な３２ビットレジ
スタＰＭＵ ＴＩＭＥＲＳの８つの対応する４ビットセ
クションからの４ビットコードが送られる。これらセク
ションおよびこのレジスタＰＭＵ ＴＩＭＥＲＳのため
の対応するタイマーは、他ページの表に記載されてい
る。更にタイムアウト値への４ビットコードの変換も作
表されている。００００コードは各タイマーをディスエ
ーブルする。スタンバイタイマーＳＴＤＢＹがビット３
１−２８に対して図示するように１５分まで非リニアに
コード化されること、および一時タイマーＴＥＭＰがマ
イクロ秒の何十倍で非線形にコード化され、次に１５．
３６ミリ秒でコード化されることを除けば、０〜１１分
の値であり、これらの分は二進数にコード化される。Ｖ
ＧＡタイマーは１４分まで線形にコード化され、１１１
１が８秒に等しい。
【０１８０】更に図２５において、タイマーＰＣＳ、Ｃ
ＩＵ、ＶＧＡ、ＦＤＤ、ＩＤＥおよびＳＵＳＰはすべて
８ビット二進カウンタであり、各カウンタはタイムアウ
トデジタル出力ラインを備え、これら出力ラインには各
カウンタの４桁のＭＳＢと、レジスタＰＭＵ ＴＩＭＥ
ＲＳから供給される４ビットコードとを比較する４ビッ
トカウンタ（ＸＯＲと表示）から信号が送られる。これ
ら６つの上記カウンタの各々は、図２５のブロック２３
１６からの３．７５秒の周期のクロックに接続されたク
ロック入力を有する。タイマーＳＴＤＢＹは図２３のブ
ロック２３１２からの２Ｈｚ出力に接続されたクロック
入力を有する。短期タイマーＴＥＭＰは３２ＫＨｚクロ
ックにより直接クロック制御される。タイマーＴＥＭＰ
およびＳＴＤＢＹは、各タイマー内のカウンタ２４１２
および２４２２にそれぞれ接続されたタイマーデコード
回路２４１０および２４２０を有する。タイマーデコー
ド回路２４１０および２４２０の各々は、ＯＲゲート２
４１４および２４２４に１６本の出力ラインを接続して
いる。デコードの結果に応じ、各タイマーＴＥＭＰおよ
びＳＴＤＢＹからの１６本の出力ラインのうちの１つし
か、常に高レベルにならない。
【０１８１】８つのタイマーカウンタの各々は、ＯＲゲ
ート２４３２．１−．８を有する組み合わせロジック２
４３０のそれぞれのブロックに応答自在なリセット入力
を有する。各ＯＲゲート２４３２．１−．８の第１入力
は、共通ＡＮＤゲート２４４０の出力に接続され、この
ＡＮＤゲート２４４０はＰＭＵリセット信号ＰＭＵＲＳ
Ｔがアクティブとなり、レジスタ書き込み信号ＷＲＥＧ
ＢＣＨがアクティブとなった時に、アクティブな出力を
発生する（ＢＣ１６進はアドレスである）。
【０１８２】ＭＡＳＫ ＳＩＵ ＶＧＡレジスタは他の
タイマーにより表に記載されており、（事象の名称ＣＯ
Ｍ１、ＬＰＴ１、ＫＢＭＳ、ＶＧＡの前にＭＡＳＫの単
語がついた記号で表示された）信号を発生し、これら信
号はその事象に対する信号ラインによって信号が送られ
る組み合わせロジック２４３０と関連したタイマーＳＩ
ＵまたはＶＧＡによるモニタを望まない時は、システム
の事象をマスクする。図２４にこれらタイマーのための
リセットロジックが示されている。
【０１８３】このようなリセットロジックは重要なシス
テムのフレキシビリティおよびパワーマネジメントコン
フィギュレーションを含む利点を与えている。例えばＫ
ＢＭＳＴＧＲによるキーボードアクティビティは図２５
のＶＧＡディスプレイタイマーをリセットするよう、
（マスクビットＭＡＳＫＰＫＢＭＳに応じて）使用する
ことができるし、使用できたり、使用できなくなったり
する。種々のトリガーＴＧＲおよび図２５のタイマーに
対する回路に関連したマスクの各々に対しても、同じよ
うな説明が明らかである。
【０１８４】図２５において更に、ＳＵＳＰ、ＴＥＭＰ
およびＳＴＤＢＹタイマーのリセットロジックについて
説明する。サスペンドリセット事象ＳＵＳＰＴＧＲは、
１５個のＡＮＤゲートの出力をＯＲ演算することによ
り、組み合わせ論理ＭＡＳＫロジック内で実現される。
１５個のＡＮＤゲートは表に記載されているように、１
５個のシステム事象信号の各々とレジスタＭＡＳＫ Ｓ
ＹＳＴＥＭ内のマスクビット０−１４（マスクのための
ＳＵＳＰの単語が前についた事象）の組内の対応するマ
スクビットとをＡＮＤ演算する。
【０１８５】ＭＡＳＫ ＬＯＧＩＣ内の別の１４個のＡ
ＮＤゲートの出力をＯＲ演算することにより、組み合わ
せロジック内でスタンバイリセット事象ＳＴＤＢＹＴＧ
Ｒを実現する。１４個のＡＮＤゲートはそれぞれ１４個
のシステム事象信号の各々と、レジスタＭＡＳＫ ＳＹ
ＳＴＥＭのためのタビュレーション内で説明されている
ような、このレジスタ内のＭＡＳＫビット１６−２９
（ＭＡＳＫ用ＳＴＤＢＹの単語が前に付いた事象）の組
内の、対応するマスクビットとのＡＮＤ演算を行う。次
に、ＨＬＤＡのため図５および図２５のタイマーに対す
るステートまたはモード信号に対する図２３を参照す
る。
【０１８６】図２６において、ＳＴＤＢＹ非線形タイマ
ーを詳細に説明する。実施例におけるＴＥＭＰ非線形タ
イマーの説明は同じであるので、入力クロックは図２５
に示されているようなものであり、ＰＭＵ ＴＩＭＥＲ
Ｓレジスタへの接続が類似していることを除き、説明を
省略する。別の実施例では、ＴＥＭＰ ＴＩＭＥＲは図
２６の上部に示されているように異なる。
【０１８７】図２６において、ＳＴＤＢＹ ＴＩＭＥＲ
は２Ｈｚのクロックでクロック制御され、図２５のロジ
ックでリセットされるカウンタ２４２２を有する。レジ
スタＰＭＵ ＴＩＭＥＲＳにおける４ビットニブルＳＴ
ＤＢＹは、４から１６への二進デコーダ２４５５の４ビ
ット入力へ送られる。デコーダ２４５５の１６ビット出
力からの１６本のラインは、それぞれ１６個のＮＡＮＤ
ゲート２４５７．１、２４５７．２、‥‥２４５７．１
６の最初の１６個の入力へ接続している。カウンタ２４
２２はマルチビット値を発生し、この値はＮＡＮＤゲー
ト２４５７．ｎと同じ数の出力（すなわち１６）を有す
るデコーダ回路２４６０へ送られる。デコード２４６０
は１回に１６本のラインのうちの１つだけに高レベルの
出力を発生するようになっている組み合わせロジックを
有し、ここで各ラインはＮＡＮＤゲート２４５７．ｎの
それぞれの１６個の第２入力のうちの１つに接続し、明
細書の他のページにおけるＰＭＵ ＴＩＭＥＲＳレジス
タのための表内のビット３１−２８（ＳＴＤＢＹＴＭＲ
３−０）の表の行に対応する。各ラインにおける高レベ
ルは１６個の表内の行のうちの１つに記載された時間長
さを表すカウンタ２４２２の値の発生に対応する。これ
ら時間は一般に、テーブルの行の数に応じた非線形のも
のであり、図２６の回路は効率的に非線形タイマー関数
（特別のケースでは線形）を演算する。この非線形関数
はデコーダ２４６０内にハードウェアで書き込むことが
できる。更に、第２実施例では、バス９０４からアクセ
ス可能なオプションのプログラムレジスタ２４６５は、
所望するタイマーを行うようプログラム可能な形態でデ
コーダ２４６０をドライブするように設けられている。
ＮＡＮＤゲート２４５７．ｎの１６の出力は単一ＮＡＮ
Ｄゲート２４７０（ＯＲゲート２４２４に類似する）の
１６の入力へ供給され、ＳＴＤＢＹＴＯ出力を発生す
る。ＳＴＤＢＹＴＯがアクティブになるとこの信号はラ
ッチ２４７２をクロック制御し、このラッチはＡＮＤゲ
ート２４７４がクロックをカウンタ２４２４へ通過させ
ないようにＡＮＤゲートをディスエーブルし、よってカ
ウンタ２４２４の値を凍結する。このカウンタ２４２２
はラッチ２４７２およびカウンタ２４２２のリセット入
力に接続されたライン上のＲＥＳＥＴ信号によって再ス
タートできる。
【０１８８】図２６において、ＴＥＭＰ ＴＩＭＥＲは
３２ＫＨｚクロックによってクロック制御され、図２５
の自己のロジックによってリセットされる９ビットカウ
ンタ２４１２を有する。レジスタＰＭＵ ＴＩＭＥＲＳ
内の４ビットニブルＴＥＭＰは、４〜９へのマッパー回
路２４８４、例えばＲＯＭ、ＰＡＬまたは組み合わせロ
ジックの４ビット入力へ送られる。カウンタ２４１２お
よびマッパー２４８４の９ビット出力は、コンパレータ
２４８６の第１および第２の９ビット入力へ接続し、等
しいか等しくないかを表示するＨＷＴＯを発生する。こ
こでＴＥＭＰは、本明細書の他のページにおけるＰＭＵ
ＴＩＭＥＲＳレジスタ用の表内のビット２３−２０
（ＴＥＭＰＴＭＲ３−６）のための表内の行をポイント
しており、９ビットマッパー２４８４の出力は１６のテ
ーブルの行のうちの１つに記載された時間長さに対応し
ていることに留意されたい。これら時間は一般に、テー
ブルの行の数に応じた非線形であり、図２６の回路は非
線形タイマー関数（特別なケースでは線形）を効率的に
演算する。この非線形関数はマッパー２４８４内にハー
ドウェアで書き込むことができる。コンパレータ２４８
６はＴＥＭＰ入力が指しているマッパーの値を示すカウ
ンタ２４１２の値の発生を検出し、これに応答する。ハ
ードウェアタイムアウトＨＷＴＯ、またはソフトウェア
タイムアウトラインＳＷＴＯまたはＷＳＯＩ制御ライン
のいずれかが、ＯＲゲート２４８８の入力でアクティブ
になると、ＯＲゲート２４８８の出力は３２ＫＨｚでク
ロック制御されているラッチ２４９０のＤ入力へ高レベ
ル信号を送り、よって、タイマーブロック２４８０にＱ
出力ＴＥＭＰＴＯを送る。このＴＥＭＰＴＯがアクティ
ブになると、この信号はゲート２４９２にフィードバッ
クされ、このゲートは３２ＫＨｚのクロックがカウンタ
２４１２に達するのを阻止し、よってカウンタ２４１２
の値を凍結する。カウンタ２４１２はラッチ２４９０お
よびカウンタ２４１２の低レベルアクティブリセットＲ
入力へ接続されたラインＲＳＴ＃上のリセット信号によ
って再スタートできる。このように種々の非リニアタイ
マーの実施例はパワーマネジメントユニット、タイマ
ー、集積回路全般にスピード、プログラム性およびダイ
面積の点で利点を与えている。
【０１８９】図２７において、ＰＰＵ１１０のＰＭＵセ
クション９２０Ａ内のマスククロック発生器２３４０
は、信号ＲＲＥＧＤ０Ｈ（Ｄ０１６進レジスタアドレス
のデコード）によってクロック制御される時、内部バス
９０４からプログラムできるソフトウェアプログラマブ
ルレジスタＭＡＳＫ ＣＰＵＣＬＫ（ＴＯＮＴＯＦＦと
も称される）を有する。クロック分周器２３１０からの
クロック信号（例えば２ＫＨｚまたは４３０マイクロ秒
のクロック）は、０〜１２７までクロックサイクルをカ
ウントし、これを連続的に繰り返す７ビットカウンタ２
５２０へ送られる。システムリセットがこのカウンタ２
５２０をリセットし、コンパレータ２５３０はカウンタ
２５２０内のカウンタがレジスタ２５１０内のカウント
より大きくなるか、または小さくなるかに応じてロジッ
ク１または０の信号ＡＧＴＢを出力する。信号ＡＧＴＢ
はゲート化ロジック２５３５へ送られる。ロジック２５
３５がＳＴＮＤＢＹモードの存在によって通過され、ロ
ジック（論理）信号が入力信号ＴＧＲＩＮ＃をトリガー
し、クロックイネーブルＮＣ＃をマスクすると、ＡＧＴ
ＢはＰＰＵ１１０の出力ピンＭＳＫＣＬＫ＃へ進む。
【０１９０】図２７の波形図に示されるように、ＭＳＫ
ＣＬＫ＃は約１８Ｈｚの繰り返しレートを有し、４３０
ミリ秒のクロックがカウントされる際に、５５ミリ秒の
周期を有する。７ビットカウンタ２５２０はレートを１
２８で割るので、４３０マイクロ秒の周期が１２８で乗
算され、約５５ミリ秒を得る。図５、６および２７に示
されるように、ＰＰＵ１１０からＭＰＵ１０２へこのよ
うな低周波信号が結合される。ＭＰＵ１０２ではＡＮＤ
回路２５４０は、好ましくは可変デューティサイクルの
ＭＳＫＣＬＫ＃制御信号に応答して、ＭＰＵ１０２の作
動部品に公称５０ＭＨｚのＭＰＵ１０２クロックをゲー
ト操作する。ＭＰＵ１０２の内部ではゲート操作された
クロックの波形２５４５は高速パルスのうちの最初のイ
ンターバル２５５０を有し、その次に高速でないクロッ
クパルスの別のインターバル２５５２が続く。この時間
インターバル２５５０および２５５２は、ＭＳＫＣＬＫ
制御信号およびゲート操作されたクロック波形２５４５
の双方において同一である。ＭＳＫＣＬＫの周波数は図
８のプリント配線ボード３０２上のチップ１０２と１１
０との間に結合されるので、低くなっていることが好ま
しい。ゲート操作されるクロック回路はＭＰＵ１０２内
の狭い面積しか占めないことが好ましい。ＣＰＵクロッ
クの極めて高い周波数を変調するＭＳＫＣＬＫ＃の低周
波数は、システムまたはデバイスレベルで重大な高調波
を発生せず、無線周波数の妨害波（ＲＦＩ）または他の
電磁妨害波（ＥＭＩ）を有利に防止する。
【０１９１】上記回路の実施例は、電子デバイスを説明
するものであり、この電子デバイスはデューティサイク
ルデータ用レジスタ（例えばＴＯＮＴＯＦＦ）およびこ
のレジスタに結合されたクロック回路および制御回路を
有し、制御回路はクロック回路に応答してデータおよび
複数の一連のクロックパルスに応答するデューティサイ
クルを有する出力を繰り返し発生するよう構成されてお
り、一連のクロックパルスの間、またはその後には、ク
ロックパルスのないインターバルが続く。各一連のパル
スは多数のクロックパルスを有し、このパルスの数はレ
ジスタ内のデータに応答する。レジスタおよびクロック
回路は１つの集積回路チップに集積化されている。マイ
クロプロセッサ（すなわちＭＰＵ１０２）は、マイクロ
プロセッサをクロック制御する一連のクロックパルスを
発生するための変調信号としてデューティサイクル可変
出力を受けるように接続されており、よって、その結果
生じる変調されたクロックは、レジスタ内のデータによ
って決まるデューティサイクルを有する。クロックパル
スの無いインターバルはレジスタ内のデータに応答する
相補的な長さも有する。クロック回路はあるクロックレ
ートを有し、一連のクロックパルスは同じクロックレー
トを有する。マイクロプロセッサデバイスは第１の集積
回路上に製造されており、クロック回路およびレジスタ
は前記第１集積回路チップに結合された第２集積回路チ
ップに製造されている。
【０１９２】図２７には、マイクロプロセッサデバイス
およびクロック回路を有するコンピュータシステムを作
動させる方法も示されている。この方法は、まずレジス
タにデータを記憶させる第１工程と、このデータでクロ
ック回路を制御する第２工程と、次に、このデータに応
答するデューティサイクルを有する変調、すなわちマス
キング信号出力をマイクロプロセッサに供給する第３工
程と、複数の一連のクロックパルスの間にクロックパル
スのないインターバルを挿入することにより、変調すな
わちマスキング信号によりマイクロプロセッサデバイス
内のより高い周波数のクロック信号を変調する工程とか
ら成る。
【０１９３】図２７における７ビットカウンタ２５２０
のリセットＲ入力のための制御ロジックは、システム制
御およびフレキシビリティの点で重要な利点を与えてい
る。例えば、ＳＭＩとしてＬＣＤ１９０を切る信号は、
図２８内のＳＭＩマスキングに依存しており、この信号
はＣＰＵクロックを低速にするのに使用できる。
【０１９４】３入力ＮＡＮＤゲート２５６０は、カウン
タ２５２０のリセット入力Ｒへ信号を送り、２入力ＯＲ
ゲート２５６２は、そのカウンタ２５２０のクロック入
力に信号を送る。ＮＡＮＤゲート２５６０の第１入力に
はＮＯＲゲート２５６４により信号が送られ、ＮＯＲゲ
ート２５６４は高レベルアクティブの信号の高速制御信
号ＨＩＳＰＤおよびパワーマネジメントユニットリセッ
ト信号ＰＭＵＲＳＴにそれぞれ接続された２つの入力を
有する。これら後者の信号のいずれかが高レべルとなる
と、カウンタ２５２０がリセットされ、ＭＡＳＫＣＬＫ
＃が強制的に非アクティブ高レベルとされるので、ＣＰ
Ｕクロックは高速で作動し続ける。これらの結果は、図
２３のステートマシン２０３０が一時的またはレディ状
態のいずれかであるか、またはパワーマネジメント機能
がリセットされる場合にまさに望まれていることであ
る。
【０１９５】図２７の左側の制御ゲートの残りは、４３
０マイクロ秒のクロックまたは図２８からの選択可能な
周期的ＳＭＩ（システムマネジメントインターラプト）
クロックレート（１ＫＨｚ、５１６、２５６または１２
８Ｈｚ）のいずれかを選択するクロックスイッチ、すな
わち選択回路を提供するように協働している。この周期
的ＳＭＩクロックＰＲＤＳＭＩＣＬＫは、ＮＡＮＤゲー
ト２５７０の第１入力へ送られ、４３０ＭＳ．ＣＬＫ信
号は別のＡＮＤゲートの第１入力へ送られる。ＯＲゲー
ト２５７４の出力によって表示されるクロック選択によ
り、ＡＮＤゲート２５７２のうちの１つしか通過されな
い。ＯＲゲート２５７４への第１入力は本発明の他の場
所に作表されたＭＳＫ ＳＭＩレジスタのビット１０か
ら生じる。このビット１０はマスク周期ＳＭＩまたはＭ
ＳＫＰＲＤＳＭＩと称されており、ＡＮＤゲート２５７
６の第１入力端へ送られ、ＯＲゲート２４７４の第１入
力へ反転されて送られ、ＡＮＤゲート２５７８の低レベ
ルアクティブな入力へ送られる。
【０１９６】ＭＳＫＰＲＤＳＭＩが高レベルである時、
ＯＲゲート２５７４出力が低レベルであり、ＡＮＤゲー
ト２５７２を通過させるので、４３０マイクロ秒のクロ
ックが選択される。ＯＲゲート２５７４へのＴＥＳＴ入
力もＭＳＫＰＲＤＳＭＩが高レベルの時、意識的にいず
れかのクロックを選択するのに使用できる。ＭＳＫＰＲ
ＤＳＭＩが低レベルである時、ＯＲゲート２５７４の出
力は高レベルとなり、ＰＲＤＳＭＩＣＬＫをＡＮＤゲー
ト２５７０およびＯＲゲート２５６０に通し、カウンタ
２５２０をクロック制御する。
【０１９７】ＮＡＮＤゲート２５７６および２５７８は
カクンタ２５２０リセットのためのサポートする類似す
る関数を実行する。５５マイクロ秒ごとにＲＴＣ９１８
（図１１）タイマーチックＩＲＱＯが発生し、この信号
は信号遅延されたＩＲＱＯ（ＤＩＲＱ０）として４００
ナノ秒だけ遅延されて、ＮＡＮＤゲート２５７６の第２
入力へ送られる。図２８の周期的ＳＭＩ（ＰＳＭＩ）信
号は、選択されたＳＭＩクロックＰＲＤＳＭＩＣＫＬが
１ＫＨｚ、５１２、２５６または１２８Ｈｚであること
に応じてそれぞれ８分の１秒、４分の１秒、２分の１秒
または１秒ごとにシステム１００をウェークアップでき
る。遅延された周期的ＳＭＩ信号ＤＰＳＭＩは４００ナ
ノ秒だけ遅延されて、図２７内のＮＡＮＤゲート２５７
８の第２入力へ送られる。
【０１９８】ＮＡＮＤゲート２５７６およびＮＡＮＤ２
５７８への低レベルアクティブな入力に供給される制御
信号ＭＳＰＲＤＳＭＩは、ＤＩＲＱＯとＤＰＳＭＩリセ
ット信号の候補点の選択を行う。ＭＳＫＰＲＤＳＭＩが
高レベルであれば、ＤＩＲＱ０はＮＡＮＤゲート２５７
６および２５６０を通るようにゲー卜操作され、５５ミ
リ秒ごとにリセット信号を供給する。ＭＳＫＰＲＤＳＭ
Ｉが低レベルであれば、ＤＰＳＭＩがＮＡＮＤゲート２
５７０および２５６０を通過するようにゲート操作さ
れ、図２８内の選択に応じて８分の１秒、４分の１秒、
２分の１秒または１秒のＤＰＳＭＩ周期ごとにリセット
信号を供給する。
【０１９９】上記のように、ＭＡＳＫＣＬＫ＃回路２３
４０がタイマーチックレートまたはシステムマネジメン
トインターラプトレートとの組み合わせのいずれかにお
いて、スタンバイモードをサポートするようにマスクク
ロックを供給することが好ましい。図２８では、ＰＰＵ
１１０のセクション９２０Ａ内のシステムマネジメント
インターラプト回路２３７０は２４個のデータビットラ
ッチ２６１０を有し、これらラッチは２４ビットマスク
レジスタＭＡＳＫ ＳＭＩ２６２０からの２４のデータ
入力をそれぞれ有し、マスクレジスタは内部バス９０４
からの３バイトアドレス０ＡＣ−０ＡＥ（１６進）にて
ソフトウェアでプログラム可能なバイト状となってお
り、これらのアドレスはすべて本発明の他のページにビ
ットとして表に記載されている。データラッチ２６１０
はＳＯＵＲＣＥ ＳＭＩと称されるレジスタ２６１４の
２４個のＤ入力にそれぞれ接続された２４個のＱ出力を
有する。レジスタ２６１４の２４個のＱ出力は３バイト
アドレス０Ａ８−０ＡＡ（１６進、これらも本発明の他
のページでビット状に作表されている）において、バイ
ト状に内部バス９０４上で読み出し可能である。システ
ムマネジメントインターラプトをトリガーした事象につ
いての情報が不要となった時、このレジスタ２６１４は
ソフトウェアによってリセット可能となる。
【０２００】マスクレジスタ２６２０のビットは、回路
２３７０がＳＭＩインターラプトの可能なソースに応答
すべきかすべきでないかに応じて、１または０にセット
される。２４個のデータラッチ２６１０は、それぞれ別
のインターラプトソースから２４の異なるトラップ信号
が別々に供給される２４個のクロック入力を有する。可
能なインターラプトソースのうちの６つのＩ／Ｏソース
がレジスタＳＯＵＲＣＥ ＳＭＩ内のビット２１−１６
に対して表に記載されており、レジスタＳＯＵＲＣＥ
ＳＭＩはラッチ２６３０に供給し、それらの出力はデー
タラッチ２６１０のそれぞれのクロック入力のビットラ
ッチ２１−１６に接続されている。
【０２０１】周期的ＳＭＩ回路２６５０は、ラッチ２６
１０のうちの１つのクロック入力を供給する。回路２６
５０は２ビットのプログラマブルＳＭＩ周期レジスタ２
６５２を有し、このレジスタはクロックセレクタ２６５
４を制御する。クロックセレクタ２６５４はレジスタ２
６５２内の２つのビットに応じて４つのクロック信号
（１ＫＨｚ、５１２、２１６、１２８Ｈｚ）のうちの１
つを選択し、このクロック信号をカウンタ２６５６のク
ロック入力に送り、カウンタ２６５６は１２８番目のク
ロックパルスごとに供給する。カウンタ２６５６の出力
はラッチ２６１０内のビット１０のためのラッチのクロ
ック入力に接続されている。
【０２０２】ＮＯＲゲート２６３４はデータラッチ２６
１０の２４個のＱ出力からの２４個の入力を有する。従
って、レジスタ２６１０内にクロックされたマスクされ
ていないインターラプトソースからの高レベル信号はＮ
ＯＲゲート２６３４の出力ＳＭＩＴＧＲ＃を低レベルに
できる。
【０２０３】別のＮＯＲゲート２６３５がＭＰＵ１０２
用のＰＰＵ１１０のＳＭＩ＃ピン上の低アクティブＳＭ
Ｉ出力を発生する。ＭＰＵ１０２は同じＳＭＩ＃ライン
上で確認をし、プロセスに応じてソフトウェア内のＳＭ
Ｉルーチンを実行する。このプロセスは、プロセス工程
でＳＯＵＲＣＥ ＳＭＩレジスタ２６１４を適当に読み
出したり、他のプロセスエ程ではレジスタ２６１４上に
フラグが立てられているＳＭＩのソースに応じてシステ
ムマネジメント操作を実行する。
【０２０４】図２８、２９および３０を参照して、次に
ＳＭＩ回路２３７０の動作について詳細に説明する。従
来の表示によれば、上付きのバーまたはＺまたは＃記号
のいずれかは、通常、特に表示がない限り低レベルアク
ティブ信号であることを示している。
【０２０５】ＮＯＲゲート２６３８はＮＯＲゲート２６
３４からのＳＭＩトリガーＳＭＩＴＧＲ＃、ＣＰＵリセ
ット信号ＣＰＵＲＳＴ、ＳＵＳＰＥＮＤ信号およびＳＭ
Ｉ発生器制御信号Ｑ６を含む４つの入力を有する。この
実施例では、ＳＭＩＴＧＲ＃低レベル事象が存在し、Ｃ
ＰＵがリセットされておらず、ＳＵＳＰＥＮＤ状態がな
ければ、システムマネジメントインターラプトＳＭＩＯ
ＵＴ＃高レベルが発生される。マルチビットシフトレジ
スタ２６４０からのＱ４により低レベルアクティブＳＭ
Ｉ出力イネーブル信号ＳＭＩＯＥＺによりＮＯＲゲート
２６３８がイネーブルされると、ＰＰＵ１１０のＳＭＩ
＃ピンにＮＯＲゲート２６３８の出力が送られる。
【０２０６】シフトレジスタセクション２６４０．
１、．２、‥‥、．Ｎ（ここでＮは本実施例では６であ
る）を有し、６ビット長であるマルチビットシフトレジ
スタ２６４０が作動される際に、制御信号Ｑ６が発生さ
れる。このシフトレジスタセクションのいずれも、ＰＰ
Ｕ１１０への同じバス１０４クロック信号ＰＣＬＫＩＮ
（図６のＰＣＬＫＢ）によってクロック制御される。
【０２０７】シフトレジスタ２６４０は、上部の２ビッ
ト（すなわちＱ５およびＱ６）がＡＮＤゲート２６４２
のそれぞれの対の入力に接続されている。ゲート２６４
２の第３入力は外部パワー良好信号ＰＷＲＧＤ５により
通過される。ＡＮＤゲート２６４２の出力は２４個のデ
ータラッチ２６１０の各々のリセット入力に接続されて
いる。これと対照的に、記録維持レジスタＳＯＵＲＣＥ
ＳＭＩ２６１４はデータラッチ２６１０とは独立して
ソフトウェアによってリセットされる。
【０２０８】シフトレジスタ２６４０の上部に特定の２
ビットコード（例えばＱ５＝１、Ｑ６＝０）が生じる
と、通過が認められたＡＮＤゲート２６４２は２４個の
ラッチ２６１０のすべてに高レベルアクティブなリセッ
ト信号を供給する。このように、ラッチ２６１０は２４
個のインターラプトソースを繰り返してサンプリングで
きる。別の態様では、リクエストが再発生しない場合、
インターラプトソースがインターラプトのためのリクエ
スト、すなわちＩ／Ｏトラップ信号化を終了させた後の
所定の時間内にＳＭＩＯＵＴおよびシステムマネジメン
トインターラプトＳＭＩ＃を終了するよう、シフトレジ
スタ２６４０とラッチ２６１０が協働する。
【０２０９】特にシフトレジスタ２６４０に説明を集中
すると、ＮＯＲゲート２６３８のＳＭＩＯＵＴ出力はシ
フトレジスタ２６４０の第１セクションのデータ入力に
フィードバックされ、一方、シフトレジスタ２６４０の
頂部または最終セクションＱ６の出力がＮＯＲゲート２
６３８の入力のうちの１つに接続される。更に、シフト
レジスタ２６４０の最終ビットの前のビット、すなわち
セクションＱ５の出力ステートがＱ１−Ｑ４シフトレジ
スタセクションの低レベルアクティブなイネーブルＥ入
力へ送られ、低いセクションのすべてからＱ５自体を含
むそれぞれの次に高いセクションへの転送を凍結または
イネーブルするのに使用される。
【０２１０】ＮＡＮＳゲート２６４４はレジスタ２６４
０セクション９１−４、例えばシフトレジスタ２６４０
の上部セクションを除くすべて、すなわちリセットゲー
ト２６４２によってデコードされていないすべてのセク
ションのリセット入力Ｒへリセット信号を送る。信号Ｐ
ＷＲＧＤ５が低レベルとなると、後者の２つのセクショ
ンがリセットされる。ＰＷＲＧＤ５が低レベルとなるか
またはＰＰＵ１１０のＳＭＩ＃ピンに低レベルアクティ
ブなＳＭＩ＃がない場合のいずれかにおいて、ＮＡＮＤ
ゲート２６４４はシフトレジスタ２６４０セクションＱ
１−４をリセットする。
【０２１１】説明のため、回路２３７０内の動作を図２
８〜３０を参照して説明するため、低レベルになってい
るＱ１−Ｑ６によってリセットされているシフトレジス
タ２６４０から説明を始める。レジスタ２６２０によっ
てマスクされていないラッチ２６１０内のラッチをある
事象信号がクロックするまで、ＳＭＩ＃は高レベルであ
り、非アクティブであり、この時、ＮＯＲゲート２６３
４の出力ＳＭＩＴＧＲ＃は低レベルとなり、低レベル信
号により通過状態とされたＮＯＲゲート２６３８はＳＭ
ＩＯＵＴを高レベルにし、ＰＰＵ回路２３７０のドライ
ブによってＳＭＩ＃を低レベルとする。高レベルのＳＭ
ＩＯＵＴはシフトレジスタ２６４０のビットＱ１へ送ら
れ、連続するバス１０４のクロックサイクルは高レベル
ビットＱ１をステージＱ２、Ｑ３、Ｑ４を通過するよう
にシフトして、ステージＱ５へ送り込む。Ｑ４が高レベ
ルとなると、Ｑ４と同じであるＳＭＩＯＥＺは（３ステ
ートの）インバータ２６３９をディスエーブルし、これ
によりＭＰＵ１０２は図２９のＳＭＩＩＮ＃によって示
されるようなＳＭＩ＃上での、ちょうど開始されたＳＭ
Ｉに応答する低レベルドライブシングルラインアクノレ
ッジを続ける。次に、Ｑ５が高レベルでＱ６が低レベル
であって、ＮＡＮＤゲート２６４３がラッチ２６１０の
すべてをリセットし、図２９のトラップイグノアウィン
ドーを開始させると、これによりゲート２６３４および
２６３８内のゲートの遅延によりＳＭＩＯＵＴは低レベ
ルに戻る。Ｑ５は高レベルであるので、シフトレジスタ
２６４０Ｑ１が低レベルとなるが、Ｑ１−Ｑ４のシフト
は凍結される。高レベルのＱ５がＱ６内にシフトされ、
ＳＭＩＯＵＴを低レベルとするが、ＡＮＤゲート２６４
２およびラッチ２６１０からリセットを解放する。図２
９において、ＭＰＵ１０２のドライブが高レベルに戻る
と、ＳＭＩＩＮは低レベルとなり、ＮＡＮＤゲート２６
４４を介してシフトレジスタ２６４０のビットＱ１−Ｑ
４をリセットする。Ｑ５およびＱ６は低レベルに戻り、
ＳＭＩサイクルを完了し、トラップイグノアウィンドー
を終了させる。このように、ダイ面積で効率的な回路
は、ＭＰＵ１０２と協働してＳＭＩウェークアップおよ
びその他のシステムの目的のためにマスク可能なソース
からのＳＭＩインターラプト信号を供給する。
【０２１２】図３１は、図５〜７のコンピュータシステ
ム実施例と関連する図３１、２８、３３の分散パワーマ
ネジメントシステムを形成するよう、図１１のＰＰＵお
よび図９のＭＰＵと相互に接続された図１８のＰＣＵ内
のシステムマネジメントインターラプト回路１６２０の
一部が略図である部分ブロック図である。図３１では、
本発明の他の箇所で作表された、ソケットＡのためのカ
ードステータス変更レジスタ（ＣＳＣ ＲＥＧ Ａ）お
よびソケットＢのためのカードステータス変更レジスタ
（ＣＳＣ ＲＥＧ Ｂ）は、５つの条件ＧＰＩＣＨＧ、
ＣＤＣＨＧ、ＲＤＹＣＧ、ＢＷＡＲＮまたはＢＤＥＡＤ
のいずれかが生じた場合、カードステータス変化を表示
するそれぞれの信号Ａ ＣＳＣおよびＢ ＣＳＣを発生
するよう、ＯＲゲート２６７２および２６７４によりＯ
Ｒ演算されたそれぞれのビット４、３、２、１、０をそ
れぞれ有する。
【０２１３】カードＳＭＩのために信号Ａ ＣＳＣおよ
びＢ ＣＳＣがＳＭＩ ＮＡＮＤゲート２６７６および
２６７８のそれぞれの第１入力へ送られ、更にそれぞれ
カードサービスインターラプトＮＡＮＤゲート２６７７
および２６７９の第１入力へ送られる。ＮＡＮＤゲート
２６７６および２６７８は、ソケットＡのためのインタ
ーラプトおよび汎用制御レジスタおよびソケットＢのた
めのレジスタ内の高レベルのＳＭＩイネーブルビットＳ
ＭＩＥＮによってそれぞれ通過状態とされる。それぞれ
のソケットに対するＳＭＩＥＮ信号が高レベルであれ
ば、ＳＭＩはこのソケットのためにイネーブルされる。
しかしながら、ＳＭＩＥＮはソケットＡまたはＢのため
に低レベルであり、それぞれのＮＡＮＤゲート２６７７
および２６７９をイネーブルし、対応するＡ ＣＳＣま
たはＢ ＣＳＣ信号をゲート操作し、カードサービスイ
ンターラプトとして働く。
【０２１４】図３１のＳＭＩ回路では、１）カードリン
グがインターラプトおよび汎用制御レジスタ内のカード
に対し、イネーブルＣＲＩＥＮが高レベルであることを
表示している場合、２）このカード用の雑レジスタ内の
カードに対し、ＳＭＩイネーブル信号に対するリング表
示が高レベルである場合、および３）このカードのため
の雑レジスタ内の、そのカードに対しリング表示変更Ｒ
ＩＳＴＡＴが高レベルであることを条件に、更に２つの
ＮＡＮＤゲート２６８０および２６８２はＳＭＩ目的の
ため、カードＡまたはカードＢの特殊出力を発生する。
【０２１５】ＮＡＮＤゲート２６７６、２６７８、２６
８０および２６８２は、その出力がそれぞれＮＡＮＤゲ
ート２６８４の４つの入力にそれぞれ接続されている。
いずれかの出力がＮＡＮＤゲート２６７６、２６７８、
２６８０または２６８２から低レベルとなると、ＮＡＮ
Ｄゲート２６８４の出力は高レベルとなり、これにより
連続するインバータ２６８６は低レベルのＰＣＵ１１２
カードＳＭＩ出力ピンＣＲＤＳＭＩ＃を取り込む。この
ように、ＰＣＵ１１２はＳＭＩ目的のため、かなりの回
路および事象データが集中化されており、ＰＰＵ１１０
へ１ピンの出力を経済的に供給するようになっている。
テスト目的のため、信号ＳＭＩＥＮＺを供給するよう
に、ＮＡＮＤ２６８４の出力および信号ＴＥＳＴＺに接
続された入力が、ＮＡＮＤゲート２６８８にも設けられ
ている。
【０２１６】ＰＣＵ１１２のインターラプト回路におい
て、ＯＲゲート２６９０はＮＡＮＤゲート２６７７また
は２６７９からの出力に応答し、排他的ＮＯＲ（ＸＮＯ
Ｒ）ゲート２６９２に入力信号を供給する。このＸＮＯ
Ｒゲート２６９２の第２入力には、グローバル制御レジ
スタのため、本発明の他の箇所に作表されているよう
に、レベルモード／パルスモード制御信号をＣＳＣ Ｌ
Ｍビット１が供給される。このＣＳＣ ＬＭビットは有
利なレベルモードまたはパルスモード出力選択に対し、
ＸＮＯＲゲート２６９２がＯＲゲート２６９０の出力を
プログラム自在に反転したり、反転しないようにさせ
る。同様に、グローバル制御レジスタビット３のカード
ＡのインターラプトリクエストレベルモードＡＩＲＥＱ
ＬＭおよびビット４のカードＢのインターラプトリクエ
ストレベルモードＢＩＲＥＱＬＭは、カードＡ（Ａ Ｉ
ＲＥＱ）およびカードＢ（Ｂ ＩＲＥＱ）からのインタ
ーラプトリクエストラインにより信号が送られるそれぞ
れのＸＮＯＲゲート１６９４および２６９６の作動をプ
ログラムする。ＸＮＯＲゲート２６９２、２６９４およ
び２６９６の出力は、それぞれ出力ピンＩＲＱ５、ＩＲ
Ｑ３およびＩＲＱ４へ結合されており、これら出力ピン
はコンパクトにカードサービスおよびカードＡ並びにカ
ードＢインターラプト信号をＣＲＤＳＲＶＲＱ、ＣＲＤ
ＡＩＯＲＱおよびＣＲＤＢＩＯＲＱとしてＰＰＵ１１０
へコンパクトに送る。
【０２１７】図３２において、ＭＰＵ１０２のための波
形図は、遷移２７０２にて低レベルから高レベルまで変
わるＳＴＯＰＯＳＣ制御信号によって終了するまで続く
クロック発振器の信号ＯＳＣ（例えば５０ＭＨｚ）を示
す。その後、ＳＴＯＰＯＳＣ制御信号で逆の遷移ＳＴＡ
ＲＴＣＴが発生し、これによりＭＰ１０２内の５０ＭＨ
ｚの発振器がイネーブルされ、多数のスタートアップサ
イクル２７０４が開始し、これらサイクルはＣＰＵ７０
２のクロック制御をすることが禁止されている。最後
に、信頼性のあるクロックサイクル２７０６が利用でき
る。次に、２７０２で高レベルとなるＳＴＯＰＯＳＣと
一致する遷移２７１２にて、信号ＨＲＥＳＵＭＥが低レ
ベルとなる。しかしながら、信号ＨＲＥＳＵＭＥはクロ
ックサイクル２７６０が利用できるようになった場合に
限り、遷移２７１４で高レベルとされる。
【０２１８】図３３において、図７のＭＰＵ１０２内の
パワーマネジメント回路はＳＵＳＰＸが低レベルとなっ
た時、操作をＳＵＳＰＥＮＤするよう、図７のＳＵＳＰ
＃入力コア回路７０２に接続された出力ＳＵＳＰＸ制御
信号を有する。
【０２１９】ＭＰＵ１０２の入力ピンＲＳＴＣＰＵから
の高レベルアクティブりせっと信号ＨＲＥＳＥＴは、Ｎ
ＡＮＤゲート２８０４の第１入力に接続されたインバー
タ２８０２によって低レベルに反転される。ＮＡＮＤゲ
ート２８０４にバッファ化されたＳＵＳＰＸ高レベルの
信号を出力させ、ＭＰＵコアクロックが停止するのを防
止し、よって、回路７０２内のラッチをクロック制御
し、よってリセットする。
【０２２０】ＮＡＮＤゲート２８０４はリセット信号が
低レベルで、かつＯＲゲート２８０６の出力が高レベル
となった時、コアクロックをサスペンドするよう、低レ
ベルＳＵＳＰＸ出力を発生する。
【０２２１】ＮＡＮＤゲート２８０４の第２入力にはＯ
Ｒゲート２８０６の出力が送られる。ＯＲゲート２８０
６はＮＡＮＤゲート２８０８の出力が送られる第１入力
と、デュアルＮＡＮＤフリップフロップ２８１０の出力
が送られる第２入力を有する。ＮＡＮＤゲート２８０８
は低レベルアクティブ入力に対してはＯＲゲートとして
働く。高レベルとなった時のＯＲゲート２８０６の入力
のいずれかと、低レベルとなった時のＮＡＮＤゲート２
８０８の入力のいずれかは、ＳＵＳＰＸを低レべルと
し、ＲＳＴＣＰＵピン信号ＨＲＥＳＥＴがアクティブで
なければコアクロックを停止できる。
【０２２２】図２７のＰＰＵ１１０マスククロック発生
器２３４０からのＭＡＳＫＣＬＫ＃の低レベルアクティ
ブなクロック制御信号がＭＰＵ１０２の対応する入力へ
送られ、反転されて図３３内の信号ＨＭＡＳＫＣＬＫを
ＮＡＮＤゲート２８１２の第１入力へ供給する。このＨ
ＭＡＳＫＣＬＫが（コアクロックをオフにするサイクル
部分内で）低レベルとなると、ＮＡＮＤゲート２８１２
の出力は高レベルとされ、これにより信号はインバータ
２８１４によって反転され、このインバータの出力２８
１６はＮＡＮＤゲート２８０８の第１入力に進み、この
ＮＡＮＤゲート２８０８の出力をＯＲゲート２８０６で
高レベルとし、最終的にコアクロックをサスペンドする
ように低レベルのＳＵＳＰＸを発生する。
【０２２３】ＮＡＮＤゲート２８１２は第２入力を有
し、この第２入力にはＰＰＵ１１０のＳＵＳＰＥＮＤ＃
出力が送られるＭＰＵ１０２のＳＵＳＰＥＮＤ＃入力ピ
ンに対応する低レベルアクティブな制御信号ＨＳＵＳＰ
ＥＮＤＸが送られる。従って、このＨＳＵＳＰＥＮＤＸ
が低レベルであると、リセットがアクティブでない限り
低レベルＳＵＳＰＸ信号によってコアクロックがサスペ
ンドされる。
【０２２４】通常の作動では、テストモード入力信号ｎ
ｔ０１は低レベルであり、ＮＯＲゲート２８２２を通過
状態にする。テストモードに限りこのテストモード入力
信号ｎｔ０１は高レベルであるが、このモードが生じた
時、インバータ２８２４を通った入力信号ｎｔ０１はＮ
ＡＮＤゲート２８０８に低レベルのサスペンド信号を供
給する。換言すれば、テストモードではこの入力信号ｎ
ｔ０１は高レベルであり、ＳＵＳＰＸ信号を低レベルに
ドライブすることにより、内部ＣＰＵ７０１のコアクロ
ックを停止させる。
【０２２５】ＮＡＮＤゲート２８０８の第３入力には、
ＮＡＮＤゲート２８０８の第３入力には、図３２および
３４のＨＲＥＳＵＭＥ信号が送られる。このレジューム
信号が低レベルであって、発振器がＣＰＵによる通常の
使用ができるレディー状態でないことを表示している
と、リセットがアクティブでない限り、ＳＵＳＰＸ信号
は低レベルとなる。
【０２２６】フリップフロップ２８１０に関連した回路
を説明する前に、パワーマネジメント回路７０８からの
ライン７２７による図７のメモリコントローラ７１８の
図３３のサスペンド制御について説明する。
【０２２７】ＮＯＲゲート２８２２の（バッファ化され
た）出力は、信号ＨＳＴＯＰＴＯＭＣＵを供給するが、
この信号は高レベルの時にメモリコントローラ７１８を
停止させる。ＮＯＲゲート２８２２は低レベルアクティ
ブな入力信号ＨＳＵＳＰＥＮＤＸ、テストモードｎｔ０
１および制御信号Ｆ ＩＤＬＥ（反転）のＡＮＤ演算を
行う。制御信号Ｆ ＩＤＬＥ（反転）は内部ＣＰＵ７０
２の信号であって、この信号にはＣＰＵ７０２のサスペ
ンドアクノレッジＳＵＳＰＡ＃が論理的に関連している
（上記で引用したＴＩ４８６マイクロプロセッサ：レフ
ァレンスガイド１−９ページを参照のこと）。
【０２２８】実施例のこの部分は、サスペンド信号ＨＳ
ＵＳＰＥＮＤＸが逐次、１）ロジック２８０４−２８１
６を介してＣＰＵ７０２のサスペンドを開始し、２）そ
の後、ロジック２８２２−２８２８を介してメモリコン
トローラＭＣＵ７１８の動作をサスペンドし、３）最後
に、ロジック２８３４を介して発振器を停止するように
信号ＨＳＴＯＰＯＳＣを発生する。
【０２２９】Ｆ ＩＤＬＥが高レベルとなり、ＳＵＳＰ
ＥＮＤＸおよびＮＴ０１が低レベルとなると、インバー
タ２８２８の出力は低レベルとなって、ＮＯＲゲート２
８２２の入力において、ＣＰＵのサスペンドアクノレッ
ジを表示する。ＮＯＲゲート２８２２の出力ＨＳＴＯＰ
ＴＯＭＣＵが高レベルとなると、図７のメモリ制御回路
７１８をディスエーブルする。
【０２３０】メモリ制御回路７１８は高レベル信号ＨＳ
ＴＯＰＦＭＭＣＵ（ＭＣＵからの停止信号）を供給する
ことによってアクノレッジする。デュアルＮＯＲフリッ
プフロップ２８３０は、第１および第２ＮＯＲゲート２
８３２および２８３４を有し、各々のＮＯＲの出力は他
方のＮＯＲの第１入力に結合されている。ＮＯＲゲート
２８３４の出力はバッファ化され、図３４の回路および
発振器７０６へ信号ＨＳＴＯＰＯＳＣ（図３２の発振器
停止信号ＳＴＯＰＯＳＣと同じ）を供給する。この信号
は、発振器自体のみならず、そのゲート制御も停止する
ので、再スタートには多くのサイクルがかかり、図３３
のＮＡＮＤゲート２８０８用の図３４の回路からアクテ
ィブなＨＲＥＳＵＭＥ信号（図３２、３３、３４）が受
信されるまで、発振器の確実な利用は不可能である。
【０２３１】上記のように、信号ＨＳＴＯＰＦＭＭＣＵ
は、セット信号として第１ＮＡＮＤゲート２８３２の第
２入力に接続されているので、フリップフロップ２８３
０はこの信号が生じた時、ＨＳＴＯＰＦＭＭＣＵのパル
スを捕捉する。ＰＰＵ１１０からの信号ＨＳＵＳＰＥＮ
ＤＸ、例えばＳＵＳＰＥＮＤ＃は、リセット信号として
第２ＮＯＲゲート２８３４の第２入力に送られるので、
高レベルとなったＨＳＵＳＰＥＮＤＸによってサスペン
ド状態が生じると、ＮＯＲゲート２８３４の出力は即座
に低レベルとされ、発振器の停止状態を除く。
【０２３２】パワーアップリセット信号ＰＷＲＧＯＯＤ
０３（図２１内のＰＷＲＧＤ３を参照）が、インバータ
２８３６を介しＮＯＲゲート２８３４の第３入力へ別の
リセット信号として送られるので、電源がオンとなり、
良好状態が失われると（ＰＷＲＧＯＯＤ０３は低レベル
となる）、インバータ２８３６の出力は高レベルとな
り、ＮＯＲゲート２８３４の出力を低レベルとし、パワ
ーアップ時に発振器２０６が停止すること（またはスタ
ートしないこと）のを防止する。
【０２３３】次に、ＮＡＮＤゲート２８０８上のライン
２８４１上に出力を発生する回路セクション２８４０に
ついて説明する。この回路セクション２８４０の入力信
号は次のとおりである。
【０２３４】Ｌ ＲＥＧＣＯＨ６： ６ビットのソフト
ウェア入力によりクロックマスクを行うコンフィギュレ
ーションレジスタビット６である。 ＨＰＣＬＫ： 水晶発振器の周波数の半分の高速クロッ
クである（公称５０ＭＨｚ水晶発振器による２５ＭＨ
ｚ）。 ＳＭＩ ＩＮ： システムマネジメントインターラプト
インターロック ＨＮＭＩ： ノンマスカブルインターラプトの存在 ＨＩＮＴＲ： 通常インターラプトの存在
【０２３５】２つのカスケード接続されたラッチ２８４
２および２８４４により、クロックＨＰＣＬＫによるク
ロック制御されることにより、高レベルとなった時のコ
ンフィギュレーションビット６がフリップフロップ２８
１０用の低レベルアクティブなセットパルスで変えら
れ、反転されたＱｘ出力を発生し、この出力はＮＡＮＤ
ゲート２８５２のそれぞれの第１入力へ送られる。コン
フィギュレーションビット６自体は直接ＮＡＮＤゲート
２８５２の第２入力へ送られる。ＮＡＮＤゲート２８５
２の出力はフリップフロップ２８１０の低レベルアクテ
ィブなセット入力へ送られる。カスケード接続されたラ
ッチのＱｘ出力は、ＯＲゲート２８５４の第１入力へ送
られ、ビット６はＯＲゲート２８５４の他方の入力へ直
接送られるので、コンフィギュレーションビット６は低
レベルとなった時、フリップフロップ２８１０のための
低レベルアクティブリセットパルスに変えられる。この
ＯＲゲート２８５４は双方の入力が低レベルとなった時
に低レベルとなる出力を有し、よって、介在されるゲー
ト２８６４および２８６２を介してフリップフロップ２
８１０へ低レベルのリセット信号を送る。
【０２３６】フリップフロップ２８１０の低レベルアク
ティブなリセット入力およびＮＡＮＤゲート２８５２の
第３入力にパワーアップリセット信号ＰＷＲＧＯＯＤ０
３が送られる。このように、パワーオンとなるがまた良
好なステートにない時、ＰＷＲＧＯＯＤ０３は低レベル
であり、ＡＮＤゲート２８５２を介してフリップフロッ
プ２８１０へセット入力を送るが、その低いほうのＮＡ
ＮＤゲートのリセット入力において、フリップフロップ
２８１０をリセットする。
【０２３７】ＮＯＲゲート２８６０により、フリップフ
ロップ２８１０への低レベルアクティブなリセット信号
の別のソースが設けられており、このＮＯＲゲートはイ
ンターラプト信号ＨＩＮＴＲ、ノンマスカブルインター
ラプト信号ＨＮＭＩおよびＮＡＮＤゲート２８６４の出
力に応答する３つの高レベルアクティブな入力を有す
る。ＮＡＮＤゲート２８６４は次の３つの低レベルアク
ティブな入力に対しＯＲ機能を行うように作動する。す
なわち、１）ＳＭＩ ＩＮ、２）ＨＭＡＳＫＣＬＫ（こ
の信号はＮＡＮＤゲート２８１２によってＳＵＳＰＥＮ
ＤｘとＡＮＤ演算される）および３）ＯＲゲート２８５
４の出力（ビット６が低レベルとなる時のコンフィギュ
レーションビット６の低レベルアクティブパルスであ
る）。
【０２３８】回路２８４０はシステムに利点を与える機
能を奏する。これら利点のうちで高レベルのセッティン
グコンフィギュレーションビット６はインターラプトが
生じた時を除き、信号ＳＵＳＰｘを介してＣＰＵクロッ
クをサスペンドさせ、これによりインターラプトが解除
されたＳＵＳＰｘと共にＣＰＵの活動のサービスを受け
る。
【０２３９】第２に、セッティングコンフィギュレーシ
ョンビット６は、低レベルになった時、インターラプト
サービスの他に活動できるようにコアクロックのサスペ
ンションを解除する。第３に、ＰＰＵ１１０がマスクク
ロックパルス（ＨＭＡＳＫＣＬＫ）を導入すると、回路
はレジスタビットを更新する時間のかかるソフトウェア
の工程を必要とすることなく、明らかに高レベルのコン
フィギュレーションビット６を無効にする。マスククロ
ック用のゲート２８１２および２８１４をＰＰＵ１１０
からゲート２８６４におけるロジック２８４０へ結合
し、フリップフロップ２８１０をリセットし、インター
ラプトの外に課されたサスペンションをリフトすること
により、後者の利点が得られている。
【０２４０】図３５において、図３３の回路２８４０へ
マスクパルスを導入する動作のプロセスがステップごと
に波形図で示されている。第１工程１では、ソフトウェ
アによりレジスタビット６が高レベルにセットされ、ラ
イン２８４１上のフリップフロップ２８１０へのセット
パルスを高レベルとし、ＳＵＳＰｘを低レベルとし、コ
アクロックをマスクする。不定の介入時間３００２の後
に、ＰＰＵ１１０がマスククロック信号を高レベルのま
まにしておく代わりに、マスククロックパルスの循環を
スタートさせることが好ましい。第２工程２では、ＭＳ
ＫＣＬＫ信号は低レベルとなり、ロジック２８１２、２
８１４、２８６４、２８６２および２８１０を介してフ
リップフロップライン２８４１を低レベルとする。低レ
ベルのマスククロックはロジック２８０６−２８１６を
介してＣＰＵコアをサスペンド状態に維持するので、こ
のロジックは第３工程３でマスククロック活動の確認に
応答し、ここでマスククロックは高レベルとなり、よっ
てコアサスペンド信号ＳＵＳＰｘが高レベルとなり、ソ
フトウェアが介入することなくマスククロック活動によ
り直接サスペンションを解除する。
【０２４１】図３４は、図３３の回路にレジューム信号
ＨＲＥＳＵＭＥを供給するためのＭＰＵ内のパワーマネ
ジメント回路の別の略図である。図３２の時間インター
バル２３１０中に高レベルとなった発振器停止信号ＨＳ
ＴＯＰＯＳＣ（図３３を参照のこと）は、ＮＯＲゲート
２９０２の出力ＥＮＸを低レベルとし、これによりＮＡ
ＮＤゲート２９０４およびその後に続くインバータ２９
０６を介してレジューム信号ＨＲＥＳＵＭＥを低レベル
とする。
【０２４２】レジューム信号ＨＲＥＳＵＭＥはカウンタ
ロジック２９２０により過渡現象２７１４時に図３２の
インバータ２９１０の終了から最終的に高レベルに戻る
まで可変的に遅延される。カウンタロジック２９２０
は、ラッチ２９２２に信号を送り、ラッチ２９２２はＮ
ＯＲゲート２９２４の第１入力に信号を送り、このＮＯ
ＲゲートはＮＯＲゲート２９０２の第２入力に信号を送
る。パワーオンリセット信号ＰＷＲＧＯＯＤ０３は高レ
ベルとなると、カウンタロジック２９２０を通過し、更
にインバータ２９２６を通ってＮＯＲゲート２９２４を
通過する。ラッチ２９２２はＮＯＲゲート２９２３によ
ってクロック制御されており、ＮＯＲゲート２９２３は
双方の１×および２×クロックが低レベルとなった時、
ＮＯＲゲート２９２３のクロック入力に高レベル変化を
与えるＮＯＲゲート２９２３によってラッチ２９２２が
クロック制御されている。
【０２４３】ＮＯＲゲート２９２４および２９０２は、
高レベルアクティブな出力ＨＲＥＳＵＭＥ１を備えたセ
ット−リセットフリップフロップとしても働き、ここで
ＨＳＴＯＰＯＳＣは高レベルアクティブなリセット信号
であり、ラッチ２９２２の出力は高レベルアクティブな
セット信号である。ここで、ＨＳＴＯＰＯＳＣは、図３
２および３３のＳＴＯＰＯＳＣおよびＨＳＴＯＰＯＳＣ
と同じであることに留意されたい。
【０２４４】パルス整形器２９１８により、スタートカ
ウント信号ＳＴＡＲＴＣＴが発生され、図３２のＳＴＡ
ＲＴＣＴラベルによって表示されるように、ＳＴＯＰＯ
ＳＣ＃（反転されたＳＴＯＰＯＳＣ）の低レベルから高
レベルへの変化に応答して、図３４のカウンタ２９２０
へ過渡的にリセット入力を送る。図３３におけるＳＵＳ
ＰＥＮＤ条件（ＨＳＵＳＰＥＮＤＸ低レベル）が解除さ
れると、例えばこのＳＴＡＲＴＣＴの応答が生じ得る。
【０２４５】カウンタロジック２９２０において、ＰＷ
ＲＧＯＯＤ０３および低レベルのＨＲＥＳＵＭＥは共に
イネーブル信号として働き、図３２のＳＴＯＰＯＳＣに
おけるＳＴＡＲＴＣＴの遷移が生じると（公称２５ＭＨ
ｚ、すなわち５０ＭＨｚの水晶発振子パルスを２で割っ
た周波数の１×パルスでクロック制御された）カウンタ
２９２０は、０または適当な所定のマルチビットの値か
らカウントアップまたはダウンを開始する。カウント
中、カウンタ２９２０の出力２９２１は低レベルであ
る。この低レベル信号はラッチ２９２２によりクロック
制御され、ＮＯＲゲート２９２４の出力は高レベルとな
る。この時、ＮＯＲゲート２９０２の出力は低レベルと
され（インバータを介し）イネーブルＥＮＸを無効に
し、ＨＲＥＳＵＭＥ信号を低レベルに維持する。
【０２４６】この実施例では、図３４の回路は発振器が
成功裏にスタートしたと見なされ、ＨＲＥＳＵＭＥが高
レベルとなる前に水晶発振器からの所定の数のクロック
パルス１ｘを待つ。ここでこれらパルスは最初は間隔が
不規則でもよく、回路は発生するパルスをカウントする
だけである。カウンタが３２ＫＨｚのクロックの約３０
マイクロ秒の時間の間に所定の数をカウントしなけれ
ば、ｈ３２ＫＨｚの入力信号がカウントをリセットす
る。
【０２４７】カウンタ２９２０内のカウントが１×オシ
レータによる多数のクロックパルスの発生を示す少なく
とも所定のスレッショルド値（例えば１５２）に達する
と、その出力２９２１は高レベルとなり、ラッチ２９２
２の出力は高レベルとなり、フリップフロップ２９２４
の出力は低レベルとなり、よってＮＯＲゲート２９０２
の出力ＨＲＥＳＵＭＥＩは（ＨＳＴＯＰＯＳＣがアクテ
ィブ高レベルとなって発振器を停止させない限り）ＮＯ
Ｒゲート２９０２の出力ＨＲＥＳＵＭＥ１は高レベルと
なる。上記とは異なり、カウンタはプリセットした値か
ら０までカウントダウンするように構成できることに留
意されたい。カウント事象が得られると、イネーブル信
号ＥＮＸがアクティブ（低レベル）となり、図３６のブ
ロック３６２０をイネーブルし、ＭＰＵ１０２からクロ
ックを出力できるようにする。更にＮＡＮＤゲート２９
０４は信号ＨＲＥＳＵＭＥ１により通過可能状態とな
り、出力ＨＲＥＳＵＭＥはＮＡＮＤゲート２９０４への
安定性信号ＳＴＢＬ入力がクロック２倍化フェーズロッ
クループ（ＰＬＬ）から高レベルとなり、ＰＬＬが安定
化したことを表示するとすぐに、高レベルとなり、デュ
ーティサイクル値（例えば５０％）内に正確に制御され
たクロック２倍化クロックを発生する。
【０２４８】図３６は、図５のＭＰＵのクロック制御お
よび制御回路の一部をブロックにした略図であり、図
９、３３および３４に関連して読むべきである。図３６
において、４８６ＣＰＵコア７０２と、ＰＬＬ７０６
と、図３３のＰＬＵ７０８を含むブロック７０１を有す
る。ブロック７０１の外のＭＰＵ１０２内には、メモリ
制御ユニットＭＣＵ７１８、ＰＣＩバスブリッジ７１６
および図３４のカウンタ回路２９００がある。ＭＰＵ７
０８はＳＵＳＰＥＮＤｘおよびＭＡＳＫＣＬＫｘのため
の外部ターミナルピン入力、ＣＰＵコア７０２からの内
部入力ＦＩＤＬＥ、ＭＣＵ７１８からのＨＳＴＯＰＦＭ
ＮＣＵおよびブロック２９００からのＨＲＥＳＵＭＥ、
およびＭＣＵ７１８への内部出力ＨＳＴＯＰ２ＭＣＵ、
サスペンド信号ＳＵＳＰおよび発振器ＯＳＣおよびカウ
ンタブロック２９００へのＨＳＴＯＰＯＳＣを有する。
【０２４９】重要な改良点は、ＰＬＬ７０６の出力と、
ＣＰＵコア７０２のフェーズ１／フェーズ２クロック入
力との間にクロックバッファ３６１０が介在されている
ことである。クロックバッファ３６１０のイネーブル入
力にはＰＭＵ７０８からの出力サスペンド信号ＳＵＳＰ
が送られる。この改良点により、１クロックサイクル中
にコア７０２をサスペンドし、その後の１クロックサイ
クルでコア７０２をレジュームするという利点が得られ
ている。サスペンド後に高速クロック動作に戻すプロセ
スエ程であるレジューミングは、コアリセットおよびコ
アレジスタのレストア動作を行うことなく、有利に行う
ことができる。この理由は、ＰＭＵ７０８およびバッフ
ァ３６１０によってクロックがサスペンドされている時
でも、コア７０２がデータを保持するスタティック回路
を有しているからである。パワーマネジメントプロセス
およびこのプロセスに応答するＰＰＵ１０２のパワーマ
ネジメント制御回路９２０およびＰＣＵ１１２内の制御
回路１６２０と協働して、このようなサスペンドモード
を利用できることによりパワーを節約できる。
【０２５０】ＭＰＵ１０２において、オンチップ発振回
路ＯＳＣに２つのピンを介して、例えば５０または６０
ＭＨｚにカットされたクロック用水晶発振子Ｘ１が接続
されており、発振回路は２分の１クロック分周器３６１
５へ出力ＯＳＣＯＵＴを送り、分周器はバッファ３６１
７に出力を送り、バッファは次にバッファブロク３６２
０内の反転クロックバッファ３６２２の入力へ送られ
る。前記ブロック３６２０内の第２反転クロックバッフ
ァ３６２４は、分周されていないＯＳＣＯＵＴが供給さ
れる一対のカスケード接続されたインバータ３６２６お
よび３６２８によって信号が送られている。
【０２５１】バッファ３６２２の出力はＰＣＬＫＯＵＴ
（またはＯＵＴ１Ｘ）と表示されたＭＰＵ１０２のター
ミナルピンに接続されており、このピンは図５の外部ク
ロックバッファ回路１８０へ信号を供給する。図３６内
により詳細に示した回路１８０は、それぞれのクロック
バッファを有し、これらバッファはＭＰＵ１０２のため
のバスクロック入力ＰＣＬＫＡ（ピンＰＣＬＫＡ）、Ｐ
ＰＵ１１０用ＰＣＬＫＢ、ＰＣＵ１１２用のＰＣＬＫ
Ｃ、図５のデバイス２１０および２２０用ＰＣＬＫＤお
よびＰＣＬＫＥ、およびディスプレイチップ１１４用の
ＰＣＬＫＦをドライブする。
【０２５２】入力信号ＰＣＬＫＡは他のすべてのチップ
クロックＰＣＬＫＢ−Ｆに対するのとほぼ同じタイミン
グで、バッファ３６２２からのＭＰＵの二分周されたバ
スクロックをＭＰＵ１０２へ戻し、システム１００内の
クロックスキューが好ましいことに最小とされる。ＰＣ
ＬＫＡにより供給される内部反転クロックバッファ３６
３１は、ブロック２９００の１×ＣＬＫ入力およびＰＣ
Ｉバスブリッジ７１６のＨＰＣＬＫ入力の双方へクロッ
クＨＰＣＬＫ（ホストクロック）を供給する。
【０２５３】バッファ３６２４は、分周されていないク
ロックをＭＰＵ１０２の数値プロセッサユニットクロッ
クＮＰＵＣＬＫのための出力ターミナルピンへ送り、こ
のＭＰＵはブロック１８０内のバッファおよび抵抗を介
してプリント回路基板３０２上でＦＰＵ１０８に接続さ
れている。こうしてバッファ化されたこのクロックは、
抵抗を介してＭＰＵ１０２のターミナルピンＦＢ２に戻
され、反転クロックバッファ３６３３の入力端に接続さ
れている。バッファ３６３３の出力ＨＣＬＫ２はＭＰＵ
１０２内のクロック乗算ＰＬＬ７０６、ＭＣＵ７１８、
ＭＰＵ１０２内のＰＣＩバスブリッジ７１６およびカウ
ンタブロック２９００の２Ｘクロック入力に接続されて
いる。カウンタブロック２９００は、入力ＳＴＢＬを有
し、この入力はＰＬＬが安定化したことを表示するＰＬ
Ｌ７０６からの出力に接続されている。図３６内のブロ
ック２９００のクロック入力ＣＬＫは、ＣＬＫと表示さ
れており、インバータ３６３１により信号が送られ、図
３４では１Ｘと表示されている。
【０２５４】カウンタブロック２９００は図３４に関連
して説明したように、３２ＫＨｚのクロックにより図３
６の入力ＲＳＴでリセットされる。
【０２５５】図３４および３６のカウンタブロック２９
００出力ＥＮＸはバッファブロック３６２０の反転クロ
ックバッファ３６２２および３６２４の２つの低レベル
アクティブなイネーブル入力の双方に接続されている。
ブロック２９００ＥＮＸおよびバッファ３６２０によっ
て得られるクロック制御信号は、外部ボード３０２環境
によって遅延されるＰＣＬＫＡ入力に応答自在であり、
ＭＰＵ１０２内で発生されたＰＣＬＫＯＵＴおよびＭＰ
ＵＣＬＫ出力の双方を停止および／またはレジュームす
ることが好ましい。このように、全体のチップセットお
よびシステム１００に対し、チップサイクルの停止およ
びレジュームを実現しながら、タイミングを維持し、ス
キューを最小にできる。
【０２５６】図３７は、図５〜７のシステム実施例にお
ける周波数を決定する水晶発振子の接続およびクロック
ラインのブロック図である。図３７において、このクロ
ッキング方式は４つの周波数を決定する水晶発振子Ｘ１
−Ｘ４を含む。水晶発振子Ｘ１はＭＰＵ１０２に接続さ
れた公称５０または６６ＭＨｚの水晶発振子（これより
も高い周波数または低い周波数も適当に使用できる）で
ある。ＰＰＵ１１０は、３つの水晶発振子、すなわち公
称４８ＭＨｚのＸ２と、公称１４．３１８ＭＨｚのＸ３
と、公称３２．７６８ＭＨｚのＸ４を有する。当業者で
あれば、設計のためこれよりも高い周波数または低い周
波数にすることもできよう。
【０２５７】システムが５Ｖ ＳＵＳＰＥＮＤモードと
なっている時、ＰＰＵ１１０の内部のサブシステムクロ
ックのほとんどをディスエーブルする。ＳＵＳＰＥＮＤ
＃入力信号は信号ＳＴＡＢＬＥＯＳＣを発生するのに使
用され、この信号はＳＵＳＰＥＮＤ＃入力信号がアサー
トされるとすぐに低レベルとなり、ＳＵＳＰＥＮＤ＃入
力信号のアサートが解除されて５８．６ミリ秒の後に高
レベルとなる。この信号は、ＰＰＵ１１０のサブシステ
ムのほとんどに対するクロックを停止するのに使用され
る。この５８．６ミリ秒の遅延は、異なるサブブロック
へのクロックがスタートされる前に、発振器の出力が安
定化するのを保証している。クロックのディスエーブル
およびイネーブル操作はブリッジが発生しないように、
すなわちクロックパルスの最小パルス幅が維持されるよ
うに行われる。更に、ＰＰＵ１１０によって発生され、
チップを出るクロックは停止時に低論理レベルを有する
信号を有する。
【０２５８】次に、（回路９２０Ａ、９２０Ｂに関し）
図３７および２４の発振器に関連した図の双方について
説明すると、４８ＭＨｚおよび１４．３１８１８ＭＨｚ
の発振器のＰＷＲＤＮピンにＯＳＣＯＦＦ信号が送られ
る。１４ＭＨｚクロックが安定化したことを示すＳＴＡ
ＢＬＥ１４ＭＨｚ信号が発生され、ＯＳＣＯＵＴ（ＯＳ
Ｃ ＣＬＫとも称される）ピンに１４．３１８１８ＭＨ
ｚクロックがゲートアウトされる。ＳＴＡＢＬＥ１４Ｍ
Ｈｚ信号が低レベルになるとＯＳＣＯＵＴピンが低レベ
ルに保持され、ＳＴＡＢＬＥ１４ＭＨｚ信号が高レベル
に戻ると、ＯＳＣＯＵＴピンはブリッジを生じることな
く、１４．３１８１８ＭＨｚのクロックの発生を開始す
る。ＯＳＣＯＦＦ信号がデアサートされる前に、ＳＴＡ
ＢＬＥ１４ＭＨｚは低レベルにデアサートされ、ＳＴＡ
ＢＬＥＯＳＣ（図２４ではＯＳＣＳＴＡＢＬＥ）信号が
アサートされた後、高レベルにアサートされる。この１
４．３１８１８ＭＨｚのＯＳＣＯＵＴクロックは、ＳＵ
ＳＰＥＮＤ＃信号がアサートされ、ＶＧＡディスプレイ
サブシステムがパワーダウンシーケンスを通過できるよ
うになって約１００ミリ秒後にドライブされる。
【０２５９】ほとんどの周辺サブシステムが明確なクロ
ック制御を必要としないが、フロッピーディスクサブシ
ステムＦＤＣ／ＦＤＳに対するクロック制御について説
明する。ＦＤＣ／ＦＤＳサブシステムへのクロックはＦ
ＤＣブロックのＦＤＣＩＤＬＥによって制御されてい
る。ＦＤＣＩＤＬＥ信号がアサートされると、ＦＤＣ／
ＦＤＳモジュールへのクロックが停止される。ＥＣＰパ
ラレルポートまたはシリアルポートモジュルに対しては
クロックは停止されない。
【０２６０】３２．７６８ＫＨｚクロックがサスペンド
／レジュームシーケンスにわたって連続的に進み、ＲＥ
ＳＥＴ信号は全体で非アクティブな状態に留まる。外部
クロックのＰＣＩＣＬＫ、ＫＢＲＤＣＬＫ、１４．３Ｍ
Ｈｚクロックはフルスピードから０または０からフルス
ピードへ切り替わる。ＳＵＳＰＥＮＤ＃は３２ＫＨｚを
除きシステム内のすべての発振器をシャットオフするの
に使用される。クロック信号ＳＵＳ ３２ＫＨＺは、Ｐ
ＰＵ１１０によりＭＰＵ１０２へ供給され、主としてサ
スペンドモードのＤＲＡＭ１０６のリフレッシュタイミ
ングのために使用される３２ＫＨｚのクロック信号であ
る。ＳＵＳＰＥＮＤ＃信号がその立ち上がりエッジで立
ち上がると、回路はイネーブルされ、１４ＭＨｚの発振
器が安定化することを保証する所定の下図の３２ＫＨｚ
クロックサイクルの後に、ＯＳＣ１４ＭＨＺ ＳＴＡＢ
ＬＥ信号を発生する。非アクティブなＰＷＲＧＤ３はす
べての安定なクロック出力を即座にイネーブルする。
【０２６１】ＰＰＵ１１０からのＫＢＣ ＣＬＫ出力
は、キーボードコントローラおよびスキャナに送られ
る。このクロックは４８ＭＨｚの水晶発振子から適当な
分周によって得られたものであり、１６、１２、８また
は４ＭＨｚのクロックレートのうちの選択された１つを
発生し、そのデューティサイクルは５０％の近く（例え
ば４０％と６０％の間）に維持されることが好ましい。
【０２６２】図３８は、ＰＰＵ１１０内のインターラプ
トルーティング回路に接続された１つ以上のＰＣＵ１１
２を使用するインターラプトルーティングシステムを示
すブロック図であり、出力はＭＰＵに接続されており、
図５〜７のシステムの例を詳細にしたものである。図３
８において、システムの実施例はＰＰＵ１１０とＰＣＵ
１１２．０、‥‥ＰＣＵ１１２．ｎと表示された１つ以
上のＰＣＵブロックの組み合わせを有する。このＰＰＵ
１１０はブロック１６１内のＰＣＵ１１２インターラプ
トルーティングレジスタをシャドー化する。
【０２６３】この回路はこれまであった問題を解決する
ものである。ＰＣＵカードインターラプトおよびカード
ステータス変更インターラプトを１０個の異なる標準Ｐ
Ｃインターラプトラインまたはチャンネルのいずれかへ
ルーティングするようにソフトウェアが書き込まれてい
る。これらＰＣインターラプトはＩＲＱ３、ＩＲＱ４、
ＩＲＱ５、ＩＲＱ７、ＩＲＱ９、ＩＲＱ１０、ＩＲＱ１
１、ＩＲＱ１２、ＩＲＱ１４およびＩＲＱ１５と称され
る。この種類のその他のチップはかかる各々のチャンネ
ルに対しＰＰＵ内に専用のピンを必要とする。これによ
り他の機能のためにＰＰＵ上で利用可能なピンの数を減
少できる。
【０２６４】図３８に示された回路はＰＣＵ１１２．ｎ
インターラプトを３本のワイヤーを使用するだけでＰＰ
Ｕ１１０チップへ送信可能にしている。ＰＰＵはＰＣＵ
内部レジスタへのホストプロセッサの書き込みをモニタ
し、この情報を使って３つの入進インターラプトを、上
にリストした１０個の標準ＰＣ−ＡＴインターラプトへ
ルート化する。ＰＣＵ１１２．ｎによって出力された３
つのインターラプト信号は、カードステータス変更イン
ターラプト、カードＡインターラプトおよびカードＢイ
ンターラプトをキャリーする。ＰＣＵ１１２．ｎは２つ
の周辺カードスロットをサポートしているにすぎないの
で、２つのインターラプト信号（１つはカードステータ
ス変更用、１つはカードインターラプト用）しか必要で
ない。
【０２６５】ホストシステムプロセッサがＰＣＵ１１
２．ｎ内のインターラプトルーティングレジスタのうち
の１つに書き込みする際、ＰＣＵ１１２．ｎおよびＰＰ
Ｕ１１０の双方における対応するレジスタ内に実際にデ
ータが書き込まれる。ホストシステムプロセッサがルー
ティングレジスタアドレスから読み出しする際、ＰＣＵ
１１２．ｎだけが応答し、ＰＰＵ１１０は非アクティブ
に留まる。このように、双方のチップにおけるルーティ
ングレジスタの内容は、常に同じとなり、ＰＣＵ１１
２．ｎインターラプトをルート化するためＰＰＵ１１０
で使用できる。
【０２６６】ＰＰＵ１１０はＰＣＭＣＩＡコンパーチブ
ルなインターラプトのルーティングを決定するＰＣＵ１
１２ Ｉ／Ｏレジスタのいくつかをシャドー化するの
で、ＰＰＵ１１０は各ＰＣＵ１１２のために適当なイン
ターラプトリクエストＩＲＱラインに対してインターラ
プトを内部でルート決定できる。
【０２６７】ＰＣＵ１１２からＰＰＵ１１０への３つの
信号がＰＣＵ１１２カードＡ回路、ＰＣＵ１１２カード
Ｂ回路からのインターラプト信号およびカードＡ回路お
よびカードＢ回路の双方からのステータスインターラプ
トをキャリーする。各ＰＣＵ１１２内のカードＡおよび
Ｂのための１６１６ＩＧＣおよびＩＧＲ内のコンフィギ
ュレーションレジスタ内に記憶された情報は、これらイ
ンターラプトをＡＴタイプのＩＢＭコンパーチブルコン
ピュータの可能なＩＲＱラインのうちの１つにどのよう
にルート化するかを決める。
【０２６８】例えば、ＡＴシステム内のモデムインター
ラプトリクエスト（ＩＲＱ）はシステム内の所定のＩＲ
Ｑラインへ進むが、例えばハードディスクドライブのよ
うな別の周辺機器は別の所定のＩＲＱラインに接続して
いる。異なる機能を備えたカードが異なる時間に同じＰ
ＣＭＣＩＡカードスロットに挿入されるので、ＰＣＭ１
１２はどのＩＲＱラインがカードスロット内のデバイス
に対応するＩＲＱをキャリーするかをソートする必要が
ある。
【０２６９】この情報がバス１０４に沿って各ＰＣＵへ
送られる際に、ＰＰＵ１１０はこの情報も捕捉するの
で、この情報は各カードＡおよびＢのためのＰＰＵ１１
０内のレジスタセット１２２２内の対応するレジスタＣ
ＳＩＮＴ３−ＯＮＣＢＩＮＴ３−０およびＣＡＩＮＴ３
−０内でシャドー化される。レジスタセット１２２２内
のこれらレジスタは、次のようにレジスタセット１６１
６内のレジスタに対応している。ＩＣＲＡおよびＩＣＲ
ＢはＣＳＩＮＴ３−０内でシャドー化され、ＩＧＣＡは
ＣＡＩＮＴ３−０内でシャドー化され、ＩＧＣＢはＣＢ
ＩＮＴ３−０内でシャドー化される。ＰＰＵ１１０内の
レジスタセット１２２２内のこれらレジスタは、ＰＰＵ
１１０内のインターラプトルーティング制御回路３８２
０をイネーブルし、インターラプトをシングルチップＰ
ＰＵ１１０内の内部で実現された高速ＩＳＡ（ＡＴ）バ
スのように正しくＰＰＵ１１０のＩＲＱラインヘルート
化する。
【０２７０】レジスタセット１２２２内のシャドーレジ
スタ内に記憶された情報によって決定されるように、定
義されたＩＲＱチャンネルのアイデンティファイアをイ
ンターラプト制御部ロック９１４内にローディングする
ことにより、インターラプト制御ブロック９１４は従来
のＩＳＡインターラプト信号化方法に従って、後にＭＰ
Ｕ１０２によって質問された時、ロジックユニット３８
２０内のＰＣＵ１１２．ｎからのインターラプトの受信
に応答して、ラインＩＮＴＲ上のＭＰＵ１０２に送られ
るインターラプトに対する定義されたＩＲＱチャンネル
をＭＰＵ１０２に識別することができる。
【０２７１】ＰＰＵ１１０は、Ｉ／Ｏアドレス３Ｅ０ｈ
（ｈ＝１６進）および３Ｅ１ｈにそれぞれあるＰＣＵ１
１２のインデックスレジスタおよびデータレジスタを宛
て先とするバス１０４上への、ＰＣＩ Ｉ／Ｏの書き込
みを識別する。Ｉ／Ｏロケーション３Ｅ０ｈに書き込ま
れたインデックスがＣＡＩＮＴ３−０（０３ｈ）、ＣＢ
ＩＮＴ３−０（４３ｈ）およびＣＳＩＮＴ３−０（０５
ｈおよび４５ｈ）を示す０３ｈ、４３ｈ、０５ｈまたは
４５ｈに一致した場合、データレジスタ３Ｅ１ｈに書き
込まれたデータはＰＰＵ１１０によりレジスタセット１
２２２内の対応するレジスタ内部に記憶される。この情
報は下記のようにインターラプトのルーティングを制御
するのに使用される。この情報はＰＣＵインターラプト
シャドーレジスタに関連して説明するように、ＰＣＩベ
ースアドレス５０−５１にてＰＰＵ１１０から読み戻す
ことができる。ここで、１２２２内のＰＣＵインターラ
プトシャドーレジスタは、ＰＣＩの取引のようにＰＣＩ
バスヘハンドシェイクを行うことなくＩ／Ｏアクセスを
使用して１６１６内の対応するＰＣＵ１１２レジスタに
書き込みが行われるたびに更新されるが、レジスタはＩ
／Ｆブロック９０２によって認識されるＰＰＵ１１０コ
ンフィギュレーションベースアドレス５０−５１へ直接
書き込むことによっても、レジスタを更新できる。よっ
て、先にシャドー化された情報が失われる。このように
して、（ＰＣＩコンフィギュレーションサイクルを通し
てＰＣＵレジスタをプログラムすることを選択できる）
ＰＣＭＣＩＡカードサービスおよびソケットサービスソ
フトウェアは、ＰＰＵインターラプトルーティング制御
レジスタへ適当なインターラプトルーティング情報を書
き込むことができる。
【０２７２】ＰＣＵ１１２のあるコンフィギュレーショ
ンは、ソケットからカードＡまたはＢのようなカードを
抜いた時、レジスタのうちのいくつかをリセットし、自
動的にインターラプトルーティングをディスエーブルで
きるようにする。ＰＰＵ１１０はＰＣＵソケットから既
にＰＣＭＣＩＡカードが抜かれているかどうかを判断で
きないので、これは自動的にインターラプトルーティン
グをディスエーブルできない。従って、システムはカー
ドが抜かれた時に、カードサービスインターラプトＣＲ
ＤＳＲＶＲＱを適当に発生し、ＰＰＵ１１０内でインタ
ーラプトルーティングをディスエーブルするよう、コン
ピュータコード内に実現されたプロセス工程を含むよう
に、プロセス内にソフトウェア内のインターラプトサー
ビスルーチンを適当にプログラムする。
【０２７３】ＰＣＵ１１０レジスタのためのこの詳細な
説明における表では、インターラプトおよび汎用制御
（ＩＧＣ）レジスタは８ビットであり、各ビットは各カ
ードＡまたはＢに対応している。ＩＧＣ−Ａ内における
ＬＳＢの４ビットＣＩＮＴ３−０は、カードＡのための
ＰＣカードＩ／Ｏインターラプト用のルーティングを選
択する。ＩＧＣ−Ｂ内のＬＳＢ４ビットＣＩＮＴ３−０
は、カードＢのためのＰＣカードのＩ／Ｏインターラプ
トのためのルーティングを選択する。
【０２７４】カードステータス変更ＣＳＣインターラプ
トコンフィギュレーションレジスタＩＣＲは８ビットで
あり、各ビットは各カードＡまたはＢに対応する。ＩＣ
Ｒ−Ａ内のＬＳＢの４ビットＳＩＮＴ３−０は、カード
ＡのためのＣＳＣインターラプトのためのルーティング
を選択し、ＩＣＲ−Ｂ内のＬＳＢの４つのビットＳＩＮ
Ｔ３−０はカードＢのためのＣＳＣインターラプトのた
めのルーティングを選択する。
【０２７５】ＩＧＣおよびＩＣＲレジスタを説明するた
めの本明細書の他の場所におけるより大きな表内のビッ
トに対しはめ込まれた表００００−１１１１内には、Ａ
のためのこの４ビットＣＩＮＴ３−０およびＡのための
ＳＩＮＴ３−０、同様に、Ｂのための４ビットの各々に
おけるコードによって構成されたインターラプトルーテ
ィングのための表が示されている。
【０２７６】ＣＰＵ１１２がコンピュータシステム内で
スタンドアローンデバイスとして使用される時、このＰ
ＣＵは、ＩＲＱ３、４、５プラス７つのその他のＩＲＱ
として、図３８に示されている１０のインターラプトラ
インおよびピンへ選択マルチプレクサ３８１０を介して
それぞれ選択するよう、カードＡおよびカードＢからの
ステータス変更インターラプトを適当にルート化する。
しかしながらＰＣＵ１１２が図３８に示され、チップセ
ット名環境（チップセット名イネーブルビット＝１）と
称されるシステム１００の環境内で使用される際、図３
１のＸＮＯＲゲート２６９２、２６９４、２６９６から
の３つのインターラプト出力は、直接セレクタ３８１０
を介し３つの対応する所定のＩＲＱピン、ここではＩＲ
Ｑ３、４、５へルート化される。チップセット名イネー
ブルビットは初期化レジスタ内ではビット０であり、こ
の初期化レジスタは本発明の別のページでＰＣＵ１１２
に対する拡張レジスタと共に表に記載されている。この
チップセット名イネーブルビットは、値を０にホールド
するようにデフォルトまたはソフトウェアによりリセッ
トされると、セレクタマルチプレクサ３８１０のための
スタンドアローンデバイスモードが選択される。
【０２７７】ＰＰＵ１１０は、カードＡおよびカードＢ
に対するステータス変更インターラプトルーティングを
決めるＰＣＵ１１２レジスタのロケーションをシャドー
化するが、好ましい実施例ではＰＰＵ１１０の内部の１
つのシャドーレジスタ（ＰＰＵ１１０の１２２２内のＰ
ＣＵインターラプトシャドーレジスタ）が維持される。
この結果、ＰＣＵ１１２がカードＡおよびカードＢのス
テータス変更インターラプトを別のＩＲＱラインへルー
ト化するようにセットアップされると、ＰＰＵは最も最
近にプログラムされたインターラプトルーティングリク
エストに応答するだけである。例えば、ＰＣＵ１１２が
カードＡステータス変更インターラプトをＩＲＱ４へル
ート化するようにプログラムされており、その後、カー
ドＢステータス変更インターラプトがＩＲＱ７へルート
化されると、ＰＰＵ１１０はすべてのステータス変更イ
ンターラプトをＩＲＱ７へルート化する。しかしなが
ら、現在のＰＣＵＣＩＡカードサービスおよびソケット
サービスソフトウェアは、レジスタＩＣＲＡおよびＩＣ
ＲＢの双方に同じ値を書き込むことが求められている。
いずれの場合でも、このように少なくとも１つのカード
がステータス変更を有していた重要なシステム情報は、
カードサービスインターラプトリクエストＣＲＤＳＲＶ
ＲＩＯＲＱのための１本だけのラインによりＰＰＵ１１
０へ効率的にルート化される。
【０２７８】シャドー化された交換可能なカードアーキ
テクチャオフセットロケーション０３ｈ、４３ｈのＳＭ
ＩＥＮビット（ビット４）は、ＰＣＵ１１２のカードス
テータス変更ＣＳＣインターラプトをＰＣＵ１１２のＳ
ＭＩピンへルート化するのか、またはＡＴコンパーチブ
ルなＩＲＱピンへルート化するのかを決定する。ＡＴコ
ンパーチブルなＩＲＱルーティングが選択されると、Ｉ
ＧＲレジスタ（レジスタ０５および４５）のＳＩＮＴ３
−０ビット（ビット７、６、５、４（７：４））が、こ
れらレジスタのためのＳＩＮＴ３−０の表に示されるよ
うに、どのようにカードステータスインターラプトをル
ート化すべきかを決定する。
【０２７９】図３９は、カードＡおよびＢ、並びにカー
ドサービスのための３つのインターラプトリクエストに
応答する図３８のロジック回路３８２０内の選択された
信号の波形および動作プロセスの図である。ロジック３
８２０はこれら信号を選択マルチプレクサ３８３０へ送
り、マルチプレクサは図４３に示すように、インターラ
プト制御信号に対するシャドー化情報に従って、３つの
インターラプトＣＳＩＮＴ３−０、ＣＢＩＮＴ３−０、
ＣＡＩＮＴ３−０をルート化する。３つのインターラプ
トリクエストは予測できない長さを有していることがあ
り、インターラプト回路は所定長さの信号を使用するこ
とが好ましいので、ロジック３８２０はカードＡ用の所
定長さの信号ＱＡのような信号、およびその他の２つの
インターラプトリクエストＣＲＤＢＩＯＲＱおよびＣＲ
ＤＳＲＶＲＱのための類似する信号ＱＡを発生するよう
に応答できる。
【０２８０】図４０および４１は、図１１のＰＰＵ１１
０と関連させて他ページで説明したアービッタ９０６に
よるアービットレーション中のフェアなローテーション
を行うための操作プロセスを説明するものである。図４
２は、パラレルポート９３８と関連して他ページで説明
したような、図１１のＰＰＵのパラレルポート９３８の
実施例を備えた高速内部ＰＰＵバス９０４のより詳細な
ブロック図である。パラレルポートインターフェース４
２４５に対する外部ターミナルへのピンアウトは他ペー
ジに作表されていることに留意されたい。オンチップ改
良された高速ＡＴバス９０４に対するインターフェース
４２１０への接続について説明を集中する。１６ビット
データサブバスＳＤＯおよびＳＤＩの２つの組はそれぞ
れバスＳＤＩ上の入力をＩ／Ｆ４２１０の入力ＳＤＩ１
５−０へキャリーすること、およびＩ／Ｆ４２１０から
バスＳＤＯの下位バイトレーンＳＤＯ７−０へキャリー
することに特殊化されている。ＳＤＩ／ＳＤＯインター
フェースＩ／Ｆ４２５０により、ＳＤＩデータバスとＳ
ＤＯデータバスとの間でデータが転送される。外部入力
のステートおよび外部へ送られる内部で発生されたＳＤ
Ｏバス出力のステートを表すように、ＳＤＩ−データバ
スが接続されている。これと対照的に、ＳＤＯデータバ
スが内部で発生された信号を内部の宛て先にキャリーす
る際、ＳＤＩのステートとＳＤＯのステートが異なる。
この構造は、１つの実施例における多くの３ステート回
路を有利に除いている。このように、図１１および４２
においてバス９０４およびこれに接続された周辺機器を
オンチップで実現したことにより、バス９０４のクロッ
ク速度は対応するＡＴタイプの外部ボードに基づくバス
のクロック速度よりも速くなるだけでなく、データバス
の幅も２倍になる。
【０２８１】Ｉ／Ｏ読み出し信号ＩＯＲ＃およびＩＯＲ
＃書き込みＩＯＷ＃のための制御ＣＴＲＬラインは、Ｉ
／Ｆ４２１０に接続している。バス９０４のＳＡアドレ
スサブバスからの３本のアドレスラインＳＡ２−０は、
Ｉ／Ｆ４２１０へのアドレス入力として供給されてい
る。パラレルポートチップ選択ＰＰＣＳ＃および拡張能
力ポートＥＣＰチップ選択ＥＣＰＣＳ＃のためのチップ
選択信号は、ＳＡバスのフル状態の幅からブロックＡＤ
Ｒ ＤＥＣＯＤＥによってデコードされる。ＤＭＡリク
エストＰＤＲＱは、パラレルポートのＩ／Ｆ４２１０か
らＤＭＡブロックへ送られ、ＤＭＡアクノーリッジライ
ンＰＤＡＣＫ＃がＤＭＡからＩ／Ｆ４２１０へ戻されて
いる。パラレルポートインターラプトリクエストライン
ＰＩＲＱも設けられており、ＳＹＳＣＬＯＣＫによりク
ロッキングも行われている。データルータ１２１０には
パラレルデータ出力イネーブルＰＤＯＥＮ＃およびパラ
レルポート読み出しイネーブルＰＰＲＤＥＮ＃のための
Ｉ／Ｆ４２１０からの信号が送られる。
【０２８２】図４３および４４は、図３８のＰＰＵイン
ターラプトブロック９１４を参照して他ページで説明し
たようなインターラプトルーティング回路のより詳細な
ブロック図である。図７０および６５のドッキングステ
ーション７内のＩＳＡカードからのインターラプトも、
ＰＰＵ１１０内のサイドバンドシリアルポート７０１０
との間でシリアルに通信される。これらインターラプト
ＩＲＱｘは、インターラプトルータブロック３８３０を
介して特定のＩＲＱの番号のついたインターラプト入力
ライン（コントローラ９１４に対する）へルート化さ
れ、この入力ラインにはＩＳＡ技術により各ＩＳＡカー
ドのアイデンティティが対応している。このルーティン
グは所定の態様でドッキングステーション内のＩＳＡカ
ードを単にジャンパリングし、次にカードＡ、Ｂおよび
カードサービスのインターラプトのルーティングが予め
既知にできること、または特定かできることを条件に、
コントローラ９１４の対応するＩＲＱ番号のついた入力
ラインへのブロック３８３０内のすべてのＩＲＱｘライ
ンをＯＲ演算することにより、第１実施例で確立されて
いる。第２実施例では、バス９０４からのＢＩＯＳによ
って設定された追加制御レジスタが、このルーティング
のための制御情報を供給し、ルーティング回路３８３０
がこの制御情報に応答して２つのインターラプトドッキ
ングステーションから隠し、コントローラ９１４に対す
る同じＩＲＱ番号の付いた入力をＰＣＵ１１２がドライ
ブしないようにする。
【０２８３】図４５は図５−７の好ましい実施例のシス
テムの作動のプロセスまたは方法のフロー図である。図
４５において、ＰＰＵ１１０内のＰＭＵ（パワーマネジ
メントユニット）ハードウェアがＢＩＯＳソフトウェア
４５１０を実行するＭＰＵＩ０２へＳＭＩインターラプ
トを送ることにより、システムマネジメント事象のＢＩ
ＯＳソフトウェア４５１０を通知する。ＢＩＯＳソフト
ウェアはＰＣＵ１１２のＰＰＵ１１０、１６１６のＭＰ
Ｕ１０２、１２２２のコンフィギュレーションレジスタ
７１２およびバス１０４に接続された他のデバイスの各
々内のコンフィギュレーションレジスタをプログラムす
ることによりコマンドを送る。パワーマネジメント機能
を有するオペレーティングシステム（ＯＳ）４５２０、
例えばＤＯＳまたはウィンドウズまたはその他のオペレ
ーティングシステムは、ＢＩＯＳ４５１０によって供給
された情報からの事象をポーリングし、ＣＰＵ ＩＤＬ
Ｅ通知をＢＩＯＳ４５１０へ戻す。オペレーティングシ
ステムはシステムの事象の通知をアプリケーションソフ
トウェア４５３０へ送る。ＯＳおよび／またはアプリケ
ーションの一方または双方は、パワーマネジメントソフ
トウェア４５４０にインターラプトを送る。パワーマネ
ジメントソフトウェア４５４０はＰＰＵ１１０のＰＭＵ
９２０ハードウェア内のＴＯＮＴＦＦのＴ（オン）／Ｔ
（オフ）調節するための出力を発生する。
【０２８４】本明細書に説明した実施例は、パッシブお
よびアクティブなパワーマネジメントアルゴリズムとコ
ンパーチブルであり、パッシブなパワーマネジメントア
ルゴリズムはシステムアクティビティ（非アクティビテ
ィ）タイマー、例えば図２５のタイマーに基づき、ＣＰ
Ｕクロックを反作用的に調節する。アクティブパワーマ
ネジメントアルゴリズムはＣＰＵアクティビティを推定
し、特性を適応的にできる。
【０２８５】図４６は、図５−７の好ましい実施例のシ
ステムにおける図２７のＴＯＮＴＯＦＦレジスタのパワ
ーマネジメント調節用のプロセスすなわち作動方法のフ
ロー図である。ＢＥＧＩＮおよび初期化値、例えばステ
ップ４６０５における５０％デューティサイクルへのＴ
ＯＮＴＯＦＦの初期化の後に、システムアイドルステー
タスのためのテストステップ４６１０と共にオペレーシ
ョンが進み、このオぺレーションがアイドルステータス
が見つかるまで繰り返され、アイドルステータスが見つ
かると、オペレーションはステップ４６２０まで進み、
５５ｍｓのタイマーチックインターラプトＩＲＱ０をチ
ェックする。このインターラプトが検出されるとステッ
プ４６３０に進み、ＰＰＵ１１０内のＰＭＵ９２０のキ
ーボード、マウス、ディスプレイＶＧＡ、ハードディス
ク、タイマーおよびステータスカウンタだけでなく、Ｐ
ＣＵ１１２内のアクティビティタイマーもモニタする。
このようなアプローチでは、ステップ４６３０に従うソ
フトウェア（例えば各ＩＲＱ０ＤＯＳタイマーチック上
のバス９０４を介し、図２５の８つのカウンタの各々に
おける高位の４ビット（または所望する場合にはすて
べ）がつなぎ合わされ、読み出される。
【０２８６】次にステップ４６４０では、プロセスがタ
イマーおよびカウンタ内の値の基準関数Ｆを計算する。
この基準関数Ｆの一例としては、適当に重みづけされた
タイマー内の種々の値の最小値（最小関数）がある。図
４７は、このアプローチの１つのバージョンに対するデ
ータを供給するための構造を示す。ここでは、マスクレ
ジスタ４７１０に対するソフトウェアの書き込みによ
り、図４７のリストされたシステムトリガー信号が適当
に選択され、またはマスクされ、次に選択された（マス
クされない）トリガー信号がカウンタ４７２０の共通Ｔ
ＲＩＧＧＥＲリセット入力へのＯＲゲート４７１５によ
りＯＲ演算される。連続するキーストロークトリガー事
象の間でモニタされた、すなわちマスクされていないシ
ステムアクティビティはＣＬＯＣＫ内のゲート操作によ
る読み出しおよび入力信号ＲＥＳＥＴＢにおけるその後
のリセットをし、再スタートするためのカウンタをフリ
ーズするための自己のトリガーも発生する。従って、こ
のカウンタはすべてのマスクされていないシステムソー
スのためのシステム情報を組み合わせ、ある事象と次の
事象（この事象はシステム事象と同じタイプまたは別の
タイプとなる可能性がある）との間に時間を設ける。各
トリガー事象が生じた時のカウンタ内の値はステップ４
６３０のソフトウェアによりデータバス９０４上に読み
出され、ステップ４６４０で変換され、関数Ｆの最新値
を発生する。システムの定常状態でも、このアプローチ
におけるカウンタデータの散乱性、すなわち可変性を予
測すべきであるので、実施例では複数の連続するカウン
タ値の平均値を利用している。カウンタ４６３０内の低
い所定の値は、関数Ｆの０値または低いスレッショルド
値Ｔｈ０に変換される。より高い所定値、すなわちカウ
ンタ４６３０がカウントできる最大値は、減算またはス
ケーリングにより停止スレッショルドまたは高いスレッ
ショルド値Ｔｈ１（例えばユニットにスケーリングされ
る）に変換される。ステップ４６４０のための基準関数
Ｆの一例としては、タイマー内の値の重みづけされた合
計値が挙げられ、この重みは電力消費量を最小にするよ
う、プロセスが作動するように決定される。重みづけさ
れた合計値の概念の特別な例は、あるタイマーに対し０
の重みを適用する（すなわち無視する）ことが挙げられ
る。簡単な特別なケースは、単に図２５のＶＧＡタイマ
ーをモニタし、キーボードおよびマウスのアクティビテ
ィを追跡する。
【０２８７】続くテストステップ４６５０では、ステッ
プ４６４０で計算された基準関数Ｆの値は、所定の第１
スレッショルド値、例えば０と比較される。基準値が実
質的なユーザーの要求およびシステムアクティビティが
例えば図２５のタイマー内での短い経過時間を生じさせ
ることにより、第１スレッショルド値よりも低い（ＹＥ
Ｓ条件）と、オペレーションはステップ４６５０から記
録維持ステップを通ってステップ４６１０へループす
る。この記録維持ステップでは、基準値を第１スレッシ
ョルド値（例えば０）に等しいとみなす旨のノートを作
成する。しかしながら基準値Ｆがユーザーの要求が少な
いこと（すなわちキーストロークおよびマウスのアクテ
ィビティがないこと）、およびシステムのアクティビテ
ィが低いことによりスレッショルド値よりも大きくなる
場合、オペレーションは上記の代わりにステップ４６５
０からステップ４６６０へ進む。
【０２８８】ステップ４６６０において、システムを単
にスローダウンすべきか、または停止すべきかを判断す
るように、基準関数と第２スレッショルド値を比較す
る。システムアクティビティが低くて、すべてのタイマ
ーで極めて長いタイマー値が生じていれば、ステップ４
６７０まで進み、停止、例えばサスペンドボタン３２の
使用をシミュレートするよう、レジスタＳＯＵＲＣＥ
ＳＭＩのビット１３（ＳＵＳＰＢＴＮ）を書き込むこと
により、サスペンドステートまたはモードにアクティブ
に入ることを始める。ステップ４６７５において記録維
持によりＦｏを第２スレッショルドまたはステップ４６
６０のホールト数に等しいみなし値にセットし、これに
よりステップ４６１０へループバックする。
【０２８９】ステップ４６６０の基準値Ｆが停止を正当
化するのに不十分であれば、ステップ４６８０へ分岐
し、図２７内のＴＯＮＴＯＦＦレジスタ２５１０を更新
する。更新する値は選択された計算に従って計算され、
この計算は１つ以上の利点、例えばシステムの定常状態
での計算結果が安定であること、ＴＯＮＴＯＦＦ値内の
ハンチングまたは奇妙な挙動がないこと、新しい条件に
適応化する相対的速度が得られること、電力消費量が低
減されること、ユーザーに便利なこと、最適なパワーマ
ネジメント制御に少なくとも近似していること、等の利
点が得られる。
【０２９０】第１実施例では、更新値は次のように計算
される。
【数１】 ＴＯＮＴＯＦＦ＝〔（Ｔｈ１−Ｆ）／（Ｔｈ１−Ｔｈ０）〕×１２８‥‥（１） ここでＴｈ１はステップ４６６０の停止番号スレッショ
ルドであり、Ｔｈ０はステップ４６５０の基準第１スレ
ッショルド（例えば０）である。Ｔｈ０が０であれば、
第２の例の更新値は１から基準関数ＦをＴｈ１で割った
値を引いた値となる。この第１実施例は上記列挙した利
点のすべてを与え、Ｆの１つの値を使用するので、速度
変化に対するわずかな平滑度の変化をなくしている。
【０２９１】第２実施例では、現在のＦ値と記録維持値
Ｆ０とを平均し、第１実施例の式（１）内のＦの代わり
に使用する平均化フィルタプロセスを使用する。すなわ
ち次のようになる。
【数２】 ＴＯＮＴＯＦＦ＝ ｛〔Ｔｈ１−（Ｆ＋Ｆｏ）／２〕／（Ｔｈ１−Ｔｈ０）〕｝×１２８‥‥（２）
【０２９２】この第２実施例は、上記列挙した利点のす
べてを与え、Ｆの２つの値を使用しているので、より大
きな平滑性の変化に対するわずかな速度変化をなくして
いる。計算をより複雑にし、速度変化を小さくすること
が認められれば、プロセス４５４０のｎ回のループをウ
ィンドー化するより大きなＦ値を使用できる。これらの
例のプロセスは、システムアクティビティのセンサに応
答し、システムアクティビティを示す第１のスレッショ
ルド値と第２のスレッショルド値の間の１つまたは複数
の値を発生し、１つまたは複数の前記値の関数としてク
ロックマスキングの際のデューティサイクルを表示する
制御値を繰り返して発生し、これによりクロックマスキ
ング回路はこの制御値に連続的に応答してシステムのオ
ペレーションをパワーマネジメントするためのクロック
マスキング関数を確立し、連続的に変更する。適応的な
ＣＰＵクロック制御を行うため、ＣＰＵアクティビティ
の予想エラーに基づき、スレッショルドＴｈ０およびＴ
ｈ１および／または基準関数Ｆ自体をダイナミックに調
節する。
【０２９３】ステップ４６８０のＴＯＮＴＯＦＦ更新の
後に、記録維持ステップ４６８５に進み、ここで記録維
持値Ｆｏに基準値Ｆの現在値が与えられ、これによりス
テップ４６１０へループバックする。
【０２９４】簡単な例では、普遍性を失うことなく、Ｔ
ｈ１＝１、Ｔｈ０＝０とする。最初に記録維持値Ｆｏ＝
０とすると、ＴＯＮＴＯＦＦ＝５０％となり、低速での
ユーザーの一連のキーストロークにより、Ｆは最初に
０．４と大きい値に計算される。第２実施例の式を使用
すると次のようになる。
【０２９５】
【数３】 ＴＯＮＴＯＦＦ＝ ｛〔１−（．４＋０）／２〕／（１−０）｝×１２８＝１０２ （１０進） プロセス４５４０を通る次のループでは、Ｆｏ＝．４と
なり、Ｆの第１の値を記録維持する。ここで、システム
が調節し、演算し、Ｆの新しい値がスローダウンを示す
０．６となると仮定する。次にデクリメントの第２の繰
り返しは次のとおりとなる。
【数４】 ＴＯＮＴＯＦＦ＝ ｛〔１−（．４＋．６）／２〕／（１−０）｝×１２８＝６４ （１０進）
【０２９６】従って、プロセス４５４０はサーボループ
を実行し、このサーボループはＴＯＮＴＯＦＦ、従って
ユーザーの要求を満たすシステムのパワーマネジメント
に対し、時間変化する最適挙動に落ち着く。他のサーボ
ループまたはフィルタリング式およびステップを使用す
るプロセス４５４０の異なるバージョンが、より高速の
制御挙動またはパワーマネジメントシステムをチューニ
ングする場合は、このような異なるプロセスバージョン
を考える。
【０２９７】図４９は、パワーマネジメント用の適応化
ＣＰＵクロック制御の構造図を示す。時間に対しこれら
値をサンプリングまたは検出することにより、異なる観
測結果、例えばカウンタおよびタイマー値が得られる。
ハードウェアまたはソフトウェアのいずれかは観測の機
能およびシステム、デバイスおよびプロセスまたは方法
の実施例におけるサンプリングを提供できる。図４６の
プロセスまたは方法の実施例では、ステップ４６３０の
モニタリングの際にサンプリングおよび観測が行われ
る。次に、図４６のステップ４６４０に関連して説明す
るように、こうして得られた値、すなわちサンプルをハ
ードウェアで重みづけしたり、または計算で重みづけす
る。次にこれら値をフィルタすなわちサーボ装置へ与え
る。図４６は、プロセスループ４５４０におけるステッ
プの残りとして、この動作を実行する。
【０２９８】図４７は、図４６を参照して上で説明した
図２５の実施例と別のシステムアクティビティタイマー
の実施例のブロック図である。
【０２９９】図４８は、図２８のＳＭＩ回路実施例２３
７０へトラップ信号を供給するのに使用されるキーボー
ドポーリングモニタ回路実施例のブロック図である。図
４８において、カウンタ４８１０はキーボードチップ選
択信号ＫＢＣＳおよびバス９０４からのＳＡ２アドレス
入力が送られるＡＮＤゲート４８２０の出力によりクロ
ック制御される。このカウンタ４８１０はクロック入力
の変化をカウントし、カウンタ４８１０の出力イネーブ
ル入力への読み出しキーボードポーリングモニタＲＥＡ
ＤＫＰＭ＃のアサート時にバス９０４上でのパワーマネ
ジメントのために読み出しがされる。更にＳＭＩのため
にカウンタ４８１０の選択されたすべてのビットがマス
クされ、ＳＭＩ回路２３７０にビットが送られ、このビ
ットはＳＭＩ目的のために十分有利に使用される。
【０３００】更に、図４８において、図６のＸＤバス１
１６を介してクリーンアップラッチ４８３０へ送られる
キーボードコントローラ１１８からのＯＢＦ出力によっ
て、カウンタ４８１０内でカウントがリセットされる。
ラッチ４８３０のクリーンアップＯＢＦ出力は、ＮＯＲ
ゲート４８４０の第１入力に供給される。このＮＯＲゲ
ートの出力はカウント４８１０の低レベルアクティブリ
セット入力ＲＳＴ＃へ送られる。ＮＯＲゲート４８４０
の第２入力には適当に長い期間のクロックが送られ、Ｏ
ＢＦがカウンタとリセットしない場合のデフォルトリセ
ットソースとして働く。
【０３０１】図４９は、図４６を参照して上で説明した
ような、パワーマネジメントのための適応型ＣＰＵクロ
ック制御システムおよび方法のブロック図である。
【０３０２】図５０はシステム環境検出回路の略図であ
る。図５０において、システム環境検出回路３４００は
基準電源３４１０、３．３ボルトパワー良好センサ３４
２０および５ボルトパワー良好センサ３４３０（いずれ
も電源１７２内にある）および（温度センサ１４０内
の）アナログコンパレータ３４４０を有する。
【０３０３】基準電源３４１０は一対のダイオード３４
１１および３４１２を有し、これらのアノードはそれぞ
れ５ボルトおよび３ボルトの電源に接続され、ダイオー
ドのカソードは共に接続されて電解コンデンサ３４１３
に接続され、コンパレータ回路の電源電圧ＶＣＯＭＰを
供給するようになっている。ＶＣＯＭＰよりも低い基準
電圧ＶＲＥＦは電界コンデンサ３４１３の両端にあるア
バランシュ型ダイオード３４１８に直列に接続された電
圧降下抵抗器３４１６によって発生する。アバランシュ
ダイオード３４１８の両端にはコンデンサ３４１７が接
続されており、ダイオード３４１８のアノードはアース
に接続され、そのカソードは基準電圧ＶＲＥＦを供給す
るよう、１本のラインに接続されている。
【０３０４】３．３ボルトのパワー良好センサ３４２０
は、コンパレータのオペアンプ３４５２を有し、このオ
ペアンプの非反転（＋）入力が電圧分圧器３４５４に接
続されており、この分圧器には３．３ボルトの電源電圧
が供給されている。オペアンプ３４５２の反転（−）入
力は基準電圧ＶＲＥＦに接続されており、オペアンプ３
４５２は電源電圧として電圧ＶＣＯＭＰを有し、その出
力はＰＷＲＧＤ３出力ラインに接続されており、出力と
（＋）入力との間に接続されたヒステリシス抵抗器３４
５６を有する。スイッチ３４６０はディスエーブルまた
はテスト目的のため、入力を０ボルトとする。
【０３０５】５ボルトのパワー良好センサ３４３０は、
センサ３４２０に対して示された回路と同じ内部回路を
有するので、この回路は簡潔にするためブロックとして
示してある。スイッチ３４６０から独立したスイッチ３
４６５は、センサ３４３０内のオペアンプに対する入力
を低レベルとし、３．３および５ボルトパワー面に対し
システムワイドなリセットを発生する。センサ３４３０
の出力はパワー良好信号ＰＷＲＧＤ５となっている。
【０３０６】温度センサ１４０では、ＰＣＢ３０２に取
り付けられたＭＰＵ１０２のチップパッケージ３４７５
に温度応答素子３４７０、例えばサーミスタが熱接触ま
たは熱導電可能に固定されている。別の実施例では、素
子３４７０はパッケージ３４７５自体の内部でパッケー
ジ内に物理的に存在しているＭＰＵ１０２集積回路の実
際の基板に接触している。
【０３０７】抵抗器３４７７と直列なサーミスタ３４７
０を含む分圧器の両端にジャンパーによって５ボルト電
源電圧が接続されている。オペアンプ３４４０の反転入
力は３４７０と３４７７との接続部からの分圧された電
圧を受けるように接続されている。オペアンプ３４４０
の非反転入力は抵抗器３４８３によって基準電圧ＶＲＥ
Ｆに接続されている。オペアンプ３４４０の出力とその
非反転入力とをヒステリシス抵抗器３４８１がリンクし
ている。オペアンプ３４４０の出力は低レベルアクティ
ブ出力ＴＥＭＨＥＡＴ＃を図６のＦＰＧＡ１２４へ供給
し、プルアップ抵抗器３４７８を介してＸＤバス回路の
ためのＶＣＣＸＤ電源電圧に接続されている。図５０に
おけるヒステリシス抵抗器３４５６および３４８１の利
点は、アクティブ信号が与えられる前に第１スレッショ
ルドを発生し、次にアクティブ信号が除勢される前に条
件が処理しなければならない第２スレッショルドを発生
することである。これにより、回路動作およびシステム
制御の安定性が増す。
【０３０８】図５１は図５−７のシステムのための電源
接続のブロック図である。ＰＰＵ１１０は図５５に関連
して説明したような同じダイ上の異なるＶＣＣ電圧レベ
ルを有していることに留意されたい。標準ＡＴコンピュ
ータ用の電源コネクタ５１１０は、電圧ラインを供給
し、ＶＣＣ ３を与える３．３Ｖのリニア安定化電源５
１２０に給電している。バッテリー電源コネクタ５１３
０は、種々のチップＶＣＣの目標のための各電源および
ラインが有効にルート化されるように、ジャンパー５１
４０の一組、マニュアルスイッチまたはソフトウェアプ
ログラマブルＶＣＣスイッチに供給される５Ｖ、３．３
Ｖ、液晶制御、ＥＰＲＯＭプログラミングのための１２
Ｖ、およびＭＰＵ１０２、ＰＰＵ１１０、ＰＣＵ１１
２、ＶＧＡ１１４およびシステム１００内のその他のチ
ップ用の電圧のためのラインを有する。図５５を参照
し、ＭＰＵ、ＰＰＵおよびＰＣＵのピンアウトの表およ
びＶＣＣの表を参照のこと。
【０３０９】図５２は図６、８、２０および２１のシス
テム内のＰＣＵ１１２のための電源回路の一部をブロッ
クにした部分略図である。図５２において、市販のＴＰ
Ｓ２２０Ｘ回路を使用するＰＣＵ１１２の制御により、
電源電圧３．３Ｖ、５Ｖおよび１２Ｖが分配される。ジ
ャンパーブロックＪＰ５（またはソフトウェアプログラ
マブルな電源スイッチ）は、３．３Ｖまたは５ＶをＵ１
１、更にコンデンサ５２１０によって適当に高周波をバ
イパスしたラインＰＯＷＥＲ１に沿って、ＰＣＵ１１２
のＶＣＣピンへ選択的に分配している。カードＡまたは
Ｂ用のＰＣＵ１１２の電圧プログラミング出力は、図５
２上のＵ１１のマークのついた対応する入力と同じであ
る。ピンアウト表および図１８も参照のこと。カードＡ
およびＢの電源電圧ＡＶＣＣおよびＢＶＣＣは、回路Ｕ
１１によってＰＣＵ１１２および図８のコネクタ３０６
の上部レベルカードコネクタＡおよび下部レベルカード
コネクタＢへ供給されている。カードＡおよびＢのプロ
グラミング電圧ＡＶＰＰおよびＢＶＰＰは、チップＵ１
１によってそれぞれ上部レベルカードコネクタＡおよび
下部レベルカードコネクタＢへ供給されている。回路Ｕ
１１のＶＰＰＧＯＯＤＡ＃およびＶＰＰＧＯＯＤＢ＃出
力はそれぞれＰＣＵ１１２のピン入力Ａ ＧＰＩおよび
Ｂ ＧＰＩに接続しており、これらピン入力については
他のページでＰＣＵ１１２と関連して更に説明する。
【０３１０】ＰＰＵ１１０からの図２０のＳＵＳＰＥＮ
Ｄ＃ラインは、回路Ｕ１１の低レベルアクティブなシャ
ットダウン入力ＳＨＤＷＮ＃へ送られる。図５２の回路
Ｕ１１は本実施例におけるＰＣＵ１１２と密接に協働す
るので、これらは図２０の１ブロックの１１２、Ｕ１１
に示されている。
【０３１１】図５３は、図６のＭＰＵ１０２またはＰＰ
Ｕ１１０を実現するためのＣＰＵクロックレートの温度
検出および制御回路実施例のブロック図である。この図
は、例えば設置サイトとしてＭＰＵ１０２を示す。
【０３１２】図５３において、図３６のＣＰＵクロック
ＣＰＵ ＣＬＫ（バッファ３６１０のＰＨ１／ＰＨ２と
も表示されている）は、実際のＭＰＵ１０２のアクティ
ビティを有利にモニタする温度検出回路５３００に送ら
れる。回路５３００はＣＰＵＣＬＫによってクロック制
御されるカウンタ５３１０を有する。ラッチ５３１５は
３２ＫＨｚのクロックによってクロック制御され、一
方、カウンタ５３１０は十分に遅延された３２ＫＨｚの
クロックに接続されたリセット入力を有し、カウンタ５
３１０がスタートする前にラッチＡがカウントを捕捉で
きるようにしている。カウンタ５３１０内のビットＮの
数は、少なくとも２のＮ乗がカウンタリセットクロック
の周波数（ここでは３２ＫＨｚ）に対する１００％のＭ
ＡＳＫＣＬＫデューティサイクルでのＣＰＵ公称コアク
ロック周波数の比以上となるような値となっている。６
６ＭＨｚのＣＰＵクロックおよび３２ＫＨｚのリセット
クロックに対しては、比は２０４８、すなわち２の１１
乗に近似する２０６２となる。従って、カウンタ５３１
０は本実施例では少なくとも１１ビット長である。リセ
ットクロックはカウンタビットを５３１２内に保存する
のに十分高くセットされ、かつ、ＣＰＵクロックパルス
の実質的なサンプルを取り込むのに十分低くセットされ
る。
【０３１３】ローカルバス７１４（図９）からラッチＡ
５３１５内の数を表示する値がスレッショルドレジスタ
Ｂ５３１７にロードされる。ラッチＡ５３１５はＭＰＵ
１０２に対する周辺温度、熱抵抗および対流冷却レベル
を考慮してＭＰＵ１０２の温度を一定に維持する。次
に、減算ユニット５３２０は、ラッチＡの内容とラッチ
Ｂの内容の差Ａ−Ｂを、アキュムレータ回路５３３０へ
出力し、この回路は入力の実行合計を正の値に制限し、
負の合計（単なる負の入力ではない）を０にする。アキ
ュムレータ５３３０の内容はアクティブレベルと共に上
昇し、降下するＭＰＵ１０２の温度をモデル化する。
【０３１４】アキュムレータ５３３０の出力は一対のコ
ンパレータ５３４０および５３４５の各オペランドＡ入
力へ送られる。バス７１４を介し、ソフトウェアに供給
されるオーバー／アンダー温度制限値は、それぞれのレ
ジスタ５３５０および５３５５にロードされ、これらレ
ジスタは次にそれぞれコンパレータ５３４０および５３
４５のＢオペランド入力を送る。コンパレータ５３４０
のＢロジックレベルよりも大きい出力およびコンパレー
タ５３４５ＡのＢロジックレベルよりも小さい出力はそ
れぞれ一対の１ビットラッチ５３６０および５３６５の
Ｄデータ入力へ送られる。これら２ビットのＴＥＭＰ
ＨＩＧＨおよびＣＯＯＬＥＤ−ＤＯＷＮは、パワーマネ
ジメントソフトウェアによりバス７１４上で読み出し可
能である。アキュムレータ回路５３３０およびラッチ５
３６０および５３６５は３２ＫＨｚクロックによってク
ロック制御されている。
【０３１５】例えばアクティブな条件ＴＥＭＰ ＨＩＧ
Ｈによって表示されるようなオーバー温度条件が生じる
場合、パワーマネジメントソフトウェアまたはＰＭＵ９
２０はＣＯＯＬＥＤ−ＤＯＷＮビットが高レベルとな
り、ＴＥＭＰ ＨＩＧＨビットが低レベルとなり、シス
テム１００がレジュームされるまで、ＭＰＵ１０２を冷
却するためのＳＵＳＰＥＮＤ＃信号を発生するプロセス
または方法を実行する。図５０のＴＥＭＨＥＡＴ＃回路
と比較して、図５３の回路実施例はレジスタ５３５０お
よび５３５５内のプログラマブルヒステリシスレベルだ
けでなく、実際に熱接触することなく電子回路により直
接電子検出ができるという利点を与えている。他方、図
５０のＴＥＭＨＥＡＴ＃回路は特殊なモデル化回路５３
１０、５３１５、５３１７、５３２０、５３３０を使用
することなく、周辺温度、チップアクティビティ、熱抵
抗および対流レベルを固有に考慮する利点、例えば直接
熱接触を得ている。
【０３１６】図５４はＭＰＵ１０２またはより少数のブ
ロックを有する図６のＰＰＵ１１０内で実現するための
別の温度検出および制御回路の実施例５４００のブロッ
ク図である。ローカルバス７１４は、ＯＶＥＲ ＴＥＭ
Ｐレジスタ５３５０およびＣＯＯＬＥＤ−ＤＯＷＮレジ
スタ５３５５に書き込みでき、更にＴＥＭＰ ＨＩＧＨ
およびＣＯＯＬＥＤ−ＤＯＷＮのための出力ビットを読
み出しできる。
【０３１７】図５４において、３２ＫＨｚのクロックは
分周器５４１５によって分周され、分周器はワンショッ
トパルス発生器５４１７をロールオーバーし、トリガー
し、ＬＯＡＤ信号を周期的にカウンタ５４１０のＬＯＡ
Ｄターミナルへ供給し、これによりＯＶＥＲ ＴＥＭＰ
レジスタ５３５０の値がカウンタ５４１０にロードされ
る。高速のＣＰＵクロックＣＰＵ ＣＬＫは、ダウンカ
ウンタモードでカウンタ５４１０をクロックする。カウ
ンタ５４１０が０にカウントダウンする程度多くのクロ
ックパルスをカウントすると、ＢＯＲＲＯＷ出力がアク
ティブとなりラッチ５４２０をクロック制御する。ラッ
チ５４２０はそのＤ入力が高レベルに固定されているの
で、不定期のソフトウェアポーリングリセットＲの後
に、ＢＯＲＲＯＷ出力が高レベルＤ入力を通ってＱ出力
へ進み、ＴＥＭＰ ＨＩＧＨ条件をアクティブに表示す
る。
【０３１８】３２ＫＨｚによってクロック制御されてダ
ウンカウントする分周器５４２５、分周器５４２５のＢ
ＯＲＲＯＷ信号が送られるラッチ５４３０および分周器
５４２５に負荷を与えるＣＯＯＬＥＤ−ＤＯＷＮレジス
タ５３５５は、ラッチ５４２０にてＴＥＭＰ ＨＩＧＨ
がアクティブになると附勢されるプログラマブルタイミ
ング回路を構成している。このように、ラッチ５４３０
のＣＯＯＬＥＤ ＤＯＷＮ出力の前にＴＥＭＰ ＨＩＧ
Ｈがアクティブになると、プログラマブル時間が経過す
るパワーマネジメントソフトウェアまたはハードウェア
は、あるシステム、デバイスおよび方法の実施例内のラ
ッチ５４２０および５４３０を、パワーマネジメントソ
フトウェアまたはハードウェアがリセットする。更に別
の実施例では、ＣＯＯＬＥＤ−ＤＯＷＮ出力からリセッ
ト信号が生じる。
【０３１９】図５５は、図６、１１、１２および２０−
２２にも示されているＰＰＵ１１０の電圧の異なる領域
９２０Ａと９２０Ｂとの間の境界におけるパワー散逸を
減少するための回路実施例の略図である。ローパワーの
マルチ電源電圧およびこれらに関連する領域を同一デバ
イスの基板上に集積化できるように、同一シリコンデバ
イス（例えばＰＰＵ１１０）上にデュアル電圧ＶＣＣが
共存する。ダイは異なるＶＣＣウェルまたは領域となる
ように物理的に区分されており、特殊なデュアル電圧イ
ンターフェース回路５５１５が対になったＶＣＣウェル
５５１０の各々の境界で使用されている。
【０３２０】単一ＶＣＣデバイスに関し、ダイ、すなわ
ちチップの周辺部にあるＩ／Ｏバッファ領域の回りにＶ
ＣＣおよびアースＧＮＤのリングが設けられている。マ
ルチＶＣＣに対してはＶＣＣリングが異なるピースとな
るようにセグメント化されており、ＧＮＤリングは連続
状または非セグメント状のままになっている。図２のＰ
ＰＵ１１０の実施例では数個のリングが使用されてい
る。
【０３２１】 Ｖ ３： （５Ｖを使用しない場合の）ＰＭＵ９２０
Ａ、ＰＣＩ／ＡＴ Ｉ／Ｆ９０２、９０６、９１０、９
１４、９１６用中心領域のための３．３ボルト電源 Ｖ ＸＤ： ＸＤポート用３．３／５Ｖ選択可能な電圧 Ｖ ＤＫ： ＩＤＥ ＩＦ／ＦＤＣ９３２、９３４用
３．３／５Ｖ選択可能な電圧 Ｖ ５： ＳＩＵ９３６およびＰＩＵ９３８用、更にＰ
ＭＵ９２０Ａに対してて３．３ボルトを使用しない場合
の、ＰＭＵ９２０Ａ用の５Ｖ電源 Ｖ ｂａｔ： ＰＭＵ９２０Ａ、ＲＴＣ９１８およびＲ
ＡＭ９１９用の３ボルトバッテリー電源
【０３２２】図１１のＰＰＵ１１０ダイのエッジ上の中
間のピン番号はＩ／Ｏサイト位置でＶＣＣリングが遮断
される場所を特に示している。単一ＶＣＣデバイスに対
してＶＣＣおよびＧＮＤのグリッドは、デバイスのコア
内に適当に存在するが、デバイスのエッジまわりのＩ／
Ｏバッファストリップ領域には存在していない。マルチ
ＶＣＣではＶＣＣグリッドは電源のショートを防止する
ため、各々の作表された「Ｖ」ＶＣＣにそれぞれ対応す
る領域内に適当にアイソレートされている。
【０３２３】次の説明では、５ボルトのＶＣＣ ＰＭＵ
９２０Ａと、３．３ボルトバッテリーで給電されるＰ
ＭＵ９２０Ｂとの境界部が一例として使用されている。
別の、同じように適用可能なエリアとしては、９１０、
９１４、９１６のための３．３ボルト中心領域と、ＳＩ
Ｕ９３６、ＰＩＵ９３８用の隣接する５ボルト領域と、
ＦＤＣ９３２、ＩＤＥ Ｉ／Ｆ９３４用の隣接する選択
可能な３Ｖ／５Ｖ領域との間の境界がある。
【０３２４】図５５では、５ボルトのＶＣＣを備えたイ
ンバータ５５１２は、より高い電源電圧ＶＣＣ領域９２
０Ａからより低いＶＣＣ領域９２０Ｂまで続く単一パス
内の３．３ボルトＶＣＣをインバータ５５１４に給電し
ている。反対側のパスでは３．３ボルトＶＣＣを備えた
インバータ５５１６が、より低い電源電圧ＶＣＣ領域９
２０Ｂからより高いＶＣＣ領域９２０Ａへ続く内部単一
パスＩＮＴ内の５ボルトＶＣＣをインバータ５５９８に
送っている。３．３ボルトインバータ５５１６上での信
号の振れは、上部のＰチャンネルＦＥＴが部分的にオン
になり、下部のＮチャンネルＦＥＴも部分的にオンとな
る、５ボルトインバータ５５１８内での高電流事象を防
止するには不十分となる。
【０３２５】図５５の実施例は、まず、境界５５１０の
より高いＶＣＣ側のデバイス５５１８に正のフィードバ
ック回路または素子を設けることにより、このような電
力が無駄となる熱散逸を防止している。かかる回路は、
例えばゲートがインバータ５５１８の出力に接続され、
ソースおよびドレインターミナルが５ボルトのＶＣＣと
インバータ５５１８入力との間に接続されたＰチャンネ
ルＦＥＴトランジスタ５５２０であることが好ましい。
インバータ５５１６の出力とインバータ５５１８の入力
との間には別のデバイス５５２２、オープンコレクタ
（ＯＣ）またはオープンドレインインバータが設けられ
る。このＯＣデバイス５５２２とは、ＮチャンネルＦＥ
Ｔ５５２４が協働し、高ＶＣＣインバータ５５１８の入
力での高レベルから低レベルへの変化を助ける。ＦＥＴ
５５２４はそのゲートがインバータ５５１８の出力に接
続されており、そのソース対ドレインパスはインバータ
５５１８入力とアースとの間に接続されている。
【０３２６】インバータ５５１６の高レベルから低レベ
ルへの変化は、３．３ボルトインバータ５５２６をドラ
イブし、次に、このインバータはオープンコレクタ（単
一ＮチャンネルＦＥＴ）インバータ５５２８をドライブ
し、次にこのインバータはインバータ５５１８の出力ノ
ードおよびＦＥＴ５５２０のゲートを低レベルにドライ
ブする。このようにインバータ５５１６における高レベ
ルから低レベルへの変化は、インバータ５５１８の出力
をプルダウンするので、トランジスタ５５２０は信号Ｉ
ＮＴを５ボルトにする。
【０３２７】逆にインバータ５５１６により低レベルか
ら高レベルに変化すると、オープンコレクタインバータ
ＬＥＴ５５２２によりインバータ５５１８の入力は低レ
ベルとされ、これによりインバータ５５１８の出力は高
レベルとなり始め、フィードバックトランジスタ５５２
４をオンにし、インバータ５５１８の出力における低レ
ベルから高レベルへの変化を加速し、電力散逸を大幅に
低減する。ＯＣインバータ５５２２および５５２８は、
本明細書に説明した動作をドライブするよう、ＦＥＴ５
５２０および５５２４に対して十分大きな大きさとなっ
ている。
【０３２８】このような構造のため、５Ｖ領域５２０Ａ
のＶＣＣが３．３Ｖまで変化またはこれより低い電圧に
変化した場合でも良好な性能が得られる。ＮＡＮＤゲー
ト５５３０は境界５５１０をまたぐ高レベルから低レベ
ルへのＶＣＣパス内のＮＯＲゲート５５３２に信号を送
る。ゲート５５３２が高いＶＣＣ側からの他方の入力、
例えば５５３４および低いＶＣＣ側からの５５３６を有
している時でも、この実施例ではこれら２つのゲートの
いずれにも特別なフィードバック要素が印加されること
はない。しかしながら、境界をまたぐ低レベルから高レ
ベルへのＶＣＣ回路はブロック５５１５と同じように、
更に次に説明するように、印加されるフィードバック要
素を有する。
【０３２９】より低いＶＣＣのＮＡＮＤゲート５５４２
は、５ボルト側でより高いＶＣＣの２入力ＮＡＮＤゲー
ト５５４４の第１入力に信号を送っている。従って、Ｎ
ＡＮＤゲート５５４２の出力とＮＡＮＤゲート５５４４
の第１入力との間には、回路５５１５と同一な電力低減
回路５５１５Ａが介在されている。より低いＶＣＣのＮ
ＯＲゲート５５４８は、５ボルト側のより高いＶＣＣの
２入力ＮＡＮＤゲート５５４４の第２入力へ信号を送っ
ている。従って、ＮＯＲゲート５５４８の出力とＮＡＮ
Ｄゲート５５４４の第２入力との間には第２の同じ電力
低減回路５５１５Ｂが接続されている。
【０３３０】次に高いＶＣＣのＮＯＲゲート５５６０の
３入力をそれぞれ、１）低いＶＣＣのＮＯＲゲート５５
５２、２）低いＶＣＣのＮＡＮＤゲート５５５４および
３）低いＶＣＣのインバータ５５５６によりドライブす
ることを仮説的に意図する。より低いＶＣＣのゲート５
５５２、５５５４、５５５６と、高いＶＣＣのＮＯＲゲ
ート５５６０の３入力との間に、回路５５１５Ｃ、Ｄ、
Ｅ（５５１５と同じ）を介在することにより、より大電
力の散逸を防止している。
【０３３１】ＮＯＲゲート５５６０の出力は更にフィー
ドバックを行うことなく、より低いＶＣＣの２入力ＮＡ
ＮＤゲート５５７０の入力に信号を送るよう、境界５５
１０を横断するように結合されている。図６６では、よ
り低いＶＣＣのオープンコレクタインバータ６６１０
は、そのゲートが信号ＩＮに接続されている。ＦＥＴ６
６１０のソースドレインパスは別のＦＥＴ６６１２のソ
ースドレインパスに直列接続されており、境界部５５１
０を横断して、より高いＶＣＣのインバータ６６２０に
信号を送っている。インバータ６６１０はオープンコレ
クタであるので、これはＩＮＴ信号をプルダウンでき、
インバータ６６２０がＯＵＴ信号を高レベルとするよう
にさせる。別のオープンコレクタインバータ６６４０お
よびイネーブリングトランジスタ６６４２が他方向に協
働し、次に説明するようにＩＮＴモードをプルアップす
る。ＦＥＴ６６１２および６６４２の双方は、イネーブ
リング信号ＥＮに接続されており、この信号がアクティ
ブになるとこれらＦＥＴは導通状態となる。
【０３３２】ｐＭＯＳ ＦＥＴ６６３０およびｎＭＯＳ
ＦＥＴ６６３５からなるインバータは、双方のゲート
がＯＵＴおよびＦＥＴ６６４２を介してオープンコレク
タインバータ６６４０の出力に接続されている。ＦＥＴ
６６３０のソースおよびドレインは、ＩＮＴノードおよ
び５Ｖ ＶＣＣとの間に接続され、ＦＥＴ６６３５のソ
ースおよびドレインはＩＮＴノードとＧＮＤとの間に接
続されている。内部に上部ＦＥＴおよび下部ＦＥＴを有
する別のインバータ６６５０は、その入力がＯＣインバ
ータ６６１０の入力ＩＮに接続されている。インバータ
６６５０はその出力がＯＣインバータ６６４０のゲート
すなわち入力に接続されている。
【０３３３】ＩＮが高レベルから低レベルとなると、イ
ンバータ６６１０はオフ状態となり、インバータ６６５
０の出力は高レベルとなって、ＯＣインバータ６６４０
の出力と低レベルにし、これによりトランジスタ６６４
２を直接介して出力ＯＵＴを低レベルとする。更にこの
ことにより、トランジスタ６６３５は遮断され、トラン
ジスタ６６３０が導通状態となるので、信号ＩＮＴをよ
り高いＶＣＣ５Ｖ電源電圧に昇圧し、より高いＶＣＣの
インバータ６６２０がその出力を低レベルとするように
させる。
【０３３４】上記実施例として、図５５および６６に開
示した原理および回路は、マルチ電源用途のためのデュ
アルＶＣＣ電圧回路におけるすべての種類のゲートおよ
び回路変形例に適用可能なＰＭＵ９２０の電力を低減で
きるという改良点を提供するものである。更に図６６
は、境界のより高いＶＣＣ側のＯＵＴにおいて、データ
バスと接続するためのイネーブリング／ディスエーブリ
ングトランジスタ６６１２、６６４２のために、３ステ
ート（フローティング）動作を行うのに有効な回路例も
示している。
【０３３５】図５６は、ＭＰＵおよびＰＰＵに使用され
る２０８ピンＰＱＦＰパッケージのためのピンの図であ
る。このピン割り当ては、本明細書の他のページの各チ
ップごとに表に記載されている。
【０３３６】図５７は、カードインターフェースＭＣＵ
に使用され、ＭＣＵの作動領域に関連する２０８ピンの
ＰＱＦＰパッケージのためのピン図である。これらピン
割り当ては他のページにて領域ごとに作表されている。
【０３３７】図５８は、図５〜７および図８のための好
ましいシステム実施例を決定する方法における、あるシ
ーケンスのコスト関数グラフを示す図である。第１グラ
フ５８１０は、第１の小さい傾斜上昇部分５８１２と、
大きい傾斜上昇部分５８１４と、別の傾斜の小さい上昇
部分５８１６を有する、チップ対ピン数の組み立てコス
トを定性的に示している。第２グラフ５８２０は、ピン
数と妥協する２つのチップの組み合わせコストを示して
いる。第１チップはグラフ５８１０のように傾斜部分５
８１２、５８１４および５８１６を有し、第２チップは
妥協の結果、第１部分と鏡像関係にある相補的な傾斜部
分５８２２、５８２４および５８２６を有する。第１の
２つの曲線を合計したカーブ５８２８は、２つのチップ
のピンの平均数±平均値の約１０％〜２０％のデルタの
低コストゾーンの近くで最小値を有する。分析における
次の工程では、グラフ５８３０を検討しており、ここで
は、３つのチップ、例えばＭＰＵ１０２、ＰＰＵ１１０
およびＭＣＵ１１２が、システム１００の機能を含むす
べての種々のパーティション内でのピン数と妥協してい
る。メリット関数は３つのチップの各々に対するピン数
Ｎ１、Ｎ２、Ｎ３の関数として表されるＣＯＳＴであ
り、ここでＮ１、Ｎ２、Ｎ３の合計は定数である。一般
にメリット関数は０よりも小さいか、０に等しい関数Ｆ
（Ｎ１、Ｎ２、Ｎ３）によって拘束される。グラフ５８
２０と同様に、グラフ５８３０は図５８において、クロ
スハッチングで表示した最小コスト領域を有するコスト
の三次元凹部領域を示す。この領域は３つのチップのピ
ンの平均値ＡＶＧＮＲ＝（Ｎ１＋Ｎ２＋Ｎ３）／３を中
心としている。この領域はこの平均値の約±１０％〜２
０％の間の大きさを有する。このシステム１００の実施
例では、ピン数は２０８ピンに等しくなるように選択さ
れている。システム１００との関連いおいて、ほぼ均等
なこのピンの関係により、チップおよびボードのコスト
の双方の観点から、低コストのシステムを提供してい
る。
【０３３８】図５９は、図６のＰＰＵ１１０およびキー
ボードコントローラ１１８の改良されたシステムの組み
合わせのための改良されたスヌーピング実施例である。
この実施例のバックグラウンドは、テキサスインスツル
メンツ社１９９２年のＴＡＣＴ８４５００ＥＩＳＡチッ
プセット６〜４８、４９ページに記載されており、これ
を参考例として引用する。キーボードコントローラＫＢ
Ｃ１１８は、８０４２コンパーチブル態様またはＩＢＭ
ＰＣ ＡＴコンパーチブル態様で作動し、比較的低速
度のマスクＲＯＭプログラムされる（すなわち再プログ
ラム可能な）マイクロコントローラである。従来システ
ムにおけるＫＢＣ１１８は、８０８６ＣＰＵに対するリ
セット信号をアサートすることによって保護モードから
リアルモードに従来の８０８６ＣＰＵを時々切り替えて
いた。初期の８０８６ＣＰＵは、わずかＩＭ（２の２０
乗）まで広がるアドレス空間を有していたが、最近のｘ
８６ＣＰＵはＩＭを越える拡張アドレス空間を有してい
るので、アドレスビットＡ２０に対しマスクビットを設
ける必要が生じた。例えばページングを行う場合、シス
テムは１Ｍ−３２Ｋから１Ｍ＋３２ＫまでのページＰを
セットアップできる。Ａ２０Ｍマスク信号を使用するだ
けで、ＣＰＵは保護モードでは１Ｍから１Ｍ＋３２Ｋま
でのエリア５９５０にアクセスでき、またはリアルモー
ドでは（１Ｍ＋３２Ｋの代わりに）０から３２Ｋまでの
エリア５９５５にアクセスできる。従って、信号Ａ２０
ＭおよびＲＳＴＣＰＵは共にこのｘ８６システムの特徴
をサポートするように働く。
【０３３９】ＫＢＣ１１８は、比較的低速のマイクロコ
ントローラであり、ある種のオペレーティングシステム
の機能は保護モードとリアルモードとの間の多数の切り
替え動作を必要とするので、ＫＢＣ１１８に応答する際
のラテンシー（遅延）のために、これまではシステムの
性能がスローダウンしてきた。実際に、ラテンシーが保
護モードからリアルモードへの切り替え動作を行い、ソ
フトウェアがラテンシー期間の第１の部分の間でコード
の実行をし続けた後に、まずキーボードコントローラ出
力を発生することにより、このラテンシーを活用するよ
うなソフトウェアもある。
【０３４０】ＰＰＵ１１０は、ＰＰＵ１１０のアドレス
Ａ８のためのＰＣＩコンフィギュレーションスペース内
にコンフィギュレーションビットＫＢＣＳＮＰＥＮビッ
ト７を有する。このＫＢＣＳＮＰＥＮビットはバス９０
４からＰＯＲＴ９２ｈを通る入力コマンドを待つ回路を
イネーブルまたはディスエーブルし、Ａ２０ＭおよびＲ
ＳＴＣＰＵピンを附勢する。ＢＩＯＳソフトウェアのオ
ペレーションは、このＫＢＣＳＮＰＥＮビットをセット
すべきかしないかを決定する。
【０３４１】システム１００およびＰＰＵ１１０の実施
例は、ＰＰＵ１１０内の高速ＡＴバス９０４を直接モニ
タリングすることにより、ＫＢＣ１１８の高速エミュレ
ーションを行うためのキーボードエミュレーションＫＢ
Ｃ ＥＭＵを含む。このＫＢＣ ＥＭＵは高速ＡＴバス
９０４、ＰＣＩバスインターフェースおよびＰＣＩコン
フィギュレーションレジスタと同じシングルチップ上に
ある。ソフトウェアにコンパーチビリティを与えるた
め、このＫＢＣ ＥＭＵには、そのＡ２０ＭおよびＲＳ
ＴＣＰＵ出力上の、所定のまたはレジスタプログラマブ
ルな遅延が適当に与えられ、あるシステム内でＫＢＣ１
１８のラテンシー期間の一部に侵入する現存するソフト
ウェアのオペレーションによって占められるインターバ
ルだけをカバーしている。ＫＢＣ ＥＭＵはシステムの
オペレーションを改良するよう、できるだけ高速でこれ
ら信号を発生するハードウェアを有するようになってい
る。かかるソフトウェアがシステムにない場合、ハード
ウェアによって認められる範囲でできるだけ高速となる
ようにＫＢＣ ＥＭＵのインターバルを確立する。
【０３４２】この構造および方法は、ライン５９２０上
での表示されたシーケンスの入力コマンド、例えばコマ
ンドがキーボードコントローラ１１８に達するのを防止
したり、Ａ２０ＧおよびＣＰＵリセットＲＣ＃信号に関
連したコマンドをフィルタで除いたり、かかるコマンド
が送られた際にＰＰＵがかかるコマンドに対するＫＢＣ
１１８のＡ２０ＧおよびＲＣ＃出力５９１０によってＫ
ＢＣが応答しないようにＰＰＵ１１０からＫＢＣ１１８
への禁止信号を送らないようにする別のタイプの初期の
方法とは異なっている。
【０３４３】一実施例におけるキーボードコントローラ
１１８としては、三菱電機のＭ３８８０２Ｅ２ＦＰチッ
プが適当である。ＫＢＣ１１８上の入力ＤＱ０−７に
は、ＸＤバス１１６上の８ビットワイドなデータが結合
されている。ＰＰＵ１１０によりＰＰＵ１１０のＫＢＤ
ＣＬＫピンからＫＢＣ１１８のＸＩＮ入力にキーボード
クロックソースラインＬＫＢＤＣＬＫが供給される。Ｐ
ＰＵ１１０によって出力されるライン５９３０内の第２
ラインＲＳＴＸＤ＃はＫＢＣ１１８のＲＥＳＥＴ＃入力
をＰＰＵ１１０のＲＳＴＸＤ＃ピンに接続している。
【０３４４】ＫＢＣ１１８とキーボードＫＢＤまたはマ
ウスＭＳとの間のライン５９１０は次のとおりである。 ＫＢＤＩＲＱ キーボードインターラプトリクエスト ＫＣＬＫ キーボードクロック ＫＤＡＴＡ キーボードデータ ＭＳＩＲＱ マウスインターラプトリクエスト ＭＳＣＬＫ マウスクロック ＭＳＤＡＴＡ マウスデータ ＰＰＵ１１０をＫＢＣ１１８との間のライン５９２０は
次のとおりである。 ＸＤ０−７ データ ＸＤＷＲ♯ ＫＢＣのＩＯＷ＃へのＸＤの書き込み ＸＤＲＤ♯ ＫＢＣのＩＯＲ＃へのＸＤの読み出し ＫＢＤＣＳ♯ ＫＢＣのＣＳ＃へのＫＢＣチップ選択 ＸＡ１ ＫＢＣのＳＡ２ピンへのアドレスライ
ン
【０３４５】システム１００およびＰＰＵ１１０の動作
の結果は、制御信号のスウィフト発生だけでなく、フィ
ルタリングをすることなく意図する態様でキーボードコ
ントローラ１１８の作動でもあるので、コントローラ１
１８をポーリングするアプリケーションソフトウェアは
意図するオペレーションからの出発点を探すことができ
ない。
【０３４６】図６のシステム１００では、キーボードコ
ントローラ１１８への入力は禁止もされなければ、フィ
ルタで除かれることもない。Ａ２０Ｇ（ゲートＡ２０）
およびＲＣ＃（リセットＣＰＵ）と称されるキーボード
コントローラＫＢＣの２つの出力は、単に切り離された
ままである。このように、ＫＢＣＡ２０ＧおよびＲＣ＃
信号のための回路をルート化するオンチップＰＰＵ１１
０は不要とされ、この実施例ではポート９２ｈを備えた
出力ロジックに直接ＫＢＣ ＥＭＵ回路が結合される。
【０３４７】ＰＰＵ１１０内のＰＣＩコンフィギュレー
ション空間内の雑レジスタ内で、更にビット１と表示さ
れたキーボードコントローラエミュレータイネーブル信
号ＫＢＣ ＥＭ ＥＮが構成される。ロジック（論理）
１となった時のこのエミュレータイネーブルビット１
は、図５７のハードウェアエミュレータＫＢＣ ＥＭＵ
の動作をイネーブルし、ロジック（論理）０となった
時、ＫＢＣ ＥＭＵをディスエーブルする。このよう
に、更に別の実施例におけるプリント回路ボード３０２
上のＫＢＣ１１８出力Ａ２０ＧおよびＲＣ＃により、Ｐ
ＰＵ１１０の出力Ａ２０ＭおよびＲＳＴＣＰＵが適当に
ＯＲ演算され、一方、ＰＰＵ１１０へのＡ２０Ｇおよび
ＲＣ＃入力が複雑になること、および不要なピンの出費
を防止している。
【０３４８】図６０は、図１１のＰＰＵ内のオーディオ
出力のタイマー制御のためのオーディオタイマー実施例
である。ＡＮＤゲート６０１０は２つの入力、デジタル
状のスピーカオーディオデータのための第１入力および
ＰＣＵ１１２のＳＰＫＲＯＵＴピンに接続された出力を
有する。ＡＮＤゲート６０１０の第２入力は他のぺージ
に作表したＰＣＵ１１２内の雑レジスタのビット１（Ｓ
ＰＫＥＮ）に結合されている。ソフトウェアはＰＣＵ１
１２内のレジスタビット１をオペレートし、図６のサウ
ンド回路１６０に接続された図５内のサウンド出力を制
御することが好ましい。
【０３４９】図６１は、図５〜７のシステムのパワーマ
ネジメント回路に接続するための、図８、６１および６
２のボード３００のセグメント化されたパワー導体面内
のセグメントに接続された電流センサ６１０５の電気図
である。電流センサ６１０５はセンサ選択カウンタＣＴ
Ｒに応答するアナログサンプリングマルチプレクサ６１
１０により多重化され、キーボード３０２の別セグメン
トの電流消費量、よって電力消費量を表示するデジタル
信号のうちの１ビットまたは所望する２−３ビットへア
ナログ−デジタルコンバータＡＤＣ６１１５によって変
換される電流レベルを有する。余分な出費が正当なもの
であれば、より多いビットのアナログ対デジタル変換を
使用できる。クロック信号ＣＬＫ１およびＣＬＫ２は、
必要なようにカウンタＣＴＲおよびＡＤＣ６１１５へ送
られ、これらの機能によりこれらをステップする。次
に、こうして得られたデジタル情報のビットは、デマル
チプレクサ６１２０およびＣＴＲによりデマルチプレク
ス化され、バス９０４によりアクセス可能なアクティビ
ティレジスタ６１０５のセクションへ入力され、メモリ
１０６に記憶され、図４６のステップ４６４０の基準関
数Ｆに直接、または時間平均値として組み込まれる。低
電流はシステムアクティビティへの寄与が低いことを示
唆しているので、ＡＤＣ６１１５からのビットはデマル
チプレクサ６１２０により適当に相補化され、またはあ
るプロセス実施例においては基準関数に対する逆タイプ
の寄与分を発生するように使用される。
【０３５０】図６２は、ボードの異なるセグメントに異
なる電源電圧を選択的に供給するための、図８のプリン
ト回路ボードにおけるセグメント化された電力導体面の
平面図である。異なるＶＣＣのセグメントまたは領域
の、ジグソーのような関係に留意されたい。
【０３５１】図６３は、回路１９３６の代わりに図２１
で使用するための電源回路１９３６Ａの別の実施例であ
る。コインセル形ダイオード１９４４、抵抗器１９４６
およびＲＣネットワーク１９１２、１９１４からＲＴＣ
ＲＣＬＲ＃は図１２に関連している。入力ＲＴＣＰＷＲ
はＲＴＣＰＷＲ抵抗器６３１０が抵抗器１９１２への電
源側に接続されている第２ＲＣネットワークを設けたこ
とにより、入力ＲＴＣＰＷＲはＲＴＣＲＣＬＲ＃から結
合が外されている。ピンＲＴＣＰＷＲと共通ＧＮＤとの
間にはバイパスコンデンサ６３１２が接続されている。
【０３５２】トランジスタネットワーク６３２０は、電
源ＶＣＣをコインセル形ダイオード１９４４のカソード
および抵抗器１９１２および６３１０に結合している。
ＰＮＰバイポーラ電源スイッチングトランジスタ６３３
０は、そのエミッタが電源１７２ＶＣＣに接続され、そ
のコレクタがコインセル形ダイオード１９４４に接続さ
れ、そのベースがベースドライブＮＰＮバイポーラトラ
ンジスタ６３３５のコレクタに接続されている。トラン
ジスタ６３３５のベース自体は、電源ＶＣＣとアースと
の間に直列接続された抵抗器６３３７および６３３９を
有する分圧器によって信号が送られている。このよう
に、ＶＣＣがパワーアップ時に上昇するか、またはパワ
ーダウン時に降下すると、トランジスタ６３３５内のベ
ース電流が大きくなり、このトランジスタをオンにし、
よってトランジスタ６３３０においてベース電流が大き
くなり、このトランジスタをオンにするだけでなく、コ
ネクタ１９３２におけるコインセルからのバックアップ
電力のための、代わりのＲＴＣ回路にＶＣＣを供給す
る。この構造は電源電圧の信頼性のあるグリッジのない
電源となっている。
【０３５３】図６４は、図３のドッキングステーション
の実施例におけるバスインターフェース回路実施例のブ
ロック図である。ＰＣＩ／ＩＳＡインターフェース６４
１０およびＰＣＩ／ＰＣＩインターフェース６４２０の
双方は、コネクタ６５への同じＰＣＩラインに接続され
ており、最後に、左側のノートブックコンピュータ６に
接続されている。制御ライン６４３０は、インターフェ
ース６４１０と６４２０とを接続している。
【０３５４】図６５は、図３のドッキングステーション
の実施例における別のバスインターフェースの回路の実
施例のブロック図である。コネクタ６５へのラインには
ＰＣＩ／ＰＣＩインターフェースしか接続されていな
い。ここでドッキングステーションＰＣＩバス７１は、
ＰＣＩ／ＩＳＡインターフェース６５２０への接続点で
ある。制御ライン６５３０はインターフェース６５１０
と６５２０とを接続している。その他の番号は比較のた
め図３のシステム要素に対応している。
【０３５５】図６６は、図５５と共にこれまで説明した
別のデュアルＶＣＣ電力低減回路の実施例の略図であ
る。
【０３５６】図６７は、ビデオテレ会議機能およびバッ
テリープラットフォームを備えた２つのワイヤレスノー
トブックコンピュータの図である。図１の要素に対応す
る要素は同じままである。図６７および６８において、
ＬＣＤディスプレイの上の蓋２１の中央に小型ビデオＣ
ＣＤカメラ６７１０またはその他の適当なカメラが取り
付けられている。このカメラ６７１０はビデオインター
フェース回路５２に結合されており、この回路は次に、
図６８のノートブックコンピュータ６のワイドバンドの
ＰＣＩバス１０４に結合されている。更にＬＣＤディス
プレイの上方の蓋２１に取り付けられた図６７のマイク
６７２０は、ＡＵＤＩＯ回路に接続され、そのマイクの
オーディオ出力は図６８のＰＰＵ１１０およびＭＰＵ１
０２による更なる音声認識および応答ができるよう、デ
ジタル処理され、結合されている。
【０３５７】ノートブックコンピュータ６用のバッテリ
ー寿命は、ポータブルバッテリーＢ２によって長くされ
ている。このバッテリーは平らな、すなわちプレート状
のシールされた頑丈なコンテナを有し、このコンテナは
ノートブックコンピュータのプラットフォームを兼ねて
いる。ゴムの脚６７３０は６７３５のような導電性のネ
ジまたはスナップスタッドを有し、これらスタッドは通
路６７３５および６７４０を通って突出している。左側
の前方および後方の通路はバッテリーの電極に内部接続
するよう、絶縁性の容器兼プラットフォームの本体に成
形されたねじ切りされた導電性金属カラーである。右側
の前方および後方の通路も同じであるが、ここでは貫通
孔として示されている。図６８では、バッテリーＢ２へ
の電気接続部はノートブックコンピュータ６のＰ．Ｓ．
／システム制御ブロックに結合されている。
【０３５８】バッテリーＢ２はリチウムイオン、ニッケ
ルカドミウム、水素化ニッケル、アルカリおよび鉛酸等
の種のグループから選択された化学薬品を含む。バッテ
リーの化学薬品のタイプの選択は電流密度、電流および
電圧レベル、ピークレベルおよび平均レベルでの電力消
費レートおよびバッテリー寿命等のファクタに応じて決
まる。プラットフォーム用には鉛酸が多少好ましいが、
上記バッテリーの化学薬品およびその他の化学薬品も適
当である。
【０３５９】プラットフォームの形状はノートブックコ
ンピュータ６に対する無線エネルギーを受信できるよう
な輻射性および誘導性を備えるだけでなく、その他のコ
ンピュータの特性を高める機能を有する。ここで、コン
ピュータプラットフォームの要素は重要な製造物である
だけでなく、電気的なプラットフォームの要素と組み合
わされたコンピュータの組み合わせにも寄与している。
【０３６０】内部のワイヤレスモデムによって、ノート
ブックコンピュータ６のコードレス操作ができ、この内
部モデムは電話回線に接続するためのワイヤレスウォー
ルインターフェース６７５０と通信する。電話接続回線
を使用するかどうかはオプションであり、ワイヤレスウ
ォールインターフェースはかかる回線接続のための電話
ジャックを含む。
【０３６１】ノートブックコンピュータ６の左側前方の
背部にコネクタ６７６０が設けられており、図１のフロ
ッピーディスクドライブを手動で引き出したり挿入した
りできるようになっており、更に同じ挿入可能な横断面
のＣＤ−ＲＯＭドライブまたはバッテリーパックをその
左側開口部に手動で置換できるようになっている。
【０３６２】図１のトラックボール２６は、図６７のフ
ィンガーおよび／またはペン感応面およびセンサ回路６
７８０と置換し、カーソルを制御し、データ入力および
認識が可能となっている。表面を横断するよう、手動で
移動するようになっているか、またはユーザーの手の中
のワイヤレスマウストラックボールを手動操作するよう
な形状になっている、図６７内のワイヤレスマイクは、
図６８のワイヤレスマウスインターフェース６７９０と
通信する。
【０３６３】図６８は、ちょうど説明したバッテリープ
ラットフォームの接続部の一部を略図にした、図６７の
ノートブックの各々のブロック図である。
【０３６４】図６９は、ノートブックコンピュータおよ
びドッキングステーションシステムのための別の回路お
よび接続部のブロック図である。図６９において、コネ
クタ６０−６４は極めて低コストとなり、最小の回数の
接続および切り離しですむような寿命となるように選択
されている。コネクタ４５および６５は、頑丈で、かつ
何回も接続と切り離しを行うことができるように選択さ
れている。付加導線６９０５は、コネクタ４５または６
５、またはその双方を通してワイドバンドのバス１０４
の他に信号を送るように配線されている。コネクタ６０
−４５をバックアップするためのラインを含み、これら
コネクタのラインはドッキングステーション７の周辺機
器、例えばプリンタ、ＦＤＤ、ＭＳ、ＫＢＤ、モニタ８
およびＨＤＤに接続されている。更に、ライン６９０５
はノートブックコンピュータ６およびドッキングステー
ション７内の所定のサイドバンド信号化ライン６９１０
を含み、ＰＰＵ１１０とＰＣＩ／ＩＳＡバスインターフ
ェース回路、すなわちチップ６９２０との間で双方向に
通信するようになっている。図６９の実施例における物
理的および電気的な構造の改良の結果、信頼性、経済性
および性能上の利点が得られている。
【０３６５】図７０は、図６９のシステム内で使用され
るサイドバンド信号化回路および方法のより詳細なブロ
ック図である。図７０において、ＰＣＩバス１０４はマ
イクロプロセッサＭＰＵ１０２、カードインターフェー
スチップＰＣＵ１１２、周辺ユニットＰＰＵ１１０およ
びバッファ７３に接続されている。バッファ７３はノー
トブックコンピュータ６のバス１０４をドッキングステ
ーション７のＰＣＩ／ＰＣＩインターフェース７２に接
続し、このインターフェースは次にライン６９１０を介
してＰＣＩ／ＩＳＡブリッジ回路６９２０、更に種々の
スロットおよび回路ボードまたはカード７９、７７等へ
のドッキングステーションのＰＣＩスロットバス７１に
も接続されている。ＰＣＩ／ＩＳＡブリッジ６９２０
は、ドッキングステーションＩＳＡスロットバス８３お
よびＩＳＡスロットおよび回路カード５１、９７等に接
続している。
【０３６６】ＰＰＵ１１０は、図１５のＤＭＡコントロ
ーラ９１０、図１１、３８および４３のインターラプト
コントローラ回路９１４、ＸＤ／ＩＤＥインターフェー
ス９３４、フロッピーディスクコントローラ９３２、図
１１の他の回路のうちのシリアルポートＳＩＯ９３６お
よびパラレルポート９３８を有する。更に、（ＳＩＯ９
３６とは別の）シリアルポート回路７０１０が結合され
ており、この回路はサイドバンド信号ライン６９１０を
介してドッキングステーション内のインターフェース回
路６９２０内のシリアルポート回路７０２０と双方向に
通信する。サイドバンド信号ライン６９１０では、クロ
ック信号ラインＣＬＫはタイミングを行い、１つ（また
は所望すればそれ以上の）シリアルデータラインＳＥＲ
ＩＡＬＤＡＴＡがドッキングステーション７からの所定
のＩＳＡ制御信号をシリアルに表示する時間多重化され
たビットを送り、ドッキングステーション７はノートブ
ックコンピュータ６内のＰＰＵ１１０内のＤＭＡコント
ローラ９１０およびインターラプトコントローラ９１４
によって利用されることが好ましい。
【０３６７】ＩＳＡバスは下記のように作表された名称
および入出力数字を備えた多数のラインを有する。前に
−のついた名称の信号は低レベルアクティブであること
を示す。
【０３６８】
【表１】 信号の名称 Ｉ／Ｏ ＩＲＱ１５，１４，１２−９，７−３ Ｉ ＤＲＱ７−５，３−０ Ｉ −ＤＡＣＫ７−５，３−０ Ｏ −ＭＡＳＴＥＲ Ｉ ＯＷＳ Ｉ −ＳＭＥＭＷ Ｏ −ＳＭＥＭＲ Ｏ −ＭＥＭＷ Ｉ／Ｏ −ＭＥＭＲ Ｉ／Ｏ −ＭＥＭ ＣＳ１６ Ｉ −Ｉ／Ｏ ＣＳ１６ Ｉ −ＩＯＷ Ｉ／Ｏ −ＩＯＲ Ｉ／Ｏ −Ｉ／Ｏ ＣＨ ＣＫ Ｉ ＳＤ１５−０ Ｉ／Ｏ −Ｉ／Ｏ ＣＨ ＲＤＹ Ｉ ＡＥＮ Ｏ ＳＡ１９−０ Ｉ／Ｏ ＲＥＳＥＴ ＤＲＶ Ｏ ＣＬＫ Ｏ ＬＡ２３−１７ Ｉ／Ｏ −Ｒｅｆｒｅｓｈ Ｉ／Ｏ Ｔ／Ｃ Ｏ ＢＡＬＥ Ｏ ＯＳＣ Ｏ ＳＢＨＥ Ｉ／Ｏ
【０３６９】この例におけるドッキングステーション７
のＩＳＡスロットバス８３は、上記ラインを有する。ブ
リッジ回路６９２０はＩＳＡバス８３を制御する。ＰＰ
Ｕ１１０は図１１および１４のブリッジ回路９０２によ
って制御される改良された高速のオンチップＩＳＡバス
９０４を有する。ＰＰＵ１１０はドッキングされていな
い場合（これは他のＰＣＩエージェントが応答しなけれ
ばＰＣＩサイクルに応答することを意味する）、更にＰ
ＣＩバス１０４上で減算デコードされ、ドッキングステ
ーション７にドッキングされている時は、加算デコード
される。ハードウェアトラップピンまたはレジスタビッ
トはＰＰＵ１１０が加算デコードするかどうかをプログ
ラムするのに使用される。減算的にデコードされるドッ
キングステーション７のチップまたはカードの識別は、
ブリッジ回路６９２０によって決定される。
【０３７０】本明細書に説明するシステムのいずれかを
改良するための、次に説明するドッキングステーション
とノートブックコンピュータのＤＭＡ／ＩＲＱ制御実施
例では、ＤＭＡコントローラまたは１組のカスケード接
続されたＤＭＡコントローラが経済的な設計をするよう
にシステム内に確立されている。図６９ではシステムと
してのノートブックおよびドッキングステーションのた
めのＤＭＡコントローラは、ノートブックコンピュータ
内のＰＰＵ１１０内のＤＭＡコントローラ９１０となっ
ている。
【０３７１】ノートブックのＰＰＵ１１０とドッキング
ステーションＰＣＩ／ＩＳＡブリッジチップ６９２０と
の間には、サイドバンドシリアルインターフェース信号
ライン６９１０が設けられている。ライン６９２０は２
線式モデムタイプのインターフェースまたは３線式ＲＳ
−２３２装置のような作動的インターフェースであるの
が適当である。
【０３７２】高速シリアルインターフェース７０１０、
６９１０、７０２０を通して通信される信号は次のとお
りである。 信号名 方向（ＮＢ＝ノートブック、 ＤＳ＝ドッキングステーション） インターラプリクエスト ＩＲＱ１５、１４、１２−９、７−３ ＤＳからＮＢへ ＤＭＡリクエスト ＤＲＱ７−５、３−０ ＤＳからＮＢへ ＤＭＡアクノレッジ −ＤＡＣＫ７−５、３−０ ＮＢからＤＳへ マスターリクエスト信号 −ＭＡＳＴＥＲ ＤＳからＮＢへ ターミナルカウント（ＤＭＡ９１０ からの完了信号） Ｔ／Ｃ ＮＢからＤＳへ ＤＭＡコントローラ９１０内のＤＭＡ ２４ビットの現在アドレス（スタート または終了ＤＭＡアドレスは不要） ＮＢからＤＳへ
【０３７３】これら信号のいずれかが値を変えると、こ
の信号は発振場所に応じてドッキングステーション７か
らノートブックコンピュータ６またはその逆方向に自動
的に送信される。各シリアルポート７０１０および７０
２０はシリアルライン６９１０に接続されたシリアル送
信／受信回路７０３０を有し、データインターフェース
はそれぞれのポートで受信されるための情報のためのシ
リアル−パラレルインターフェース７０３５およびそれ
ぞれのポートからシリアル状に送るべきパラレルデータ
を時間多重するパラレル−シリアルインターフェース７
０３０を有する。従って、例えば上記表に記載されたＮ
ＢからＤＳへの情報は、ブロック７０１０ではパラレル
ーシリアルインターフェース７０３０に送られるが、ブ
ロック７０２０ではシリアルーパラレルインターフェー
ス７０３５から送られる。逆に、上記表に記載されたＤ
ＳからＮＤへの情報は、ブロック７０２０ではパラレル
−シリアルインターフェース７０３０へ送られるが、ブ
ロック７０１０ではシリアルーパラレルインターフェー
ス７０３５から送られる。
【０３７４】有利に通信できる別の情報としては、ドッ
キングステーションへのノートブックコンピュータの挿
入時に正のデコードエージェントとして（ＤＳからＮＤ
へ）ＰＰＵ１１０のブロック６９２０より発生される識
別信号およびＮＢ ＤＭＡからＤＳへのＢＵＳＹステー
タス信号がある。
【０３７５】ＮＢ、ＤＳシステム内で１つのＤＭＡとし
てＤＭＡ９１０を使用する利点としては、ＰＣ／ＡＴ
ＩＢＭのコンパーチビリティおよびブリッジ６９２０内
のゲートカウントが少ないことが挙げられる。
【０３７６】図７１は、図７０のサイドバンド信号化回
路および方法の異なる作動例に対する一組の波形図であ
る。
【０３７７】図７１では、ドッキングステーション７内
のブリッジ６９２０からのすべてのＤＭＡ／ＭＡＳＴＥ
ＲはＤＭＡアービットレーションためシリアルインター
フェースを通ってＰＰＵ１１０へ進む。チップ６９２０
からのＤＭＡリクエストが一旦許可される（ＤＡＣＫが
戻される）と、ＤＭＡの現在アドレスがＰＰＵ１１０か
らシリアルインターフェースサイドバンドラインを介し
てチップ６９２０へ転送される。ＤＭＡの現在アドレス
はチップ６９２０のアドレスラッチＣＵＲＲＥＮＴ Ａ
ＤＲ７０５０にロードされると、ＤＭＡサイクルがスタ
ートされる。ＤＭＡ転送の２つのケースを表にし、下記
のようにサブ分割している。
【０３７８】ケース１： メモリの読み出し−−Ｉ／Ｏ
書き込みサイクル
【０３７９】１．１：ノートブックシステム内のＩ／Ｏ
デバイス ＰＰＵ１１０内にターゲットＤＭＡ Ｉ／Ｏデバイスが
ある場合、バスブリッジ９０２を介するＤＭＡコントロ
ーラ９１０は、ＰＣＩバス１０４からメモリ（すなわち
１０６）を読み出し、ターゲットＩ／Ｏデバイスへメモ
リ読み出しＩ／Ｏ書き込みサイクルを発生する。
【０３８０】１．２：ＩＳＡドッキングステーションサ
ブシステム内のＩ／Ｏデバイス しかしながら、ＰＰＵ１１０内にＩ／Ｏデバイスがない
場合、メモリ読み出し中にＤＭＡコントローラ１９０お
よび内部のＤＭＡページレジスタによってメモリ読み出
しアドレスがドライブされる。２つの条件について次の
ように説明する。
【０３８１】１．２．１：条件１：ＰＣＩデバイスまた
はメインメモリによってメモリサイクルが許可される
と、メモリ読み出しサイクルが完了した後、ＰＰＵ１１
０はデータを記憶する。ＰＰＵ１１０は内部サイクルを
発生し、サイドバンドライン６９１０でなくてＰＣＩバ
ス１０を通して記憶データをチップ６９２０の書き込み
バッファへ書き込む。チップ６９２０は疑似的メモリの
読み出しおよび実際のＩ／Ｏ書き込みサイクルを開始
し、ＩＳＡバスサイクル波形に対する図７１の条件１．
２．１波形図に示すように、ＤＭＡ転送を完了するよう
にデータを発生する。
【０３８２】１．２．２：条件２：メモリ１０６または
ＰＣＩデバイスによってメモリ読み出しサイクルが許可
されない場合、ドッキングＩＳＡバス８３に対しＤＭＡ
サイクル全体が再び向けられる。チップ６９２０はドッ
キングＩＳＡバス８３上にメモリ読み出しおよびＩ／Ｏ
書き込みＤＭＡサイクルを発生するが、この理由は、チ
ップはサイドバンドライン６９１０によって先に供給さ
れたばかりのＤＭＡ現在アドレスをラッチ７０５０内に
ラッチしているからである。このサイクルは図７１の条
件１．２．２に示されている。
【０３８３】ケース２： Ｉ／Ｏ読み出し−−メモリ書
き込みサイクル ２．１：ノートブックコンピュータ６システム内のＩ／
Ｏデバイス
【０３８４】２．１．１：ＰＣＩバス上のメモリデバイ
ス ＰＰＵ１１０内にリクエスト中のＤＭＡ Ｉ／Ｏデバイ
スがある場合、ＰＰＵ１１０は対応するＩ／Ｏデバイス
からＩ／Ｏ読み出し信号を発生し、図７１の条件２．
１．１に示されるように、ＰＣＩバス１０４へのメモリ
書き込みサイクルを開始する。
【０３８５】２．１．２：ＩＳＡドッキングＩＳＡバス
８３上のメモリデバイス ノートブックコンピュータ６またはドッキングステーシ
ョン７のいずれかのＰＣＩエージェントがメモリサイク
ルを許可しない場合、チップ６９２０は現在のＰＣＩサ
イクルをアボートし、サイドバンドライン６９１０を介
してラッチ７０５０内に入っていたＤＭＡデータおよび
メモリアドレスと共に、このメモリ書き込みサイクルを
ドッキングステーション内のＩＳＡバス８３へ再び向け
る。このメモリ書き込みサイクルは図７１の条件２．
１．２に示されている。
【０３８６】２．２：ＩＳＡドッキングステーションの
サブシステム内のＩ／Ｏデバイス ＰＰＵ１１０内にリクエスト中のデバイスがない場合、
チップ６９２０はこのチップ６９２０自体がＰＰＵ Ｄ
ＭＡコントローラ９１０へ送ったＤＭＡリクエストに対
するＤＭＡアクノレッジに応答し、バス８３上に標準的
なＩＳＡ Ｉ／Ｏ読み出し−−メモリ書き込みＤＭＡサ
イクルを発生する。このサイクル中、ブリッジチップ６
９２０にはデータもラッチされる。ＩＳＡバス８３は減
算的デコードバスであるので、メモリ書き込みサイクル
もＰＣＩバス７１および１０４へ向けられ、サイクルを
許可しているデバイスがあるかどうかを見る。ＰＣＩデ
バイスによってメモリサイクルが許可されていれば、Ｄ
ＭＡサイクル全体を完了する。許可されていない場合、
ＩＳＡサイクルは最初に完了されているので、ブリッジ
チップ６９２０はターゲットアボートサイクルを実行す
るだけである。
【０３８７】このように、ＰＣＩバスインターフェース
設計が最小となり、ＩＳＡ ＤＭＡサイクルが完全にコ
ンパーチブルであるという利点が得られる。
【０３８８】ケース３： ＩＳＡマスターモード ＰＰＵ１１０がＤＭＡアクノレッジサイクル中にアクテ
ィブなドッキングＭＡＳＴＥＲ＃信号をサンプリングす
るときはいつも、このＭＡＳＴＥＲがデアサートされる
まで、ブリッジチップ６９２０にＰＣＩバス制御信号が
転送される。換言すれば、ＰＰＵ１１０はＤＭＡタスク
を行うようにはサポートされない。ＭＡＳＴＥＲ＃信号
は一実施例内のＤＭＡコントローラ９１０へ適当にルー
ト化されるか、またはＰＣＩアービッタ９０６へルート
化される。このアービッタでは、新しいマスターである
ドッキングステーション７内のＩＳＡカードにマスター
シップが許可される。
【０３８９】ＩＳＡの仕様はメモリ間またはＩ／Ｏ間の
転送を要求していないので、このための手段は説明しな
いこととする。本明細書には数個の好ましい実施例が記
載されている。本発明の範囲は特許請求の範囲内で記載
した実施例と異なる実施例も含むと解すべきである。
【０３９０】例えば、カラーディスプレイデバイスは、
ラスタースキャンされるブラウン管またはその他のラス
タースキャンされるデバイス；ラスタースキャンされ
ず、平行ラインまたはフレームドライブを有するデバイ
ス；カラープリンタ、フィルムフォーマッタまたはその
他のハードコピーディスプレイ；液晶、プラズマ、ホロ
グラフィ、変形可能なマイクロミラー、電界放出または
他のＣＲＴの他のディスプレイ、または非ＣＲＴ技術；
または非平面画像形成技術を使用した三次元または他の
デバイスとすることができる。
【０３９１】本明細書の説明内のマイクロコンピュータ
なる用語は、マイクロコンピュータはメモリを必要とす
るが、マイクロプロセッサはメモリを必要としないこと
を意味するのに用いられている。本明細書におけるこの
ような用語は、これら用語を同義語にすることもでき、
均等物を意味するように使用されている。「処理回路」
なる用語はＡＳＩＣ（特殊アプリケーション用集積回
路）、ＰＡＬ（プログラマブルアレイロジック）、ＰＬ
Ａ（プログラマブルロジックアレイ）、デコーダ、メモ
リ、ソフトに基づかないプロセッサ、または他の回路も
しくは任意のアーキテクチャのマイクロプロセッサおよ
びマイクロコンピュータ、またはそれらの組み合わせを
含むデジタルコンピュータを包括する。これら用語は、
本発明の範囲を解釈するに当たり、非限定的なものであ
ると解釈すべきである。
【０３９２】内部および外部の接続はオーミック接触、
容量性結合、介在回路を介する直接または間接的な接続
とすることができる。さらにシリコン、ヒ化ガリウムま
たはその他の電子材料群によるディスクリート部品また
は完全に集積化された回路のみならず、光をベースとす
るか、またはその他の技術に基づく形態で実現が可能で
ある。本発明の種々の実施例は、ハードウェア、ソフト
ウェア、またはマイクロコード化されたファームウェア
を使用できるし、またこれらによって実施できる。プロ
セス図は、マイクロコードおよびソフトウェアに基づく
実施例のためのフローチャートを示すものである。
【０３９３】以上で、図示した実施例を参照して本発明
について説明したが、これら説明は限定的な意味に解釈
すべきものではない。当業者が説明を読めば、図示した
実施例の種々の変形例およびそれらの組み合わせだけで
なく、本発明の他の実施例が明らかとなろう。従って、
添付した特許請求の範囲はかかる変形例または実施例を
含むものである。
【０３９４】図９において、ＭＰＵ１０２はマイクロプ
ロセッサと、メモリコントローラと、ＰＣＩブリッジユ
ニットとを含み、これらはすべて単一集積回路チップ上
に設けられる。
【０３９５】この好ましい実施例の特徴は次のとおりで
ある。 集積化された４８６クロック２倍スタティックコア ３．３Ｖでの５０ＭＨｚおよび６６ＭＨｚの動作 内部４８６ＣＰＵバスへの直接高速バスインターフェー
ス 集積化された８Ｋバイトのキャッシュ
【０３９６】高度なパワーマネジメントソフトウェアを
サポートしていること システムマネジメントモードのハードウェア 高優先度のシステムマネジメントインターラプト（ＳＭ
Ｉ） サスペンドモード（ハードウェアおよびソフトウェアで
介しされる）
【０３９７】集積化された５０ＭＨｚおよび６６ＭＨｚ
のメモリコントローラ ５０および６６ＭＨｚでの６０ｎｓでのアクセスに対し
て最適化されたプログラマブルＤＲＡＭ ３．３Ｖおよび５ＶのＤＲＡＭをサポートしていること 外部バッファ化を行うことなく４つの３２ビットバンク
内の２５６ＭバイトまでのＤＲＡＭをサポートしている
こと ２５０Ｋ、５１２Ｋ、１Ｍ、２Ｍ、４Ｍ、８Ｍおよび１
６Ｍの非対称および対照的ＤＲＡＭをサポートしている
こと。 シャドー化されたＲＡＭをサポートしていること メインメモリ（ＤＲＡＭ）へＳＭＭメモリがマッピング
されていること ２レベルのＤＲＡＭ書き込みバッファ 集積化された４レベルのＤＲＡＭリフレッシュ待ち行列 プログラマブル書き込み保護領域
【０３９８】ＤＲＡＭのための高度なパワーマネジメン
ト サスペンドリフレッシュ セルフリフレッシュ スローリフレッシュ ＲＡＳリフレッシュ前のＣＡＳ
【０３９９】マスター／スレーブ操作のための集積化さ
れたＰＣＩバスインターフェース図９のマイクロプロセ
ッサ、メモリ制御ユニットおよびＰＣＩブリッジユニッ
ト（ＭＰＵ）１０２は、４８６ＣＰＵ７０１に集積化さ
れており、ＤＲＡＭコントローラ７１８およびＰＣＩイ
ンターフェース７１６は、２０８ピンのＰＱＦＰ（プラ
スチッククワッドフラットパック）パッケージ内に収容
された１つのチップに集積化されている。
【０４００】４８６ＣＰＵコアは、８Ｋバイトの書き込
みスルーな３２ビットの命令／データキャッシュ７０４
を含む。このキャッシュ７０４は１０２４個のセットと
して構成された２方向セットであり、各セットは各４バ
イトの２ラインを含む。このキャッシュはＣＰＵコア７
０２の内部実行パイプラインに迅速に命令およびデータ
を供給することによって、性能全体に貢献している。
【０４０１】ＭＰＵ１０２のパワーマネジメント機能に
よって、マイクロプロセッサが３倍モードにある時の電
流消費量を大幅に低減できる。図２３内のＰＰＵ１１０
に関連して説明したようなハードウェアまたはソフトウ
ェアで開始される動作のいずれかによってこのスタンバ
イモードに入る。このスタンバイモードは図２７に示す
ようなＭＰＵ１０２のマスククロックＭＳＫＣＬＫ入力
ピンを介し、ＣＰＵクロックを変調可能とするので、電
力消費量を低減できる。一旦スタンバイモードとなる
と、図３３を参照して説明したように、サスペンドモー
ドを発生し、外部クロック入力を停止することによっ
て、さらにＭＰＵの電力消費量を低減できる。ＭＰＵ１
０２はスタティックデバイスであるので、クロック入力
が停止されても内部データは失われることはない。
【０４０２】システムマネジメントモード（ＳＭＭ）は
追加インターラプト信号ＳＭＩ＃およびアドレス空間を
提供し、この空間はＩ／Ｏ周辺機器のシステムパワーマ
ネジメントまたはソフトウェアトランスペアレントエミ
ュレーションまたはその他の目的に使用できる。他のイ
ンターラプトよりも優先度の高いシステムマネジメント
インターラプト（ＳＭＩ）を使用することによって、Ｓ
ＭＭに入ることができる。プロテクトされたＳＭＭアド
レススペース内で作動中、ＳＭＩインターラプトルーチ
ンはオペレーティングシステムまたはアプリケーション
プログラムと干渉することなく実行できる。ＳＭＩの受
信後、ＣＰＵの一部を自動的にセーブし、ＳＭＭに入
り、ＳＭＭアドレス空間でプログラムの実行を開始す
る。ＳＭＭのメモリのロケーションおよびサイズは、プ
ログラマブルである。４８６コア命令セットのうちの７
つのＳＭＭ命令は、ＳＭＭモードとなっている時の全Ｃ
ＰＵステートのセーブおよび回復を可能にする。
【０４０３】図９において、ＭＰＵ１０２は２５６Ｍバ
イトまでのＤＲＡＭメモリ１０６をサポートする高性能
ＤＲＡＭコントローラ７１８を統合している。更に、メ
モリインターフェースバッファ７２０は３．３Ｖまたは
５Ｖで作動するようにプログラムできる。ＤＲＡＭコン
トローラ７１８は６０ｎｓおよび８０ｎｓのアクセスを
サポートするようにプログラムできる。スロー、セル
フ、サスペンドおよびＲＡＳ前のＣＡＳリフレッシュを
含む種々のリフレッシュモードがサポートされている。
【０４０４】ＰＣＩ２．０仕様に合致するオンチップＰ
ＣＩインターフェース７１６（バスブリッジ）が適当に
設けられている。ＰＣＩインターフェース７１６は、Ｃ
ＰＵと高速ＰＣＩバス１０４との間でＣＰＵによって開
始される転送がなされる時のバスマスターおよびＰＣＩ
で開始される転送用のターゲットとして働く。パワーマ
ネジメントをサポートする重要な特徴は、ＣＰＵがＤＲ
ＡＭ１０６または内部キャッシュ７０４をアクセスして
いる際のＰＣＩバスサイクルを禁止するのに使用される
バスクワイエットモードである。
【０４０５】ＭＰＵ信号ピンの機能の説明を次の表に示
す。
【０４０６】
【表２】
【０４０７】
【表３】
【０４０８】
【表４】
【０４０９】
【表５】
【０４１０】
【表６】
【０４１１】
【表７】
【０４１２】
【表８】
【０４１３】
【表９】
【０４１４】
【表１０】
【０４１５】
【表１１】
【０４１６】
【表１２】
【０４１７】
【表１３】
【０４１８】
【表１４】
【０４１９】
【表１５】
【０４２０】
【表１６】 注 １） ピン１，８，１７，２１，３４，４３，４７，５
４，１４０，１４９，１５６，１６２，１６６，１７
２，１７５，１８３，１９０，１９９，２０１，および
２０８（計２０個） ２） ピン６，１０，１９，３２，３６，４５，５２，
５３，６０，６９，７３，８６，９５，９９，１０４，
１１０，１１４，１２３，１３２，１３８，１４７，１
５１，１５７，１５８，１５９，１６０，１６１，１６
４，１７３，１７４，１７７，１８８，１９２，および
２０３（計３４個） ３） ピン７７，１０３，および１２２（計３個） ４） ピン５８，６２，７１，８４，８８，９７，１０
５，１１２，１２１，１２５，および１３６（計１１
個） ５） ピン１６８，１７０，１８７，および１８９（計
４個）
【０４２１】ＲＥＳＥＴ信号がアサートされると、埋め
込まれた４８６コアプロセッサ７０２が初期化される。
プロセッサ７０２はリアルモード（８６８６モード）と
なり、次の表に示された信号ステートが確立され、次の
表内にリストされたレジスタがそれらの初期化された値
にセットされる。ＲＥＳＥＴはキャッシュ７０４を無効
にし、ディスエーブルし、ページングをオフにしてプロ
セッサ７０６のクロック回路を非クロック倍化モードに
戻す。ＲＥＳＥＴがアサートされるとマイクロプロセッ
サ１０２はすべてのローカルバスアクティビティおよび
すべての内部実行を終了させる。ＲＥＳＥＴがアサート
される時間中、内部パイプラインがフラッシュされ、命
令の実行またはバスアクティビティは行われない。
【０４２２】ＲＥＳＥＴのデアサートから約３５０〜４
５０のＣＬＫ２クロックサイクル（図３６のＨＣＬＫ
２）（セルフテストが必要であれば更に２２０＋６０サ
イクル）の後にプロセッサ７０２は物理的メモリの頂部
（アドレスロケーションＦＦＦＦ ＦＦＦ０１）にて命
令の実行を開始する。第１インターセグメントＪＵＭＰ
またはＣＡＬＬが実行されると、図９におけるローカル
バス７１４のアドレスラインＡ３１−Ａ２０はコードセ
グメントの相対的メモリアクセスサイクル中に低レベル
にドライブされる。これらアドレスラインが低レベルで
ある間、マイクロプロセッサ１０２はプログラムの実行
を介してシステムの特殊な初期化が行われるまで、物理
的アドレス空間のうちの最も低い１Ｍバイト内だけにあ
る命令を実行する。
【０４２３】
【表１７】
【０４２４】
【表１８】
【０４２５】４８６ＣＰＵコア７０２の内部回路は、テ
キサスインスツルメンツ社から入手できるＴＩ４８６マ
イクロプロセッサ；レファレンスガイド１９９３に図解
され、詳細に説明されており、このレファレンスガイド
を参考例として引用する。
【０４２６】このクロック回路７０６は「電源の変動に
よる影響を少なくした電圧制御式発振器およびシステ
ム」を発明の名称とし、１９９３年１０月８日こ出願さ
れた米国特許出願第０８／１３３，４９７号に記載され
ており、この出願を参考例として引用する。
【０４２７】図９において、ＰＣＩバスブリッジ７１６
は、ＭＰＵ１０２の他の部分とＰＣＩバス１０４との間
のインターフェースとなっている。集積された４８６コ
アプロセッサ７０１およびメモリコントローラ７１８、
７２０のサブシステムは、ＰＣＩブリッジ７１６を介し
てＰＣＩバス１０４に接続されている。ＰＣＩブリッジ
７１６は集積４８６コアプロセッサ７０１のローカルバ
ス７１４のアドレス空間をＰＣＩ１０４のアドレス空間
にマップ化し、４８６コアプロセッサがＰＣＩコンフィ
ギュレーション空間にアクセスできるようにするメカニ
ズムとなっている。ＰＣＩブリッジ７１６は低ラテンシ
ーなパスとなっており、４８６コアプロセッサはメモリ
Ｉ／Ｏ空間にマップ化された他のＰＣＩエージェントに
このパスを通して直接アクセスする。更にＰＣＩブリッ
ジ７１６はＭＰＵ１０２外のＰＣＩマスターが直接メイ
ンメモリにアクセスできるようにする高バンド幅パスを
提供している。ＭＰＵ１０２は本明細書に記載した原理
に従い、０ＭＨｚから２５または３３ＭＨｚ、更に何百
ＭＨｚもの高い周波数で作動するバスマスター（イニシ
エータ）またはＰＣＩスレーブ（ターゲット）として作
動できる。
【０４２８】ＭＰＵ１０２は２５６バイトコンフィギュ
レーション空間を実現しており、この空間はＰＣＩエー
ジェントを構成するためのレジスタ７１２のための物理
的アドレス空間である。このコンフィギュレーションレ
ジスタ７１２は、インデックス／データレジスタペアを
介してアクセスされる。
【０４２９】メインメモリアクセスに対するＰＣＩバス
１０４にとって、ＭＰＵ１０２はＰＣＩバス１０４上の
ターゲットである。周辺コンポーネントのアクセスへの
ホストに対し、ＭＰＵはＰＣＩバス１０４上のマスター
となっている。このホストはコンフィギュレーションア
ドレス空間および非コンフィギュレーションアドレス空
間の双方に読み出しおよび書き込みできる。ホストがＭ
ＰＵコンフィギュレーションレジスタ７１２にアクセス
しているとき、ＭＰＵ１０２はマスター兼ターゲットの
となっている。ブリッジ７１６からＭＰＵコンフィギュ
レーションレジスタ７１２内のＭＰＰＵ１０２回路によ
りアボートされるコンフィギュレーションサイクルは、
ＰＣＩバス１０４には送られない。
【０４３０】ＦＲＡＭＥ、ＩＲＤＹおよびＴＲＤＹは、
ある種のＰＣＩ制御信号である。ＦＲＡＭＥはＰＣＩ転
送の開始および終了を表示するよう、イニシエータ（マ
スター）によってアサートされる。ＩＲＤＹはデータが
有効（書き込み）であること、またはデータをアクセプ
ト（読み出し）するよう、レディー状態であることを表
示するようイニシエータによってアサートされる。ＴＲ
ＤＹはＰＣＩターゲットによりデータが有効（読み出
し）である、またはデータをアクセプト（書き込み）す
るようレディー状態であるかを表示するよう、ＰＣＩタ
ーゲットによりアサートされる。
【０４３１】ＦＲＡＭＥのアサートによりすべてのＰＣ
Ｉトランザクションが始まり、それによりマスターはア
ドレスおよび制御情報をアドレス／データＡＤおよびＣ
／ＢＥコマンド／バイトイネーブルラインへ載せる。ト
ランザクションが読み出しである場合、バスの方向を回
転し、ターゲットによってドライブできるように次のサ
イクルを使用する。トランザクションが書き込みである
場合、次のサイクルはターゲットに転送すべきデータを
含むデータフェーズとすることができる。
【０４３２】ＩＲＤＹおよびＴＲＤＹの双方がアサート
されるとデータフェーズが完了する。データフェーズ中
にＩＲＤＹまたはＴＲＤＹのいずれかが否定されれば、
例えばバスブリッジ７１６によてウェイトステートが挿
入される。イニシエータが１つのデータ転送しか有して
おらず、マルチプルデータフェーズ、例えばバーストサ
イクルによるサイクル中のようにＩＲＤＹがアサートさ
れると、ＦＲＡＭＥが否定される。バーストサイクルが
生じない場合において、ＩＲＤＹがアサートされるとＦ
ＲＡＭＥが否定される。ＦＲＡＭＥおよびＩＲＤＹの双
方が否定される（高レベル）と、データ転送が完了し、
バス１０４はアイドルサイクルとなる。
【０４３３】ＭＰＵ１０２がＦＲＡＭＥをアサートする
と、システム内のその他のＰＣＩエージェントがバス１
０４のＡＤラインにドライブされているアドレスをデコ
ードする。図５〜７のＰＣＵ１１２、ディスプレイコン
トローラ１１４およびデバイス２１０および２２０は、
システム１００内のアドレスを除くアドレスを確実にデ
コードし、ＰＰＵ１１０は他のデバイスによって請求さ
れていないアドレスを減算的にデコードする。エージェ
ントデバイスがアドレスを自己のものとしてデコードす
ると、そのデバイスは選択ライン上のアクティブ信号Ｄ
ＥＶＳＥＬをアサートすることにより、ターゲットとし
て自らを識別する。５つのクロック内でデバイスが応答
しなければ、ＭＰＵ１０２はマスターアボートによりサ
イクルを終了する。ＭＰＵ１０２がメインメモリ１０６
の転送に対するＰＰＵ１１０のケースのように別のＰＣ
Ｉマスターのターゲットとなっていると、ＭＰＵ１０２
はＤＥＶＳＥＬをアサートし、サイクルをクレームす
る。
【０４３４】バスコマンドは次の表に示されているよう
なマスターＰＣＩデバイスがＭＰＵ１０２にリクエスト
しているトランザクションのタイプをＰＣＩターゲット
デバイスに表示する。入力は１つの実施例に適用し、他
の実施例は各システムの実施例のコマンドおよびアーキ
テクチャに対し適当に選択されたターゲットおよびイニ
シエータとしてのサポートとなる。
【０４３５】
【表１９】
【０４３６】ＭＰＵはマスターとしてバーストサイクル
をサポートできるが、サポートする必要はない。ＣＰＵ
コア７０２のメモリマネジメントユニットＭＭＵには適
当にバーストインターフェースが設けられている。別の
ＰＣＩマスターがメモリにデータをバーストすることを
試みようとしている場合、ＭＰＵのＰＣＩブリッジ７１
６も第１データが転送された後に非バーストモードでＰ
ＣＩバーストサイクルを終了することもできる。しかし
ながらバーストモードでは、バーストサイクルは完了す
るように実行する。ＭＰＵがバースト転送中にＰＣＩバ
スを使用できる時間長さを制限するのにラテンシータイ
マーを適当に使用する。
【０４３７】説明の主題をステータスおよびエラーリポ
ートへ変えると、ＭＰＵ１０２はエラーを取り扱うため
の２つの信号ＰＥＲＲおよびＳＥＲＲを有する。ＰＥＲ
Ｒは特別サイクルを除き、すべてのＰＣＩトランザクシ
ョン中、データパリティエラーをリポートするのに使用
される。ＳＥＲＲはアドレスパリティエラーおよび特別
サイクルデータパリティエラーをデコードするのに使用
される。データを受けるＰＣＩエージェントがデータパ
リティエラーを検出すると、ＰＥＲＲがアサートされる
アドレスパリティエラーまたは特別サイクルデータパリ
ティエラーを検出するＰＣＩエージェントによってＳＥ
ＲＲがアサートされる。エラーが生じた場合、後のレジ
スタの表に記載したように、ブロック７１２内のステー
タスおよびコマンドレジスタ内で適当なステータスビッ
トがセットされる。
【０４３８】更に別のＭＰＵエラーとして、１）存在し
ていないデバイスへのアクセス、または２）リクエスト
を処理できないターゲットへのアクセスがある。ＭＰＵ
１０２がマスターとして所定時間内にＤＥＶＳＥＬに応
答しないデバイスまたは存在しないデバイスにアクセス
しようとする時、ＭＰＵ１０２はマスターアボートを実
行する。ＭＰＵがターゲットデバイスおよびリクエスト
を処理できないターゲットデバイスにアクセスする場
合、ターゲットはアボートする。いずれのケースでもス
テータスおよびコマンドレジスタ内のステータスビット
はマスターアボート（ＭＡＢＴビット）またはターゲッ
トアボートが生じたことを表示するようにセットされ
る。
【０４３９】ＭＰＵ１０２にはマスターにより開始され
たターミネーションのみならず、ターゲットにより開始
されたターミネーションの双方もサポートする。ＦＲＡ
ＭＥおよびＩＲＤＹの双方がバスがアイドル状態にある
ことが表示されるとすべてのトランザクションが終了さ
れる。マスターにより開始されるターミネーションとし
ては、１）サイクルの終了、または２）上記のようなマ
スターのアボート、３）タイムアウトにより終了があ
る。サイクルの完了はＰＣＩトランザクションの正常な
完了である。
【０４４０】タイムアウトターミネーションとは、トラ
ンザクションを完了できる前にラテンシータイマーが終
了することにより、終了したトランザクションを意味す
る。ＭＰＵは、１）再試行、２）アボート、または３）
切り離しのいずれかにより、ターゲットにより開始され
たターミネーションに応答する。
【０４４１】再試行とは、現在ではトランザクションに
応答できず、後にトランザクションを再度試みなければ
ならないことを、イニシエータに通知するターゲットに
よるターミネーションを意味する。
【０４４２】アボートとは、致命的なエラーが生じたこ
と、またはトランザクションに応答できないとターゲッ
トが判断した時にターゲットにより行われるターミネー
ションである。ＰＣＩステータスレジスタ内でターゲッ
トのアボートを受信したステータスビット（ＴＡＢＴ）
がセットされ、ＭＰＵがＰＣＵターゲットアボート条件
を受けたことを表示する。
【０４４３】切り離しとは、第１データフェーズが転送
された後に、ラテンシー時間内にターゲットが応答でき
ないためリクエストされるターミネーションを意味す
る。対照的に、再試行中にはデータは転送されない。Ｍ
ＰＵ１０２は単一データしか転送しない時、この切り離
しはＳＴＯＰがアサートされることを除き、正常なサイ
クルの完了に似ている。ターゲットとしてＭＰＵはトラ
ンザクションを完了する。再試行、切り離しまたはアボ
ート信号は発生されない。
【０４４４】ＭＰＵ１０２はＨＡＬＴおよびＳＨＵＴＤ
ＯＷＮをサポートしている。このホールト命令（ＨＬ
Ｔ）はプログラムの実行を停止し、スタートするまでロ
ーカルバス７１４をプロセッサ１０２が使用することを
防止する。ＨＡＬＴ内のＣＰＵ７０２は小パワーサスペ
ンドモードに入る。ＩＮＴＲ入力ピンで外部ハードウェ
アインターラプトが検出され、インターラプトがイネー
ブルされる（ＥＦＬＡＧＳ内のＩＦビット＝１）と、Ｓ
ＭＩ、ＮＭＩまたはＲＥＳＥＴはＣＰＵをホールトステ
ートから出す。ＰＣＩブリッジ７１６は、ＰＣＩバス１
０４上で特別サイクルとしてＨＡＬＴをブロードキャス
トする。
【０４４５】更に処理することを禁止するような苛酷な
エラーが発見されると、シャットダウンが生じる。ＰＣ
ＩブリッジはＰＣＩ特別サイクルとしてシャットダウン
サイクルをブロードキャストしない。その代わりにＰＣ
Ｉブリッジロジックは内部でＣＰＵにリセットを発生す
る。
【０４４６】ＰＰＵ１１０によりＩＮＴＲ出力がＭＰＵ
ＩＮＴＲ入力にアサートされると、ＭＰＵ１０２のブリ
ッジ７１６によりインターラプトアクノレッジサイクル
が発生される。インターラプトアクノレッジサイクル
中、内部バスサイクル定義信号（Ｍ／ＩＯ（ピン）、Ｄ
／Ｃ（内部）、およびＷＲ（ピン））が０００にドライ
ブされる。インターラプトアクノレッジサイクルは２つ
の８ビット読み出しオぺレーションを有し、アドレスは
それぞれ第１および第２サイクルで４および０にドライ
ブされる。インターラプトアクノレッジサイクル中、第
１バイトの読み出しは無視され、第２バイトの読み出し
により８ビットのインターラプトベクトルが発生され
る。２つの読み出しが背面実行されるようにＲＯＣＫも
アサートされる。
【０４４７】ＰＣＩバスではＣＰＵバス７１４上での２
つの背面読み出しサイクルと対照的に、インターラプト
アクノレッジサイクルは単一サイクルとなっている。こ
のサイクルはＡＤＳにより開始され、ＲＤＹによって終
了される内部サイクルである。ＰＣＩバス上ではＰＰＵ
にＦＲＡＭＥが発生され、インターラプトアクノレッジ
（ＩＮＴＡ）サイクルをスタートする。これらＣＰＵバ
スサイクル定義信号はＰＣＩインターラプトアクノレッ
ジ（ＩＮＴＡ）コマンドに変換される。ＰＰＵ１１０は
図１１、３８、４３および４４の内部インターラプトコ
ントローラ１４から単一インターラプトベクトルバイト
を発生することにより、ＦＲＡＭＥおよびＩＮＴＡコマ
ンドに応答する。ＩＲＤＹ／ＴＲＤＹハンドシェイクに
基づき、ＣＰＵに第２ＲＤＹが発生され、サイクルが完
了する。
【０４４８】ＰＣコンパーチブルアドレスマップでは、
ビデオメモリ（ＶＲＡＭまたはＤＲＡＭ）、ＲＯＭおよ
びシステム拡張メモリに対してアドレス空間５１２Ｋ−
１Ｍ（０００８００００ｈ−０００ＦＦＦＦＦｈ）が保
留されている。ＭＰＵ１０２のＰＣＩブリッジ７１６
は、ブロック７１２内でＤＲＡＭシャドーおよびタイミ
ング制御レジスタを実現しており、このレジスタはアド
レスレンジ５１２Ｋ−６４０Ｋ（０００８００００ｈ−
０００９ＦＦＦＦｈ）を除くこの空間内のメモリブロッ
クに対し、読み出しオンリー、書き込みオンリー、読み
出し／書き込み、またはディスエーブル属性をプログラ
ムできるようにする。ほとんどの現在のＰＣシステムで
は、アドレス空間００００００００ｈ−０００９ＦＦＦ
Ｆｈに広がる６４０ＫＢのＤＲＡＭメモリが設けられて
いる。
【０４４９】次の表は、６４０Ｋ−１Ｍ空間（０００Ａ
００００ｈ−０００ＦＦＦＦＦｈ）内のメモリに対する
ＤＲＡＭシャドーおよびタイミング制御レジスタによっ
て決められる粒度を示している。
【０４５０】６４０Ｋ−１Ｍ空間内のメモリブロックに
は読み出しオンリー、書き込みオンリー、読み出し／書
き込み、またはディスエーブル属性も割り当てられてい
る。アクセスがＣＰＵの主要バス７１４で生じたのか、
または第２（ＰＣＩ）バス１０４上で生じているのかに
応じて、ホストＰＣＩブリッジ７１６はメモリアクセス
に応答する。例えば書き込みオンリーに対して属性ビッ
ト（メモリ空間に対するシャドーレジスタのＳＲＲｎ、
ＳＲＷｎビット内のコード０１）がセットされるメモリ
ブロックに対して、ホストブリッジ主要バス７１４上で
発生される書き込みアクセスは、ブリッジ７１６を通っ
てＰＣＩバス１０４に達するのでなく、ＭＣＵ７１８に
よって制御されている主システムメモリ１０６にバス７
１４を介してメモリアクセスが向けられる。バス７１４
上で発生されるこの同じメモリブロックへの読み出しア
クセスは、ブリッジを通って、例えば図６のＢＩＯＳＲ
ＡＭ１２０へのＰＣＩバス１０４へ進み、システムＤＲ
ＡＭ１０６によっては応答しない。ブリッジ７１６内の
このロジックは下記に説明するようなＢＩＯＳ ＲＡＭ
からＤＲＡＭへのコピーをサポートすることが好まし
い。
【０４５１】
【表２０】
【０４５２】ホストブリッジ７１６の第２バス（ＰＣＩ
バス１０４）からのアクセスが、異なる態様でブリッジ
７１６によって応答される。所定のアドレスブロックが
ディスエーブルされていなければ、そのブロック内のア
クセスに応答する第２バス（ＰＣＩバス）上のＰＣＩエ
ージェントがある。換言すれば、ホストブリッジの主要
バス７１４まで達したホストブリッジ第２バス１０４上
で生じたアクセスだけが、ディスエーブルされた属性を
有するアドレスブロックへのアクセスとなる。読み出し
／書き込み、読み出しオンリー、書き込みオンリーにセ
ットされたメモリブロックに対するホストブリッジ第２
バス１０４からのアクセスは、第２バス１０４上のＰＣ
Ｉエージェントによって応答されるが、主要バス７０１
には送られない。下記の表はホストＰＣＩブリッジ７１
６がどのように６４０Ｋ−１Ｍ空間内のアクセスに応答
するかを示している。
【０４５３】
【表２１】
【０４５４】メモリコントローラユニット（ＭＣＵ７１
８）は、ＤＲＡＭアレイ１０６にタイミング制御信号を
発生する。ＭＣＵ７１８はＭＰＵ１０２と同じシングル
チップに集積化されており、外部バッファを有すること
なく１〜４個のＤＲＡＭバンクおよび２５６Ｍバイトま
で、またはそれ以上をサポートしている。ＭＰＵ７１８
はＤＲＡＭタイプ、すなわち２５６Ｋ、５１２Ｋ、１
Ｍ、２Ｍ、４Ｍ、８Ｍまたは１６Ｍの組み合わせをサポ
ートする。３つのタイプのリフレッシュモード、すなわ
ち正常なモード、サスペンドリフレッシュモードおよび
セルフリフレッシュモードがサポートされている。ＤＲ
ＡＭタイミングパラメータは５０ＭＨｚおよび６６ＭＨ
ｚのシステムスピードで６０ｎｓおよび８０ｎｓのＤＲ
ＡＭに対し最適なアクセスができるようにプログラムで
きる。ＭＣＵ７１８はＣＰＵ７０２から生じたメモリア
クセスと、ＰＣＩインターフェースブリッジ７１６から
生じたメモリアクセスとをコーディネートするようにな
っている。メインメモリ１０６へのＰＣＩマスターアク
セスは、メインメモリ１０６へのＣＰＵ７０２のアクセ
スよりも優先度が高い。ペンディング中のより高い優先
度のリフレッシュリクエストがないことを条件に、ＰＣ
Ｉマスターがスルーバースティングするまで、ＣＰＵ７
０２はホールド状態とされる。
【０４５５】メモリ１０６内の４つのＤＲＡＭバンクの
各々は、１Ｍバイトのインクリメントで１〜６４Ｍバイ
トをサポートする。ＤＲＡＭバンクサイズはＤＲＡＭサ
イズまたは物理的位置を組み合わせることを制限するこ
となく、バンクの組み合わせを可能にするように別々に
プログラム可能である。
【０４５６】ＤＲＡＭに対するメモリの読み出しまたは
書き込みは、ダブルワードの整合された３２ビット幅の
アクセスである。ＭＣＵ７１８はＤＲＡＭメモリバンク
（ここでＲＡＳＯ−３は直接バンク０−３に対応する）
ごとに１本のＲＡＳラインを有する。バンク０は最も低
いアドレスを含み、バンク３は最も高いアドレスを含
む。ＭＣＵ７１８は８本のＣＡＳラインを提供してい
る。各ＤＲＡＭバンクは４本のＣＡＳラインを利用して
おり、バイトごとに１本のＣＡＳラインが対応してい
る。ＣＡＳ３およびＣＡＳ７は高位のバイトを制御する
が、一方ＣＡＳ０およびＣＡＳ４は低位のバイトを制御
する。ＣＡＳ３−０はＤＲＡＭバンク０および２をドラ
イブし、ＣＡＳ７−４はＤＲＡＭバンク１および３をド
ライブする。
【０４５７】ＭＣＵ７１８はすべてのＤＲＡＭメモリバ
ンクに接続された共通書き込みイネーブル（ＷＥ）ライ
ンを提供する。ＤＲＡＭ制御信号相互接続はメモリコン
トローラによってサポートされた種々のＤＲＡＭ技術を
示している。メモリアレイタイプはメモリアレイタイプ
レジスタをプログラムすることによって選択されてい
る。各バンクはＤＲＡＭアレイタイプのいずれかをサポ
ートするように別々にプログラム可能である。
【０４５８】
【表２２】
【０４５９】ＤＲＡＭタイミング このＤＲＡＭインターフェースタイミングはいくつかの
ＤＲＡＭ速度をサポートするよう、バンクごとにプログ
ラム可能である。ＭＣＵはＤＲＡＭタイミングをプログ
ラムするのに使用される２つのパラメータを発生する。
これらパラメータはＤＲＡＭシャドーおよびタイミング
制御レジスタ内のＤＴＭＧ１−０ビットをセットするこ
とによってプログラム可能である。第１パラメータはＤ
ＲＡＭアクセス時間（ＤＴＭＧ１）に対するＲＳ附勢で
あり、第２パラメータはＲＥＡＤＹサンプリング時間
（ＤＴＭＧ０）に対するＣＡＳである。次の表は、ＤＴ
ＭＧ０タイミングタイプ０、１および２をプログラムす
るためのある値である。全ＤＴＭＧ０アレイに対してタ
イミングタイプを選択する。次の表は、異なるメモリサ
イクルおよびタイミングタイプに対するアクセスウェイ
トステートの数を示す。
【０４６０】
【表２３】
【０４６１】
【表２４】
【０４６２】図６のシステムＲＯＭ１２０は６４０Ｋと
１Ｍとの間のメモリ空間内にある。シャドー化により、
ＲＯＭの内容は同じアドレスにあるＤＲＡＭ１０４にＲ
ＯＭの内容をコピーでき、よって、ＢＩＯＳコードに対
するその後のアクセスをＤＲＡＭコピーに向けることが
できる。ＢＩＯＳコードは低速のＲＯＭスピードでなく
てメモリコントローラの速度でＤＲＡＭ１０４から実行
されるので、システム性能が増している。
【０４６３】ＤＲＡＭシャドーおよびタイミング制御レ
ジスタは、アドレスレンジ７６８Ｋ−１Ｍ（０００Ｃ０
０００ｈ−０００ＦＦＦＦＦｈ）内のメモリのブロック
をシャドー化できる。システムの初期化の間に、ある領
域のＤＲＡＭメモリ１０６は書き込みオンリー（０１０
１コード）にセットでき、このアドレスへの読み出しを
ＢＩＯＳ ＲＯＭ１２０へ向け、一方、書き込みをＤＲ
ＡＭメモリ１０６へ向ける。同じＲＯＭアドレスへの読
み出しおよび書き込みは、ＲＯＭからデータを読み出
し、このデータをシャドー化されたメモリロケーション
へ書き込む。このように、全ＲＯＭ１２０の内容はＤＲ
ＡＭ１０６にコピーされる。ＲＯＭの内容がＤＲＡＭに
コピーされた後、ＤＲＡＭ内のシャドー化された領域は
読み出しオンリーモード（ＤＲＡＭのシャドーおよびタ
イミング制御レジスタ内の１０）にセットできる。これ
により、ＤＲＡＭのコピーが破壊されるのを防止でき
る。その後のＲＯＭ１２０へのアクセスはシャドー化さ
れたＤＲＡＭ１０６へ向けられる。
【０４６４】ビデオＲＡＭ／ＳＭＭメモリサポート留保
されたメモリ空間６４０Ｋ−７６８Ｋ（０００Ａ０００
０ｈ−０００ＢＦＦＦＦｈ）には、適当にビデオＲＡＭ
が位置する。ＤＲＡＭシャドーおよびタイミング制御レ
ジスタ内のビット１１（ＶＲＡＭ）は、そのアドレスレ
ンジ内のアクセスにＭＣＵが応答すべきかどうかをプロ
グラムするのに使用される。ＶＲＡＭビットコンフィギ
ュレーションビットが０にセットされていれば（デフォ
ルト）、通常のＡＤＳまたはＰＣＩによって開始された
サイクルによってビットＲＡＭアドレス空間がアクセス
されることはない。このアドレス空間に開始されたサイ
クルはＰＣＩブリッジ７１６に送られ、次にバス１０４
へ送られ、図７のディスプレイデバイス１１４によって
デコードされる。しかしながら、システムマネジメント
モード信号のストローブ（ＳＭＡＤＳ）によって開始さ
れたサイクルは、（ＶＲＡＭビットの値とは無関係に）
ビットＲＡＭアドレス空間にアクセスできる。これによ
って、Ａ００００ｈ−ＢＦＦＦＦｈからのＤＲＡＭ空間
部分を使用してシステムマネジメントモード（ＳＭＭ）
二進コードを記憶できる。好ましいシステム初期化方法
では、ＤＲＡＭシャドーおよびタイミング制御レジスタ
のＶＲＡＭビット１１を適当に１にセットして、ＭＣＵ
７１８がビットＲＡＭ空間内のアクセスに応答できるよ
うにする。これにより、ＳＭＭコードをＡ００００ｈ−
ＢＦＦＦＦｈからＤＲＡＭへシャドー化できる。次に、
ＶＲＡＭビット１１を０に戻すようセットし、ビットＲ
ＡＭ空間でＭＣＵが応答しないようにディスエーブルで
きる。システムマネジメントインターラプト（ＳＩＭ）
が検出されると、ＳＭＡＢＳが発生され、ＤＲＡＭ内で
シャドー化されたＳＭＭコードが実行される。
【０４６５】図７において、メモリコントローラ回路７
１８はＤＲＡＭへの書き込み前にデータを位置時的に記
憶するブロック７２０内の２つの３２ビット幅の書き込
みバッファと関連している。これら書き込みバッファは
シャドーおよびタイミング制御レジスタ内のビット１０
（ＷＢＥ）をセットすることによってイネーブルされ
る。ホストＣＰＵ７０２からの書き込みが生じると、メ
モリコントローラ７１８はホストアドレスとブロック７
２０内のバッファのアドレスとを比較する。ホストアド
レスがかかる書き込みバッファアドレスと一致すれば、
ホストデータがその書き込みバッファに書き込まれる。
書き込みバッファに書き込まれるバイトは、ホストバイ
トイネーブルＢＥラインによって決定される。ブロック
７２０内の書き込みバッファ内の４バイトロケーション
のすべてがホストデータによって満たされると、ブロッ
ク７２０内のバッファはＤＲＡＭ１０６に即座にフラッ
シュされる。ブロック７２０内の書き込みバッファが満
たされていない場合（すなわち１〜３バイト）、メモリ
コントローラ７１８は後の書き込みサイクルが書き込み
バッファを満たすか、またはホストアドレスとバッファ
化されたデータアドレスとの不一致が生じるまで、ＤＲ
ＡＭにデータをフラッシュしない。アドレスが不一致の
場合、バッファは即座にＤＲＡＭ１０６へフラッシュさ
れ、現在のホストデータが次の利用可能なバッファに書
き込まれる。書き込みバッファが利用できない場合、ホ
スト７０２は書き込みバッファが利用可能となり、ホス
ト７０２が書き込みを完了できるまで、メモリコントロ
ーラ７１８によりホールドされる。
【０４６６】説明の主題をＤＲＡＭリフレッシュに変え
ると、プログラムされたインターバル（一般に通常のリ
フレッシュモードでは１５．６マイクロ秒）でＤＲＡＭ
リクエストが生じる。各リフレッシュリクエストに対
し、メモリコントローラはＲＡＳリフレッシュの前にＣ
ＡＳを実行する。すなわち、まずＣＡＳがアサートさ
れ、次にＲＡＳが続く。システムノイズおよび電流サー
ジを除くため、バンク０で開始するスタガー状のシーケ
ンシャル順に多数のＤＲＡＭバンクがリフレッシュされ
る。更にＲＡＳリフレッシュ前のＣＡＳは、ＲＡＳオン
リーリフレッシュよりも少ないパワーを利用する。より
長いリフレッシュ時間によるＤＲＡＭをサポートするた
め、メモリコントローラ７１８はプログラマブルなリフ
レッシュレート能力を提供する。このＤＲＡＭリフレッ
シュレートは、ＤＲＡＭシャドーおよびタイミング制御
レジスタのビット１−０（ＲＥＦＤＩＶ１−０）に対す
る適当な値をセットすることにより、１６μｓ、３２μ
Ｓ、６２μｓまたは１２８μｓのインターバルとなるよ
うにプログラムできる。
【０４６７】ホストサイクルとの干渉を最小にするた
め、メモリコントローラ７１８は、４レベルのリフレッ
シュ待ち行列をサポートしている。このリフレッシュ待
ち行列はシャドーおよびタイミング制御レジスタのビッ
ト２（ＱＵＥＥＮ）をセットすることによりイネーブル
される。リフレッシュ待ち行列がイネーブルされると、
メモリコントローラは４つまでのリフレッシュリクエス
トを待ち行列化する。次に、メモリをリフレッシュする
ようホストアイドルサイクルが生じるまで、メモリコン
トローラが待機する。
【０４６８】セルフリフレッシュモードでは、メモリコ
ントローラ７１８はセルフリフレッシュ能力を備えたＤ
ＲＡＭをサポートする。このモードはシャドーおよびタ
イミング制御レジスタ内のビット３（セルフＲＥＦ）を
１にセットすることによってイネーブルされる。このセ
ルフリフレッシュはＤＲＡＭが自己のリフレッシュリク
エストおよびリフレッシュアドレスを発生できるＲＡＳ
前のＣＡＳリフレッシュの特殊なケースである。このタ
イプのリフレッシュはＭＰＵ１０２のピンＳＵＳＰＥＮ
Ｄが附勢され、３２ＫＨｚのリフレッシュクロックがク
ロックだけで走るサスペンドモードで使用される。セル
フリフレッシュに入ることは、拡張されたＲＡＳ前のＣ
ＡＳリフレッシュに類似している。ＣＡＳが最初に低レ
ベルにドライブされ、ＤＲＡＭがテストモードに入るの
を防止する時、ＷＥは高レベルとなる。ＣＡＳおよびＲ
ＡＳの双方が所定の期間（一般に１６ミリ秒よりも長
い）だけ低レベルに保持されている場合、セルフリフレ
ッシュをサポートしているＤＲＡＭは自己のリフレッシ
ュリクエストおよびリフレッシュアドレスの発生を開始
する。セルフリフレッシュモードでＣＡＳおよびＲＡＳ
信号を低レベルに留めなければならない時、ＷＥおよび
ＯＥは高レベルであり、ＭＡメモリアドレスラインは高
インピーダンス（３ステート）にディスエーブルされ
る。ＣＡＳおよびＲＡＳが高レベルになると自動的にセ
ルフリフレッシュから出る。
【０４６９】サスペンドリフレッシュこのメモリコント
ローラは小パワーサスペンドモードをサポートする、こ
のモードではＭＰＵおよびＤＲＡＭへのパワーが維持さ
れるたＭＰＵクロックが停止され、ＭＰＵがスタティッ
クステートにされる。自己のセルフリフレッシュをサポ
ートしないＤＲＡＭに対し、サスペンドリフレッシュは
有効でない。サスペンドリフレッシュモードに入るとＲ
ＡＳ前のＣＡＳのリフレッシュが実行される。ＭＰＵが
サスペンドモードとなっている間、ＤＲＡＭはリフレッ
シュされ続ける。サスペンドモードを出るとアプリケー
ションプログラムがレジュームする。このモードはシャ
ドーおよびタイミングレジスタ内のビット３ＳＥＬＦＲ
ＥＦを１にセットすることによってイネーブルされる。
【０４７０】ここに開示された図５〜７のチップセット
は、０ボルトサスペンドと称される小パワーサスペンド
モードもサポートしており、このモードではＤＲＡＭ１
０６を含むシステム１００へのすべてのパワーが除かれ
る。このステートではＰＰＵ１１０内のＰＭＵ９２０Ｂ
と称されるレジュームステートマシンロジックだけが給
電される。ハードディスクまたは他の不揮発性メモリア
レイのいずれかにシステム情報のすべてが記憶される。
【０４７１】シャドーおよびタイミング制御レジスタ内
のビット４（ＰＧＭＯＤ）をセットすることによりペー
ジモードがイネーブルされる。ページモードは正常なメ
モリサイクルよりも高速のアクセスおよび小パワーの散
逸をサポートする。ページモードサイクルは正常なサイ
クルで開始する。ＲＡＳがロー（行）アドレスを維持す
るように、低レベルに維持されている間、ＣＡＳは別の
コラムアドレス内のストローブに対してサイクル化され
る。これによって、同じページのためのシーケンシャル
ロー（行）アドレスをセットアップし、ストローブする
のに必要な時間が除かれる。
【０４７２】メモリコントローラユニット７１８は、異
なるＤＲＡＭサイズをサポートするメモリアドレス多重
化方法を使用する。次の表には種々のＤＲＡＭに対する
多重化方法が詳細に示されている。表の上部を横断する
ようにメモリアドレス（ＭＡ）が示されており、ＭＡの
列内にある番号は再マップ化されたメモリ行に対応する
ホストアドレス（ＨＡ）ラインおよび行アドレスとなっ
ている。ＤＲＡＭアレイタイプを選択するのに使用され
るメモリアレイタイプのレジスタに位置する４つのメモ
リバンクの各々に対して、２つのビットＭＡＴｘ１およ
びＭＡＴｘ０（ｘはメモリバンク番号）がある。
【０４７３】
【表２５】
【０４７４】図９において、ＭＰＵ１０２の数値コプロ
セッサインターフェース７１０は、先に示したＦＰＵイ
ンターフェーステーブル内の浮動小数点または他の高速
計算用数値コプロセッサ１０８に接続するためのピンを
有する。ＭＰＵ１０２の数値コプロセッサインターフェ
ース７１０、３８７ＤＸまたは４８７ＤＬＣ数値コプロ
セッサ１０８と、ＰＰＵ１１０入力ＦＰＵＥＲＲとの間
を信号ピンが接続している。ＰＰＵ１１０は図１１およ
び４３の集積化されたインターラプトコントローラ９１
４を有する。数値コプロセッサ１０８によりＭＰＵピン
ＮＰＥＲＲＯＲにエラー信号が送られると、ＭＰＵ１０
２はそのＦＰＵＥＲＲピンにおけるＩＲＱ１３に応答し
てアサートする。ＩＲＱ１３信号はＰＰＵ１１０のＦＰ
ＵＥＲＲピンへ送られる。ＰＰＵ１１０は、図４３にお
けるコントローラ９１４によるインターラプトリクエス
トを処理し、数値プロセッサエラーインターラプトサー
ビスルーチンを実行させる。
【０４７５】数値コプロセッサ１０８が演算を実行して
いる時、そのＢＵＳＹ出力は低レべルにアサートされ
る。このコプロセッサ１０８がデータ転送を必要とする
場合、そのＰＥＲＥＱ出力が高レベルにアサートされ
る。コプロセッサ１０８からのＢＵＳＹおよびＰＥＲＥ
Ｑ出力はそれぞれＭＰＵ入力のＮＰＢＵＳＹおよびＰＥ
ＲＥＱに接続されている。ＭＰＵ１０２のＮＰＢＵＳＹ
およびＰＥＲＥＱ入力は内部で４８６コアプロセッサ７
０２の入力ＢＵＳＹ４８６およびＰＥＲＥＱ４８６にそ
れぞれ接続されている。
【０４７６】正常なサイクル中、エラーが生じない時、
コプロセッサ１０８がＢＵＳＹをアサートすると、内部
ＢＵＳＹ４８６がアサートされ、コプロセッサ１０８が
ＢＵＳＹをデアサートすると内部ＢＵＳＹ４８６がデア
サートされる。コプロセッサがＰＥＲＥＱをアサートす
るとＰＥＲＥＱ４８６もアサートされ、コプロセッサ１
０８がＰＥＲＥＱをデアサートするとＰＥＲＥＱ４８６
もデアサートされる。
【０４７７】数値コプロセッサのエラーが生じると、こ
のコプロセッサ１０８はそのエラー出力を低レベルにア
サートする。この信号の降下エッジはＢＵＳＹラッチ内
に内部ＢＵＳＹ４８６をラッチさせ、ＩＲＱ１３をアク
ティブにし、ＩＲＱ１３インターラプトリクエストＦＰ
ＵＥＲＲをＰＰＵ１１０へトリガーする。コプロセッサ
１０８がＢＵＳＹをデアサートすると、内部ＰＥＲＥＱ
４８６信号がアサートされる。次に、インターラプトコ
ントローラ９１４によって供給されるインターラプトベ
クトルアドレスにて始まるインターラプトサービスルー
チンが、ＭＰＵ１０２上で実行され、ＭＰＵ１０２がＩ
ＲＱ１３、ＰＥＲＥＱ４８６およびＢＵＳＹ４８６をデ
アサートするＩ／Ｏアドレス００Ｆ０ｈへ書き込む。
【０４７８】図９、２７、３６および３３のパワーマネ
ジメントインターフェース７０８について説明すると、
ＭＰＵ１０２は２つの小パワーモード、すなわちＴｏｆ
ｆモードおよびサスペンドモードをサポートしている。
ＴｏｆｆモードではＭＰＵ１０２のコアプロセッサ部分
７０２への図３３のクロックｐｈ１／ｐｈ２は、ＭＡＳ
ＫＣＬＫ（ＨＭＡＳＫＣＬＫ）に応答して、図３３の信
号（ｓｕｓｐ）によってストップされる。サスペンドモ
ードは３ＫＨｚクロックを除くすべてのクロックが停止
され、発振器ＯＳＣおよびクロック逓倍位相ロックルー
プＰＬＬ７０６がディスエーブルされる。ＤＲＡＭ１０
６をリフレッシュするＭＣＵ７１８内の回路を除き、サ
スペンドモードではＭＰＵ１０２は完全にスタティック
となる。レディーモードではＳＵＳＰＥＮＤおよびＭＡ
ＳＫＣＬＫ信号は非アクティブとなり、コアプロセッサ
７０２はフルスピードで作動する。
【０４７９】Ｔｏｆｆモードに入るには、ＳＵＳＰＥＮ
Ｄ信号ピン（図３３のＨＳＵＳＰＥＮＤｘ）が非アクテ
ィブに保持され、ＭＡＳＫＣＬＫ（ＨＭＡＳＫＣＬＫ）
信号が図２７内のハードウェアでアサートされるか、ま
たはソフトウェアによってＣＰＵ７０２レジスタＣＣＲ
０のビット６が０〜１へ（領域６）へ切り替えられる。
コアプロセッサ７０２は現在の命令およびバスサイクル
を終了させ、図３３の回路２８４０によってそのクロッ
クを停止する。図３６に示すように、ＰＣＩブリッジ７
１６およびメモリコントローラＭＣＵ７１８は影響され
ない。図３３の回路２８４０へのハードウェアインター
ラプト、図３３の（すなわちＩＮＴＲ（ＨＩＮＴＲ）、
ＮＭＩ（ＨＮＭＩ）またはＳＭＩ ＩＮ）またはＭＡＳ
ＫＣＬＫのデアサート、ＰＣＩマスターリクエストまた
はＨＯＬＤのアサートは、図３６のコアプロセッサクロ
ックｐｈ１／ｐｈ２を再スタートさせる。ＣＰＵコア７
０２とＰＬＬ７０６との間のクロックゲート３６１０の
ロケーションの結果、コアプロセッサのクロックｐｈ１
／ｐｈ２は、１発振器のクロックサイクルの最大ラテン
シーで再スタートする。Ｔｏｆｆモードに入ったり出た
りする変化の間、コアプロセッサのクロックの安定性お
よびデューティサイクルの条件が維持される。
【０４８０】サスペンドモードでは、図３３内のＭＰＵ
１０２へのＳＵＳＰＥＮＤ入力（ＨＳＵＳＰＥＮＤｘ）
のピン信号のアサートは、ゲート３６１０を介しコアプ
ロセッサ７０２をマスクするだけでなく、ＰＣＩブリッ
ジおよびメモリコントローラＭＣＵ７１８は、対３６２
０になった別のクロックゲート３６２２および３６２４
によってそれぞれのクロックｈｃ１ｋ２、ｈｐｃ１ｋを
マスクするだけでなく、すべてのクロック出力（ＰＣＬ
ＫＯＵＴおよびＮＰＵＣＬＫ）もマスクする。図３３の
内部ＭＰＵブロック７１８は予め（信号ＨＳＴＯＰＦＭ
ＭＣＵ）によりＭＰＵブロックがストップできることを
アクノレッジし、それにより信号ＨＳＴＯＰＯＳＣが発
生され、ゲート３６２０からのクロック出力が図３４お
よび３６の制御信号ＨＯＵＴ２ｘによって停止される。
ＳＵＳＰＥＮＤがデアサートされると、サスペンドモー
ドが終了され、制御信号ＨＲＥＳＵＭＥによって発振器
がイネーブルされる。短時間の後にＭＰＵ１０２へのク
ロック信号が再スタートされ、ＰＬＬ７０６が再スター
トする。サスペンドモードに入ったり出たりする変化の
間、すべてのクロックに対し安定性およびデューティサ
イクルの条件が維持される。
【０４８１】次のレジスタの表では、特に注釈が常時と
表示していない限り、各ビット内のデフォルト値は０で
ある。
【０４８２】インデックス／データレジスタ対を使用す
ることにより、ＰＣＩコンフィギュレーションレジスタ
７１２にアクセスする。インデックスレジスタはＰＣＩ
コンフィギュレーション空間内の特別なレジスタを選択
するのに使用され、データレジスタはインデックスレジ
スタによって選択された特殊レジスタとの間でデータを
書き込み、読み出しするのに使用される。インデックス
レジスタは３２ビットで、アドレス０ＣＦ８ｈ−０ＣＦ
ＢｈにてＩ／Ｏマップ内に位置しており、フルダブルワ
ードＩ／Ｏとしてのみアクセスできる。データレジスタ
はアドレス０ＣＦＣｈ−０ＣＦＦｈにおいてＩ／Ｏマッ
プ内に位置する３２ビットレジスタであり、バイト、ワ
ードで、またはダブルワードとしてアクセスすることが
できる。
【０４８３】インデックスレジスタ内のビットは次のよ
うに定義される。ビット３１はＰＣＩコンフィギュレー
ションサイクルの発生をイネーブルするため、１でなけ
ればならない。ビット３０−２４は保留する。ビット２
３−１６はＰＣＩバス番号を定義する。この番号は階層
的ＰＣＩバスをサポートするシステムにしか使用されな
い。ビット１５−１１はＰＣＩデバイス番号を定義す
る。このＰＣＩデバイス番号はユニークなＡＤラインに
変換され、このラインはＰＣＩデバイスのＩＤＳＥＬラ
インに接続され、ＰＣＩコンフィギュレーションサイク
ル中にチップセレクトとして使用される。ビット１０−
８はターゲットＰＣＩデバイス内の機能グループを定義
する。ビット７−０はターゲットデバイスＰＣＩコンフ
ィギュレーションスペースを備えたダブルワードロケー
ションのインデックスを定義する。ビット１−０はハー
ドウェアの配線により０とされており、内部でＢＥ３−
４はデータレジスタからどのバイトにアクセスするかを
決定するのに使用される。
【０４８４】ＰＣＩコンフィギュレーションブロック７
１２にはメモリ制御ユニットとＰＣＩブリッジを含むＭ
ＰＵ１０２の特徴をプログラムするのに使用できる。こ
れらレジスタをプログラムすることは、２工程のプロセ
スである。まず、ダブルワードのＩ／Ｏ書き込み操作と
して、アドレスレジスタ（ＣＦ８ｈ−ＣＦＢｈ）へバス
番号、物理的デバイス番号、機能番号およびおデータレ
ジスタインデックスを書き込む。
【０４８５】データレジスタ（ＣＦＣｈ−ＣＦＦｈ）と
の間でＩ／Ｏ読み出しまたは書き込みを行う。インデッ
クスレジスタ（ＣＦ８ｈ−ＣＦＢｈ）のビット３１は１
にセットし、データレジスタに対するホストＩ／Ｏサイ
クルをＰＣＩバス１０４上のＰＣＩコンフィギュレーシ
ョンサイクルに変換しなければならない。発生されるＰ
ＣＩコンフィギュレーションサイクルはＰＣＩローカル
バス仕様、改正２．０によって決められたタイプ０、メ
カニズム＃１である。次の表はホストＰＣＩブリッジに
よってアドレスレジスタ内の情報がどのようにＰＣＩコ
ンフィギュレーションサイクルへ変換されるかを示して
いる。
【０４８６】
【表２６】
【０４８７】リロケーションレジスタ（ＰＣＩコンフィ
ギュレーション空間内のデータインデックス５０）の上
部の４ビットに値を書き込むことにより、インデックス
／データレジスタ対のロケーションをリロケートでき
る。これら４ビットはインデックス／データレジスタ対
のアドレスの上部４ビットとなる。例えば、インデック
スレジスタのためのデフォルトアドレスは、０ＣＦ８ｈ
−０ＣＦＢｈであって、その後に０ＣＦＣｈ−０ＣＦＦ
ｈにてデータレジスタが続く。リロケーションレジスタ
の上部４ビットに値１を書き込めば、インデックス／デ
ータ対はＩ／Ｏロケーション１ＣＦ８ｈ−１ＣＦＦｈに
移動し、値２はアドレスをＩ／Ｏロケーション２ＣＦ８
ｈ−２ＣＦＦｈに移動させる、等が行われる。リロケー
ションレジスタへの初期の書き込みはデフォルトアドレ
スにおいてインデックス／データレジスタを通して行わ
れる。
【０４８８】Ｉ／Ｏマッピングプロセスは、インデック
ス／データレジスタ対によるＰＣＩコンフィギュレーシ
ョンレジスタへの別の方法である。Ｉ／Ｏマッピング機
能により、各ＰＣＩデバイスの２５６バイトのコンフィ
ギュレーション空間は、Ｉ／ＯアドレスＣｘ００ｈ−Ｃ
ｘＦＦｈ（ここでＸはＰＣＩデバイス番号を示す）へマ
ッピングされ得るようになっている。従って、ホストＰ
ＣＩデバイス用のＰＣＩコンフィギュレーション空間は
Ｉ／ＯアドレスＣ０００ｈ−Ｃ０ＦＦｈでアクセスさ
れ、ＰＣＩデバイス１のためのＰＣＩコンフィギュレー
ション空間はＩ／ＯアドレスＣ１００ｈ−Ｃ１ＦＦｈで
アクセスされる。Ｉ／Ｏマッピング機能はリロケーショ
ンレジスタの１からビット３の書き込みによりイネーブ
ルされる。リロケーションレジスタへの初期の書き込み
はデフォルトアドレスにおいてインデックス／データレ
ジスタを通して行われる。
【０４８９】
【表２７】
【０４９０】
【表２８】
【０４９１】
【表２９】
【０４９２】
【表３０】
【０４９３】
【表３１】
【０４９４】
【表３２】
【０４９５】
【表３３】
【０４９６】ＤＲＡＭシャドーおよびタイミング制御レ
ジスタ データーレジスタインデックス（１６進）：Ａ４ このＤＲＡＭシャドーおよびタイミング制御レジスタは
アドレスレンジ０００Ｃ００００ｈ−０００ＤＦＦＦＦ
ｈ内のどの１６Ｋバイトのブロックをシャドー化するか
を定める。各ブロックに対応するＳＲＲｎ／ＳＲＷｎビ
ットは下記のビット３１−３０に対して示すようなアド
レスレンジ内のＤＲＡＭに、どのタイプのアクセスを許
可するかを定める。
【０４９７】
【表３４】
【０４９８】
【表３５】
【０４９９】
【表３６】
【０５００】ＰＰＵ１１０の特徴は次のとおりである。
ＰＣＩ用のバス１０４インターフェースであって、この
インターフェースはＡＴ周辺機器の統合のための高速内
部バスとなっている。システム全体のラテンシーを最小
にするようにマスターする際に、短いＰＣＩバスにオー
ナーシップがあること。内部Ｉ／ＯデバイスからＰＣＩ
エージェントに高速ＤＭＡ転送されること。ラテンシー
を改善するため内部の低速アクセスに対する切り離し
（再試行による）をサポートすること。５Ｖおよび３．
３Ｖの双方でＰＣＩクロック周波数が３３ＭＨｚ以上と
なっていること。高速内部ＡＴクロックレンジがＰＣＬ
Ｋ／２からＰＣＬＫ／４までとなっていること（バス１
０４クロックの分周）。ＣＰＵ、ＰＰＵおよび２つ以上
の外部ＰＣＩバスマスターのため、ＰＣＩバス１０４が
アービットレーションされること。ＰＣ−ＡＴアーキテ
クチャと完全にコンパーチブルとなっていること。８２
３７コンパーチブルＤＭＡコントローラが２つ設けられ
ていること。８２５９コンパーチブルインターラプトコ
ントローラが２つ設けられていること。各チャンネルは
レベルまたはエッジトリガーモードヘ別々にプログラム
できるようになっていること。外部ＰＣＩおよびＰＣＭ
ＣＩＡインターラプトをソフトウェアで選択可能なイン
ターラプトチャンネルへルート化するインターラプトル
ータが設けられていること。８２５４コンパーチブルタ
イマー／カウンタが設けられていること。集積化された
低パワー３２ＫＨｚ発振器および１２８バイトＣＭＯＳ
ＲＡＭが備えられたＭＣ１４６８１８コンパーチブル
ＲＴＣが設けられていること。
【０５０１】電源管理 ＳＭＩ干渉のないＣＰＵクロック制御 ３．５Ｖ／５Ｖの混在に対応 以下の動作を監視するシステム動作タイマ（ＳＴＡＮＤ
ＢＹタイマおよびＳＵＳＰＥＮＤタイマ）： ＰＣＩバス動作（ＤＥＶＳＥＬ） ＶＧＡフレームバッファ動作 ダイレクトメモリアクセス（ＤＭＡ）要求 シリアルポート割り込みおよびチップセレクト（ＣＯＭ
１） パラレルポート割り込みおよびチップセレクト（ＬＰＴ
１） ハードディスクコントローラおよびチップセレクト フロッピーディスクコントローラおよびチップセレクト プログラム可能チップセレクト（ＰＣＳＯおよびＰＣＳ
１） その他の割り込み（ＩＲＱ９、ＩＲＱ１０、ＩＲＱ１
１、およびＩＲＱ１５）
【０５０２】以下の事項を監視する短期間ＣＰＵクロッ
ク高速化タイマ： キーボードＩＲＱまたはマウスＩＲＱ ＰＣＩバスマスタサイクル要求 マスクシステム動作タイマ出力 周辺動作タイマ ＩＤＥ ＦＤＤ ＣＯＭ１ プログラム可能ＣＳＯ、ＣＳ１ ＶＧＡフレームバッファ
【０５０３】ゲートオン／ゲートオフ比双方向ＳＭＩハ
ンドシェーキングプロトコルに対応するための、プログ
ラム可能レジスタを用いたハードウエアによる、ＣＰＵ
クロックマスキング： ６つのＩ／Ｏ捕獲ＳＭＩ対応：ＩＤＥ、ＦＤＣ、ＣＯＭ
１、ＬＰＴ１、プログラム可能チップセレクト０および
１ ４ビットのバックライト強度調節パルス幅変調（ＰＷ
Ｍ） 完全にスタティックな解法（１００μＡ／チップ最大ド
レイン３．３Ｖ） リジュームは、ＲＴＣ警報、モデム呼び出し、保留／再
開ボタン、キーボードＩＲＱ、マウスＩＲＱ、ＯＮ／Ｏ
ＦＦボタン、ＰＣＵのＣＲＤＳＭＩ、またはＢＡＴＬＯ
Ｗ入力上でのローからハイへの移行によって行わせるこ
とができる。ディスクに全システム状態をセーブするた
めのシャドウレジスタ（ｓｈａｄｏｗ ｒｅｇｉｓｔｅ
ｒ） マイクロソフトの先進電源管理ソフトウエアのための全
ハードウエア ＦＤＣ（フロッピーディスクコントローラ） インテル８２０７７ＳＬとの機能的互換性 ３．５インチドライブ（７２０ｋＢ、１．４４ＭＢおよ
び２．８８ＭＢ）に対応 ５．２５インチドライブ（３６０ｋＢおよび１．２Ｍ
Ｂ）に対応 全バッファの一体化 対応するトラックフォーマット：ＩＢＭシステム３４フ
ォーマット（ＭＦＭ） 直角５００ｋｂ／ｓフォーマット（ＭＦＭ） 直角１−Ｍｂ／ｓフォーマット（ＭＦＭ） リード／ライトコマンドの実行段階におけるデータＦＩ
ＦＯ ２５５ステップ再較正コマンド ソフトウエアリセット 外部構成物がない一体化フロッピーデータ分離部 少なくとも１台のフロッピードライブに対応 ドライブインターフェース信号は、外部ドライブで用い
るために、パラレルポートピンに多重化することができ
る。 シリアルインターフェース １６ｃ５５Ｏと互換性があるシリアルポート １６バイトのＦＩＦＯ 選択可能タイミング基準クロック：１．８４６１ＭＨｚ
または８ＭＨｚ パラレルポート 標準セントロニクスパラレルインターフェースと互換性
あり 高速パラレルプロトコル、ＥＣＰおよびＥＰＰに対応 １６ビットデータ経路ＦＩＦＯバッファ ダイレクトメモリアクセス（ＤＭＡ）転送 ＥＣＰ逆転モードにおけるランレングス符号化データの
伸張 ＩＤＥインターフェース（ハードディスク） 完全なＩＤＥインターフェースロジック。ＩＤＥハード
ディスクを分離し、独立して給電の停止が可能。 高速ＩＤＥアクセスに対応 ＸＤ−バスインターフェース ＢＩＯＳ ＲＯＭ（フラッシュＥＥＰＲＯＭの使用が可
能）に対応 キーボードコントローラとの接続可能 ユーザがプログラム可能な２種類のチップセレクト オーディオＣＯＤＥＣに対応
【０５０４】ＰＣＩバスインターフェース９０２は、マ
スタインターフェースおよびスレーブインターフェース
の双方を、ＰＣＩバス１０４に提供する。ＰＣＩマスタ
として、ＰＰＵはＤＭＡマスタの代わりにサイクルを実
行し、内部データ転送を管理する。
【０５０５】ＰＣＩバスからデータを読み出したり、Ｐ
ＣＩバスにデータを書き込む場合、ＰＰＵは２重ワード
を転送する。ＰＰＵは、マスタとしてＰＣＩ Ｉ／Ｏサ
イクルを発生する必要はない。ＰＣＩスレーブとして、
ＰＰＵは、ＰＰＵの内部レジスタセットまたは内部高速
ＡＴバスに向けられＰＣＩマスタによって開始されたサ
イクルを受け入れる。
【０５０６】リソースとして、ＰＰＵはいずれのＰＣＩ
マスタによってロックすることも可能である。ロックさ
れたサイクルの場合、ＰＰＵサブシステム全体（内部高
速ＡＴバスを含む）が、単一リソースとして見なされ
る。
【０５０７】ＰＣＩアービタ９０６は、４つのＰＣＩマ
スタ、即ち、ＭＰＵ（ホスト）、ＰＰＵ、および２つの
他のＰＣＩマスタに対する対応を可能にする。アービタ
９０６は、ＨＯＬＤ／ＨＬＤＡハンドシェーク・プロト
コルを用いることによって、ＰＣＩブリッジへのホスト
アクセスを制御する。これは、ホストが常にＰＣＩバス
上に配置されていることを暗示している。ＰＣＩバスへ
のＰＰＵアクセスは内部要求／許可信号によって制御さ
れ、一方外部ＰＣＩマスタによるアクセスは外部要求／
許可信号によって制御される。調停（ａｒｂｉｔｒａｔ
ｉｏｎ）は、公正な循環方式に基づいて行われ、１つの
マスタエージェントをスーパーエージェントとして割り
当てることを可能にする。アービタは、ＰＣＩバスロッ
クを実施することによって、サイクル固定に対応する。
【０５０８】ＰＰＵは、完全にチップ上にある内部高速
ＡＴバス９０４を含む。この内部高速ＡＴバス９０４は
ＩＳＡバスに類似するものである。しかしながら、この
チップ上の高速ＡＴバスは動的にプログラム可能であ
り、典型的なＩＳＡバスの速度よりも高速に処理可能で
ある。ＩＤＥアクセスおよび非ＩＤＥアクセスについて
は、高速バス速度を独立してプログラムし、バス１０４
のＰＣＩクロック速度の１／２、１／３または１／４で
処理することができる。
【０５０９】ＰＰＵは、８２２０６周辺制御チップの機
能（ｆｕｎｃｔｉｏｎａｌｉｔｙ）を内蔵した部分９１
２を有する。これに含まれるのは、８２Ｃ３７と互換性
のある２つのＤＭＡコントローラ９１０、８２Ｃ５９と
互換性のある２つの割り込みコントローラ９１４、８２
Ｃ５４と互換性のある１つのタイマ／カウンタ９１６、
および１１４バイトのＳＩＯＳを有しＭＣ１４６８１８
と互換性のあるリアル・タイム・クロック９１８であ
る。ハイページレジスタがＤＭＡサブシステム内に含ま
れ、ＤＭＡを３２ビット・メモリ・アドレスに対応させ
ている。ＰＰＵは、ＸＤバスを提供すると共に、ＢＩＯ
Ｓ ＲＯＭ（フラッシュＥＥＰＲＯＭを含む）とキーボ
ード・コントローラとを支援するために用いられる制御
信号を発生する。加えて、２種類のプログラム可能なチ
ップセレクトが用意され、オーディオＣＯＤＥＣチップ
のような周辺デバイスの追加に対応するために使用可能
である。ＸＤバスはＩＤＥハード・ディスク・インター
フェースと共用され、ＩＤＥデータ・バスの下位バイト
として用いられる。
【０５１０】直列／並列ポート ＰＰＵは、１６Ｃ５５０と互換性のある１つの直列イン
ターフェース・ポートと、１つの並列ポートとを提供す
る。並列ポートは、拡張機能ポートＥＣＰ、増設並列ポ
ート（ＥＰＰ）、および標準セントロニクス双方向ポー
トのプロトコルを支援することができる。ＤＭＡアクセ
スは、ＥＣＰおよびＥＰＰプロトコルの下で対応がなさ
れる。
【０５１１】電源管理部 電源管理部（ＰＭＵ）９２０サブシステムは、動作タイ
マ（ａｃｔｉｖｉｔｙｔｉｍｅｒ）とＩ／Ｏ捕獲システ
ム管理割り込みとを用いることによって、システム周辺
装置への配電管理を行う。
【０５１２】ＣＰＵクロックを制御するために主に使用
される中央集中電源管理ロジックが、システム待機タイ
マ２４１０および中止ＳＵＳＰタイマによって設けられ
る。加えて、一時的オンタイマＴＥＭＰをイネーブルす
ることにより、ソフトウエアの介入なしに、キーストロ
ーク間のＣＰＵクロック速度を低下させることができ
る。これらのタイマは、ＣＰＵクロックを最大速度に回
復する際に短いラテンシ（ｌａｔｅｎｃｙ）を伴うが、
システム性能への影響は最少に抑えつつ、動的に電力を
節約することができる。
【０５１３】
【表３７】
【０５１４】
【表３８】
【０５１５】
【表３９】 ＊ 括弧内の名称は、業界標準のパラレルポートとして
用いられる場合の信号名を示す。 ＊ ＴＴＬ＝ＴＴＬスレシホールド、ｈｙｓ＝ヒステリ
シス、およびＦＳ＝入力バッファに対するフェールーセ
ーフ。ＴＴＬ＝ＴＴＬスレシホールド、ＦＳ＝フェール
ーセーフ、駆動電流は、出力バッファに対して、ｍＡで
示されている。
【表４０】
【０５１６】
【表４１】
【０５１７】
【表４２】
【表４３】
【０５１８】
【表４４】
【０５１９】
【表４５】
【表４６】
【０５２０】
【表４７】
【０５２１】
【表４８】
【０５２２】
【表４９】
【表５０】
【０５２３】
【表５１】
【０５２４】
【表５２】
【０５２５】
【表５３】
【表５４】
【０５２６】
【表５５】
【０５２７】
【表５６】
【０５２８】
【表５７】
【０５２９】
【表５８】
【０５３０】
【表５９】
【０５３１】
【表６０】
【０５３２】
【表６１】
【０５３３】
【表６２】
【０５３４】ＰＣＩバスインターフェース９１２は、Ｐ
ＰＵとＰＣＩバスとの間のインターフェースを提供す
る。一体化されたＰＰＵサブシステムは、ＰＣＩブリッ
ジを介してＰＣＩバスに接続されている。ＰＣＩブリッ
ジの基本機能は、ＰＣＩバス１０４と内部高速ＡＴバス
９０４との間の、アドレスとプロトコルの変換である。
【０５３５】図１４は、ＰＣＩインターフェース９０２
の主要な機能ブロックを示す。ＰＣＩマスタおよびスレ
ーブアクセスは、別個の論理ブロック１２０２および１
２０４によってそれぞれ取り扱われる。ＰＣＩスレーブ
ブロック１２０４は、ＰＰＵサブシステムまたは内部レ
ジスタを目標としてＰＣＩマスタによって開始されたＰ
ＣＩサイクルを変換する。ＰＣＩマスタブロック１２０
２は、ＰＣＩアービタ９０６によってＰＣＩバスの所有
権（ｏｗｅｎｅｒｓｈｉｐ）を付与された後、ＰＣＩバ
ス１０４上でのＰＣＩマスタサイクルを実行することが
できる、状態機械ロジックを実施する。ＰＰＵについて
言えば、ＤＭＡサイクルがＤＭＡコントローラによって
要求されたとき、マスタとしてＰＣＩバスを要求する。
【０５３６】高速ＡＴ制御ブロックは、内部高速ＡＴバ
ス９０４上で通信するために用いられる必要な信号を発
生する。ＰＣＩバス１０４と高速ＡＴバス９０４との間
を転送されるデータは、データルータ／バッファロジッ
ク１２１０によってラッチされる。高速ＡＴコントロー
ラ１２０６は、データルータ／バッファロジック１２１
０と共に、要求されたときに、ＰＣＩおよび高速ＡＴバ
ス間を転送されるデータの組み立ておよび分解を行う。
例えば、ＰＣＩバス上で発生し高速ＡＴサブシステムに
向けられる二重ワードアクセスは、高速ＡＴバス上では
４バイト幅のアクセスに変換される。
【０５３７】ＰＰＵは１組の構成レジスタ１２２２から
成り、これらを用いてＰＰＵが構成される。かかるレジ
スタは、ＭＰＵのような、ＰＣＩ構成サイクルを発生す
ることができるＰＣＩマスタによって、ＰＣＩバスから
アクセスすることができる。ＰＣＩ構成レジスタおよび
それらのデフォルトビット値は、後に提示することにす
る。全てのビットについて、表で特に示されていないも
のは、デフォルト値がゼロとする。
【０５３８】ＰＰＵは、減算式デコーディングを用いて
ＰＣＩバスアクセスをデコードする。これが意味するの
は、指定された時間期間内にシステム内で他のエージェ
ントから応答がなければ、ＰＰＵはＰＣＩトランザクシ
ョンに応答するということである。ＰＣＩバス上でライ
トトランザクションが発生したとき、ＰＰＵは次の４つ
の方法の内の１つで応答する。 −ＰＣＩバスからのデータを内部構成レジスタ（構成サ
イクル）に書き込む。 −サイクルを内部高速ＡＴバスに送る。 −ＰＰＵが現在応答不能の場合、トランザクションの再
試行を行う。 −サイクルを無視する。
【０５３９】リードトランザクションがＰＣＩバス上で
発生したとき、ＰＰＵは次の３つの方法の内の１つで応
答する。 −内部構成レジスタからのデータをＰＣＩバス上に配置
する（構成サイクル）。 −サイクルを内部高速ＡＴバスに送る。 −サイクルを無視する。
【０５４０】ＰＰＵは２５６バイトの構成レジスタ空間
を含む。ＰＣＩから主メモリへのアクセスでは、ＰＰＵ
はＰＣＩバス上でマスタとなる。また、ホストからＰＣ
Ｉへのアクセスでは、ＰＰＵは、ＰＣＩバス上の目標と
なる。ホストによってＰＰＵ構成アドレス空間に開始さ
れた構成サイクルは、ＰＣＩバスに送られ、ＰＰＵによ
って応答される。
【０５４１】ＰＣＩ命令セット バス命令は、マスタが要求しているトランザクションの
タイプをスレーブに示す。バス命令は、ＰＣＩサイクル
のアドレス段階の間に、Ｃ／ＢＥ３〜０線上でエンコー
ドされる。
【表６３】
【表６４】
【０５４２】ＤＥＶＳＥの発生 ＰＣＩスレーブとして、ＰＰＵはＤＥＶＳＥＬ信号をア
サートして、それがＰＣＩトランザクションの目標であ
ることを示す。ＤＥＶＳＥＬは、ＰＰＵが減算式にＰＣ
Ｉトランザクションをデコードするときに、ＰＰＵによ
ってアサートされる。
【０５４３】ＰＰＵはＤＥＶＳＥＬを入力としてサンプ
ルし、他のＰＣＩ目標が現ＰＣＩトランザクションを主
張しているか否か判定する。ＰＰＵが減算式デコードポ
イントに達する前に、他のＰＣＩ目標がＤＥＳＶＥＬを
アサートしていなければ、ＰＰＵはＤＥＶＳＥＬをアサ
ートすることによってサイクルを主張し、ＰＣＩトラン
ザクションを内部高速ＡＴバスに送ることができる。
【０５４４】ＦＲＡＭＥがアサートされた後１または２
クロック以内でシステム内の他の全ＰＣＩ目標デバイス
がデコードを完了しＤＥＶＳＥＬをアサートすることが
できるシステムでは、構成オプションが発生され、ＤＥ
ＶＳＥＬサンプル点を順方向に移動する。これによっ
て、高速ＡＴバス上のスレーブへの高速アクセスが可能
となる。
【０５４５】ＤＥＶＳＥＬサンプリング点を変更するに
は、ＰＰＵのＰＣＩ構成レジスタ１２２２内に配置され
ていいるＰＣＩバス制御レジスタ（ＰＣＩＣＴＲＬ）の
ＳＤＳＰビット（ビット２４）をセットする。ＳＤＳＰ
ビットをゼロにセットすると（デフォルト）、ＰＰＵ
は、アドレス段階に続く３個の連続するＰＣＩクロック
で、ＤＥＶＳＥＬをサンプリングする。ＤＥＶＳＥＬを
アサートするＰＣＩ目標素子がない場合、ＰＰＵはＤＥ
ＶＳＥＬをアサートする。ＤＥＶＳＥＬは、４番目のＰ
ＣＩクロックにおいて、ＰＣＩマスタデバイスによって
サンプリングすることができる。ＳＤＳＰビットを１に
セットすると、ＰＰＵは、アドレス段階に続く２個の連
続するＰＣＩクロックの間に、ＤＥＶＳＥＬのサンプリ
ングを行う。ＤＥＶＳＥＬをアサートするＰＣＩ目標デ
バイスが他にない場合、ＰＰＵがＤＥＶＳＥＬをアサー
トし、３番目のＰＣＩクロックの間にＰＣＩマスタによ
ってサンプリングされる。
【０５４６】減算式デコードサンプリング点においてイ
ンアクティブのＤＥＶＳＥＬをサンプリングすることに
加えて、ＰＰＵは、ＰＣＩトランザクションが以下のも
ののいずれかのとき、ＤＥＶＳＥＬをアサートすること
によって応答する。６４Ｋバイトアドレス空間ＯＯＯＯ
ｈ−ＦＦＦＦｈへのＩ／Ｏリードまたはライト。ＰＣＩ
命令レジスタ内のＩＯＳＥ ビット（ビットＸＸ）を１
にセットし、ＰＣＩが発したＩ／ＯサイクルにＰＰＵが
応答できるようにする。メモリの下位１６ＭバイトＯＯ
ＯＯＯＯｈ−ＦＦＦＦＦＦｈ（メモリマップされたデバ
イス）内のアドレスへのメモリリードまたはライト。Ｐ
ＣＩ命令レジスタ内のＭＳＥビット（ビットＸＸ）が１
にセットされているなら、ＰＣＩが発したメモリサイク
ルにＰＰＵが応答することができる。アドレスＦＦＦＣ
ＯＯＯＯｈ−ＦＦＦＦＦＦＦＦｈまたはＯＯＯＣＯＯＯ
Ｏｈ−ＯＯＯＦＦＦＦＦｈへのメモリリードまたはライ
ト。４Ｇバイトビット（ビットＸＸ）および１Ｍバイト
ビット（ビットＸＸ）は、ＲＯＭチップセレクトレジス
タにおいて１にセットされているなら（デフォルト）、
ＰＰＵがこれらのアドレス範囲に応答可能となる。割り
込み承認サイクル。ＰＣＩバス制御レジスタ内のＩＮＴ
ＡＣＲＥＮビット（ビット０）が１にセットされている
場合、ＰＰＵは割り込み承認サイクルに応答可能とな
る。ＰＰＵ構成レジスタへの構成リードまたはライト。
【０５４７】一旦ＰＰＵがＰＣＩトランザクションに応
答してＤＥＶＳＥＬをアサートしたなら、当該サイクル
を完了するかまたはその再試行を行う。ＰＰＵは、現Ｐ
ＣＩトランザクションを実行不能である場合、そのサイ
クルの再試行を行う。ＰＣＩマスタは、後にＰＣＩトラ
ンザクションを試行する。ＰＰＵがＤＭＡサイクルの最
中であり現要求に答えることができない場合に、これが
発生する場合がある。
【０５４８】マスタとして、ＰＰＵはＦＲＡＭＥのアサ
ートの後５ＰＣＩクロックの間、スレーブがＤＥＶＳＥ
Ｌをアサートするのを待つ。この時間期間内にＰＰＵが
ＤＥＶＳＥＬを受信しなければ、マスタはそのサイクル
を終了させる。
【０５４９】マスタから発せられる終了には第３のタイ
プがあるが、ＰＰＵによる対応はない。このタイプは、
タイムアウト終了として知られている。タイムアウト終
了とは、トランザクションが完了可能となる前にラテン
シタイマが満了したことによって終了したトランザクシ
ョンのことを言う。ＰＰＵは、ラテンシタイマを含むこ
とができるが、本実施例ではその必要はない。
【０５５０】マスタとしてのＰＰＵ−目標によって発せ
られた終了 ・再試行 ・途中終了 ・切断
【０５５１】目標としてのＰＰＵ−目標によって発せら
れた終了 目標として、ＰＰＵは、目標によって発せられた終了の
内以下の形態のものを支援する。 ・再試行 ・切断
【０５５２】再試行とは、ＰＰＵによる終了であり、Ｐ
ＰＵは、現在トランザクションに応答不可能であるこ
と、および後に再試行すべきことを開始側に知らせる。
このトランザクションの間、データ転送は行われない。
ＰＰＵが現在ＤＭＡ転送を実行中の場合、ＤＭＡが完了
するまで、他のＰＣＩトランザクションに応答できない
場合がある。この場合、ＰＰＵはＰＣＩトランザクショ
ンを再試行する。
【０５５３】切断は、所定のラテンシ期間内に目標が応
答不能であるために要求された終了のことである。この
タイプの終了が発生するのは、最初のデータ段階が転送
された後である。再試行と切断との相違は、再試行の間
にはデータが転送されないことである。ＰＰＵは単一デ
ータのみを転送するので、切断を行った場合、ＳＴＯＰ
がアサートされることを除いて、通常のサイクル完了と
同じ結果となる。
【０５５４】目標として、本実施例では、ＰＰＵは目標
からの途中終了は行わない。ＰＰＵはＰＣＩアービタ９
０６を含み、これが次の４つのＰＣＩマスタに対応す
る。それらは、ホストブリッジ（ＭＰＵ）ＰＰＵ、およ
びその他の２つのＰＣＩマスタである。ＰＰＵのＲＥＱ
／ＧＮＴ線は内部のものである。アービタは、ＨＯＬＤ
およびＨＬＤＡ信号によって、ＭＰＵとのインターフェ
ースを行う。アービタは更に１対のＲＥＱ／ＧＮＴ信号
を発生し、これらを用いて２つの外部ＰＣＩマスタを受
け入れることができる。リセット時に、ＰＣＩアービタ
９０６はディゼーブルされ、更にＨＯＬＤ信号がディア
サートされるので、ＭＰＵはＰＣＩバスへのデフォルト
アクセスを有する。これによって、ＭＰＵはＰＰＵの制
御の下にあるＢＩＯＳ ＲＯＭをアクセス可能となるこ
とが保証される。ＰＣＩアービタをイネーブルするに
は、ＰＣＩアービタ制御レジスタ内のＡＲＢＥＮビット
（ビットＸＸ）をセットする。
【０５５５】次に、調停の優先順位について述べる。Ｐ
ＣＩバスへのＭＰＵアクセスは、ＨＯＬＤ／ＨＬＤＡ信
号プロトコルによって制御される。ＨＯＬＤがＭＰＵに
対してアサートされるのは、他のＰＣＩマスタがＰＣＩ
バスを要求したときである。基本的に、これによってＭ
ＰＵがＰＣＩバス上で停止モード（ｐａｒｋｅｄ ｍｏ
ｄｅ）に置かれる。「停止（ｐａｒｋｅｄ）」という用
語は、ＰＣＩバスを用いたり要求しているバスが他にな
いときに、ＭＰＵがＰＣＩバスへのデフォルトアクセス
を有することを意味する。これはＰＣＩバスを要求する
必要がないので、ＭＰＵのＰＣＩラテンシが短縮され
る。
【０５５６】他の３つのＰＣＩマスタ（ＰＰＵ、および
２つの外部デバイス）間の調停は、図４０に示す循環方
式に基づく。アービタは、全要求を等しい優先度で扱
い、アクティブな要求を通じて、これらが全て実行され
るまで、順番に処理する。以下の表は、公正な循環方式
を変更し得る事象または条件を示す。未処理のＰＣＩ要
求が他にない場合、アービタはＨＯＬＤをディアサート
し、ＭＰＵはＰＣＩバスへのアクセスを再度獲得する。
【表６５】
【０５５７】ＰＣＩマスタは、例えば、非常に低いラテ
ンシを必要とするＰＣＩデバイスのような、スーパーエ
ージェントとして指定することができる。本システムの
内、１つのデバイスがスーパーエージェントとして割り
当てられる。ＰＣＩアービタ制御レジスタのビット７〜
５を用いて、どのデバイスがスーパーエージェントかを
選択する。アービタがスーパーエージェントからのＰＣ
Ｉバス要求を検出したとき、現マスタがそのアクセスを
完了しバスが使用可能であれば、当該デバイスにＰＣＩ
バスが付与される。スーパーエージェントの要求は、公
正循環方式における他のデバイスよりも高い優先度で処
理される。図４１は、ＲＥＱＩ／ＧＮＴ１に割り当てら
れたスーパーエージェントの一例を示す。
【０５５８】ＰＣＩマスタタイムアウトについてこれよ
り説明する。次の状態が発生した場合、外部ＰＣＩマス
タは動作不能と見なされる。 ・ＰＣＩマスタが要求を発行した（ＲＥＱｘ）場合。 ・ＰＣＩアービタがマスタに付与（ＧＮＴｘ）を発行し
た場合。 ・１６ＰＣＩクロックの間ＰＣＩバスがアイドル状態に
ある（ＦＲＡＭＥおよびＩＲＤＹがディアサートされて
いる）。
【０５５９】一旦ＰＣＩマスタが動作不能であると判断
したなら、その付与は除去され、その要求はアービタに
よって永久にマスクされる。この機構によって、ＭＰＵ
がＰＣＩマスタへのアクセスを再度獲得できることを保
証する。ＰＣＩマスタタイムアウトは、マスタとしての
ＰＰＵまたはＭＰＵに適用される。
【０５６０】ＰＰＵのＰＣＩ／高速ＡＴブロック９０２
は、動的ＳＹＳＣＬＫ機構を用いて、高速ＡＴバスクロ
ック、ＳＹＳＣＬＫを発生する。これらは、とりわけＩ
ＤＥドライブのスループット向上に寄与するという利点
がある。ＩＤＥドライブへのアクセスは、「高速」また
は「低速」ＳＹＳＣＬＫレートで処理される。同様に、
非ＩＤＥアクセスも高速または低速のいずれかとするこ
とができる。
【０５６１】図１１および図１４のＰＣＩ／高速ＡＴブ
ロック９０２は、クロック分周器１２０１によるＰＣＬ
Ｋの分割として、ＳＹＳＣ’を発生する。＊＊ＰＰＵ
ＰＣＩ構成レジスタ１２２２空間内の３ビットのレジス
タビット、および高速ＡＴバス上でのトランザクション
のタイプによって、ＳＹＳＣＬＫは、ＰＣＬＸ／２、Ｐ
ＣＬＫ／３またはＰＣＬＫ／４として、周波数分割によ
って発生される。高速ＡＴバスＳＹＳＣＬＫには、高速
または低速が考えられる。ＳＹＳＣＬＫが高速で発生さ
れるとき、ＰＣＬＫ／２として発生される。ＳＹＳＣＬ
Ｋが低速で発生されるとき、ＰＣＩバスＰＣＬＫ速度に
応じて、ＰＣＬＫ／３またはＰＣＬＫ／４として発生さ
れる。
【０５６２】ＰＰＵのＰＣＩ構成レジスタ空間レジスタ
（ＰＣＩＣＴＲＬ）は、動的なＳＹＳＣＬＫの発生を制
御するために３ビットを提供する。これらのビットにつ
いては以下で述べるが、次の表に示すように、機能的に
関係付けられている。
【０５６３】ビットＰＣＬＫ３３ＭＸＺ：ＰＣＬＫが３
３ＭＨｚか否かを示す。このビットがアクティブ（１）
の場合、ＰＣＬＫは３３ＭＨｚと考えられる。このビッ
トがインアクティブ（０）の場合、ＰＣＬＫは２５ＭＨ
ｚと考えられる。このビットは、ＳＹＳＣＬＫがＰＣＬ
Ｒからいかに発生されるかについてのみ影響を与えるも
のであり、ＰＣＬＫ自体には影響がないことに注意され
たい。
【０５６４】ビットＩＤＥｆａｓｔ：ＩＤＥドライブへ
の高速ＡＴバスアクセスが高速ＳＹＳＣＬＫレートで動
作すべきか否かを示す。１にセットされると、ＳＹＳＣ
ＬＫはＩＤＥアクセスのために高速レートで発生する。
０にセットされると、ＳＹＳＣＬＫはＩＤＥアクセスの
ために低速ＳＹＳＣＬＫレートで発生する。ＩＤＥアク
セスは、１Ｆ０ｈないし１Ｆ７ｈおよび３Ｆ６ｈないし
３Ｆ７ｈのＩ／Ｏ空間アドレスへのアクセスとして定義
される。
【０５６５】ビットＸＤｆａｓｔ：ＩＤＥドライブに対
するのではない高速ＡＴバスアクセスが、高速ＳＹＳＣ
ＬＫレートで実行すべきか否かを示す。１にセットされ
ると、ＳＹＳＣＬＫは非ＩＤＥアクセスのために高速レ
ートで発生する。０にセットされると、ＳＹＳＣＬＫは
非ＩＤＥアクセスに対して低速ＳＹＳＣＬＫレートで発
生する。
【表６６】
【０５６６】周辺コントローラモデュール９１２は、他
の場合にはシステム基板上での実施を必要とする、周辺
分の一実施形態である。ここで、周辺層は、ＰＣ−ＡＴ
と互換性のある機能を与える周辺ブロックで構成され
る。ここで、制御層は２つのサブシステム、即ち、デコ
ードサブシステムと、クロックおよび待機状態制御サブ
システムとで構成される。デコードサブシステムは周辺
サブシステムをイネーブルし、データバスバッファを制
御する。クロックおよび待機状態制御サブシステムは、
ＤＭＡ待機状態発生およびＩ／Ｏチャネル準備完了（Ｉ
ＯＣＨＲＤＹ）線を取り扱う。
【０５６７】周辺層は、ＤＭＡ機能、メモリマッパ（ｍ
ｅｍｏｒｙ ｍａｐｐｅｒ）、割り込みコントローラ、
カウンタ／タイマ、およびＲＴＣで構成される。２つの
８２３７と互換性のあるＤＭＡコントローラ９１０は４
チャネルを有し、各々４つの８ビットチャネルと３つの
１６ビットチャネルの合計７つのＤＭＡチャネルを許可
する。最初の１６ビットチャネルである第８のチャネル
が、図１５に示すようなカスケード（ｃａｓｃａｄｉｎ
ｇ）に用いられる。コントローラ１３１０および１３１
２を、それぞれＤＭＡＩおよびＤＭＡ２と命名すること
にする。７４Ｌ５６１２ページレジスタ（ＤＭＡ−ＰＡ
ＧＥ）は、ＤＭＡを補強するＤＭＡサブシステムの一部
であり、要求されると、上位アドレス線を駆動する。
【０５６８】８２５９Ａと互換性のある割り込みコント
ローラ９１４は、１６チャネルの割り込みを発生する。
これは図４３の２つのカスケード状コントローラＩＮＴ
Ｃ１およびＩＮＴＣ２に分割される。これらは各々８ビ
ット入力を有する。図１１、図３８、図４３および図４
４を参照のこと。これらのチャネルの内、１３のチャネ
ルは特定のシステム機能のためにユーザが定義可能であ
り、他の３チャネルは内部で他のデバイスに接続されて
いる。
【０５６９】８２５４と互換性のあるカウンタ／タイマ
（ＣＴＣ）ブロック９１６は、３つの独立したカウンタ
を有する。１つの独立したクロックがこれらのカウンタ
を駆動する。カウンタ０は、時間測定およびタスク切り
替えのために、システムマルチレベル割り込みとして使
用可能である。その出力は、ＩＮＴＣ１の割り込み０に
接続されている。方形波またはパルス発生は、カウンタ
１においてプログラムすることができる。カウンタ２
は、それ自体を制御するためのゲート入力を有し、内部
カウンタ、タイマ、またはゲートレート／パルス発生器
（ｇａｔｅｄ ｒａｔｅ／ｐｕｌｓｅｇｅｎｅｒａｔｏ
ｒ）として機能することができる。
【０５７０】ＭＣ１４６８１８と互換性のあるＲＴＣブ
ロック９１８は、時間および日付を維持するものであ
り、ユーザがアクセス可能な１１４バイトのＲＡＭを有
する。システムの電源がオフのとき、外部バッテリを用
いてクロック／カレンダ情報およびＲＡＭをアクティブ
状態に保持することができる。
【０５７１】次に、制御層に移り、デコード、クロッ
ク、および待機状態制御ブロックについて説明する。デ
コードサブシステムは基板上の全レジスタ、８２２０６
と互換性のある部分、およびＰＣ−ＡＴとのＩ／Ｏデコ
ード互換性の維持を扱う。このタスクは、多重レベルの
デコーディングによって実行すれば有利である。以下に
デコード真理値表を示す。
【０５７２】クロックおよび待機状態制御は全て、構成
レジスタによって行われる。構成レジスタの位置０２３
ｈへの書き込みによってＤＭＡ命令幅、ＣＰＵリードお
よびライトサイクル長、およびＤＭＡクロックレートの
各機能が、ユーザ制御可能となる。構成レジスタへの書
き込みおよび構成レジスタからの読み出しのために、ユ
ーザは０１ｈを位置０２２ｈに書き込み、次に位置０２
３ｈの書き込みまたは読み出しを行う。
【表６７】
【０５７３】図１５において、ＤＭＡサブシステムは、
２つの８２３７と互換性のあるコントローラ、ＤＭＡ１
１３１０とＤＭＡ２ １３１２とで構成されている。
これらは、Ｄ２上のチャネル０によって互いにカスケー
ド接続されている。ＤＭＡチャネル０および１は、要求
ピンＡＵＤＤＲＱ０およびＡＵＤＤＲＱ１、ならびに承
認ピンＡＵＤＤＡＣＫＯおよびＡＵＤＤＡＣＫ１によ
り、外部３ビットオーディオデバイス専用とされる。Ｄ
ＭＡ１チャネル２およびチャネル３は、それぞれ、ＰＰ
ＵフロッピーディスクコントローラおよびＰＰＵ ＥＣ
Ｐパラレルポート専用とされる。ＤＭＡ２チャネル１、
２および３は、他の周辺デバイスが使用可能である。Ｄ
ＭＡチャネル割り当てを、次の表に示す。
【表６８】
【０５７４】ＤＭＡサイクルの間、ＰＰＵはＰＣＩバス
マスタとなり、ＰＣＩメモリリードおよびライトサイク
ルを実行することによって、システムメモリとの間でデ
ータ転送を行う。ＰＰＵは、他のＰＣＩ接続されたＩ／
Ｏデバイスと本システム実施例内のシステムメモリとの
間では、ＤＭＡデータ転送を行わない。
【０５７５】最初に、ＤＭＡ動作および制御が、基本ア
ーキテクチャを用いて開始される。他に注記がなけれ
ば、ここに記載する機能（ｆｕｎｃｔｉｏｎａｌｉｔ
ｙ）は、ＤＭＡ１およびＤＭＡ２の双方に適用されるも
のとする。次の章で、いくつかの動作状態とアドレス領
域への転送モードとを纏めておく。
【０５７６】３つの動作状態 アイドル プログラム アクティブ
【０５７７】３つの転送モード 単一転送モード ブロック転送モード 要求転送モード
【０５７８】３つの転送タイプ リード転送（メモリからＩ／Ｏ） ライト転送（Ｉ／Ｏからメモリ） 確認転送
【０５７９】以下の構造は、ＤＭＡ動作条件には重要で
ある。 −自動初期化によって、動作パラメータの再プログラミ
ングの必要性がない。 −優先順位によって、ＤＭＡ要求の実行を決定する。 −アドレス発生によって、いかにしてＤＭＡアドレスを
発生するかを決定する。 −タイミングの圧縮によって、最も少ないＤＭＡクロッ
クサイクル数で動作する方法を提供する。
【０５８０】これらの条件（転送モード、転送タイプ、
および構造）は、１０個のレジスタタイプおよび５つの
特別なデバイス命令の制御および使用によって管理され
る。レジスタのあるものは各チャネルに使用可能である
が、他のものは全ＤＭＡサブシステムに対してより包括
的である。これらのレジスタについて、後に表に纏めて
説明する。これらは次の通りである。 −現アドレスレジスタ −現ワードカウントレジスタ −ベースアドレスレジスタ −ベースワードカウントレジスタ −命令レジスタ −モードレジスタ −要求レジスタ −要求マスクレジスタ −状態レジスタ −一時的レジスタ
【０５８１】上述の特別なデバイス命令は、通常１つ以
上のレジスタまたはサブシステム状態の内容に影響を与
える。かかる命令には次の５つがある。 −バイトポインタフリップフロップをクリアする。 −バイトポインタフリップフロップをセットする。 −マスタをクリアする。 −要求マスクレジスタをクリアする。 −モードレジスタカウンタをクリアする。
【０５８２】これらの命令は、種々の動作モードおよび
状態についての検討において扱うことにする。これらの
適用可能な具体的なビット割り当てについては、後に論
ずることにする。いずれの特別な命令も、プログラム状
態の一部として記述される。
【０５８３】通常動作では、ＤＭＡコントローラは、３
つの状態、即ち、アイドル、プログラムまたはアクティ
ブの内の１つで動作する。アイドルの間、ＤＭＡコント
ローラは単一の一状態サイクルを実行する。デバイスが
初期化され、ＣＰＵ（例えばＭＰＵ１０２）が１０個の
内部レジスタの１つへのアクセスを試行するか、あるい
はＤＭＡ要求がアクティブになるまで、コントローラは
デフォルトによってアイドル状態を保持する。
【０５８４】ＤＭＡサブシステムは、ＤＭＡ要求を受信
するとアクティブとなり、アービタ９０６ブロックにバ
ス要求を発行する。すると、アービタはＨＯＬＤをアサ
ートしてＣＰＵに送り、ＣＰＵは現サイクルを完了しＨ
ＬＤＡをアサートすることによってこれに応答する。こ
れによって、アービタ９０６はバス付与をＤＭＡサブシ
ステムに返すことができ、ＰＰＵが新たなバスマスタと
なる。ＤＭＡコントローラはメモリアドレスと制御信号
とを発生する。メモリアドレスと制御信号は、ＰＣＩに
よって高速ＡＴブリッジ９０２からＰＣＩメモリアクセ
スに変換される。コントローラは、ＦＤＣＮＥＣＰパラ
レルポート、またはオーディオデバイス１または２への
ＤＭＡを実行することができる。これらＩ／Ｏデバイス
に関連する転送は、単一ＰＣＩサイクルで完了する。
【０５８５】アイドルの間、ＤＭＡコントローラ９１０
内のオンチップ状態機械は、各クロックサイクル毎に、
ＤＭＡ ＤＲＥＱ要求１および２をサンプリングする。
また、ＤＭＡサブシステムはＨＬＤＡおよびＰＣＩサイ
クルアドレスを監視し、ＣＰＵが内部レジスタにアクセ
スしようとしているのか否か判定する。このＣＰＵのア
クセスはプログラム状態への移行につながる。
【０５８６】ＣＰＵがオンチップレジスタへのアクセス
を試行するプログラム状態について述べると、プログラ
ム状態に移行し、ＣＰＵがいずれかのプログラミングの
変更を完了するまでプログラム状態が続く。プログラム
状態の間に、デバイス動作パラメータを変更することが
できる。
【０５８７】ＣＰＵはＩ／ＯアドレスＯＯＯｈないしＯ
ＯＦｈおよびＯＣＯｈないしＯＤＥｈの読み出しおよび
書き込みによって、ＤＭＡ１およびＤＭＡ２の内部レジ
スタにアクセスすることができる。次の表にアドレス割
り当てを纏めておく。
【表６９】
【表７０】
【表７１】
【０５８８】ＤＭＡサブシステム内の内部レジスタが大
量にあるために、カウンタまたはアドレスレジスタのア
ドレッシングは、バイトポインタフリップフロップによ
って増やされる。このビットは、リードまたはライトが
これらレジスタの１つに行われる毎に切り替ることによ
り、ハイおよび低ビットの間で選択が行われる。フリッ
プフロップはハードウエアによるＲＥＳＥＴまたはマス
タクリア命令によってクリアされ、ＣＰＵが適当な命令
を発行することによってクリアまたはセットすることも
できる。
【０５８９】以下の表は特殊デバイス命令について述べ
たものであり、図１５のＤＭＡコントローラ９１０にお
いて、これらに応答する論理回路による対応が行われ
る。
【表７２】
【０５９０】これら５つの命令は、デバイス上でのプロ
グラミングタスクを簡素化する。これらのコマンドは、
指定されたアドレスおよびＩＯＲＤまたはＩＯＷＲのい
ずれかをアサートした結果として実行される。ＩＯＷＲ
で活性化された命令が発行されたときはいつでも、デー
タ線はブロック９１２によって無視されるので有利であ
る。したがって、ＩＯＷＲで活性化されたコマンドに戻
るいずれのデータも無効となる。次の章では、アドレス
および信号状態の詳細について述べる。これらの状態に
応じて、ＤＭＡ回路は内部レジスタ機能を実行するか、
あるいは特別な命令を発行する。各チャネルに使用可能
なレジスタおよび、コントローラに特定されたレジスタ
も示される。
【０５９１】アクティブ状態に移ると、ＤＭＡサブシス
テムはアクティブ状態に入り、デバイスがプログラム状
態にないときにＤＭＡ要求がマスクされていないチャネ
ル上で発生したとき、またはソフトウエア要求が発生し
たときのいずれかの場合に、ＤＭＡ転送サイクルを開始
する。
【０５９２】リード転送サイクルのためのアクティブ状
態における動作の好適なプロセスまたは方法の一例を以
下に示す。 １）ＤＭＡ制御ブロック９１０がＤＭＡ要求ＤＲＥＱＩ
または２を周辺デバイス１３１０または１３１２から受
信する。 ２）ＤＭＡ制御ブロック９１０がバス要求ＨＲＥＱＮＲ
ＥＱ２＃をアービタ９０６に発行する。 ３）ＰＣＩアービタ９０６がＣＰＵへの保持要求ＨＯＬ
Ｄをアサートする。 ４）ＣＰＵが保持承認ＨＬＤＡで応答する。 ５）アービタ９０６がバス付与ＧＮＴ２＃をＤＭＡ制御
ブロック９１０に返す。 ６）ＤＭＡサブシステムがＤＭＡ承認ＤＡＣＫ１または
２を周辺デバイス１３１０または１３１２に返す。 ７）ＤＭＡサブシステムが、ＰＣＩバス１０４を介し
て、メモリ１０６との間で単一または多重ＤＭＡ転送を
実行する。 ８）ＤＭＡサブシステムが転送を完了し、保持要求ＨＲ
ＥＱをディアサートする。 ９）アービタ９０６がＣＰＵへの保持要求ＨＯＬＤを解
放する。 １０）ＣＰＵが保持承認ＨＬＤＡをディアサートする。 １１）ＤＭＡサブシステムが周辺デバイス１３１０また
は１３１２へのＤＭＡ承認ＤＡＣＫ１または２をディア
サートする。
【０５９３】ＤＭＡ転送モードでは、各ＤＭＡチャネル
は、単一、ブロックまたは要求転送モードで動作するよ
うに構成することができる。単一転送モードでは、ＤＭ
Ａコントローラ９１０はＰＰＵアービタ９０６へのバス
要求を不活性化する前に、単一転送のみを実行する。そ
の後、アービタはＤＭＡコントローラへのバス付与ＧＮ
Ｔ２を不活性化することによって応答する。この時点
で、周辺デバイスが未だにＤＭＡ要求をアサートしてい
る場合、ＤＭＡコントローラ９１０は一旦アービタ９０
６からのＰＣＩバスの制御を再び要求する。
【０５９４】ブロック転送モードでは、ＤＭＡコントロ
ーラ９１０は、ワードカウントがＦＦＦＦｈに達するま
で、一連のＤＭＡサイクルを実行する。これが発生する
と、ＤＭＡコントローラ９１０はＤＭＡ周辺デバイスに
終了カウント指示（ｔｅｒｍｉｎａｌ ｃｏｕｎｔ ｉ
ｎｄｉｃａｔｉｏｎ）を与える。最初のサイクルが完了
すれば直ちにＤＭＡ要求をデアサートすることができ
る。このモードでは、アービタは転送の開始時にＰＣＩ
バス制御をＤＭＡサブシステムに付与し、一連のサイク
ルが完了したときにのみホストに制御を返す。
【０５９５】要求転送モードでは、ＤＭＡコントローラ
９１０は、ワードカウントがＦＦＦＦｈに達するまで、
またはＤＭＡ要求がディアサートされるまで、一連のＤ
ＭＡサイクルを実行する。最初にワードカウントが終わ
った場合、コントローラはＤＭＡ周辺デバイスに終了カ
ウント指示を与える。このモードでは、アービタは転送
の開始時にＤＭＡサブシステムにＰＣＩバス制御を付与
し、一連のサイクルが完了したときにのみホストに制御
を返す。
【０５９６】ＤＭＡ転送タイプの説明に移る。ＤＭＡサ
ブシステムによって提供される３つの転送タイプは、リ
ード、ライトおよび確認である。リード転送はシステム
メモリからデータを読み出し、ＰＰＵの内部のまたはそ
れに接続されているＩ／Ｏデバイスにそのデータを書き
込む。ライト転送は逆の動作を行い、Ｉ／Ｏデバイスか
ら読み出し、システムメモリに書き込む。確認転送は、
ＤＭＡ承認を要求側Ｉ／Ｏデバイスに供給するが、デー
タ転送は発生しない。ＰＰＵはＨＯＬＤをアサートする
ことによってＰＣＩバス制御を獲得するが、ＰＣＩメモ
リサイクルは全く発生しない。
【０５９７】自動初期化の間、４つのＤＭＡチャネルの
各々は、所与のチャネル上で終了カウントに達したとき
に、再度初期化する。自動初期化は、モードレジスタ内
の１ビットによってイネーブルされる。元来ＣＰＵによ
って書き込まれたベースアドレスおよびワードカウント
レジスタは、現アドレスおよびワードカウントレジスタ
に再ロードされる。ベースレジスタは、ＣＰＵによって
のみ変えることができ、ＤＭＡアクティブサイクルの間
無変化のままである。要求マスクビットが終了カウント
に達したとき、チャネルが自動初期化を行うようにプロ
グラムされている場合、要求マスクビットはセットされ
ない。ＤＭＡはＣＰＵの介入なしに動作することができ
る。
【０５９８】ＤＭＡ要求ＤＲＥＱ優先度は、２つの方法
の一方で決定される。第１の方法は、固定優先度であ
り、チャネル０の優先度が最も高く、残りのチャネル
は、最も低い優先度のチャネル３まで、順番に低くな
る。第２の方法は、優先度を循環するものであり、チャ
ネルは固定優先度で用いられる０から３までの順番を維
持するが、実際の優先度の割り当ては変化するというも
のである。次の調停において、最後に処理されたチャネ
ルに最も低い優先度が与えられる。この方法の一例を以
下に示す。
【表７３】
【０５９９】ＤＭＡサブシステムは、保持承認ＨＯＬＤ
ＡがＣＰＵから受信されるまで優先度の調停が解決しな
いが、多重要求が同時に発生した場合に、アービタにバ
ス要求を発行する。アドレス発生では、ＤＭＡサブシス
テムは、ＤＭＡの間にＰＰＵによって発生されたＰＣＩ
メモリサイクルに対して、３２ビットのメモリアドレス
を発生する。８ビットＤＭＡサイクルに対しては、ＤＭ
Ａ１が直接Ａ１５〜０を発生し、１６ビットＤＭＡサイ
クルに対しては、ＤＭＡ２がＡ１６〜１を発生し、Ａ０
をゼロに等しくする（アドレッシングの整合）。上位ア
ドレスビットは、各ＤＭＡチャンネルに関連する下位ペ
ージレジスタから供給される。８ビットＤＭＡサイクル
では、Ａ２３〜１６は下位ページレジスタから供給さ
れ、Ａ３１〜２４は上位ページレジスタから供給され
る。１６ビットＤＭＡサイクルでは、Ａ２３〜１７は下
位ページレジスタから供給され、Ａ３１〜２４は上ペー
ジレジスタから供給される。各チャネルの下位および上
位ページレジスタは、ＤＭＡページレジスタ位置として
示されるＩ／Ｏ位置において、ホストによってアクセス
される。
【表７４】
【０６００】ページレジスタは全てＰＣＵによって書き
込みおよび読み出しが行われ、デバイスリセットによっ
てクリアされる。
【０６０１】このレジスタの説明の章はＤＭＡサブシス
テムによって用いられるレジスタタイプについて詳細に
述べる。
【０６０２】現アドレスレジスタ（ＣＡＲ） 転送中に各チャネルによって用いられるアドレスは、こ
の１６ビット現アドレスレジスタに記憶される。各転送
の後にこのレジスタが自動的に増分または減分するよう
に、チャネルをプログラムすることができる。また、チ
ャネル０は、ＣＡＲレジスタの内容が、命令レジスタ内
のアドレス保持ビットによって固定されるようにセット
することもできる。このレジスタのリードまたはライト
アクセスはＣＰＵが使用可能であり、連続バイトアクセ
スによって行われる。自動初期化がイネーブルされる
と、現ワードカウントレジスタが終了カウントに達した
ときに、レジスタの再ロードを行う。
【０６０３】現ワードカウントレジスタ このレジスタは、転送すべきワードカウント、即ち実行
すべき転送の回数を含む。１回付加転送が実行される
と、このレジスタを０から終了カウントのＦＦＦＦｈま
で減分する。これが発生すると、転送カウントが発生さ
れ、当該チャネル上でのＤＭＡ動作が保留され、自動初
期化がイネーブルされなければ、それ以上の要求はマス
クされる。
【０６０４】ベースアドレスおよびベースワードカウン
トレジスタ これら２つのライトオンリレジスタは、それぞれ現アド
レスおよび現ワードカウントレジスタの初期値を保存す
る。これらは、自動初期化があるチャネル上でイネーブ
ルされたとき、再ロードデータを供給する。
【０６０５】命令レジスタ ＤＭＡサブシステム全体の動作は、ユニットＤＭＩおよ
び２のためのこのレジスタ対によって制御される。これ
は、ＲＳＥＴ即ちマスタクリア命令によってクリアさ
れ、ＣＰＵによって読み出しまたは書き込みが行われ
る。
【表７５】
【０６０６】チャネルセレクトビット 残りのレジスタのいくつかにおいて、ビット１および０
がチャネルセレクトを決定する。かかるビット名および
それらの値を割り当て特定のチャネルを選択する際に、
次に示す規定が用いられる。
【表７６】
【０６０７】モードレジスタ 各チャネルはそれ自体のモードレジスタを有し、以下に
述べるように、オペレータモード、転送タイプなどを選
択する。４つのモードレジスタは全て同一Ｉ／Ｏアドレ
スに常駐し、どのチャネルのレジスタに書き込むかをビ
ット０および１が決定する。あるＩ／Ｏ位置への連続リ
ードを実行すると、これらレジスタの各々から読み出す
ことになる。ビット０および１はこれらのリードの間１
なので、クリアモードレジスタカウンタ命令によって、
ＣＰＵは最初のチャネルのレジスタでリードを再開する
ことができる。
【０６０８】
【表７７】
【０６０９】要求レジスタ 要求レジスタは４ビットのレジスタであり、ソフトウエ
ア要求を発生し、ＣＰＵによって独立してセットまたは
リセットが可能である。ＤＭＡの実行（ｓｅｒｖｉｃ
ｅ）は、外部からまたはソフトウエア制御によって要求
することができる。４ビット全てが１回の動作で読み取
られ、そのバイトの下位４ビットに現われ、ＲＥＳＥＴ
によってクリアされる。ビット４〜７は、１として読み
取られる。要求マスクは、ソフトウエアによって発生さ
れる要求には影響を与えない。
【表７８】
【表７９】
【０６１０】要求マスクレジスタ 要求マスクレジスタは４ビットのレジスタであり、外部
ＤＭＡ要求の転送サイクル発生を禁止するものであり、
２つの異なる方法でプログラムすることができる。各チ
ャネルは、ライト単一マスクビットアドレスに書き込む
ことによって、独立してマスクすることができる。この
動作のデータフォーマットを以下に示す。
【０６１１】ベースアドレス（１６進）：ＤＭＡ１＝Ｏ
ＯＡ，ＤＭＡ２＝ＯＤ４
【０６１２】
【表８０】
【０６１３】他のプログラミング方法を用いて、ライト
全マスクビットアドレスに書き込むことにより、１回の
動作で４つのマスクビットに書き込むことができる。こ
の全ライト／全リードのフォーマットは以下の通りであ
る。
【表８１】
【０６１４】ＲＥＳＥＴまたはマスタクリア命令によっ
て、４ビットのマスクビット全てをセットする。終了カ
ウントに達したとき、自動初期化がディゼーブルされて
いれば、個々のチャネルマスクビットがセットされる。
クリアマスクレジスタ動作が実行されると、このレジス
タはクリアされ、４チャネル全てがイネーブルされる。
【０６１５】状態レジスタ 状態レジスタは終了カウントを含む４つのチャネル全て
の状態、外部サービス要求が保留中か否かを判定する読
み取りのみのレジスタである。ＲＥＳＥＴ、マスタクリ
ア、または状態リードによって、このレジスタのビット
０〜３がクリアされる。リセット、マスタクリア、また
は保留要求がディアサートされていると、ビット４〜７
がクリアされるが、マスクレジスタビットの状態には影
響されない。状態レジスタのフォーマットを以下に示
す。チャネル番号はビット名の中の番号に対応する。
【表８２】
【０６１６】プログラム可能割り込みコントローラ９１
４は、システム１００全体の割り込み管理部として動作
する。コントローラ９１４は、周辺デバイスからの要求
を受け入れ、ＣＰＵに割り込み要求を発行し、割り込み
優先度を解決し、どの割り込みを実行すべきかを判断す
るためのベクトルを与える。加えて、割り込みサブシス
テムを再構築するために、優先度割り当てモードが使用
可能であり、システム動作の間いつでも再構成を行うこ
とができる。図４３に示すように、割り込みコントロー
ラは２つのブロックＩＮＴＣ１およびＩＮＴＣ２を有
し、これらは相互接続され１６チャネルのためにカスケ
ードモードで実行するようにプログラムされている。Ｉ
ＮＩＣ１はマスタ動作のためにカスケードモードで構成
され、Ｉ／Ｏアドレスの０２０ｈ〜０２１ｈに配置され
ている。ＩＮＴＣ２はＩ／Ｏアドレス０Ａ０ｈ〜０Ａ１
ｈに配置されたスレーブである。ＩＮＴＣ２割り込み要
求出力信号は、内部でＩＮＴＣ１割り込み要求入力チャ
ネル２に接続されている。
【０６１７】割り込みコントローラは１６の割り込み入
力ＩＲＱ０−ＩＲＱ１５に対応する。１６の割り込みチ
ャネルの構成を図４３に示す。
【０６１８】１６の割り込みの内、以下のチャネルが予
め割り当てられている。ＩＲＱ０はタイマ／カウンタ専
用である。ＩＲＱ１は、外部キーボードコントローラ専
用である。ＩＲＱ２はＩＮＴＣ２をＩＮＴＣ１にカスケ
ード接続するために用いられる。ＩＲＱ６はフロッピー
ディスクコントローラ専用である。ＩＲＱ８はリアルタ
イムクロック専用である。ＩＲＱ１３は入力ＦＰＵＥＲ
Ｒ上でのＦＰＵエラーのために用いられる。残りの１０
チャネルは、以下の異なる割り込み源のいずれかに用い
られるように、プログラムによって制御することができ
る。 パラレルポート シリアルポート マウス ハードディスク ＰＣＭＣＩＡコントローラ１１２
【０６１９】以下の３つのレジスタは、制御割り込み経
路を制御する。 ＰＣＩ割り込みマッピングレジスタ 割り込みイネーブルレジスタ ＰＣＵ割り込みシャドウレジスタ
【０６２０】これらのレジスタは、ＰＣＩ構成レジスタ
１２２２の空間に配置され、特定の割り込み源を特定の
割り込みコントローラチャネルに接続するようにプログ
ラムすることができる。
【０６２１】ＰＣＩ割り込みマッピングレジスタは、Ｐ
ＰＵ１１０のピンＩＮＴＡおよびＩＮＴＢ上のバス１０
４からのＰＣＩ割り込みを、どのようにＰＰＵ１１０の
内部割り込み要求線（ＩＲＱ）に到達させるかを制御す
る。
【０６２２】
【表８３】 割り込みイネーブルレジスタは、シリアルポート割り込
みＳＩＮＴおよびパラレルポート割り込みＰＩＮＴ用内
部線、ならびにマウス割り込み（ＭＳＩＲＱまたはＭＳ
ＩＮＴ）およびＩＤＥ割り込み（ＩＤＥＩＲＱまたはＨ
ＤＣＩＮＴ）用ＰＰＵピンが、いかにしてＰＰＵ１１０
の内部ＩＲＱに到達するかを制御する。
【０６２３】
【表８４】
【０６２４】
【表８５】
【０６２５】
【表８６】 注意：以下の割り当てはプログラム可能なＩＮＴＯでは
ない。ＩＮＴＯ：タイマ、ＩＮＴ１：ＫＢＤ，ＩＮＴ
２：カスケード、ＩＮＴ６：フロッピー、ＩＮＴ８：Ｒ
ＴＣ，ＩＮＴ１３，ＦＰＵ。
【０６２６】ＰＣＵ割り込みシャドウレジスタは、ＰＣ
ＭＣＩＡ割り込みＣＲＤＡＩＯＲＱ、ＣＲＤＢＩＯＲＱ
およびＣＲＤＳＲＶＲＱを、いかに内部ＰＣ−ＡＴ Ｉ
ＲＱに到達させるかを制御する。このレジスタは、ＰＣ
Ｕ ＰＣＭＣＩＡコントローラ内の他のレジスタを覆
う。ＣＰＵがこれらの位置に書き込むと、ＰＰＵインタ
ーフェース９０２はこのレジスタの内容を更新する。
【表８７】
【０６２７】エッジ／レベル割り込みチャネル ＰＰＵは、Ｉ／Ｏレジスタ４Ｄ０ｈおよび４Ｄ１ｈに、
ＥＩＳＡと互換性のあるエッジ／レベル割り込みチャネ
ル制御レジスタを構成する。これらのレジスタは、割り
込みがエッジに感応するのかまたはレベルに感応するの
かを判断するための１ビットを、各ＩＲＱに供給する。
両レジスタは、デフォルトであるエッジ感応動作へのリ
セットによってクリアされる。いずれかのビットをセッ
トすることにより、それに関連する割り込みがレベル感
応割り込みとして構成される。これらのコントローラ
は、これらの線上のアクティブローレベルを、割り込み
要求として認識する。ローレベルは、ＰＣＩ割り込み承
認サイクルまで維持されていなければならず、更に割り
込みサービスルーチンがＥＯＩ命令を発行する前にニゲ
ートしなければならない。ＩＲＱ０、ＩＲＱ１、ＩＲＱ
２、ＩＲＱ８、およびＩＲＱ１３は、好適実施例におけ
るように、エッジ感応とするために結線（ｈａｒｄｗｉ
ｒｅ）し、変更不可能とすることができる。あるいは再
プログラム可能のままにしておくこともできる。
【０６２８】ＩＲＱ６に対するレジスタビットについて
述べると、このチャネルはフロッピーディスクコントロ
ーラ専用なので、ソフトウエアではセットされない。こ
れは正のエッジ割り込みを出力する。
【表８８】
【０６２９】
【表８９】
【０６３０】
【表９０】
【０６３１】
【表９１】
【表９２】
【０６３２】図４４において、割り込み要求レジスタ
は、サービスを要求している全チャネルからの要求を記
憶する。そのビットは、チャネル名ＩＲ７〜０を用いて
命名されている。チャネル名に対応して、インサービス
レジスタビットは、ＩＳ７〜０と命名される。これらの
ビットはどのチャネルが現在応対を受けているか（ｓｅ
ｒｖｉｃｅｄ）を示す。割り込みマスクレジスタは、Ｃ
ＰＵが割り込みチャネルのいずれかまたは全てをディゼ
ーブル可能にする。優先度調整部（ｐｒｉｏｒｉｔｙ
ｒｅｓｏｌｖｅｒ）は、上記３つのレジスタからの入力
を評価し、割り込みを発行し、対応するビットをインサ
ービスＧ５４レジスタにラッチする。図４３のマスタコ
ントローラは、割り込み承認サイクルの間に、スレーブ
デバイスにコードを出力する。この出力は、カスケード
バッファ比較器において、３ビットの識別コード（既に
記載した）と比較される。これらのコードが一致した場
合、スレーブコントローラは割り込みベクトルを発生す
る。ベクトルレジスタの内容は、ＣＰＵに適切な割り込
みベクトルを供給する。
【０６３３】割り込みシーケンス 完全なシステム割り込みおよびサービスは、以下に示す
一連の４つの方法ステップから成る。 １）周辺デバイスがその割り込み線をアサートする。こ
れがＰＰＵ ＩＲＱの１つに達する。割り込みチャネル
が割り込みマスクレジスタ（ＩＲ）内にマスクされてい
ない場合、割り込みコントローラは、割り込み要求レジ
スタ（ＩＲＲ）内の対応するビットをセットする。 ２）割り込みコントローラ内の優先度調整部は、要求を
評価し、適切であればＣＰＵ割り込み出力ＩＮＴＲをア
サートする。 ３）ＣＰＵはＰＣＩ割り込みサイクルを実行することに
より、割り込み要求に対応する。ＰＰＵ ＰＣＩインタ
ーフェースは、バス命令をデコードし、２つの割り込み
承認パルスを割り込みコントローラに送る。 ４）割り込みコントローラは割り込みサービスレジスタ
Ｉｎ−Ｓｅｒｖｉｃｅ（ＩＳＲ）内の関連するビット
をセットし、ＩＲＲビットをクリアする。コントローラ
は８ビットベクトルを出力し、ＰＣＩ割り込み承認サイ
クルのデータ段階の間に、ＡＤ７〜０を通じてＣＰＵに
返す。自動割り込み終了（ＥＯＩ）モードが選択されて
いる場合、ＩＳＲビットはクリアされる。その他の場
合、割り込みサービスルーチンは、終了前に、ＥＯＩ命
令を発行しなければならない。
【０６３４】割り込み終了（ＥＯＩ）動作 割り込み終了（ＥＯＩ）によって、ＩＲＳビットがリセ
ットされる。特定のＣＰＵ ＥＯＩ命令、または最高優
先度ＩＳＲビット（不特定ＥＯＩ）をクリアする優先度
調整部は、どのＩＳＲビットをリセットすべきかを判定
することができる。割り込みコントローラが、完全にネ
スト状の構造を変更しないモードで動作しているのであ
れば、リセットすべき正しいＩＳＲビットを決定するこ
とができる。完全にネスト状の構造が維持されない場
合、割り込みサービスルーチンの終了時に、特定のＥＯ
Ｉが発生されなければならない。不特定のＥＯＩは、Ｉ
ＭＲビットによる特別マスクモードでマスクされている
ＩＳＲビットをクリアしない。ＰＣＩ割り込み承認サイ
クルの終了時に、割り込みコントローラは任意に割り込
み自動終了（ＡＥＯＩ）を発生することもできる。
【０６３５】割り込みコントローラは、次の２タイプの
命令を受け入れる。 初期化命令ワード（ＩＣＷ） 動作命令ワード（ＯＣＷ） 以下でこれらの命令について論じる際、アドレスまたは
ＩＮＴＣＩレジスタを最初に掲げ、それに続いてアドレ
スまたはＩＮＴＣ２レジスタを括弧内に示すこととす
る。
【０６３６】初期化プロセスについて記述する際、４つ
の初期化命令ワード（ＩＣＷ）（ＩＣＷ１〜４）が用い
られる。ＩＣＷ１は、アドレス０２０ｈ（０Ａ０ｈ）の
データバイトのビット４上に１を書き込むことによっ
て、このプロセスを開始する。次に、割り込みコントロ
ーラは、以下の方法ステップを実行する。初期化命令ワ
ードカウンタを０にリセットする。ＩＣＷ１をデバイス
にラッチする。固定優先度モードをイネーブルする。Ｉ
Ｒ７に最高優先度を割り当てる。割り込みマスクレジス
タをクリアする。スレーブモードアドレスを７にセット
する。特別マスクモードをディゼーブルする。状態リー
ド動作のためにＩＲＲを選択する。
【０６３７】残った３つのＩ／Ｏは、アドレス０２１ｈ
（０Ａ１ｈ）負荷ＩＣＷ１〜ＩＣＷ４に書き込む。
【０６３８】ＩＣＷおよびＯＣＷは、「ＴＡＣＴ８３０
００ ＡＴ Ｃｈｉｐ Ｓｅｔ：Ｕｓｅｒｓ Ｇｕｉｄ
ｅ」（テキサスインスツルメンツインコーポレーテッド
（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃ））の
２−３１頁ないし２−３７頁（１９９１年発行）に記載
されている通りであり、このユーザズマニュアル全体
は、本願に含まれているものとする。
【０６３９】ＰＰＵカウンタ／タイマサブシステム ＰＰＵは、インテル９２５４と互換性のあるプログラム
可能なカウンタ／タイマ（ＣＴＣ）を含む。このサブシ
ステムは別個に３つのカウンタと１つの制御レジスタと
を含み、これらにはＩ／Ｏアドレス０４０ｈないし０４
３ｈでアクセスすることができる。カウンタ０はＩＲＱ
０に接続され、システムタイマ割り込みを発生する。カ
ウンタ１はポートＢレジスタにおけるリフレッシュタイ
ミングビットを発生し、カウンタ２は図６０のスピーカ
出力信号ＳＰＲＲＯＵＴを発生する。
【０６４０】カウンタの説明 各ＣＴＣカウンタは以下の構成要素を含む。 −制御レジスタ −状態レジスタ −１６ビット計数素子（ＣＥ） −２つの８ビットカウンタ入力ラッチ（ＣＩＬおよびＣ
ＩＨ） −２つの８ビットカウンタ出力ラッチ（ＣＯＬおよびＣ
ＯＨ）
【０６４１】制御レジスタは制御モードを決定するもの
であり、制御ワードをアドレス０４３ｈに書き込むこと
によってプログラムすることができる。状態レジスタは
カウンタモードと出力情報とを収容するもので、リード
バック命令を用いて読み取られる。入力ラッチＣＩＬお
よびＣＩＨは初期カウント値を保持するものであり、ラ
イトコマンドを用いてロードされる。１６ビット計数素
子ＣＥは実同期ダウンカウンタ（ａｃｔｕａｌ ｓｙｎ
ｃｈｒｏｎｏｕｓ ｄｏｗｎ ｃｏｕｎｔｅｒ）であ
り、モード特定事象に続くカウンタ入力ラッチ内に保持
されている値がロードされる。カウンタ内容は、リード
命令を用いて読み出すことができる。出力ラッチＣＯＬ
およびＣＯＨは、カウンタラッチ命令を用いることによ
って、カウンタ動作を妨害することなく、ソフトウエア
がカウンタ内容を読むことができるようにするものであ
る。
【０６４２】ＣＴＣ制御レジスタ、カウンタレジスタ、
およびカウンタ出力の状態は起動時には定義されていな
いので、各カウンタは、それが用いられる前に、適切に
プログラムされる。ＣＴＣ命令は全てＩ／Ｏアドレス０
４３ｈに書き込まれ、カウントおよび状態情報は全て、
カウンタ０、１および２に対応する別個のＩ／Ｏアドレ
スにおいて、読み書きが行われる。カウンタ０のリード
／ライトレジスタのＩ／Ｏアドレスは０４０ｈであり、
カウンタ１および２のリード／ライトレジスタのＩ／Ｏ
アドレスは、それぞれ０４１ｈおよび０４２ｈである。
初期カウントを書き込むのに先だって、制御ワード（ラ
イトのみの場所）が制御レジスタに書き込まれる。
【０６４３】リード／ライトカウンタ命令 ライト命令によってカウンタが起動され、これにつづい
て適切なカウンタリード／ライトレジスタにカウンタデ
ータの書き込みを行わなければならない。ライト命令ワ
ードの内Ｆ３ないしＦ０ビットは、後続のカウンタデー
タバイト（単数または複数）が、カウンタＭＳＢ、ＬＳ
Ｂ、またはこれら双方のどこに行くのかを指定する。リ
ード命令はカウンタを読み取り、これに続いて適切なカ
ウンタリード／ライトレジスタからのカウンタデータの
読み出しが行われなければならない。リード命令は計数
素子から直接読み出す。カウントが変更過程にある場
合、リードは未定義の可能性がある。カウンタ２をディ
ゼーブルするには、ソフトウエアがリード命令を発行し
読み取ったデータが有効であることを保証する前に、ポ
ートＢのレジスタビット０（ＴＭ２ＧＡＴＥ）をクリア
する。カウンタ０および１は永続的にイネーブルされ、
リード命令は有効データを戻さない。リード／ライトカ
ウンタ命令の間、Ｍ２〜０は、ビット３〜１のための制
御レジスタの定義に示されるように定義される。
【０６４４】ラッチカウンタ命令 ＣＯＬおよびＣＯＨは、ソフトウエアがラッチカウント
命令を発行した後のＣＥにおける現状態をラッチする。
かかる状態は、ＣＰＵがそれらを読み取るまで、または
ソフトウエアがカウンタを再度プログラムするまで、ラ
ッチされたままである。次いで、ラッチは透明状態に戻
ると、ソフトウエアがそれらをイネーブルし、その内容
を直接読み取ることができる。ソフトウエアは、最初の
命令を読み取る前に、２つ以上のカウンタにラッチカウ
ンタ命令を発行する。しかしながら、命令が同一カウン
タに発行された場合、ソフトウエアは最初の命令のみを
読み取る。リードバック命令レジスタは、計数値、モー
ド、カウンタ出力状態、およびカウンタヌルフラグを返
す。状態バイトレジスタは、ＯＵＴの状態、ヌルカウン
トフラグの状態、初期化命令ビット、カウンタモード、
および計数素子フォーマットを収容する。
【０６４５】カウンタの動作 カウンタ０、１および２は全て、１．１９３ＭＨｚ（１
４．３１８１８ＭＨｚを１２で除算する）のクロックで
駆動される。カウンタ０、１および２は以下の要項にし
たがって使用されることを意図したものである。
【０６４６】カウンタ０はＩＲＱ０を発生するもので、
モード３でプログラムされ方形波を発生する。初期化に
続いて、カウンタ０はＩＲＱ０をハイにし、クロック周
期毎に２ずつカウントを減分し始める。カウンタが０に
達したとき、ソフトウエアは初期カウントを再度ロード
し、ＩＲＱ０をローにする。この過程は、カウンタがゼ
ロまで減分する毎にＩＰＱ０を切り替える（ｆｌｉｐ）
ことによって連続的に繰り返す。これによって、初期カ
ウント値にクロック周期（８３８ｎｓ）を乗算した数に
等しい周期を有する方形波が、ＩＲＱ０上で発生され
る。
【０６４７】カウンタ１はポートＢのレジスタビット４
リフレッシュ検出（ＲＥＦＤＥＴ）を切り替えるために
用いられ、モード２でプログラムされる。初期化に続い
て、カウンタ１がＲＥＦＤＥＴをハイにし、各クロック
周期毎に１ずつカウントを減分する。カウンタが１に達
すると、ソフトウエアは１クロック周期ＲＥＦＤＥＴを
ローにし、次いで初期カウントを再度ロードする。この
過程は連続的に繰り返され、ＲＥＦＤＥＴは、初期カウ
ント値にクロック周期（８３８ｎｓ）を乗算した数に等
しい周期でローに切り替えられる。
【０６４８】カウンタ２は、図６０に示すように、スピ
ーカ出力ＳＰＫＲＯＵＴを発生するものであり、通常モ
ード３でプログラムされる。ＳＰＫＲＯＵＴは、初期カ
ウント値にクロック周期（８３８ｎｓ）を乗算した値に
等しい周期でローに切り替えられる。ソフトウエアは、
ポートＢレジスタビット０（ＴＭ２ＧＡＴＥ）をセット
することによって、カウンタ２をイネーブルする。カウ
ンタ２の出力は、ポートＢレジスタビット５（ＯＵＴ
２）から読み出される。ソフトウエアは、ポートＢレジ
スタビット１（ＳＰＫＤＡＴＡ）をセットすることによ
って、ＳＰＫＲＯＵＴ出力をイネーブルする。
【０６４９】リアルタイムクロックサブシステム カウンタ／タイマは、「ＴＡＣＴ８３０００ ＡＴ Ｃ
ｈｉｐ Ｓｅｔ：Ｕｓｅｒｓ Ｇｕｉｄｅ」（テキサス
インスツルメンツインコーポレーテッド（Ｔｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃ））の２−４２頁ない
し２−４７頁（１９９１年発行）に記載されている通り
であり、このユーザズマニュアル全体は、本願に含まれ
ているものとする。
【０６５０】図１１のリアルタイムクロック（ＲＴＣ）
９１８は、アラーム、プログラム可能な周期的割り込
み、１００年カレンダ、１１４バイトのおよびユーザが
プログラム可能な低電カスタティックＲＡＭ９１９を備
えた、日時クロック（ｔｉｍｅ−ｏｆ−ｄａｙ ｃｌｏ
ｃｋ）を有する。ＲＴＣを補強することによって、低消
費電力（電池給電モード（図１２のレイアウトを参照）
で動作可能となると共に、システム起動およびシステム
停止の際に、ＲＡＭおよびクロック双方の内容を保証す
ることができる。ＲＴＣレジスタおよびＲＡＭにアクセ
スするには、Ｉ／Ｏアドレス７０ｈおよび７１ｈのイン
デックス／データレジスタ対を用いる。データレジスタ
から値を読み出したり値を書き込む前に、ソフトウエア
は最初に８ビットのオフセットをインデックスレジスタ
に書き込まなければならない。ＲＴＣ内の１２８箇所の
アドレス可能位置を１０バイトに分割する。これらの場
所は、時間、カレンダおよびアラームデータ、４バイト
の制御バイトおよび４バイトの状態バイト、ならびに１
１４バイトのＲＡＭバイトを含む。ＣＰＵは１２８バイ
ト全てを読み出し、レジスタＣおよびＤ、レジスタＡの
ビット７、ならびに第２バイトのビット７（常に０）に
書き込むことができる。割り込み発生時刻を３バイトの
アラームバイトにプログラムすることによって、特定の
時刻に割り込みが発生する。ソフトウエアで１をアラー
ムレジスタの上位２ビットにセットすることにより、周
期的な割り込みを発生することができる。例えば、１時
間毎に割り込みを発生する場合、Ｃ０ｈをレジスタ５に
プログラムする。１秒ごとに割り込みを発生するために
は、３つのアラームレジスタ全てに同一値をプログラム
する。
【０６５１】更新サイクルの間、インデックスレジスタ
０Ｅｈないし７ＦｈからのＲＡＭの１４４バイトにアク
セスすることができ、これらは汎用である。これらはＲ
ＴＣによる影響を受けず、システムがオフのとき、デバ
イスは通常電池による給電を受ける。これらのバイト
は、較正パラメータおよび構成用不揮発性記憶部として
用いるのに適している。
【０６５２】ＲＴＣサブシステム内の４つの状態レジス
タには、いつでもＣＰＵによるアクセスが可能である。
これらは、インデックスアドレス０Ａｈ−０Ｄｈに配置
されており、ＲＴＣの動作を制御すると共にその状態を
監視する。
【０６５３】ＲＴＣ状態レジスタＡ〜Ｄ レジスタＡは、プログレスフラグ、分周器／プリスケラ
制御、および周期的割り込み制御に供する。レジスタＢ
は更新サイクルをイネーブルし、割り込み発生を制御
し、アラーム割り込みをイネーブルし、時間および時間
アラームをフォーマットし、そして昼間と標準時との切
り替えを行う。レジスタＣは、付加的な割り込み、アラ
ーム、および更新終了割り込みフラグ情報を提供する。
レジスタＤはＲＴＣデータの有効性をチェックする手段
を提供する。
【０６５４】通常動作の間、ＲＴＣは１秒に１回更新サ
イクルを実行する。更新サイクルは、ソフトウエアに従
い、分周器ビットＤＶ２〜０をクリアすると共に、レジ
スタＢ内のＳＥＴビットをクリアする。更新サイクルは
クロック／カレンダレジスタを増分し、これらをアラー
ムレジスタと比較する。このサイクルではレジスタを比
較するが、これは一致を発見するためである。一致が得
られた場合、アラームおよび割り込み制御ビットの双方
がイネーブルされていれば、アラームが送出され割り込
みが発行される。更新の間、１０個の下位レジスタはＣ
ＰＵには使用不可となっており、これによってレジスタ
内で発生し得るデータの転化または不正確なデータの読
み出しを防止している。ＣＰＵとＲＴＣとの間の競合と
いう問題を回避するために、更新サイクルの禁止を通知
するフラグがレジスタＡ内にある。プログレス（ＵＩ
Ｐ）ビット内の更新は、更新サイクルの開始より２４４
ｍｓ前にアサートされ、更新サイクルが完了するまで存
続する。完了時に、ソフトウエアはＵＩＰビットをクリ
アし、レジスタＣ内の更新フラグビットをセットする。
更新サイクルの間、ＣＰＵは常にレジスタＡないしＤへ
のアクセスを許されている。
【０６５５】ＲＴＣに対する時間および日付情報の読み
書きを行う方法には２種類あり、どちらもユーザにＣＰ
ＵとＲＴＣとの間の競合を回避させるものである。 １）レジスタＡを読み出し、ＵＩＰビットの状態が００
であることを判断し、リードまたはライト動作を実行す
る。首尾良く動作するためには、リードまたはライト動
作全体が２４４ｍｓ未満で完了することが好ましい。 ２）レジスタＣを一旦読み出し、更新フラグビットが１
になるまで、このレジスタを読み出し続ける。次のサイ
クルの開始までに、リードまたはライト動作を完了する
ことができる。
【０６５６】図１７を参照すると、ＩＤＸ／ＸＤ信号
は、バス ブリッジ９０２に対して図１１のＰＰＵ内部
ペリフェラルを接続するために用いる内部高速ＡＴバス
信号のサブセットである。バス９０４は、通常、ＰＣＬ
Ｋ／４バスデータ速度クロックのＰＣＬＫ／２、又はＰ
ＣＬＫ／３により動作する。ＸＤ及びＩＤＥインタフェ
ースに接続された外部デバイスに対するアクセスは、内
部バス クロックＳＹＳＣＬＫの速度を調整することに
より、異なる速度で動作するように構築可能である。図
１７において、ＸＤバス及びＩＤＥインタフェース信号
は、別個の電圧レールにより接続された２つの部分、即
ちＶＣＣ ＸＤと、ＶＣＣ ＤＫとに分割される。柔軟
性がシステムの構成要素を選択する際に利点をもたらし
ており、例えば５−Ｖ ＩＤＥドライブ（ロー・コスト
用）と共に、３．３−Ｖキーボードコントローラ及びＢ
ＩＯＳ ＲＯＭ（低電力用）の使用を可能にしている。
【０６５７】ＸＤインタフェース１５０１は、以下の外
部ペリフェラル：ＢＩＯＳ ＲＯＭ１５０１（フラシュ
ＥＥＰＲＯＭであってもよい。）、キーボードコントロ
ーラ１１８、及び付加的な２つのデバイスをサポートす
る。２つのＤＭＡチャネル及びプログラマブルチップセ
レクトＰＣＳＯは、アナログ デバイセスＡＤ１８４８
のようなビジネスオーディオチップをサポートするのに
利用可能である。第２のプログラマブルチップセレクト
ＰＣＳ１も利用可能である。
【０６５８】ＢＩＯＳ ＲＯＭ１２０はアドレス ビッ
ト１〜０、チップセレクトＣＳ＃、及び読み出し書き込
みストローブが供給されている。上側１５アドレス ラ
インは、ＢＩＯＳ ＲＯＭから戻されるデータを待機し
ている間に、ＰＰＵ１１０によりＰＣＩアドレス／デー
タ・バス１０４へ駆動される。ＰＰＵはＰＣＩ ＡＤバ
スを介して書き込み不可のＢＩＯＳ１２０にアドレスを
供給する。ＰＰＵがＰＣＩ Ｉ／Ｏ又はメモリマップド
リードに応答すると、ＤＥＶＳＥＬを主張した後に、Ｐ
ＣＩバスからＰＣＩ ＡＤバスへアドレスを送出する。
アドレスサイクル中にＡＤ３１−２からのアドレスは、
データフェーズ中にＡＤ３１−２へ送出される。システ
ム インプリメンテーションでは、選択したＡＤバスラ
インにＥＰＲＯＭ ＢＩＯＳのアドレスラインを接続し
てもよい。
【０６５９】図１７において、ＸＲＤ信号及びＸＷＲ信
号は、ＲＯＭＣＳ＃がアクティブか又はアクティブでな
いかに従って、メモリサイクル又はＩ／Ｏサイクルの両
方でそれぞれ読み出し及び書き込みストローブとして用
いられる。
【０６６０】図１１において、ＰＰＵ ＦＤＣサブシス
テム９３０はフロピーディスク制御に必要な全てのロジ
ックを統合している。これは、プログラマブル電力管理
機能を含むインテル８２０７７ＳＬと完全に互換性のあ
るソフトウェアである。全ての信号及びバッファは、
（３６０ＫＢ及び１．２ＭＢ）において５．２５、又は
（７２０ＫＢ、１．４４ＭＢ及び２．８８ＭＢ）におい
て３．５をサポートするように設けられている。統合ハ
イパフォーマンスのディジタルデータセパレータ（外部
構成要素なし）は１Ｍビット／秒までのデータ速度をサ
ポートする。１６バイトＦＩＦＯはバスの待ち時間を減
少させるようにＦＤＣバスインタフェースに設けられて
いる。
【０６６１】状態、データ及び制御レジスタ 下記のテーブルはホストによりアクセス可能なＦＤＣレ
ジスタの概要である。
【０６６２】
【表９３】
【０６６３】ＦＤＣは下記の２４インテル８２０７７Ｓ
Ｌコンパチブル コマンドをサポートする。 １．データ読み出し １３．割込検出 ２．削除データ読み出し １４．デバイス状態検出 ３．データ書き込み １５．指定 ４．削除データ書き込み １６．構成 ５．ＩＤ読み出し １７．レジスタのダンプ ６．ＩＤ書き込み １８．垂直モード ７．診断読み出し １９．相対シーク ８．等号スキャン ２０．検定 ９．小さい又は等号走査 ２１．バージョン図 １０．大きい又は等号走査 ２２．バーセット １１．シーク ２３．ロック １２．再較正 ２４．パワーダウンモード
【０６６４】ＦＤＣは下記のトラック フォーマットを
サポートする。 ＩＢＭシステム３７４０ ＦＭ 垂直ＭＦＭ５００Ｋビット／秒 垂直ＭＦＭ ＩＭビット／秒
【０６６５】フォーマット１及び２はデフォールト フ
ォーマットである。他のフォーマットは垂直モードコマ
ンドを発行することにより選択される。
【０６６６】ＦＤＣにはデータスプレッド効果用のディ
スク書き込みデータの予備補償をする位相シフタが含ま
れる。進み補正、遅れ補正、又は予備補正なしは、ビッ
トパターンに従ってダイナミックに選択される。位相シ
フトの量は下記に示すように、データ速度選択レジスタ
における予備補正選択ビットにより判断される。
【０６６７】
【表９４】
【０６６８】データ速度選択レジスタにおけるＤＲＳ１
及びＤＲＳ０ビットは、ここで示すように、必要とする
データ速度、及びデフォールト補償を選択する。
【０６６９】
【表９５】
【０６７０】ＦＤＣサブシステム９３０にはディスクか
らの原始データストリームの周波数及び位相に同期した
クロックを供給するディジタルデータセパレータが含ま
れている。このデータセパレータは８バイト内でデータ
にロックし、公称周波数の±１２．５％において４０％
以上のジッタを許容する。ＦＭ及びＭＦＭデータ符号化
は１２５Ｋビット／秒から１Ｍビット／秒までのデータ
速度でサポートされている。
【０６７１】ＦＤＣのパワーダウンの動作は、以下で詳
細に説明するいくつかの改良により、８２０７７ＳＬの
ものと互換性がある。
【０６７２】直接パワーダウンモードには、データ速度
選択（ＤＲＳ）レジスタにおけるＰＯＷＤビットをセッ
トすることにより、移行する。これは動作を直ちに終結
させるので、ディスクに書き込みをするコマンド実行中
は避ける必要がある。直接パワーダウンモードでは、Ｆ
ＤＣクロックがディセーブルされて、ＦＤＣがソフトウ
ェアリセット状態に保持される。このモードはソフトウ
ェアリセット又はハードウエアリセットにより、起動可
能される。
【０６７３】自動パワーダウンモードはパワーダウンモ
ードコマンドを用いて選択される。このモードが選択さ
れると、自動パワーダウン状態には。以下のアイドル条
件が満足されるときに移行する。ＭＲＳレジスタは８０
ｈの値を有する（メイン状態レジスタ、ＲＱＭ＝１、そ
の他は全て＝０）。
【０６７４】ヘッドアンロード時間が経過した。保留中
の割込は存在しない。
【０６７５】ＦＤＣは直ちに自動パワーダウン状態に入
ること、及び抜け出すことができるので、遅延時間は必
要でない。
【０６７６】自動パワーダウン中は、ＦＤＣクロックが
停止されるが、リセットは発生しない。自動パワーダウ
ンは、データＦＩＦＯレジスタに対する書き込みによ
り、又はＤＯＲレジスタにおけるモータイネーブルビッ
トＭＥ０、１、又は３をセットすることにより、起動さ
れる。
【０６７７】ＦＤＣ信号は、下記のテーブルとしてＦＤ
Ｃ並列ポート（ＦＰＰ）モードにおいて並列ポート端子
にマップされる。
【０６７８】
【表９６】
【０６７９】この表はリーダによりＰＰＵ信号ピン説明
表と比較される必要がある。
【０６８０】図１１に示すように、ＦＰＰモードは並列
インタフェース構成レジスタのビット６、ＰＩＦＦＤＣ
を１にセットすることにより選択される。このレジスタ
は、ＰＣＩ構成空間におけるベースアドレス７８ｈに配
置されており、以下でその表に示されている。ＰＩＦＦ
ＤＣ＝１のときは、並列ポート９３８はディセーブルさ
れ（クロックが停止され、かつ内部チップ選択がインア
クティブにされ）、以上で示したようにして並列ポート
９３８に使用される端子ピンが、代わって、マルチプレ
クサ９３９を介しＦＤＣ９３２に接続される。
【０６８１】ＦＦＰモードでは、２台のフロピードラブ
１２６．０及び１２６．１は、ＰＰＵ１１０端子ピンの
数を増加させることなくサポートされ、従って２つのモ
ータイネーブル信号（ＭＥＮ１、ＭＥＮ０）及び２つの
ドライブ選択信号（ＤＲ１、ＤＲ０）が供給される。
【０６８２】単一の濃度選択信号（ＤＥＮＳＥＬ）は、
互換性を理由として、標準モードによるＨＤ及びＥＤに
代わって、ＦＰＰモードにより供給される。ＤＥＮＳＥ
Ｌは高いデータ速度（１Ｍバイト／秒又は５００Ｋバイ
ト／秒）に対して真（１）であり、低いデータ速度（３
００Ｋバイト／秒又は２５０Ｋバイト／秒）に対して偽
（０）である。このようにして、フロピーディスクコン
トローラ用のＰＰＵ信号ピン説明表に既に表示されてい
るＰＰＵ１１０のピンは、更なる当該セットの並列ポー
トピンが加わり、代替の又は付加的なフロピーディスク
ドライブによる付加的なフロピーアクセスに用いられ
る。このような利点を持つ構成では、フロピードライブ
を並列ポートコネクタに接続してＦＰＰモードで使用す
ることにより、更にシステム実施の形態の多様性を増加
させることができる。
【０６８３】図１１の直列ポート９３６は、ペリフェラ
ルデバイス又はモデムから受け取ったデータキャラクタ
についての直並列変換、及びＭＰＵ１０２により送信さ
れたデータキャラクタについての並直列変換を同時的に
実行する２つの直列Ｉ／Ｏチャネルに用いられる。得ら
れた情報には、実行している転送動作の形式及び条件
と、誤り条件とが含まれている。プログラマブルボーレ
ート発生器が含まれており、タイミング基準クロック入
力を１と２１６−１との間で割算することにより分周す
ることができる。この回路はＭ１６Ｃ５５０、又は拡張
ＴＬ１６Ｃ４５０直列ポートと互換性を有するように適
当に作成される。
【０６８４】下記概要の直列ポート内部レジスタでは、
直列ポート０用の３Ｆ８ｈのベースアドレス、及び直列
ポート１用の２Ｆ８ｈのベースアドレスにＩ／Ｏアドレ
スを付加する必要がある。いくつかのレジスタのアクセ
スは、除数ラッチアクセスビット（ＤＬＡＢ）の状態に
より制御される。
【０６８５】
【表９７】
【０６８６】
【表９８】
【０６８７】受信バッファレジスタ（ＲＢＲ）及び送信
ホールディングレジスタ（ＴＨＲ）は、データの５ビッ
トから８ビットを保持するデータレジスタである。８デ
ータビットより少ないビットを送信するときは、データ
がＬＳＢへ右寄せ調整される。データレジスタは二重バ
ッファ化されており、従って直列ポートが並直列変換又
は直並列変換を実行している間に、読み出し動作及び書
き込み動作が実行される。
【０６８８】
【表９９】
【０６８９】
【表１００】
【０６９０】
【表１０１】
【０６９１】
【表１０２】
【０６９２】
【表１０３】
【０６９３】
【表１０４】
【０６９４】
【表１０５】
【０６９５】
【表１０６】
【０６９６】
【表１０７】
【０６９７】
【表１０８】
【０６９８】
【表１０９】
【０６９９】
【表１１０】
【０７００】除数ラッチラッチレジスタは１６ビット数
を保持し、このビット数は、タイミング基準クロック入
力からサンプリングクロックを得るために用いられる。
サンプリングクロックは１６×所望ボーレートである。
【０７０１】並列ポートインタフェース ＰＰＵ並列ポート９３８は、付加的な拡張並列ポート
（ＥＰＰ）プロトコルサポートを備えた付加的な拡張機
能並列（ＥＣＰ）ポートである。ＥＣＰモジュール００
０及び００１はセントロニックス及び双方向セントロニ
ックスポートと互換性があり、ＥＣＰモード１００（通
常は未使用）はＥＰＰモードに定義されている。従っ
て、ＰＰＵ並列ポートは、ＥＣＰプロトコルモードと共
に、別個的な３つの転送プロトコルをサポートする。ピ
ンカウントは、ＰＰＵ信号ピン説明表（前述のもの）に
おいて同一のピンを使用することにより、任意のモード
において最小化される利点がある。（ピン１〜５及び１
９５〜２０８を参照）。図４２において、並列ポート９
３８は８ビットのホストインタフェース４２１０（ＤＭ
Ａサポートを含む）を有し、このホストインタフェース
４２１０はＦａｓｔ ＡＴバス９０４、３つの異なるプ
ロトコル用の状態マシンを含むシーケンサ４２２０、１
６バイトＦＩＦＯデータパス４２３０、及び並列インタ
フェース４２４０に接続されている。
【０７０２】「セントニックス」モードでは、並列ポー
トがセントニックス単又は双方向並列ポートと互換性が
ある。これは、ポートデータラインへ／からデータを書
き込む／読み出すために用いられる単一のデータバイト
ポートと、並列ポート信号の状態を制御し、かつ反映さ
せる複数のレジスタとからなる。信号プロトコルは、条
件ストローブを主張し、かつ肯定応答それ自体用のポー
リングをしなければならないソフトウェアにより取り扱
われる。最大の帯域幅は約１５０キロバイト／秒であ
る。
【０７０３】エンハンスド並列ポート（ＥＰＰ）モード
では、ＳＬＩＮ及びＡＦＤが自動的に発生され、かつそ
れぞれアドレスストローブ及びデータストローブとなる
ように再定義され、一方ＳＴＢは書き込み又は読み出し
サイクルを表す。付加的なＩ／Ｏアドレスは、データ及
びアドレスアクセスに対して定義され、これらの位置を
使用するときは、ハードウエアにより自動的にハンドシ
ェイキングを実行する。これはより速いインタフェース
タイミングと共に、データスループットを２メガバイト
／秒まで可能とする。
【０７０４】拡張機能ポート（ＥＣＰ）プロトコルはＩ
ＥＥＥＰ１２８４に対する強化である。これは、順方向
チャネルと同様の速度の逆チャネルを提供し、かついず
れの方向にもデータ転送速度に制限を設けない転送プロ
トコル及びタイミングを定義する。ソフトウェアのオー
バヘッドは、直接メモリ・アクセス（ＤＭＡ）サポー
ト、データバッファリング、及び自動ストローブ発生に
より減少される。ＥＣＰはアドレス及びデータアクセス
に対する独立Ｉ／Ｏ位置を定義し、プラグ・アンド・プ
レイに対して標準構成のレジスタを指定し、将来の拡張
を可能にし、かつＦＩＦＯ動作を指定する。
【０７０５】並列ポートの動作モードは、図４２のブロ
ック４２４０における拡張制御レジスタのビット７〜５
により選択され、その図に下記の説明と共に以下でその
レジスタについて表にされている。
【０７０６】標準並列ポートモード（０００）はデフォ
ールトモードであり、このモードでは並列ポート動作が
標準セントニックスポートと互換性がある。このＦＩＦ
Ｏはリセットされ、かつデバイス制御レジスタにおける
方向ビットは無効となる。
【０７０７】双方向並列ポートモード（００１）は、方
向ビットのセットによりデータラインを浮動（トライス
テート：ｔｈｒｅｅ−ｓｔａｔｅｓ）にすることとまた
データレジスタの読み出しによりデータライン上に値を
復帰させることを除けば、モード０００と同一である。
【０７０８】並列ポートＦＩＦＯモード（０１０）にお
いて、ＦＩＦＯに書き込まれた又は直接メモリ・アクセ
スされたデータは、「セントニックス」プロトコルを用
いて自動的に送信される。順方向のみが有効である。
【０７０９】ＥＣＰ並列ポートモード（０１１）は、Ｅ
ＣＰデータＦＩＦＯに書き込まれた順方向（方向＝０）
データを有する。ＥＣＰアドレスＦＩＦＯに書き込まれ
たアドレスは、単一のＦＩＦＯに配置され、ＥＣＰプロ
トコルを用いて自動的に送信される。逆方向（方向＝
１）では、データバイトがＥＰＣ並列ポートから転送さ
れて、ＦＩＦＯに配置される。
【０７１０】エンハンスド並列ポートモード（１００）
では、ＥＰＰ読み出し、書き込み、又はアドレスサイク
ルを実行することができる、又はＥＰＰサイクルがペン
ディングのときは、互換性のある「セントニックス」ア
クセスを行うことができる（モード００１にある）。ソ
フトウェア処理は、ＥＰＰ書き込みサイクルを実行しよ
うとする前に、方向＝０をセットしなければならない。
【０７１１】モード１０１は、習熟する作業者が所望す
る付加的なモード用に利用可能である。
【０７１２】ＦＩＦＯテストモード（１１０）では、Ｆ
ＩＦＯを書き込み、かつ読み出すことができるが、並列
ポートにデータが転送されることはない。ＦＩＦＯは、
フル条件又は空条件が発生したときは、データの受け入
れ又は送出を停止することはなく、ＦＩＦＯ読み出し及
び書き込みアドレスカウンタは単にラップ アラウンド
するだけである。
【０７１３】構成モード（１１１）では、ＥＰＣ構成レ
ジスタＡ及びＢがアクセス可能である。
【０７１４】モードの切り換えはモード０００及び００
１へ遷移すること、又はこれらから抜け出すことのみが
許容される。全てのＰ１２８４折衝はこれら２つのモー
ドにおいて実行される。モードを０１１（ＥＣＰ）にセ
ットすると、ハードウエアがデータ転送を開始させる。
転送の途中で、又はデータがＦＩＦＯに残っているとき
にモード０１１又は０１０から切り換えると、転送が中
断されて、データを喪失することになる。
【０７１５】ＰＰＵ並列ポートは、ＥＣＰモード（０１
１）、逆方向におけるランレングス符号化（ＲＬＥ）デ
ータのデコンプレションをサポートしている。逆方向転
送中は、コマンドバイトはＰｅｒｉｐｈＡｃｋ（ＢＵＳ
Ｙ）をローにセットすることにより転送されるべきこと
を、ペリフェラルが表示している。コマンドバイトのビ
ット６〜０は、次のデータバイトを何回複写すべきかを
表示している。ビット７は０である。
【０７１６】ポート９３８の並列ポート内部レジスタ
は、下記の表が与えられている。
【０７１７】
【表１１１】
【０７１８】データポートレジスタ（ブロック４２４０
内） Ｉ／Ｏアドレス（１６進）：３７８ これは、標準並列データポートレジスタである。標準モ
ードにおいて、このレジスタに書き込みをすると並列ポ
ートデータラインにデータが送出される。他の全てのモ
ードにおいて、ドライブ制御レジスタにおける方向ビッ
ト（５）をセットすると、ドライバをトライステートに
することができる。このレジスタを読み出すと、データ
ライン上に値を復帰させる。
【０７１９】
【表１１２】
【０７２０】
【表１１３】
【０７２１】
【表１１４】
【０７２２】
【表１１５】
【０７２３】
【表１１６】
【０７２４】
【表１１７】
【０７２５】
【表１１８】
【０７２６】
【表１１９】
【０７２７】
【表１２０】
【０７２８】
【表１２１】
【０７２９】
【表１２２】
【０７３０】
【表１２３】
【０７３１】
【表１２４】
【０７３２】ＩＤＥインタフェース Ｘバスのデータビット＜７：０＞はＩＤＥインタフェー
スと共有されるが、外部４２４５バッファはＩＤＥデー
タをＸＤデータから絶縁するために用いられるので、Ｉ
ＤＥインタフェースがまだ機能している間は、エネルギ
を節約するようにＩＤＥドライブをパワーダウンさせる
ことができる。ＩＤＥデータビット＜１５：８＞を含む
通常のＩＤＥインタフェース信号の残りは、ＩＤＥイン
タフェースに含まれる。
【０７３３】ＣＳ１ＦＸはＩ／Ｏアドレス１Ｆ０−１Ｆ
７ｈをデコードし、ＣＳ３Ｆはアドレス３Ｆ６〜３Ｆ７
ｈをデコードする。
【０７３４】ＩＯＣＨＲＤＹ入力は、ＩＤＥアクセスサ
イクルを長くするために、待機状態を挿入するドライブ
によって、使用がサポートされる。
【０７３５】電力管理ユニット（ＰＭＵ） 図２３では、ＰＭＵ状態定義は以下のようである。レデ
ィーでは、システムは完全にパワーアップされ、全速度
で動作する。個々のデバイスをパワーダウンすることは
可能である。
【０７３６】ＳＴＡＮＤＢＹ状態では、図２７のマスク
クロック回路によりＣＰＵのターンオン時間を調整して
パワーを節約する。
【０７３７】ＴＥＭＰＯＲＡＲＹ状態は、レディー状態
と同様であり、（システム事象、ＫＢＣ又はマウスによ
り）ＳＴＡＮＤＢＹ状態を介して遷移する状態である。
短期間のタイマがタイムアウトした後、システムはＳＴ
ＡＮＤＢＹ状態に戻る。
【０７３８】３−Ｖ ＳＵＢＳＰＥＮＤ状態は、下記の
観点からＳＴＡＮＤＢＹ状態のＴ（オフ）期間と異な
る。単にＣＰＵクロックではなく、全てのクロックを停
止する。ＭＰＵ水晶発振回路はディセーブルされる。周
辺タイマの状態に無関係に、全てのペリフェラルデバイ
スをパワーダウンする。
【０７３９】３−Ｖ ＳＵＳＰＥＮＤからの再開は、Ｒ
ＴＣアラーム、モデムのリング、キーボード又はマウス
割込、中断／再開ボタン、オン／オフボタン、ＰＣＵ１
１２からのＣＲＤＳＭＩ、又はＢＡＴＬＯＷ信号におけ
るローからハイへの遷移により発生可能にされる。
【０７４０】０−ＶＳＵＳＰＥＮＤ状態は、利用可能な
パワー消費の最低レベルを有する。システム状態はソフ
トウェアによるディスクに記憶される。ＲＴＣ９１８及
びＰＭＵの再開ロジックを除き、全ての構成要素はパワ
ーダウンされる。システムは図２１のＳＲＢＴＮ入力、
ＯＮＢＴＮ入力、又はＲＴＣアラームにより再開可能で
ある。
【０７４１】ＯＦＦ状態は、システム状態をディスクに
記憶せず、かつＳＲＢＴＮ入力はシステムをオンにしな
いことを除き、０−ＶＳＵＳＰＥＮＤと同一である。
【０７４２】図２３用の状態遷移Ａ、Ｂ、、、、Ｑ、Ｒ
は、次の表に示されている。図２３の状態マシン制御ロ
ジック２０３５は、この表内のロジックにより定義さ
れ、このロジックは表内のロジック情報による電子ロジ
ックとして単純に実行される。接続詞「かつ」及び「又
は」はブール代数の「ＡＮＤ」及び「ＯＲ」を指す。括
弧（）、カギ括弧及び中括弧は、複数のブール代数式を
まとめるものである。
【０７４３】
【表１２５】
【０７４４】
【表１２６】
【０７４５】
【表１２７】
【０７４６】
【表１２８】
【０７４７】
【表１２９】
【０７４８】
【表１３０】
【０７４９】
【表１３１】
【０７５０】
【表１３２】 注： （１）ＰＭＵ「他のロジック」は、再開ロジックを除き
ＰＮＵサブシステムにおける全てのロジックからなる。 （２）ＰＭＵ再開ロジックは０−Ｖ ＳＵＳＰＥＮＤ状
態（ＯＮＢＴＮ、ＲＴＣアラーム、及び中断／再開ボタ
ン監視回路）から再開し、かつＯＦＦ状態（ＯＮＢＴＮ
及びＲＴＣアラーム監視回路）から目覚めるロジックか
らなる。 （３）周辺デバイス用パワーは３−Ｖ中断に入る前に、
ソフトウェアによりイネーブル／ディセーブルされる。 （４）前の表を参照して、“Ａ”〜“Ｂ”は、状態遷移
表において項目Ａ−Ｄを包むこと等を意味する。
【０７５１】システムがＲＥＡＤＹ又はＴＥＭＰＯＲＡ
ＲＹ状態にあるときは、図２７のＨＩＳＰＤ入力がハイ
であり、かつＭＡＳＫＣＬＫは常時インアクティブ（ハ
イ）である。
【０７５２】システムが３．３−Ｖ ＳＵＳＰＥＮＤに
あるときは、０−Ｖ ＳＵＳＰＥＮＤ又はＯＦＦ状態Ｍ
ＡＳＫＣＬＫは常時アクティブ（ロー）である。
【０７５３】システムがＳＴＡＮＤＢＹ状態にあるとき
は、図２７に示すように、ＭＡＳＫＣＬＫが隣接する２
つのシステムタイマ割込（ＩＲＱ０）間、又は隣接する
２つの期間ＳＭＩ間で変調される。この信号は一部の時
間でインアクティブであり、次に残りの期間でアクティ
ブとなる。インアクティブ／アクティブ（Ｔｏｎ／Ｔｏ
ｆｆ）比はＴＯＮＴＯＦＦレジスタ２５１０により決定
される。更に、キーボード割込、マウス割込、ＰＣＩバ
スマスタ要求、又は（オプションにより）システム事象
が発生すると、ＭＡＳＫＣＬＫは、ＰＭＵ ＴＩＭＥＲ
レジスタの一時タイマＴＥＭＰプログラミング ビット
２０〜２３により決定される期間においてインアクティ
ブとなる。
【０７５４】ここでクロックの実体に注目し、図３７を
参照すると、全てのＰＰＵクロック信号は４つの一次ク
ロック信号から導き出される。これらの一次クロック
は、 ＰＣＬＫ：これはＰＣＩ改定２．０仕様において指定さ
れているＰＣＩクロック信号である。 １４ＭＨｚ ＣＬＫ：１４．３１８１８ＭＨｚクロック
信号がＰＰＵオン・チップ発振器及び外部水晶により発
生される。 ３２ＫＨｚ ＣＬＫ：３２．７６８ＫＨｚのクロック信
号がＰＰＵオン・チップ発振器及び外部水晶により発生
される。 ４８ＫＨｚ ＣＬＫ：４８ＭＨｚのクロック信号がＰＰ
Ｕオン・チップ発振器及び外部水晶により発生される。 ３２ＫＨｚ ＣＬＫはＲＴＣＰＷＲにより電力供給され
ており、常時アクティブである。他の一次クロックは、
パワー・オン・リセット中でアクティブであり、ＳＵＳ
ＰＥＮＤ中は停止している。再開事象が発生すると、Ｐ
ＭＵからのクロック安定の表示は、一次クロックの安定
したバージョンを発生するために用いられる。
【０７５５】全ての二次クロックは一次クロックの安定
した３つのバージョンから導き出される。即ち、これら
はリセット中にアクティブであり、中断中、及び再開事
象後の所定時間でインアクティブである。次の表は種々
の内部ＰＰＵクロック及びそれらの導き出しを示す。
【０７５６】
【表１３３】
【０７５７】第２のクロックは、（ＰＣＩ空間構成レジ
スタから）対応するブロックイネーブル信号がインアク
ティブのときに、ディセーブルされる。第２のクロック
周波数の切り換え及びイネーブル／ディセーブルは、グ
リッチを防止する回路により実行される。各クロック分
周器は、パワーアップ及び０−Ｖ再開後にＰＭＵにより
短いリセットが供給される。
【０７５８】ポートＢ及び図６０を参照すると、ＰＰＵ
はＩ／Ｏポート（ポートＢ）及びスピーカ出力を制御す
るロジックを備えている。ＰＰＵはＮＭＩ（ノンマスカ
ブル割込）を発生しないので、信号ＥＮＩＯＣＫ及びＥ
ＮＰＲＣＫが冗長であるが、互換性は備えている。
【０７５９】
【表１３４】
【０７６０】ＳＰＫＤＡＴＡ及びＴＭ２ＧＡＴＥは図６
０に示すように接続されている。 ＰＰＵレジスタ要約 ＰＰＵ１１０の構成レジスタ１２２２は次の長い表にリ
ストされている。構成レジスタ１２２２は、どのように
してＰＰＵ機能がシステムの残りと相互作用するのかを
定義する（イネーブ化、割込構成、Ｉ／Ｏマップ等）。
定義されていない全てのレジスタは、予備スペースとみ
なすべきである。ＰＰＵにおけるアドレスデコード回路
の設計は、表におけるレジスタアドレスの行き先上にパ
ターン化されている。
【０７６１】
【表１３５】
【０７６２】
【表１３６】
【０７６３】
【表１３７】
【０７６４】
【表１３８】
【０７６５】
【表１３９】
【０７６６】
【表１４０】
【０７６７】
【表１４１】
【０７６８】
【表１４２】
【０７６９】
【表１４３】
【０７７０】＊これらのレジスタはＩＤＥドライブに存
在しており、ＰＰＵに対して内部ではない。−− ＊＊ＤＬＡＢ（ＬＣＲビット７）＝０ときは、ＲＢＰ及
びＴＨＲがアクセスされる。ＤＬＡＢ＝１ときは、ＤＬ
Ｌがアクセスされる。§ＩＤＥ機能とＦＤＣ機能との間
で共有される。
【０７７１】
【表１４４】
【０７７２】
【表１４５】
【０７７３】
【表１４６】
【０７７４】
【表１４７】
【０７７５】
【表１４８】
【０７７６】
【表１４９】
【０７７７】
【表１５０】
【０７７８】
【表１５１】
【０７７９】
【表１５２】
【０７８０】
【表１５３】
【０７８１】
【表１５４】
【０７８２】
【表１５５】
【０７８３】
【表１５６】
【０７８４】
【表１５７】
【０７８５】
【表１５８】
【０７８６】
【表１５９】
【０７８７】
【表１６０】
【０７８８】
【表１６１】
【０７８９】
【表１６２】
【０７９０】並列インターフェース構成レジスタ（ＰＩ
Ｆ） ベースアドレス（１６進）：７８
【表１６３】
【０７９１】
【表１６４】
【０７９２】
【表１６５】
【０７９３】
【表１６６】
【０７９４】
【表１６７】
【０７９５】
【表１６８】
【０７９６】
【表１６９】
【０７９７】
【表１７０】
【０７９８】
【表１７１】
【０７９９】
【表１７２】
【０８００】
【表１７３】
【０８０１】ＰＭＵ＿ＣＮＴＲＬレジスタ このレジスタにおける読み出し専用ビット（ビット２３
〜１６）をこのレジスタに書き込むことによりクリアす
ることができる。 ベースアドレス＝０Ａ０ｈ−０Ａ２ｈ
【０８０２】
【表１７４】
【０８０３】
【表１７５】
【０８０４】
【表１７６】
【０８０５】
【表１７７】
【０８０６】
【表１７８】
【０８０７】
【表１７９】
【０８０８】ＳＯＵＲＣＥ＿ＳＭＩレジスタ ベースアドレス＝０Ａ８ｈ−０ＡＡｈ このレジスタにおけるビットは、どの事象がＳＭＩをト
リガしたのかを表示する。これらのビットは、このレジ
スタに書き込むことによりクリアされても、又は図４６
の電力管理ソフトウェアによりセットされてもよい。
【０８０９】
【表１８０】
【０８１０】
【表１８１】
【０８１１】
【表１８２】
【０８１２】
【表１８３】
【０８１３】
【表１８４】
【０８１４】
【表１８５】
【０８１５】
【表１８６】
【０８１６】ベースアドレス＝０Ｂ０ｈ〜０Ｂ３ｈ このレジスタにおけるビットは、ＳＴＡＮＤＢＹ及びＳ
ＵＳＰＥＮＤタイマにより監視することを意図しないシ
ステム事象をマスクするために用いられる。ビットが１
にセットされると、その特定事象がマスクされる。
【０８１７】
【表１８７】
【０８１８】
【表１８８】
【０８１９】
【表１８９】
【０８２０】
【表１９０】
【０８２１】
【表１９１】
【０８２２】
【表１９２】
【０８２３】ＳＷ＿ＰＷＲ＿ＣＮＴＬ＿レジスタ ベースアドレス＝０Ｂ８ｈ このレジスタにおけるビットは、ハードウエアに代わっ
て、ソフトウェアにペリフェラルデバイスに対する電力
を制御する。このレジスタにおける奇数ビットは、０に
リセット（制御をハードウエアに戻す）され、対応する
ハードウエアタイマもリセットされる。
【０８２４】
【表１９３】
【０８２５】
【表１９４】
【０８２６】
【表１９５】
【０８２７】
【表１９６】
【０８２８】
【表１９７】
【０８２９】
【表１９８】
【０８３０】
【表１９９】
【０８３１】
【表２００】
【０８３２】
【表２０１】
【０８３３】
【表２０２】
【０８３４】
【表２０３】
【０８３５】
【表２０４】
【０８３６】
【表２０５】
【０８３７】
【表２０６】
【０８３８】
【表２０７】
【０８３９】ＭＡＳＫ ＣＰＵＣＬＫレジスタ ベースアドレス＝０ＣＣｈ ＳＴＡＮＤＢＹストにおいてこのレジスタに任意の値を
書き込むと、ＭＡＳＫＣＬＫ出力をインアクティブに
し、かつＣＰＵコアへのクロックを停止する。
【０８４０】シャドウレジスタ シャドウレジスタは、システムが中断状態から再開され
ると、ロジック状態を保持する。
【０８４１】
【表２０８】
【０８４２】
【表２０９】
【０８４３】
【表２１０】
【０８４４】
【表２１１】
【０８４５】
【表２１２】
【０８４６】
【表２１３】
【０８４７】ＰＣＵ１１２は、図１８で示すようなＰＣ
Ｉインターフェイスを有するＰＣＭＣＩＡカードコント
ローラであり、これには以下に示すような典型的な特徴
が存在する。即ち、ホットな挿入／排出付き、２個のＰ
ＣＭＣＩＡ（パーソナルコンピュータメモリカード国際
協会−−コンパチブル）スロット。ＡＴＡインターフェ
イスのサポート。
【０８４８】ＰＣＭＣＩＡ ２．１／ＪＥＩＤＡ（日本
電子工業振興協会＊）４．１交換可能カードアーキテク
チュアとコンパチブル。３．５Ｖと５Ｖのカードの両方
をサポート。プログラマブルインターラプトルーティン
グ。各カードスロットに対して、電源電圧Ｖｃｃおよび
不揮発性プログラミング電圧Ｖｐｐのプログラマブルコ
ントロール。３２ビットの４段階深度の書込バッファ。
ＰＣＩ構造レジスタを介して実行されるデバイスの選択
（カスケード処理用）。インターラプト出力をエッジト
リガーするか（ＩＳＡタイプ）またはレベルトリガー可
能な構成。交換可能なカードアーキテクチュアレジスタ
をＰＣＩコンフィギュレーションスペースおよびＩ／Ｏ
スペース中でマッピングできること。ＰＣＩインターフ
ェイス３．３−Ｖ ＰＣＩインターフェイスおよびコア
ロジック中でマッピングされた拡張レジスタ。
【０８４９】ＰＣＵ１１２によって、２枚のＰＣカード
をＰＣＩバス１０４に対してインターフェイスする。Ｐ
ＣＵ１１２コアロジックおよびＰＣＩインターフェイス
を３．３Ｖで付勢する。カードインターフェイスを、カ
ードＶＣＣ選択的に付勢して、３．３Ｖと５Ｖカードの
あらゆる組合せに対してサポートする。
【０８５０】すべてのカード信号を個別にバッファする
ことによって、外部のバッファリングを用いずに、ホッ
トな挿入／排出（ｈｏｔ ｉｎｓｅｒｔｉｏｎ／ｒｅｍ
ｏｖａｌ）が可能となる。ＰＣＵ１１２は、インテル社
のＥ８２３６５ ＳＬ−ＤＦ交換可能なカードアーキテ
クチュアＥＸＣＡ（ＴＭ）コントローラとコンパチブル
なレジスタであり、またカスケード（縦続）接続して、
８個までのＰＣカードスロットをサポートできる。ＰＣ
Ｕ内部データパスロジックによって、その最高性能にお
いて、完全な３２ビットＰＣＩサイクルを利用して、ホ
ストは、８ビットおよび１６ビットカードにアクセス可
能となる。３２ビットによる独立した４深度（４−ｄｅ
ｅｐ）書込バッファによって、高速での後続の書込みが
可能となって、システムバスの利用度が改善されるよう
になる。
【０８５１】低電圧サブミクロンＣＭＯＳプロセスを利
用して、３３ＭＨｚまでおよびそれ以上のＰＣＩクロッ
クレートで動作の下で低システム消費電力が達成でき
る。パワーダウンモードでは、ホストのソフトウェアに
よって、更に、消費電力を低下させることが可能で、こ
れは、内部レジスタ内容を保持すると共に、ＰＣカード
によってホストをインタラプトすることができるように
なる。
【０８５２】ＰＣ１１２は、図５７に示すようなピン出
力を有している。ＰＣＵ信号ターミナル説明が、次に、
表で表わされている。ここで、デュアルファンクショ
ン、即ち、マルチファンクションピンは、スラッシュ
“／”またはカッコ“（ ）”を用いて、種々の信号お
よび特徴を表わすものとする。このＰＣＵは、かなり大
きく相違した種類のカード、例えば、フラッシュメモリ
ＥＥＰＲＯＭメモリカードおよびモデムカードと一緒に
使用できるので、多数の機能は、柔軟性および経済的利
益を考慮できる。
【０８５３】
【表２１４】
【０８５４】
【表２１５】
【０８５５】
【表２１６】
【０８５６】
【表２１７】
【０８５７】
【表２１８】
【０８５８】
【表２１９】
【０８５９】
【表２２０】
【０８６０】
【表２２１】
【０８６１】
【表２２２】
【０８６２】ＰＣＭＣＩＡ２．１は、クレジットカード
寸法のメモリおよびＩ／Ｏカードをパーソナルコンピュ
ータに接続するためのハードウェア／ソフトウェアイン
ターフェイススタンダードを提供する。柔軟なカードス
ロットを実行することによって、ＰＣメーカーは、種々
のベンダーからの産業上の標準のＰＣＭＣＩＡメモリお
よびＩ／Ｏカードを、カストマーが利用できるようにす
る。このＰＣＭＣＩＡ２．１スタンダードは、前述のＰ
ＣＭＣＩＡ１．０１およびＪＥＩＤＡ４．１スタンダー
ドの拡張である。
【０８６３】ＰＣＭＣＩＡカードは、以下の２つのタイ
プのメモリを有することができる。即ち、１）カードコ
ンフィギュレーションレジスタおよびデータを包含した
属性メモリ、および２）アプリケーションによって利用
される共通メモリ。属性メモリには、ＰＣＭＣＩＡ２．
１によって規定されたカード情報ストラクチャ（ＣＩ
Ｓ）が含まれている。これは、ＰＣシステムソフトウェ
アによって読出されて、このカードの能力を決定する。
カードメモリにアプリケーションがアクセスできるよう
にするため、ＰＣカードアダプタは、ウィンドウマッピ
ングアーキテクチュアをサポートし、ここでは、ＭＰＵ
１０２によってカードメモリの領域をＰＣメモリスペー
スの未使用領域にマッピングする。各カードスロットに
対して、少なくとも５個のメモリウィンドウが実行され
る。
【０８６４】ＣＩＳを読取ることによって、ＰＣは、カ
ードはメモリのみか、またはＩ／Ｏが可能であるかどう
かを決定できる。Ｉ／Ｏカードによって、ホストをイン
ターラプトする。図１８において、ＰＣＵカードスロッ
トハードウェアには、ロジック１６３０が設けられてお
り、これによって、単一のカードインターラプト出力
を、１０本のＩＲＱｎインターラプトラインの１本にル
ート付けされる。一般に、Ｉ／Ｏカードには、少数のＩ
／Ｏカードが設けられており、これらＩ／Ｏポートを、
デバイスドライバーおよびアプリケーションによって、
アクセス用のＩ／Ｏスペースにマッピングする必要があ
る。
【０８６５】ＰＣＵ１１２は、３．３Ｖまたは５Ｖで付
勢されたカードインターフェイスと共に、３．３Ｖで動
作するように、適切に設計されている。カードＡ／Ｂイ
ンターフェイスは、別個のＶｃｃターミナルが設けられ
ており、これらターミナルをカードＶｃｃに接続する。
このことは、３．３Ｖのカードと５Ｖのカードの両者
を、ＰＣＵに直接的に接続できることを意味する（外部
のレベルシフト用バッファを必要としない）。カードＶ
ｃｃターミナルが完全に独立なので、一方のカードを５
Ｖで付勢できると共に、他方のカードを３．３Ｖで付勢
できる。
【０８６６】ＰＣＵは、２つのＶｃｃコントロール信号
ＶＣＣ−３およびＶＣＣ−５をこれらカードＡとＢの各
々に出力し、これらを利用して、外部のカード電源をコ
ントロールできる。このことによって、ソフトウェア
は、デバイスの動作中、カードおよびＰＣＵカードイン
ターフェイスＶｃｃをダイナミック的に変化させること
ができる。ＰＣＵコントロールインターフェイスは、ま
た、３．５Ｖまたは５Ｖでも付勢することが可能とな
る。しかし乍ら、通常、このインターフェイスをシステ
ム内において、結線すると共に、このような動作をする
ようにプログラムできるが、ダイナミック的に変化させ
る必要がない。
【０８６７】図１８において、ＰＣＵは、ＰＣＩバスに
対して、特に、外部のバッファリングを用いず、ブロッ
ク１６０２を介して直接的にインターフェイスする。ソ
フトウェアの観点から考慮すると、ＰＣＵは、１）ＰＣ
Ｉコンフィギュレーションスペース、２）Ｉ／Ｏスペー
ス、および３）メモリスペースを占有する。ＰＣＵは、
標準の６４バイトヘッダ領域と一緒に、コンフィギュレ
ーションレジスタ１６１６を利用して、単一のＰＣＩコ
ンフィギュレーションスペースを実行する。上記２）に
関しては、ＰＣＵは、Ｉ／Ｏアドレス３Ｅ０、３Ｅ１
（または３Ｅ２、３Ｅ３）において、インデックスおよ
びデータポートをマッピングする。また、上記３）に関
しては、ホストのソフトウェアによって、ＰＣＩメモリ
スペースの１６Ｍバイトページにおける、いずれかの４
ＫバイトバウンダリにおけるプログラムＰＣカードウィ
ンドウをプログラムできる。１６Ｍバイトページが、Ｐ
ＣＩコンフィギュレーションスペースにおいて、メモリ
ウィンドウページレジスタを利用して、選ばれる。
【０８６８】ＰＣＵは、ＰＣＩクロック立上りエッジの
後の予じめ決められた最長インターバル（例えば、１１
ナノ秒）以内において、すべての有効な出力を持ってい
る。ＰＣＵは正のアドレスデコードを用いて、ＰＣＩア
ドレスが、イネーブル状態のカードメモリまたはＩ／Ｏ
ウィンドウのいずれか以内に存在するか、または、コン
パチビリティレジスタ１６１６にアクセスするために用
いられるＩ／Ｏデータ／インデックスポートにマッチン
グするかどうかを決定する。このマッチングが検出され
ると、ＰＣＵは、第４番目のクロックサイクルの最初に
おいてＤＥＶＳＥＬを、中間スピードの周辺機器として
表明する。
【０８６９】また、ＰＣＵは、第１データフェーズ中
に、ＳＴＯＰおよびＴＲＤＹを一緒に表明することによ
って、切離しを強行する。ＰＣＵ１１２は、Ｉ／Ｏサイ
クルに対して、ターゲットアボートを表示し、このサイ
クル中では、バスマスタによるバイトイネーブル出力
は、デコードヒットレンジ外のアドレスに相当する。こ
の場合、ＰＣＵは、ＴＲＤＹを表明しないで、ＤＥＶＳ
ＥＬを表明しないと共に、ＳＴＯＰを表明する。
【０８７０】カードインターフェイスの１つに対して、
ヒットを表わす有効なＰＣＩサイクルの全部を、適当な
ＰＣＭＣＩＡサイクルに変換する。これには、８ビッ
ト、１６ビットおよび３２ビットの読出／書込サイクル
（接近または分離している）が包含されている。次の表
は、所定のＰＣＩサイクルに対して発生される多数のＰ
ＣＭＣＩＡサイクルを表示している。一旦、変換が選択
されると、このサイクルはＰＣＭＣＩＡカードに対し
て、連続番号付けされる。
【０８７１】
【表２２３】
【０８７２】ＰＣＩサイクルは、サイクルのアドレスフ
ェイズに基いて、２つのＩ／Ｏサイクル状態の下で打ち
切られる。 最初として、ＢＥ３−０ビットによって、
サイクルが無効となるようにされる。各カードに対する
Ｉ／Ｏウィンドウセットアップには、バイトの粒状形態
を有しているので、Ｉ／Ｏサイクルに対して、バイトレ
ーンが一旦、イネーブルとなった場合には、ウィンドウ
バウンダリ（境界）を横切って延びるようになる。例え
ば、３２ビットＰＣＩ Ｉ／Ｏサイクルの第１ワード
は、Ｉ／Ｏウィンドウバウンダリ内に存在しているもの
と考えられるが、第２ワードは、このバウンダリを越え
ることができ、カードによってマッピングできない。こ
の場合、ＰＣＩバスサイクルアボート（打ち切り）プロ
トロルを用いて、デバイスによって打ち切られる。この
シナリオは、４Ｋバイトウィンドウの粒状形態（ｇｒａ
ｎｕｌａｒｉｔｙ）を有するメモリサイクルでは存在し
ていない。
【０８７３】第２番目として、内部ステートマシーンに
よって、ＢＥ３−０とＡＤ１−０との比較チェックが行
われると共に、サイクルの有効性が確認される（即ち、
バイトイネーブルが、アドレスの下位の２ビットと一致
すること）。不一致が検出されると、Ｉ／Ｏサイクルが
無効となると共に、打ち切られる。
【０８７４】図１８において、ＰＣＵ１１２ブロック１
６０２は、ＰＣＩバス１０４とＰＣＭＣＩＡバス１６０
４との間でバスサイクル変換を実行すると共に、すべて
のカードアドレスおよびコントロール信号を発生する。
ＭＰＵ１０２は、イネーブル状態のメモリまたはＩ／Ｏ
ウィンドウに対して、読出し、または書込みを行なう。
ＰＣＵブロック１６０２適当なカードインターフェイス
コントローラ１６１０または１６１２をイネーブルする
と共に、ＰＣＭＣＩＡ読出または書込サイクルを実行す
る。
【０８７５】ＰＣＭＣＩＡ２．０によって、メモリまた
はＩ／Ｏの何れかであっても、最初に挿入されたすべて
のカードが、メモリカードとして振舞うことを特定す
る。このことは、Ｉ／Ｏカードが、当初、Ｉ／Ｏサイク
ルに応答しないと共に、これらカードは、デュアルファ
ンクション（双機能）ＰＣＭＣＩＡ信号ピンを、メモリ
カード信号としてドライブすることを意味する。ＭＰＵ
１０２が、カード属性メモリからカード情報構造（ＣＩ
Ｓ）を読取った後に、オンカードコンフィギュレーショ
ンオプションレジスタに対して書込みを行なうことによ
って、Ｉ／Ｏケーパブルカードをイネーブルする。ここ
では、Ｉ／Ｏカードによって、デュアルファンクション
信号ピンをＩ／Ｏモードでドライブする。ＰＣＵブロッ
ク１６０２は、これらカード信号を、メモリまたはＩ／
Ｏモードとして解釈する。これは、ブロック１６１６中
のインターラプト／ゼネラルコントロールレジスタ内の
ビットＣＴＹＰＥの値に依存して解釈する。
【０８７６】ＰＣＵ１１２はＰＣＭＣＩＡとリーズ２１
０によって規定されるＡＴＡインターフェイスをサポー
トすると共に、ＡＴＡドライブアドレスレジスタ６７用
の特別なロジックを含んでいる。ＡＴＡハードディスク
ドライブアドレスレジスタ用の標準ＰＣ／ＡＴ Ｉ／Ｏ
アドレスは、フロッピィディスクドライブステータスレ
ジスタ用のアドレスと同一であり、これは、両方のドラ
イブが第１（３Ｆ７）ロケーションまたは第２（３７
７）ロケーションに存在している場合に成立する。この
アドレスからの読出中、ＡＴＡドライブは、ビット６−
０を供給すると共に、フロッピィドライブはビット７、
ディスクチェンジビットを供給する。ＰＣ／ＡＴコンピ
ュータアーキテクチュアにおいては、フロッピィおよび
ハードディスクを同一の物理的なデータバスに接続す
る。フロッピィディスクは、ビットｄ７をドライブする
ように動作すると共に、出力ｄ６〜ｄ０を３・ステート
処理（電気的に浮かせる処理）を行なう。他方、ハード
ディスクは、ビットｄ７を３・ステート処理するが、出
力ｄ６〜ｄ０をドライブする。ＰＣＭＣＩＡを介して接
続されたＡＴＡドライブおよび別個のシステム周辺バス
に接続されたフロッピィドライブを有するシステムにお
いては、ＰＣＵ１１２は、システムフロッピィディスク
コントローラからｄ７を入力すると共に、ＡＴＡドライ
ブアドレスレジスタからの読出中に、ＰＣＩバス上にｄ
７を出力する。Ｉ／Ｏアドレス３Ｆ７と３７７を、読出
し専用として構成することによって、ＰＣＵ１１２は、
フロッピィディスクへの書込中に、応答しなくなる。こ
れら両方の特徴は、ブロック１６１６の特別汎用レジス
タにビットＡＴＡＥＮをセットすることによって可能と
なる。
【０８７７】パワーダウンモードに移ると、グローバル
コントロールレジスタ中に６０ ＰＷＲＤＮをソフトウ
ェアによってセットする。パワーダウンモードでは、Ｐ
ＣＭＡＣＩＡ出力とバイディレクショナル（ｂｉｄｉｒ
ｅｃｔｉｏｎａｌｓ）のすベてが３・ステート処理され
る。これらのターミナルは、以下に示したものである： Ａ＿ＣＡ〔２５：０〕，Ａ＿ＣＤＡＴＡ〔１５：０〕，
Ａ＿ＩＯＲＤ，Ａ＿ＩＯＷＲ，Ａ＿ＲＥＧ，Ａ＿ＯＥ，
Ａ＿ＷＥ／ＰＲＧＭ，Ａ＿ＲＥＳＥＴ，Ａ＿ＣＥ１，Ａ
＿ＣＥ２ Ｂ＿ＣＡ〔２５：０〕，Ｂ＿ＣＤＡＴＡ〔１５：０〕，
Ｂ＿ＩＯＲＤ，Ｂ＿ＩＯＷＲ，Ｂ＿ＲＥＧ，Ａ＿ＯＥ，
Ｂ＿ＷＥ／ＰＲＧＭ，Ｂ＿ＲＥＳＥＴ，Ｂ＿ＣＥ１，Ｂ
＿ＣＥ２ 他のすべてのターミナルは、通常の動作として機能す
る。すべての内部レジスタは、それらの内容を保持する
と共に、ＰＣＩバス１０４を介して完全にアクセス可能
である。すべてのカードおよびステータスチェンジイン
タラプトは、イネーブル状態のままである。ＰＣＵ１１
２は、ＰＣＩカードアクセスに応答するが、ＰＣＭＣＩ
Ａインターフェイス上のサイクルを実行しない。
【０８７８】ＰＣＵ１１２は、カードメモリのエリアを
ホストメモリスペース中にマッピングする。１０個の独
立したメモリウィンドウと、カードＡとＢの各々に対す
る専用の５個のウィンドウが、ホストメモリ内の、最初
の６４Ｋバイトより上の、いずれの４Ｋバイトアドレス
バウンダリ上で開始および停止すると共に、１６ビット
または８ビットカードメモリにアクセス可能となる。こ
れら５つのウィンドウは、ブロック１６１６中のカード
当り、６個から成るレジスタの５組によって、以下に示
す表によって、メモリーウィンドウ（０，１，２，３ま
たは４）スタート／エンド／オフセットアドレスロー／
ハイバイトレジスタとして規定される。プログラマブル
アドレスオフセットによって、各ウィンドウは、それの
ホストメモリスペース内での位置に拘らず、６４Ｍバイ
トカードメモリスペース中の何れにおいても存在するこ
とができる。
【０８７９】メモリウィンドウを、カード属性または共
通メモリスペースにマッピングする。カードＡおよびＢ
に対して、ＭＰＵ１０２によって、１つのウィンドウを
適切にセットアットして、属性メモリ中に存在するカー
ド情報ストラクチュア（ＣＩＳ）にアクセスすると共
に、もう１つのウィンドウをセットアップして、共通メ
モリ中にストアされたデータをアクセスする。
【０８８０】各メモリウィンドウは、上述した６個の内
部レジスタの組を、それのサイズ、位置、オフセット、
データ幅およびサイクル属性を規定するレジスタと共に
有している。レジスタビットの大部分を利用して、ホス
トメモリウインドスタート／エンドアドレスおよびカー
ドメモリオフセットをプログラムする。ウィンドウスタ
ート／エンドアドレスは、１６ビット長のもので、ホス
トアドレスビットＡＤ２３−１２に相当して、４Ｋバイ
トの最低ウィンドウ解像度を与える。オフセットアドレ
スは２ビット長のもので、カードアドレスビットＣＡ２
５−１２に相当する。
【０８８１】ＰＣＵには、また、２個のページレジスタ
が設けられており、カードＡとＢの各々に対して１つの
レジスタが設けられ、このレジスタによって、メモリウ
ィンドウを、システムアドレススペースの最初の１６Ｍ
バイトの上方に配置できる。システムアドレスビットＡ
Ｄ３１−２４をページレジスタ値と比較し、これらがマ
ッチングした場合には、ＰＣＵ１１２メモリーウィンド
ウデコードロジックがイネーブルされる。このことによ
って、ＰＣＭＣＩＡメモリウィンドウが、２５６個の独
立した１６Ｍ−バイドページのいずれかに設定でき、こ
れらヘージによって、４Ｇ（ギガ）バイトＰＣＩアドレ
ススペースを作り上げる。
【０８８２】カードメモリ中のウィンドウに対するスタ
ート／ストップアドレスは、オフセットをホストメモリ
スタート／エンドアドレスに加えることによって演算さ
れる。ホストメモリ−ウィンドウアクセスの各々に対し
て、ＰＣＵは、オフセットを到来するホストアドレスに
加えて、正しい２６ビットのカードアドレスを発生す
る。ブロック１６０２中のＰＣＵアダーは、６４Ｍバイ
トカードアドレススペースの頂部において、ゼロまで巻
回して、その結果、２ｓ補数算術を利用して、正および
負のアドレスオフセットが許容される。
【０８８３】また、ＰＣＵ１１２は、カードＩ／Ｏスペ
ースのエリアをホストＩ／Ｏスペースにマッピングす
る。４個の独立したＩ／Ｏウィンドウと一緒に、カード
ＡとＢの各々に専用の２つのＩ／Ｏウィンドウは、ホス
トメモリ中の最初の６４Ｋバイト内のいずれのバイトア
ドレスバウンダリ上でスタートおよびストップすると共
に、１６ビットまたは８ビットカードポートにアクセス
できる。
【０８８４】Ｉ／Ｏの再度のマッピングを可能とするた
めに、カードは最小限のカードアドレスラインのみをデ
コードする必要がある。これらアドレスラインは、これ
らカードが有しているＩ／Ｏ位置の数をアドレスするの
に必要である。このことは、６個のＩ／Ｏ位置を有する
Ｉ／Ｏカードによって、ＣＡ０，ＣＡ１，ＣＡ２をデコ
ードする必要があると共に、より高いアドレスビットの
全部を無視する必要がある。ＰＣＭＣＩＡ ＩＮＰＡＣ
Ｋ信号は、ＰＣＵ１１２によってサポートする必要がな
いと共に、ＭＰＵ１０２ホストＩ／ＯアドレスがＩ／Ｏ
スタート／エンドアドレスレンジ内に存在する場合に、
Ｉ／Ｏカードがアクセスされる。
【０８８５】Ｉ／Ｏウィンドウの各々は、４つの内部レ
ジスタから成る１組を有している（これらレジスタのそ
れぞれは、ブロック１６１６のカードＡ，Ｂの各々に対
して、以下に表でＩ／Ｏウィンドウ（０，１）スタート
／エンド／ロー／ハイバイトレジスタとして、表わされ
る）。これらレジスタによって、Ｉ／Ｏウィンドウサイ
ズ、位置、データ幅およびサイクル属性が規定される。
レジスタビットの大部分を用いて、ホストＩ／Ｏ−ウィ
ンドウスタート／エンドアドレスをプログラムする。ウ
ィンドウスタート／エンドアドレスは、１６ビット長で
あり、また、ホストアドレスビットＡＤ１５−０に対応
して、１バイトの最小ウィンドウ解像度を与えるように
なる。
【０８８６】図３８で示すように、インターラプトの趣
旨に戻り、ＰＣＵ１１２は、３つのタイプのインターラ
プトを以下のように発生する： １） Ｉ／Ｏカードインターラプト。Ｉ／Ｏモードで構
成されたＰＣカードによって、レベルモードインターラ
プトまたはパルス（エッジ）モードインターラプトをＰ
ＣＭＣＩＡターミナルＲＤＹ／ＢＳＹ（ＩＲＥＱ）上に
出力する。 ２） ステータス・チェンジインターラプト。カード信
号ＲＤＹ／ＢＳＹ（ＩＲＥＱ），ＢＶＤ１（ＳＴＳＣＨ
Ｇ），ＢＶＤ２（ＳＰＫＲ）またはカード検出ラインＣ
Ｄ１，ＣＤ２がステートを変化する時に、これらインタ
ーラプトが起る。
【０８８７】３） リング表示。ＰＣモデムカードから
のリング表示を利用して、システムマネージメントイン
ターラプトＳＭＩを発生して、ホストを起動させる。Ｉ
／Ｏカードインターラプトでは、ＰＣＵによって、カー
ドＡおよびＢ Ｉ／Ｏインターラプトを、ターミナルＩ
ＲＱ３，４，５，７，９，１０，１１，１２，１４また
は１５のいずれかに対して、独立して、ルート処理す
る。使用するカードのタイプに依存して、ＲＤＹ／ＢＳ
Ｙ（ＩＲＥＱ）上のカードインターラプトを、レベルま
たはパルス（エッジ）モードにすることができる。両方
の場合では、カードはＲＤＹ／ＢＳＹ（ＩＲＥＱ）がア
クティブローであることを表明する。レベルモードイン
ターラプトの場合において、このインターラプトがホス
トによってサービス提供されるまで、カードは、ＲＤＹ
／ＢＳＹ（ＩＲＥＱ）をローにドライブする。パルスモ
ードインターラプトの場合に、固定長の遅延の後に、カ
ードは、ＲＤＹ／ＢＳＹ（ＩＲＥＱ）を表明しない。
【０８８８】デバイスのリセットの後で、ＰＣＵ１１２
は、デフォルト（ｄｅｆｏｕｌｔ）によってセットアッ
プされ、到来したカードインターラプトを、出力する前
に選択したＩＲＱターミナル上で反転する。ＩＲＱター
ミナルはアクティブハイ状態であると共に、ＰＣ−ＡＴ
コンパチブルホストに対して、正のエッジインターラプ
トを、アクティブローのカードＡまたはＢのパルスモー
ドおよびレベルモードインターラプト（ＲＤＹ／ＢＳＹ
（ＩＲＥＱ）上の）を出力する。
【０８８９】レベルモードインターラプトをサポートす
るホストシステムに対して、ＰＣＵカードスロットを、
グローバルコントロールレジスタ中のＡＩＲＥＱＬＭま
たはＢＩＲＥＱＬＭをセットすることによってレベルモ
ードのためにプログラムする。また、レベルモードのた
めに、カードコンフィギュレーションレジスタ中のビッ
トＬｅｖＩＲＥＱをセットすることによって、ＭＰＵ１
０２をプログラムする。このようなコンフィギュレーシ
ョンにおいて、ＩＲＱは、カードＡまたはＢが、インタ
ーラプトサービスに続くＲＤＹ／ＢＳＹ（ＩＲＥＱ）を
表明しなくなるまで、ローにドライブされる。
【０８９０】ＰＣＵ１１２ ＩＲＱ出力は、インターラ
プトラインが、ハイレベルおよびローレベル出力状態中
に、アクティブ状態にドライブされるプッシュプルを意
味するものである。共用レベルモードインターラプトを
サポートするシステムにおいて、外部の３・ステートバ
ッファを、ＰＣＵと共用インターラプトラインとの間に
接続する。バッファデータ入力およびアクティブローイ
ネーブルの両方を、選択したＩＲＱによってドライブす
ることによって、インターラプト共用化のオープンドレ
イン出力を与える。
【０８９１】ステータスチェンジインターラプトにおい
ては、ＰＣＵによって、カードＡ／Ｂステータスチェン
ジインターラプトを、ターミナルＩＲＱ３，４，５，
７，９，１０，１１，１２，１４，１５のいずれか、ま
たはＳＭＩに対して、独立的およびプログラム可能的に
ルート処理する。すべてのインターラプトを、レベルま
たはパルスモードとして出力できる。ステータスチェン
ジインターラプトを発生できるイベントは、カードがＩ
／Ｏまたはメモリカードとして構成されるかに依存す
る。Ｉ／Ｏ構成されたカードに対しては、カードステー
タスチェンジ（ＣＳＣ）として認識できるようにプログ
ラムされたイベントは、以下の通りである。即ち、バッ
テリ電圧検出入力、ＢＶＤ１（ＳＴＳＣＨＧ）、バッテ
リ電圧における変化をローバッテリで表示、書込プロテ
クション、またはレディー／ビジーステータスである。
【０８９２】メモリ構成されたカードに対しては、ＣＳ
Ｃイベントを以下のようにプログラムできる。即ち、バ
ッテリ電圧検出入力の一方または両方、ＢＶＤＩ（ＳＴ
ＳＣＨＧ）および／またはＢＶＤ２（ＳＰＫＲ）、バッ
テリ劣化のローバッテリ表示、または、レディー／ビジ
ー入力、ＲＤＹ／ＢＳＹ（ＩＲＥＱ）、レディー／ビジ
ーステータスチェンジを表示するトランジション（転
移）に対してプログラムてきる。
【０８９３】Ｉ／Ｏまたはメモリカード用に対して、カ
ード検出入力の一方または両方、ＣＤ１および／または
ＣＤ２、カードの挿入または排出を表わすトランジショ
ンをプログラムできる。デフォルトパルス（エッジ）モ
ードにおいては、ＩＲＱ出力を、ステータスチェンジが
検出されるとすぐに、アクティブハイにドライブする。
これによって、ＭＰＵ１１２に対して、ポジティブ（正
の）エッジが与えられて、インターラプトがトリガされ
る。レベル感応インターラプトをサポートするホストシ
ステム実施例に対して、ＰＣＵ１１２を、レベルモード
のためにプログラムする。これは、ＣＳＣＬＭをグロー
バルコントロールレジスタにセットすることによってプ
ログラムする。このモードでは、ステータスチェンジが
起った時に、選択されたＩＲＱをアクティブローにドラ
イブする。
【０８９４】いずれかのカードステータスチェンジイン
ターラプトのソースを決定するために、ＭＰＵ１０２
は、ＰＣＵ１１２中のカードステータスチェンジレジス
タ内のフラグビット（以下の表を参照）を読取る。これ
らフラグを、それ自身の読取動作によって自動的にクリ
アできるか、または、“１”をこのフラグに書込むこと
によって明確にクリアできる。このオプションはグロー
バルコントロールレジスタ内のビットＸＷＢＣＳＣによ
ってコントロールされる。すべてのフラグがクリアされ
ると、選択されたＩＲＱが非アクティブステートに戻る
ようになる。
【０８９５】図３１において、システムマネージメント
インタラプト（ＳＭＩ）出力は、オープンドレインイタ
ーラプトであり、これをプログラム的に利用して、カー
ドステータスチェンジ（ＣＳＣ）またはモデムリング検
出を、ホストに通知する。ビットＳＭＩＥＮをインター
ラプト／ジェネラルコントロールレジスタ中にセットす
ることによって、カードステータスチェンジインターラ
プトをＳＭＩにルード処理できる。ＳＭＩは、いずれか
のカードステータスチェンジが起った場合に、アクティ
ブローであると表明され、すべてのステータスチェンジ
インターラプトフラグがクリアになるまでローに維持さ
れる。
【０８９６】モデムリング表示を、ＢＶＤ１（ＳＴＳＣ
ＨＧ）（ＲＩ）に入力すると共に、利用してＳＭＩイン
ターラプトを発生する。このメカニズムは、ビットＣＲ
ＩＥＮをインターラプト／ジェネラルコントロールレジ
スタ中にセットすると共に、ビットＲＩＳＭＩをＴＩ汎
用レジスタ中にセットすることによってイネーブルされ
る。ＢＶＥＩ（ＳＴＳＨＧ）（ＲＩ）がハイからローへ
移行すると、ＴＩ汎用レジスタ中のリング表示インター
ラプトフラグ、ＲＩＳＴＡＴビットをセットすると共
に、ＳＭＩがアクティブローであると表明する。
【０８９７】図３１において、ＣＳＣフラグをカードＡ
とＢ用にＣＳＣレジスタ内にストアする。これらＣＳＣ
フラグを、ＮＡＮＤゲート２６７２の入力またはＮＡＮ
Ｄゲート２６７４の入力に、各カードＡまたはＢ用に供
給する。これらＣＳＣフラグのいずれかがローに向う
と、対応するＮＡＮＤゲート２６７２または２６７４に
よって、ハイアクティブ出力Ａ＿ＣＳＣまたはＢ＿ＣＳ
Ｃが発生され、これら出力のそれぞれを、対応するＮＡ
ＮＤゲート２６７６および２６７８の入力に供給する。
カードＡおよびＢ用のインターラプト／汎用コントロー
ルレジスタのＳＭＩＥＮビットを、それぞれ対応するＮ
ＡＮＤゲート２６７６および２６７８の第２入力に供給
する。ＮＡＮＤゲート２６７６，２６７８の各々の出力
および更に、２つのＮＡＮＤゲート２６８０，２６８２
の出力を、ＮＡＮＤゲート２６８４の４つの入力にすべ
て供給する。このＮＡＮＤゲート２６８４によって、イ
ンバータ２６８６からローアクティブＳＭＩ＃出力を発
生する。ＮＡＮＤゲート２６８８は、ＮＡＮゲート２６
８４の出力に接続された第１入力と、テスト信号ＴＥＳ
ＴＺによってイネーブルされた第２入力とを有し、これ
によって出力ＳＭＩＥＮＺ＃を発生する。
【０８９８】カードＡおよびＢ用のＴＩ汎用レジスタと
呼ばれている２つのレジスタは、ＲＩＳＴＡＴ（リング
インディケータステータス）ビットおよびＲＩＳＭＩ
（リングレジスタＳＭＩ）ビットを有しており、これら
ビットを、カードＡ，Ｂ用にＮＡＮＤゲート２６８０と
２６８２の入力に供給する。Ａ／Ｂインターラプト／汎
用コントロールレジスタ中のＧＲＩＥＮイネーブルビッ
トの各々によって、ＮＡＮＤゲート２６８０と２６８２
とをイネーブルする。
【０８９９】モデムリング表示は、ＢＶＤ１（ＳＴＳＣ
ＨＧ）（ＲＩ）上の入力であると共に、これを利用し
て、ＳＭＩインターラプトを発生する。このメカニズム
は、インターラプト／汎用コントロールレジスタ中のビ
ットＣＲＩＥＮおよびＴＩ汎用レジスタ中にビットＲＩ
ＳＭＩをセットすることによってイネーブルされる。Ｂ
ＶＤ１（ＳＴＳＣＨＧ）（ＲＩ）がハイからローに向う
と、ＴＩ汎用レジスタ中のリング表示インターラプトフ
ラグ、ＲＩＳＴＡＴビットをセットすると共に、ＳＭＩ
がアクティブローであると表明する。
【０９００】図３１において、説明された回路によっ
て、システムのフレキシビリティを有効的に確立でき、
これは、システムソフトウェアにより、種々のフラグを
セットできることにより確立でき、また、システムデザ
イナによって所望されるようにイネーブルすることによ
り確立できる。ＰＣＵ１１２，ＰＰＵ１１０，ＭＰＵ１
０２および同様に、ディスプレイコントローラ１１４上
のシステムマネージメントインターラプトＳＭＩ回路に
よって、以下のことが確認される。即ち、システムの特
定領域内の異なったシステムパワーマネジメント信号
を、特別なグループに貸与し、このグループ内で、ロジ
ック回路を特定の集積回路チップ上に集中または分割す
ることができ、この結果として、チップ間での相互接続
が相当少なくなるような、フレキシブルおよび有効なシ
ステムマネージメントパワーコントロールが得られる。
他の方法によれば、システム１００のチップ間におい
て、ＳＭＩシステムを分割することによって、多数のパ
ワーマネージメント関連信号源は、チップ間の通信用に
１つまたは、少数のピン出力信号に収れんされる情報を
有ることが可能であることが確認される。この方法にお
いて、本実施例によって、柔軟性を有すると共に安価な
パワーマネージメントシステムにおいて、分散されたパ
ワーマネージメント機能を実現できる。
【０９０１】図３８および図１８において、ＰＣＵ１１
２．１によって、カードＡとＢ用に、Ｉ／Ｏカードイン
ターラプトおよびカードステータスチェンジ（ＣＳＣ）
インターラプトが、ターミナルＩＲＱ３，４，５，７，
９，１０，１１，１２，１４または１５のいずれかに向
って、ブロック１６３０内のセレクタロジック３８１０
によってルード処理できるようにする。このルート処理
は、ブロック１６１６内のインターラプト／汎用コント
ロールレジスタＩＧＣおよびカードステータスチェンジ
インターラプトコンフィギュレーション（ＩＣＲ）レジ
スタ中のＳＩＮＴ３−０およびＣＩＮＴ３−０をプログ
ラミングすることによって選択される。これらレジスタ
は、カードＡおよびＢに対して複製される。１つ以上の
インターラプトを同一ＩＲＱターミナルに対してルート
処理する場合に、ＰＣＵ１１２．１は、これらを論理的
に組合せることによって、共有のインターラプトを生成
する。これを実行するために、ＰＣＵ１１２．１は、組
合わされたインターラプトは、パルスモード（アクティ
ブハイ）またはレベルモード（アクティブロー）である
かどうかを決定する。好適実施例において実行されるル
ール（規則）は、以下の通りである。即ち、ＩＲＱに対
してルート処理されたインターラプトのいずれかを、レ
ベルモード（アクティブロー）となるようにプログラム
する場合に、このターミナルにルート処理されたインタ
ーラプトのすべては、レベルモードであるというルール
である。この場合、これらインターラプトを、ブロック
１６３０のロジック３８１０中で、ＡＮＤ処理して、Ｉ
ＲＱを発生する。
【０９０２】代表的なＰＣシステムでは、すべてのＩ／
Ｏカードおよびカードステータスチェンジインターラプ
トを、パルス（エッジ）モード（アクティブハイ）とし
てプログラムすることが可能となる。これらインターラ
プトをＮＯＲゲート処理してＩＲＱを発生させるような
場合には、ホストが、レベル感応性より、むしろエッジ
感応性である場合には、インターラプトを互いにマスク
することができる。好適な方法においては、システム用
のインターラプトサービスルーティンは、新しいインタ
ーラプト用のチェックを終了する前に、すべてのカード
およびＰＣＵカードステータスチェンジフラグに対して
ポリングする。
【０９０３】レベルモードインターラプトをサポートす
るシステムに対しては、共通のＩＲＱにルート処理され
た、すべてのＩ／Ｏカード／カードステータスチェンジ
インターラプトを、レベルモードとして適当にプログラ
ムする。またカードＡまたはＢからのＩ／Ｏカードイン
ターラプトをレベルモードとしてプログラムし、これ
は、カードコンフィギュレーションオプションレジスタ
中にビットＬｅｖＩＲＥＱをセットすることによって可
能となる。この場合、これらインターラプトを一緒にＡ
ＮＤゲート（論理積）処理して、コンポジットレベルモ
ードＩＲＱを発生する。
【０９０４】２個のＰＣカードスロットより多い数を必
要とするシステムに対しては、図３８の多数のＰＣＵ１
１２．０，１１２．１，１１２．２・・・１１２．ｎを
並列に接続することが好ましい。Ｉ／Ｏアクセスの衝突
を回避するために、これらＰＣＵを異なったアドレスお
よびインデックスレンジで割当てる。これは、以下の表
で示されたシステムコンフィギュレーション中におい
て、エクステンションレジスタグループ内の特別な初期
化レジスタ内に、ＩＯＳＥＬおよびＤＥＶＩＤビットを
プログラミングすることによって実行される。（初期化
レジスタビットについては後述する）。
【０９０５】
【表２２４】
【０９０６】デバイス１１２．０，１１２．１，１１
２．２および１１２．３間でインデックスレジスタバス
の衝突を回避するために、各ＰＣＵは、特別なレジスタ
シャドースキームを実行する。ＩＯＳＥＬビットおよび
ＤＥＶＩＤビットがどのようにプログラムされているか
に応じて、ＰＣＵは、インデックスレジスタアクセス
（デバイス０および２）に直接的に応答するか、また
は、他のＰＣＩ信号（デバイス１および３）をドライブ
することなく、受動的にシャドーインデックス書込みに
応答する。これらＰＣＵをシステムに追加した場合に
は、デバイス番号（ＩＯＳＥＬおよびＤＥＶＩＤ内にエ
ンコードされている）を、シーケンス０，１，２，３ま
たは２，３，０，１において利用する必要があり、これ
によって１つのデバイスが常時、インデックスレジスタ
アクセスに応答することが確保される。
【０９０７】数個のＰＣＵを並列動作させることによっ
て、デバイスインターラプト出力を、図３８において、
図４３のインターラプトコントローラに接続するため
に、適当に組合わせる。ＳＭＩ出力は、オープンドレイ
ンであると共に、ワイヤードＯＲ構造において、外部プ
ルアップに直接接続する。デバイスＩＲＱ出力はプッシ
ュプルであり、パルスモード（アクティブハイ）に構成
される場合には、これら出力を、外部ＰＡＬまたはロジ
ックチップ内で、一緒にＯＲゲート処理する。共有レベ
ルモードインターラプトをサポートするホストシステム
に対して、多数のＰＣＵ ＩＲＱ出力を、外部の３ステ
ートバッファを用いて、並列化して、共通のシステムイ
ンターラプトラインを与える。バッファデータ入力およ
びアクティブローイネーブルの両方を、選択したＩＲＱ
でドライブして、インターラプト分配のためにオープン
ドレイン出力を与える。
【０９０８】図１８において、ＰＣＵ１１２のブロック
１６０２は、単一の２５６バイトＰＣＩコンフィグレー
ションスペースを、底部の６４バイトを占有するヘッダ
と一緒に与える。ＰＣＵによって、次の表に存在するす
べてのレジスタを、コンフィギュレーションスペースの
頂部の１２８バイトにマッピングする。残りの６４バイ
トのいくつかを、特別なエキステンションレジスタ用に
利用する。
【０９０９】ＭＰＵ１０２は、ＰＣＩコンフィギュレー
ション読出／書込サイクルを利用して、ＰＣＵ１１２コ
ンフィギュレーションレジスタスペースにアクセスす
る。コンフィギュレーションサイクルのアドレスフェー
ズ中に、ホストＰＣＩブリッジ７１６は、ＭＰＵ１０２
によってアクセス希望するデバイスに依存して、バス１
０４のラインＡＤ３１−１１上のアドレスを表明する。
ＰＣＵ入力ピンＩＤＳＥＬをＡＤバスラインに接続す
る。このバスラインは、ＰＣＵに割当てられた物理的な
ＰＣＩデバイス番号に相当している。アドレスビットＡ
Ｄ１０−８によって、ファンクショナルＰＣＩデバイス
番号を伝送すると共に、これらビットは、単一ファンク
ションデバイスであるＰＣＵによって無視される。ま
た、アドレスビットＡＤ７−２によって、いずれかのコ
ンフィギュレーションレジスタのダブルワードアドレス
を伝送すると共に、これらビットは、ＰＣＵ１１２によ
って内部的にデコードされる。
【０９１０】図１８のブロック１６０２において、８ビ
ットの読出／書込インデックスレジスタは、ブロック１
６１６内の２５６個のロケーションの１つに対するバス
１０４ＡＤアドレスを受信する。データは、バス１０４
から８ビットの読出／書込データレジスタヘ向う。いず
れかのレジスタにアクセスするために、ＭＰＵ１０２
は、インデックス値をインデックスレジスタに書込み、
次に、データレジスタを読出すか、または書込む。
【０９１１】以下に示すテーブルは、コンフィギュレー
ションブロック１６１６の各レジスタに対するインデッ
クスオフセットを、対応するＰＣＩコンフィギュレーシ
ョンスペース内のアドレスと一緒に表示され、これは、
エキステンションレジスタ用の
【０９１２】
【表２２５】
【０９１３】
【表２２６】
【０９１４】
【表２２７】
【０９１５】
【表２２８】 インターフェイスステータスレジスタ 読出専用インターフェイスステータスレジスタによっ
て、カードＡ又はＢソケットインターフェイス信号の最
新ステータスを提供する。
【０９１６】
【表２２９】
【０９１７】
【表２３０】
【０９１８】
【表２３１】
【０９１９】カードステータスチェンジレジスタには、
カードステータスチェンジの各タイプに対するフラグビ
ットを包含している。カードステータスチェンジインタ
ーラプトコンフィギュレーションレジスタに書込むこと
によって、各フラグをインターラプトソースとしてイネ
ーブルできる。これらステータスフラグは、レジスタの
読出しによって自動的にクリアできるか、または、ゼロ
（０）を各セットフラグに書込むことによって明確にク
リアできる。利用した方法は、グローバルコントロール
レジスタのビットＸＷＢＣＳＣがセットまたはクリアさ
れたかに依存する。カードステータスチェンジインター
ラプトを、システムバスインターラプトリクエストライ
ンの１つにイネーブルする場合には、これに対応するＩ
ＲＱ信号は、レジスタが読出されるまで、アクティブハ
イのままとなる。
【０９２０】
【表２３２】
【０９２１】アドレスウィンドウイネーブルレジスタに
よって、メモリおよびＩ／Ｏマッピングウィンドウの、
ＰＣカードメモリマッピングＩ／Ｏスペースへのイネー
ブル動作をコントロールする。Ｉ／Ｏウィンドウイネー
ブルによって、特定されたウィンドウに対するＩ／Ｏア
ドレス内のＩ／Ｏアクセスをコントロールする。ＰＣカ
ードイネーブルを発生させると、Ｉ／Ｏアクセスは、シ
ステムバスからのアドレスをＰＣカードに直接通過す
る。
【０９２２】
【表２３３】
【０９２３】
【表２３４】
【０９２４】
【表２３５】
【０９２５】この読出／書込インタラプトおよび汎用コ
ントロールレジスタによって、ＰＣカードＩ／Ｏインタ
ーラプト用のインターラプトステアリングおよびＰＣＵ
の汎用コントロールをコントロールする。
【０９２６】
【表２３６】
【０９２７】
【表２３７】 このレジスタによって、カードステータスチェンジイン
ターラプトのステアリングおよびカードステータスチェ
ンジインターラプトイネーブルをコントロールする。
【０９２８】
【表２３８】
【０９２９】
【表２３９】
【０９３０】
【表２４０】
【０９３１】
【表２４１】
【０９３２】
【表２４２】 Ｉ／Ｏウィンドウ０スタート／アドレスローバイトレジ
スタ。 このレジスタには、Ｉ／Ｏアドレスウィンドウ０のスタ
ートアドレスを決定するのに使用した低位アドレスビッ
トが含まれている。これによりＩ／Ｏアドレスウィンド
ウ０用の最小１バイトウィンドウが提供される。
【０９３３】
【表２４３】 Ｉ／Ｏウィンドウ０スタート／アドレスハイバイトレジ
スタ。 このレジスタには、Ｉ／Ｏアドレスウィンドウ０のスタ
ートアドレスを決定するのに使用した上位のアドレスビ
ットが含まれる。
【０９３４】
【表２４４】 Ｉ／Ｏウィンドウ０エンド／アドレスローバイトレジス
タ。 このレジスタには、Ｉ／Ｏアドレスウィンドウ０のエン
ドアドレスを決定するのに使用した低位のアドレスビッ
トが含まれている。これによって、Ｉ／Ｏアドレスウィ
ンドウ０用の最小１バイトウィンドウを提供する。
【０９３５】
【表２４５】 Ｉ／Ｏウィンドウ０エンド／アドレスハイバイトレジス
タ。 このレジスタには、Ｉ／Ｏアドレスウィンドウ０のエン
ドアドレスを決定するために利用した上位のアドレスビ
ットを含まれている。
【０９３６】
【表２４６】 メモリウィンドウレジスタ。メモリウィンドウ０スター
ト／アドレスローバイトレジスタ。 このレジスタには、対応するシステムメモリアドレスマ
ッピングウィンドウのスタートアドレスを決定するのに
使用した低位アドレスビットが含まれている。これによ
って、４Ｋバイトの最小メモリマッピングウィンドウが
提供される。
【０９３７】以下の条件が満されると、メモリＰＣカー
ドが選択される。メモリウィンドウがイネーブル。ＰＣ
ＩアドレスビットＡ２３−１２が、メモリウィンドウス
タートアドレスより大きいか、または等しい。ＰＣＩア
ドレスビットＡ２３−１２が、メモリウィンドウエンド
アドレスより小さいかまたは等しい。ＰＣＩアドレスビ
ットＡＤ３１−２４が、メモリウィンドウページレジス
タ値に等しい（デフォルトがゼロ）。すべてのシステム
メモリアドレスマッピングウィンドウを、独立して使用
するためにソフトウェアによって構成することができ、
またＬＩＭ／ＥＭＳ（Ｌｏｔｎｓ−Ｉｎｔｅｌ−Ｍｉｃ
ｒｏｓｏｆｔ／Ｅｘｔｅｎｄｅｄ Ｍｅｍｏｒｙ Ｓｐ
ｅｃｉｆｉｃａｔｉｏｎ）またはＸＩＰ（Ｅｘｅｃｕｔ
ｅ ｉｎ ｐｌａｃｅ）のような特別のメモリマッピン
グ要求用にマッピングを協調して実行するために使用で
きる。
【０９３８】
【表２４７】 メモリウィンドウ０スタート／アドレスハイバイトレジ
スタ。 このレジスタには、対応するシステムメモリアドレスマ
ッピングウィンドウのスタートアドレスを決定するのに
使用した上位のアドレスビットが含まれている。各シス
テムメモリウィンドウは、このレジスタのビットによっ
てコントロールされるデータパス幅と共にデータパス幅
を有している。
【０９３９】
【表２４８】 メモリウィンドウ０エンドアドレスローバイトレジス
タ。 このレジスタには、対応するシステムメモリアドレスマ
ッピングウィンドウのエンドアドレスを決定するために
使用した低位のアドレスビットを含んでいる。これによ
って、４Ｋバイトの最小メモリマッピングウィンドウを
提供する。
【０９４０】
【表２４９】 メモリウィンドウ０エンドアドレスハイバイトレジス
タ。 このレジスタには、対応するシステムメモリアドレスマ
ッピングウィンドウのエンドアドレスを決定するのに使
用した上位のアドレスビットが含まれている。
【０９４１】
【表２５０】 メモリウィンドウ０オフセットアドレスローバイトレジ
スタ。 このレジスタには、低位のアドレスビットが含まれてお
り、これらアドレスビットをシステムアドレスビットＡ
１９−１２に追加して、ＰＣカード用のメモリアドレス
を発生する。
【０９４２】
【表２５１】 メモリウィンドウ０オフセットアドレスハイバイトレジ
スタ。 このレジスタには、上位のアドレスビットが含まれてお
り、これらビットをシステムアドレスビットＡ２３−２
０に追加することによって、ＰＣカード用のメモリアド
レスを発生する。対応するシステムメモリウィンドウ用
のＰＣカードメモリのソフトウェア書込プラクトが、こ
のレジスタによってコントロールされている。また、こ
のレジスタによって、対応するシステムメモリウィンド
ウを、ＰＣカード内の属性メモリまたは共通メモリにマ
ッピングするかどうかをコントロールする。
【０９４３】
【表２５２】 コンフィギュレーションヘッダ。 ＰＣＵによって、ＰＣＩ規定された６４Ｋバイトヘッダ
をサポートする。確保されるかまたは、実行されていな
いレジスタからの読出しがゼロに戻る。 デバイス識別１レジスタ。 ＰＣＩアドレス（８）：００ この３２ビットレジスタには、デバイスおよびベンダＩ
Ｄが含まれている。
【表２５３】 コマンダレジスタ。 ＰＣＩアドレス（８）：０４ この３２ビットレジスタには、ステータスおよびコマン
ドフィールドが含まれている。
【０９４４】
【表２５４】 デバイス識別２レジスタ。 ＰＣＩアドレス（８）： ＰＣＩアドレス
（８）：０８ この３２ビットレジスタには、クラスコードおよび改訂
フィールドが含まれている。
【０９４５】
【表２５５】 汎用機能１レジスタ。 ＰＣＩアドレス（８）：０Ｃ この３２ビットレジスタには、ＢＩＳＴ、ヘッダタイ
プ、ラテンシィタイプおよびキャッシュラインフィール
ドが含まれている。
【表２５６】 ベースアドレスレジスタ０〜５。 ＰＣＩアドレス（８）：１０，１４，１８，１Ｃ，２
０，２４。 これら３２ビットレジスタがＰＣＩによって提供され
て、Ｉ／Ｏ／メモリスぺースへのデバイスのソフトウェ
アによる再マッピングが可能となる。ＰＣＵはこの特徴
を実現しない。
【０９４６】
【表２５７】 拡張ＲＯＭベースアドレスレジスタ。 ＰＣＩアドレス（８）：３０。 この３２ビットレジスタは、ＰＣＩによって提供され
て、デバイス拡張ＲＯＭのソフトウェアによる再マッピ
ングが許容する。ＰＣＵは、この特徴を実現しない。
【表２５８】 汎用機能２レジスタ。 ＰＣＩアドレス（８）：３Ｃ この３２ビットレジスタには、ＭＡＸ＿ＬＡＴ，ＭＡＸ
＿ＧＮＴ、インターラプトピンおよびインターラプトラ
インフィールドが含まれている。
【０９４７】
【表２５９】 ＰＣＩヘッダ確保用レジスタ。 ＰＣＩアドレス（８）：２８，２Ｃ，３４，３８ これら３２ビットレジスタを、ハードワイヤー値０での
み読出す。拡張レジスタ。これら拡張レジスタは、ＰＣ
Ｉコンフィギュレーションスペス内においてのみアクセ
ス可能であり、これらを用いて特別な特徴をコントロー
ルする。初期化レジスタ。 このレジスタによって、デバイスＩ／Ｏアドレス処理お
よびソフトウェアのリセットをコントロールする。
【０９４８】
【表２６０】 書込バッファコントロールレジスタ。 このレジスタによって、内部書込バッファをコントロー
ルする。
【０９４９】
【表２６１】 汎用レジスタ。 このレジスタによって、ソケットＰＣカードリング表示
スピーカ、およびカード電圧検出をコントロールする。
【０９５０】
【表２６２】 メモリウィンドウページレジスタ。 このレジスタには、８ビットのページ番号が含まれてお
り、これと、ＰＣＩアドレス信号ＡＤ３１−２４とをメ
モリサイクル中に比較する。ページビットＰ７−０がア
ドレス信号ＡＤ３１−２４に一致した場合には、ＰＣＵ
メモリウィンドウデコードロジックをイネーブルする。
このことによって、メモリウィンドウを、システムアド
レススペースの最初の１６Ｍバイトの上側に配置するこ
とができ、これによって、ＩＳＡバスの制限を克服でき
る。ページレジスタを利用することによって、プログラ
マは、ＰＣＭＣＩＡメモリウィンドウを、２５６個の独
立した１６Ｍバイトページのいずれかに配置でき、これ
らページによって４ＧバイトのＰＣＩアドレススペース
を確立できる。
【０９５１】
【表２６３】 ＰＣＭＣＩＡサイクルタイミングを、コンパチブルメモ
リウィンドウおよびＩ／Ｏウィンドウレジスタ中のウェ
イトステート（待機状態）ビットによってコントロール
する。ＰＣＭＣＩＡサイクル発生器は、ＰＣＩクロック
を用いて、正しいカードアドレスセットアップ／ホール
ド、およびＰＣＭＣＩＡコマンドアクティブ（ロー）イ
ンターバルを発生する。ＰＣＵをシステム内で、異なっ
たＰＣＩクロック周波数で利用できるので、このＰＣＭ
ＣＩＡサイクル発生器は、サイクルタイミングを最適化
するために、最高ＰＣＩクロック周波数を認識する必要
がある。このような情報をサイクル発生器に通信するた
めに、ＴＩ初期化レジスタ内で実現される２つの追加の
レジスタビットが存在する。これらのビットＴＳ１とＴ
Ｓ０を、最大クロック周波数に従ってソフトウェアでプ
ログラムする必要がある。
【０９５２】ＰＣＭＣＩＡアドレスセットアップおよび
ホールド回数は、ウエイトステートビットおよびＰＣＩ
クロック周波数ビットＴＳ１，ＴＳ０の関数である。以
下の表は、Ｉ／Ｏおよびメモリサイクルに対して、ＰＣ
ＬＫサイクルおよびナノ秒（ｎｓ）でのアドレスセット
アップ時間と、Ｉ／Ｏおよびメモリサイクルに対して、
ＰＣＫＫサイクルおよびナノ秒でのコマンドアクティブ
時間、ならびにＩ／Ｏおよびメモリサイクルに対して、
ＰＣＬＫサイクルおよびナノ秒でのアドレスホールド時
間を表わす。
【０９５３】
【表２６４】
【０９５４】
【表２６５】
【表２６６】
【０９５５】
【表２６７】
【表２６８】
【０９５６】上記の説明に関し、以下の項を開示する。 （１）クロック入力を有する中央処理ユニットと、クロ
ックパルスのクロック発生器と、クロック制御信号を供
給するための出力を有するロジック回路と、前記クロッ
クパルスが送られ、前記中央処理ユニットのクロック入
力に結合されたクロックゲート出力を有するクロックゲ
ートとを備え、該クロックゲートは前記クロック制御信
号に応答し、前記クロック制御信号が変化する１クロッ
クサイクル内に該クロックパルスが前記中央処理ユニッ
トに達することを防止するようになっているマイクロプ
ロセッサデバイス。 （２）前記クロック発生器は発振器と位相ロックループ
とを備え、該位相ロックループが前記クロックパルスの
ための出力を有する、前項（１）に記載のマイクロプロ
セッサデバイス。 （３）前記中央処理ユニットと、前記発振器および前記
位相ロックループを含む前記クロック発生器と、前記ロ
ジック回路と、前記クロックゲートとが、すべて単一の
集積回路上に製造されている、前項（２）記載のマイク
ロプロセッサデバイス。 （４）前記集積回路が前記発振器の出力からの外部接続
のための第１ターミナルおよび前記位相ロックループの
入力に結合された第２ターミナルを有し、前記第１ター
ミナルおよび第２ターミナルがチップ外で外部に結合さ
れていなければ、前記発振器の前記出力と前記位相ロッ
クループの前記入力とは電気的に分離される、前項
（３）記載のマイクロプロセッサデバイス。 （５）前記集積回路が前記発振器の出力からの外部接続
のための第１ターミナルを有し、前記デバイスが更に前
記発振器の前記出力と前記第１ターミナルとの間に介在
されたクロックゲートを含む、前項（３）記載のマイク
ロプロセッサデバイス。 （６）前記ロジック回路が前記クロックゲートを制御す
るよう結合された第２クロック制御信号のための第２出
力を有する、前項（５）記載のマイクロプロセッサデバ
イス。 （７）前記発振器が、該発振器のための別のクロック分
周出力を備えたクロック分周器を含み、前記クロックゲ
ートが前記発振器の出力および前記クロック分周出力の
双方のためのクロックバッファを備え、前記ロジック回
路が前記クロックゲート内の前記バッファの双方を同時
に制御するように送られる第２クロック制御信号を有す
る、前項（６）記載のマイクロプロセッサデバイス。 （８）前記集積回路が前記位相ロックループの入力に結
合された第２ターミナルを有し、前記第１ターミナルお
よび前記第２ターミナルはチップ外で外部に結合されて
いなければ、前記発振器の前記出力と前記位相ロックル
ープの前記入力とは電気的に分離される、前項（５）記
載のマイクロプロセッサデバイス。
【０９５７】（９）ＣＰＵコアサスペンド制御出力を供
給するよう、マスククロック入力とサスペンド入力とレ
ジューム入力と更にインターラプト無効入力とに応答自
在な第１ロジック回路と、インターラプトが生じた時、
前記インターラプト無効入力を供給してＣＰＵコアサス
ペンドを解除するようイネーブリングレジスタビットと
少なくとも１つのインターラプト入力とクロック信号と
に応答する第２ロジック回路とを備えたクロック制御回
路。 （１０）メモリコントローラ用停止出力を供給するよ
う、サスペンド入力に応答し、更に発振器停止出力を供
給してクロック信号を停止させるよう、前記メモリコン
トローラからの停止アクノレッジ入力に応答する第３ロ
ジック回路を更に含む、前項（９）記載のクロック制御
回路。 （１１）前記第２ロジック回路が更にソフトウェアの介
入と独立してマスククロックアクティビティにより直接
ＣＰＵコアのサスペンドを解除するよう、マスククロッ
ク入力に応答する、前項（９）記載のクロック制御回
路。 （１２）発振器停止出力を供給し、クロック信号を停止
し、その後、停止状態を解除するようにサスペンド入力
の変化に応答する第３ロジック回路と、所定の数のサイ
クルのクロック信号が生じた後にレジューム信号を供給
するよう、第３ロジック回路の停止の解除に応答してス
タートされるクロックパルスカウンタ回路とを更に含
む、前項（９）記載のクロック制御回路。
【０９５８】（１３）シングルチップマイクロプロセッ
サユニット（ＭＰＵ）と、該ＭＰＵにマスククロック信
号を供給する、前記ＭＰＵの外部に設けられた周辺処理
ユニット（ＰＰＵ）とを含み、前記ＭＰＵは、クロック
入力を有する中央処理ユニットと、発振器および位相ロ
ックループを有するクロック発生器とを含み、前記位相
ロックループはクロックパルスのための出力を有し、前
記単一チップのＭＰＵは前記発振器の出力からの、外部
接続のための第１ターミナルおよび前記位相ロックルー
プの入力に結合された第２ターミナルを有し、前記発振
器の前記入力および前記位相ロックループの前記入力が
チップ外で電気的に分離されているが、前記第１ターミ
ナルおよび第２ターミナルはチップ外で外部にバッファ
結合されており、前記ＭＰＵは更に、クロック制御信号
を供給するための出力を有する前記マスククロック信号
に応答するロジック回路と、前記クロックパルスが供給
され、前記中央処理ユニットのクロック入力に結合され
たクロックゲート出力を有するクロックゲートとを含
み、該クロックゲートは前記クロック制御信号の変化の
１クロックサイクル内に前記クロックパルスが前記中央
処理ユニットに達するのを防止するよう、前記クロック
制御信号に応答するようになっているコンピュータシス
テム。 （１４）前記ＭＰＵは更に第２ロジック回路を含み、該
第２ロジック回路はインターラプトが生じた時、前記イ
ンターラプト無効入力を供給してＣＰＵコアのサスペン
ドを解除するように、イネーブリングレジスタビットと
少なくとも１つのインターラプト入力と、クロック信号
とに応答するようになっている、前項（１３）記載のコ
ンピュータシステム。 （１５）前記ＭＰＵは更に停止入力および停止アクノレ
ッジ出力を有するメモリコントローラおよび別のロジッ
ク回路を更に含み、該別のロジック回路は前記メモリコ
ントローラのための停止出力を供給するようサスペンド
入力に応答し、更に発振器停止出力を供給してクロック
信号を停止するよう、前記メモリコントローラからの停
止アクノレッジに応答する、前項（１４）記載のコンピ
ュータシステム。 （１６）前記第２ロジック回路が更にソフトウェアの介
入と独立してマスククロックアクティビティにより直接
ＣＰＵコアのサスペンドを解除するよう、マスククロッ
ク入力に応答する、前項（１４）記載のコンピュータシ
ステム。 （１７）前記ＭＰＵからのクロックバッファユニットオ
フチップを含み、該クロックバッファユニットは第１タ
ーミナルに接続された入力と、前記第２ターミナルに結
合された第１出力および前記ＰＰＵへのクロック入力と
して前記ＰＰＵに結合された第２出力を含む出力を有
し、よってクロックスキューを減少する、前項（１３）
記載のコンピュータシステム。
【０９５９】（１８）複数の集積回路チップを有するコ
ンピュータシステムをオペレートする方法であって、第
１チップにて第１クロックパルスを発生する工程と、前
記第１チップのチップ外で前記第１クロックパルスを送
り、バッファ化する工程と、前記システム内の少なくと
も１つの別のチップのみならず、前記第１チップにもバ
ッファ化されたクロックパルスを供給する工程と、ＣＰ
Ｕクロックを発生するよう、前記第１チップに送り戻さ
れた前記バッファ化されたクロックパルスを前記第１チ
ップ内でクロックを逓倍する工程と、前記ＣＰＵクロッ
クを前記システム内の別のチップからのマスククロック
パルスでゲート制御する工程とを備えた、コンピュータ
システムをオペレートする方法。
【０９６０】（１９）マイクロプロセッサデバイス（１
０２）はクロック入力を有する中央処理ユニット（７０
２）と、クロックパルスのクロック発生器（ＯＳＣ、Ｐ
ＬＬ）と、クロック制御信号（ＳＵＳＰ）を供給するた
めの出力を有するロジック回路（７０８）と、中央処理
ユニットのクロック入力に結合されたクロックゲート出
力（ＣＰＵ ＣＬＫ）を有し、クロックパルスが供給さ
れるクロックゲート（３６１０）を含む。クロックゲー
ト（３６１０）はクロック制御信号（ＳＵＳＰ）に応答
し、前記クロック制御信号の変化の１クロックサイクル
内に前記クロックパルス（ＣＰＵ ＣＬＫ）が中央処理
ユニットに達するのを防止するよう作動する。その他の
デバイス、システムおよび方法も開示されている。
【０９６１】注意：テキサスインスツルメンツ社の著作
権（１９９４年）について 本特許明細書の開示の一部には著作権およびマスクワー
ク保護の対象となる内容が含まれている。この著作権お
よびマスクワークの所有者は米国特許庁のファイルおよ
び記録にある特許明細書または特許開示を他人がコピー
することに意義を申し立てるものではないが、これら著
作権およびマスクワークの権利をすべて留保するもので
ある。
【図面の簡単な説明】
【図１】組み合わせたシステムとなるように、２つのノ
ートブックコンピュータのうちの一方をドッキングステ
ーションに挿入した状態を示す、２つのノートブックコ
ンピュータの実施例の図である。
【図２】Ａは図１のノートブックとドッキングステーシ
ョンとを組み合わせたシステムの右側面図である。Ｂは
組み合わせたシステムの平面図である。Ｃは組み合わせ
たシステムの側背面図である。
【図３】改良されたノートブックコンピュータと、その
ノートブックコンピュータシステムを接続するドッキン
グステーションとの、図１の組み合わせシステムの電気
ブロック図である。
【図４】デスクトップ、ノートブックコンピュータおよ
びドッキングステーション用の改良されたコンピュータ
システムの別の実施例の電気ブロック図である。
【図５】ＭＰＵおよびＰＣＵを示す、図３および図４の
システムを含む実施例で使用するための好ましい実施例
の電子コンピュータシステムの一部を略図にし、一部を
ブロック図にした、より詳細な回路図である。
【図６】ＰＰＵおよび周辺機器を示す、図３および図４
のシステムを含む実施例で使用するための好ましい実施
例の電子コンピュータシステムの一部を略図にし、一部
をブロック図にした、より詳細な回路図である。
【図７】ディスプレイおよびその他要素を示す、図３お
よび図４のシステムを含む実施例で使用するための好ま
しい実施例の電子コンピュータシステムの一部を略図に
し、一部をブロック図にした、より詳細な回路図であ
る。
【図８】図５〜７のコンピュータシステムのプリント配
線ボードおよび電子部品を有する、好ましい実施例の装
置の平面図である。
【図９】図９は、図５〜７のシステムのためのマイクロ
プロセッサユニット（ＭＰＵ）デバイスのブロック図で
ある。
【図１０】図９のマイクロプロセッサユニットを構成す
るための改良された空間形状を備えた集積回路の平面図
である。
【図１１】図５〜７のシステム内のＰＰＵを構成するた
めの周辺処理ユニット（ＰＰＵ）デバイスのブロック図
である。
【図１２】図１１の周辺処理ユニットを構成するための
改良された空間形状を備えた集積回路の平面図である。
【図１３】デスクトップおよびその他用途のための改善
されたコンピュータシステムの別の実施例の電気ブロッ
ク図である。
【図１４】図１１の実施例のためのバスインターフェー
スブロックのより詳細なブロック図である。
【図１５】図１１および１４の回路の実施例に関連する
ＤＭＡ（ダイレクトメモリアクセス）回路のより詳細な
ブロック図である。
【図１６】図１１のＰＰＵとＢＩＯＳフラッシュメモリ
とを接続する改良されたＢＩＯＳアドレス指定回路のブ
ロック図である。
【図１７】図５〜７のシステム実施例におけるＢＩＯＳ
ＲＯＭ、ＫＢＣ（キーボードコントローラ）、アドオン
チップおよびＩＤＥハードディスクドライブと、図１１
のＰＰＵの相互接続のブロック図である。
【図１８】図５〜７のシステムのための挿入可能なカー
ドを受け入れるための周辺制御ユニット（ＰＣＵ）デバ
イス実施例のブロック図である。
【図１９】図１８の周辺制御ユニットを構成するための
改善された空間形状を備えた集積回路の平面図である。
【図２０】図５〜７のシステム実施例におけるＭＰＵ、
ＰＣＵ、ＰＰＵ、電源、ディスプレイ回路と周辺機器と
の間の選択されたパワーおよび制御相互接続のブロック
図である。
【図２１】種々の回路実施例におけるＯＮ／ＯＦＦおよ
びＳＵＳＰＥＮＤ／ＲＥＳＵＭＥボタン回路、ドッキン
グステーションコネクタ回路および電源に接続するＰＰ
Ｕ回路実施例の一部をブロック図とし、一部を略図とし
た図である。
【図２２】図１１のＰＰＵで使用するためのパワーマネ
ジメント回路実施例の部分２９０Ｂのブロック図であ
る。
【図２３】図２２のパワーマネジメントシステムのみな
らず、このシステムのための回路および作動方法の好ま
しい実施例におけるパワーマネジメントステートの状態
遷移図である。
【図２４】図１１のＰＰＵにおけるパワーマネジメント
回路実施例の別の部分９２０Ａのブロック図である。
【図２５】図２４におけるタイマーブロック２３５０の
一部略図、一部ブロック図である。
【図２６】図２５のタイマーの一部で使用するための非
線形タイマー実施例の一部略図、一部ブロック図であ
る。
【図２７】図５、９、３３および３６のＭＰＵ内のクロ
ック回路に接続された図２３内のマスククロック発生器
２３４０の実施例の一部略図、および一部ブロック図と
波形図である。
【図２８】図２４のシステムマネジメントインターラプ
ト回路２３７０の実施例の一部略図、一部ブロック図で
ある。
【図２９】改善された作動方法を示し、更に図２８のＳ
ＭＩ回路の作動を説明するクロック信号および制御信号
の波形図である。
【図３０】改善された作動方法を示し、更に図２８のＳ
ＭＩ回路の作動を説明するクロック信号および制御信号
の別の波形図である。
【図３１】図５〜７のコンピュータシステム実施例に関
連した図３１、２８、３３および３４の分散パワーマネ
ジメントシステムの実施例を形成するよう、図１１のＰ
ＰＵおよび図９のＭＰＵに相互接続された図１８のＰＣ
Ｕ内のシステムマネジメントインターラプト回路１６２
０の一部略図、一部ブロック図である。
【図３２】図５のＭＰＵ内の図３４の回路内のクロック
信号および制御信号の波形および作動プロセス図であ
る。
【図３３】図３２および３４の信号が供給されるＭＰＵ
内のパワーマネジメント回路実施例の略図である。
【図３４】図３３の回路にレジューム信号を供給するた
めのＭＰＵ内のパワーマネジメント回路実施例の別の略
図である。
【図３５】図３３の回路内の所定の信号波形図および作
動プロセス図である。
【図３６】図５のＭＰＵのブロックおよび制御回路実施
例の一部ブロック、一部略図である。
【図３７】図５〜７のシステム実施例における周波数を
決定する水晶発振子の接続およびクロックラインのブロ
ック図である。
【図３８】図５〜７のシステム実施例を詳細にするよ
う、ＭＰＵに出力が接続された、ＰＰＵ内のインターラ
プトルーティング回路に接続された１つ以上のＰＣＵを
使用するインターラプトルーティングシステムを示すブ
ロック図である。
【図３９】図３８の回路における所定の信号の波形図お
よび作動プロセス図である。
【図４０】アービットレーションにおいて、フェアロー
テーションをするための作動プロセス図である。
【図４１】図１１のＰＰＵアービッタ９０６によるアー
ビットレーションのためのより詳細なプロセス図であ
る。
【図４２】図１１のＰＰＵのパラレルポート９３８の実
施例を備えた高速内部ＰＰＵバス９０４のより詳細なブ
ロック図である。
【図４３】図３８のＰＰＵにおけるインターラプトルー
ティング回路のより詳細なブロック図である。
【図４４】図４３の各インターラプトコントローラブロ
ックのより詳細なブロック図である。
【図４５】図５〜７の好ましい実施例のシステムのプロ
セスまたは作動方法のフロー図である。
【図４６】図５〜７の好ましい実施例のシステムにおけ
る図２７のＴＯＮＴＯＦＦレジスタのパワーマネジメン
ト調節のためのプロセスまたは作動方法のフロー図であ
る。
【図４７】図２５の実施例の別のシステムアクティビテ
ィタイマーの実施例のブロック図である。
【図４８】図２８のＳＭＩ回路実施例で使用するための
キーボードポーリングモニタ回路実施例のブロック図で
ある。
【図４９】適応型ＣＰＵクロック制御システムおよびパ
ワーマネジメント方法のブロック図である。
【図５０】システム環境検出回路の略図である。
【図５１】図５〜７のシステムのための電源接続のブロ
ック図である。
【図５２】図６、８、２０および２１のシステムにおけ
る電源回路の一部ブロック図、一部略図である。
【図５３】図６のＦＰＧＡ１２８で実現するための温度
検出制御回路実施例のブロック図である。
【図５４】図６のＦＰＧＡ１２８で実現するための別の
温度検出制御回路実施例のブロック図である。
【図５５】図６、１１、１２および２０〜２２にも示さ
れている、ＰＰＵの異なる電圧領域の間の境界における
パワー散逸を低減するための回路実施例の略図である。
【図５６】ＭＰＵおよびＰＰＵに使用される２０８ピン
のＰＱＦＰパッケージのためのピンの図であり、ピン割
り当ては詳細な説明に作表されている。
【図５７】カードインターフェースＭＣＵに使用され、
ＭＣＵの作動領域に関連する２０８ピンのＰＱＦＰパッ
ケージのためのピンの図であり、ピン割り当ては詳細な
説明に作表されている。
【図５８】図５〜７および図８のための好ましいシステ
ム実施例を決定するための方法における、あるシーケン
スのコスト関数グラフを示す図である。
【図５９】図６のＰＰＵおよびキーボードコントローラ
の改良されたシステムの組み合わせのためのスヌーピン
グ実施例である。
【図６０】図１１のＰＰＵにおけるオーディオ出力のタ
イマー制御用のオーディオ回路実施例である。
【図６１】ボードの異なるセグメントへ異なる電源電圧
を選択的に供給するための、図８のプリント回路ボード
におけるセグメント化されたパワー導体平面の平面図で
ある。
【図６２】図５〜７のシステムのパワーマネジメント回
路に接続するための、図６１のセグメント化されたパワ
ー導体平面における、セグメントに接続された電流セン
サの電気略図である。
【図６３】図２１で使用するためのパワー回路の別の実
施例である。
【図６４】図３のドッキングステーション実施例におけ
るバスインターフェース回路実施例のブロック図であ
る。
【図６５】図３のドッキングステーション実施例におけ
る別のバスインターフェース回路実施例のブロック図で
ある。
【図６６】図５５により上で説明した別のデュアルＶＣ
Ｃ電力低減回路の略図である。
【図６７】ビデオテレ会議能力およびバッテリープラッ
トフォームを備えた２つのワイヤレスノートブックコン
ピュータの図である。
【図６８】バッテリープラットフォームへの接続部を示
す、一部を図にした略図と、図６７のノートブックの各
々のブロック図である。
【図６９】ノートブックコンピュータとドッキングステ
ーションのシステムのための別の回路および接続部のブ
ロック図である。
【図７０】図６９のシステムで使用されるサイドバンド
信号化回路および方法のより詳細なブロック図である。
【図７１】図７０のサイドバンド信号化回路および方法
の異なる作動係数に対する一組の波形図である。
【符号の説明】
１０２ マイクロプロセッサデバイス ７０２ 中央処理ユニット ７０８ ロジック回路 ３６１０ クロックゲート ＯＳＣ，ＰＬＬ クロック発生器 ＳＵＳＰ クロック制御信号 ＣＰＵ ＣＬＫ クロックゲート出力
【手続補正書】
【提出日】平成８年７月２３日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図５】
【図３９】
【図５６】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１６】
【図２９】
【図５１】
【図５７】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図３０】
【図３２】
【図２８】
【図３１】
【図３５】
【図３７】
【図３３】
【図３４】
【図４０】
【図４１】
【図４９】
【図３６】
【図４３】
【図４４】
【図４５】
【図４８】
【図６０】
【図３８】
【図４２】
【図４６】
【図６５】
【図４７】
【図５０】
【図５２】
【図５３】
【図５４】
【図５９】
【図５５】
【図５８】
【図６１】
【図６２】
【図６３】
【図６４】
【図６６】
【図６７】
【図６９】
【図６８】
【図７０】
【図７１】
フロントページの続き (72)発明者 イアン チェン アメリカ合衆国テキサス州ヒューストン, ストーニーブルック 1809，アパートメン ト ナンバー 105 (72)発明者 ジョセフ ジョウ アメリカ合衆国テキサス州プラノ，レイク ストリーム1109 (72)発明者 高橋 豊 神奈川県横浜市泉区泉町4399−１

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 クロック入力を有する中央処理ユニット
    と、 クロックパルスのクロック発生器と、 クロック制御信号を供給するための出力を有するロジッ
    ク回路と、 前記クロックパルスが送られ、前記中央処理ユニットの
    クロック入力に結合されたクロックゲート出力を有する
    クロックゲートとを備え、該クロックゲートは前記クロ
    ック制御に応答し、前記クロック制御信号が変化する１
    クロックサイクル内に該クロックパルスが前記中央処理
    ユニットに達することを防止することになっているマイ
    クロプロセッサデバイス。
  2. 【請求項２】 複数の回路チップを有するコンピュータ
    システムをオペレートする方法であって、 第１チップにて第１クロックパルスを発生する工程と、 前記第１チップのチップ外で前記第１クロックパルスを
    送り、バッファ化する工程と、 前記システム内の少なくとも１つの別のチップのみなら
    ず、前記第１チップにもバッファ化されたクロックパル
    スを供給する工程と、 ＣＰＵクロックを発生するよう、前記第１チップに送り
    戻された前記バッファ化されたクロックパルスを、前記
    第１チップ内でクロック逓倍する工程と、 前記ＣＰＵクロックを前記システム内の別のチップから
    のマスククロックパルスでゲート制御する工程を備え
    た、コンピュータシステムをオペレートする方法。
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