JP3179363B2 - 回路設計方法及び記憶媒体 - Google Patents
回路設計方法及び記憶媒体Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等の大規模
集積化された回路の設計方法に関し、特に、論理合成手
法を用いた回路設計方法に関する。
集積化された回路の設計方法に関し、特に、論理合成手
法を用いた回路設計方法に関する。
【０００２】
【従来の技術】一般に、ＬＳＩの大規模化、及び、高速
化が進むにつれて、ＥＤＡ（ｅｌｅｃｔｒｏｎｉｃ ｄ
ｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ツールを利用した
回路設計方法の重要性は、ますます高まっている。この
ような回路設計方法は、通常、システム設計、機能・論
理設計、レイアウト設計、テスト設計、及び、マクロセ
ルの設計の５つのフェーズに分けることができる。この
うち、機能・論理設計フェーズでは、設計の対象となる
ＬＳＩをレジスタ及びレジスタ間の組合わせ回路とし
て、ＶＨＤＬ等のハードウェア記述言語により、システ
ム設計フェーズで得られたＲＴＬ（ｒｅｇｉｓｔｅｒ
ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）記述を表現し、ゲート
レベルの論理回路（ネットリスト）を得る。この場合、
機能・論理設計フェーズにおいては、制約条件、真理値
表、論理式、状態遷移記述等が入力として与えられ、ス
テート・マシンの状態コードの割り付け、フリップフロ
ップの割り付け、組合わせ論理の生成等を行い、ゲート
レベルでの論理回路が生成される。
化が進むにつれて、ＥＤＡ（ｅｌｅｃｔｒｏｎｉｃ ｄ
ｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ツールを利用した
回路設計方法の重要性は、ますます高まっている。この
ような回路設計方法は、通常、システム設計、機能・論
理設計、レイアウト設計、テスト設計、及び、マクロセ
ルの設計の５つのフェーズに分けることができる。この
うち、機能・論理設計フェーズでは、設計の対象となる
ＬＳＩをレジスタ及びレジスタ間の組合わせ回路とし
て、ＶＨＤＬ等のハードウェア記述言語により、システ
ム設計フェーズで得られたＲＴＬ（ｒｅｇｉｓｔｅｒ
ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）記述を表現し、ゲート
レベルの論理回路（ネットリスト）を得る。この場合、
機能・論理設計フェーズにおいては、制約条件、真理値
表、論理式、状態遷移記述等が入力として与えられ、ス
テート・マシンの状態コードの割り付け、フリップフロ
ップの割り付け、組合わせ論理の生成等を行い、ゲート
レベルでの論理回路が生成される。
【０００３】この場合、機能・論理設計フェーズで使用
されるゲートレベルの論理回路には、種々様々な論理回
路が含まれており、ＶＨＤＬ等によって記述された論理
回路をそのまま論理合成した場合、制約条件を満足して
いないことも、多々生じてしまう。このため、半導体製
造技術に依存しない範囲で、論理の最適化が行われ、ユ
ーザが指定した制約条件を満たすように、論理ゲート数
（チップ面積）と論理段数等が調整される。調整におい
ては、ブール代数の性質を利用して、冗長論理の削除、
論理の展開、或いは、多段化等が行われ、最後に、特定
の半導体製造技術へのマッピングが行われる。
されるゲートレベルの論理回路には、種々様々な論理回
路が含まれており、ＶＨＤＬ等によって記述された論理
回路をそのまま論理合成した場合、制約条件を満足して
いないことも、多々生じてしまう。このため、半導体製
造技術に依存しない範囲で、論理の最適化が行われ、ユ
ーザが指定した制約条件を満たすように、論理ゲート数
（チップ面積）と論理段数等が調整される。調整におい
ては、ブール代数の性質を利用して、冗長論理の削除、
論理の展開、或いは、多段化等が行われ、最後に、特定
の半導体製造技術へのマッピングが行われる。
【０００４】
【発明が解決しようとする課題】ここで、ＬＳＩには、
低消費電力及び小チップ面積であることが制約条件とし
て加えられることがある。このような消費電力及びチッ
プ面積に対する制約条件は、従来、論理ゲート数及び論
理段数等の調整の際、手動的に加えられるのが普通であ
る。このため、上記した従来の手法は、回路設計に時間
がかかると言う欠点がある。
低消費電力及び小チップ面積であることが制約条件とし
て加えられることがある。このような消費電力及びチッ
プ面積に対する制約条件は、従来、論理ゲート数及び論
理段数等の調整の際、手動的に加えられるのが普通であ
る。このため、上記した従来の手法は、回路設計に時間
がかかると言う欠点がある。
【０００５】一方、回路設計の対象となる論理回路に
は、例えば、ある条件下において、信号の値を保持し、
それ以外の条件においてデータを取り込むような論理回
路も、多数、含まれており、この論理回路は、特定のＶ
ＨＤＬ等の記述によって表現される。このような特定の
記述によって表現された論理回路は、例えば、イネーブ
ル信号及びデータを受けて動作するマルチプレクサ、当
該マルチプレクサに接続され、タイミングクロックによ
ってオン、オフする遅延フリップフロップ、及び、遅延
フリップフロップとマルチプレクサとの間に接続された
フィードバックループとの組合わせによって論理合成で
きる。
は、例えば、ある条件下において、信号の値を保持し、
それ以外の条件においてデータを取り込むような論理回
路も、多数、含まれており、この論理回路は、特定のＶ
ＨＤＬ等の記述によって表現される。このような特定の
記述によって表現された論理回路は、例えば、イネーブ
ル信号及びデータを受けて動作するマルチプレクサ、当
該マルチプレクサに接続され、タイミングクロックによ
ってオン、オフする遅延フリップフロップ、及び、遅延
フリップフロップとマルチプレクサとの間に接続された
フィードバックループとの組合わせによって論理合成で
きる。
【０００６】上記したように、論理合成されたマルチプ
レクサ、遅延フリップフロップ、及び、フィードバック
ループの組合わせは、遅延フリップフロップ自身がタイ
ミングクロックの到来の度毎にオン、オフを繰り返して
いる。通常、遅延フリップフロップのオン、オフを行っ
た場合、大きな電力の消費を伴うから、上記論理合成さ
れた論理回路は、低電力の論理回路となるように、手動
的に調整されなければならない。
レクサ、遅延フリップフロップ、及び、フィードバック
ループの組合わせは、遅延フリップフロップ自身がタイ
ミングクロックの到来の度毎にオン、オフを繰り返して
いる。通常、遅延フリップフロップのオン、オフを行っ
た場合、大きな電力の消費を伴うから、上記論理合成さ
れた論理回路は、低電力の論理回路となるように、手動
的に調整されなければならない。
【０００７】本発明の目的は、回路設計に要する時間を
短縮できる回路設計方法を提供することである。
短縮できる回路設計方法を提供することである。
【０００８】本発明の他の目的は、低消費電力を実現で
きる回路設計方法を提供することである。
きる回路設計方法を提供することである。
【０００９】本発明の更に他の目的は、フィードバック
ループを有する論理回路に適用できる回路設計方法を提
供することである。
ループを有する論理回路に適用できる回路設計方法を提
供することである。
【００１０】本発明の他の目的は、所定の条件下で信号
の値を保持し、それ以外の条件においてデータを取り込
むような論理回路に適用できる回路設計方法を提供する
ことである。
の値を保持し、それ以外の条件においてデータを取り込
むような論理回路に適用できる回路設計方法を提供する
ことである。
【００１１】本発明の更に他の目的は、必要のないタイ
ミングクロックによる変化を防止することによって、低
消費電力及び小チップ面積を実現できる回路設計方法を
提供することである。
ミングクロックによる変化を防止することによって、低
消費電力及び小チップ面積を実現できる回路設計方法を
提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、入力信
号をクロックによって保持／出力制御されるフリップフ
ロップを選択し、この入力信号を出力する回路への入力
に前記フリップフロップの出力信号が含まれているか否
かを判定する判定ステップと、含まれていた場合には前
記回路へのその他の入力を前記フリップフロップへの入
力信号とし、前記回路への制御信号とクロックとの論理
をとってゲーテッドクロック化した信号を、前記フリッ
プフロップを保持／出力制御する制御信号とするゲーテ
ッドクロック化するステップとを有することを特徴とす
る回路設計方法が得られる。
号をクロックによって保持／出力制御されるフリップフ
ロップを選択し、この入力信号を出力する回路への入力
に前記フリップフロップの出力信号が含まれているか否
かを判定する判定ステップと、含まれていた場合には前
記回路へのその他の入力を前記フリップフロップへの入
力信号とし、前記回路への制御信号とクロックとの論理
をとってゲーテッドクロック化した信号を、前記フリッ
プフロップを保持／出力制御する制御信号とするゲーテ
ッドクロック化するステップとを有することを特徴とす
る回路設計方法が得られる。
【００１３】更に、本発明の他の実施の形態によれば、
上記した回路設計方法をＥＤＡ用プログラムとして格納
した記録媒体が得られる。
上記した回路設計方法をＥＤＡ用プログラムとして格納
した記録媒体が得られる。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態に係る回路設計方法について説明する。
実施の形態に係る回路設計方法について説明する。
【００１５】図１及び図２を参照して、本発明の原理を
説明する。まず、図１及び図２を説明する前に、ハード
ウェア記述言語ＶＨＤＬにより、ハードウェア間の論理
関係が以下の記述によって規定されているものとする。
説明する。まず、図１及び図２を説明する前に、ハード
ウェア記述言語ＶＨＤＬにより、ハードウェア間の論理
関係が以下の記述によって規定されているものとする。
【００１６】 図１には、上記した記述から論理合成されたハードウェ
ア回路が示されている。図示されているように、上記記
述から論理合成された回路は、遅延フリップフロップ
（ＤＦＦ）とマルチプレクサ（ＭＵＸ）との組合わせに
よってあらわされ、且つ、遅延フリップフロップ（ＤＦ
Ｆ）とマルチプレクサ（ＭＵＸ）とは、フィードバック
ループによって接続されている。更に具体的に説明する
と、論理合成された回路におけるマルチプレクサ（ＭＵ
Ｘ）には、データ（data1 ）、即ち、（ｄ）と、遅延フ
リップフロップ（ＤＦＦ）からフィードバックされたデ
ータ（data2 ）、即ち、ｈとが与えられており、イネー
ブル信号（ｅ）が論理”１”の場合、data2 （ｈ）が選
択され、他方、イネーブル信号（ｅ）が論理”０”の場
合、data1 （ｄ）が選択されて、遅延フリップフロップ
（ＤＦＦ）に信号ｆとして供給されている。遅延フリッ
プフロップ（ＤＦＦ）には、タイミングクロック（cloc
k ）、即ち、ｃが与えられており、タイミングクロック
（ｃ）にしたがって、信号ｆが遅延フリップフロップ
（ＤＦＦ）に保持される。この動作からも明らかなよう
に、イネーブル信号ｅが論理”０”の時、遅延フリップ
フロップの入出力データは等しくなる。即ち、data1 =
data2 、即ち、ｄ＝ｈとなる。
ア回路が示されている。図示されているように、上記記
述から論理合成された回路は、遅延フリップフロップ
（ＤＦＦ）とマルチプレクサ（ＭＵＸ）との組合わせに
よってあらわされ、且つ、遅延フリップフロップ（ＤＦ
Ｆ）とマルチプレクサ（ＭＵＸ）とは、フィードバック
ループによって接続されている。更に具体的に説明する
と、論理合成された回路におけるマルチプレクサ（ＭＵ
Ｘ）には、データ（data1 ）、即ち、（ｄ）と、遅延フ
リップフロップ（ＤＦＦ）からフィードバックされたデ
ータ（data2 ）、即ち、ｈとが与えられており、イネー
ブル信号（ｅ）が論理”１”の場合、data2 （ｈ）が選
択され、他方、イネーブル信号（ｅ）が論理”０”の場
合、data1 （ｄ）が選択されて、遅延フリップフロップ
（ＤＦＦ）に信号ｆとして供給されている。遅延フリッ
プフロップ（ＤＦＦ）には、タイミングクロック（cloc
k ）、即ち、ｃが与えられており、タイミングクロック
（ｃ）にしたがって、信号ｆが遅延フリップフロップ
（ＤＦＦ）に保持される。この動作からも明らかなよう
に、イネーブル信号ｅが論理”０”の時、遅延フリップ
フロップの入出力データは等しくなる。即ち、data1 =
data2 、即ち、ｄ＝ｈとなる。
【００１７】図１のように、論理合成された論理回路
は、タイミングクロックｃによってオン、オフ動作を行
う遅延フリップフロップ（ＤＦＦ）を備えている。した
がって、この構成では、タイミングクロックｃの毎サイ
クルの立ち上がり／立ち下がりの度毎に、遅延フリップ
フロップ（ＤＦＦ）がオン、オフを繰り返しているた
め、消費電力が大きくなってしまう。
は、タイミングクロックｃによってオン、オフ動作を行
う遅延フリップフロップ（ＤＦＦ）を備えている。した
がって、この構成では、タイミングクロックｃの毎サイ
クルの立ち上がり／立ち下がりの度毎に、遅延フリップ
フロップ（ＤＦＦ）がオン、オフを繰り返しているた
め、消費電力が大きくなってしまう。
【００１８】ここで、消費電力を減少させるためには、
タイミングクロックｃによる遅延フリップフロップ（Ｄ
ＦＦ）のオン、オフ動作を減らせば良い。このため、本
発明では、前述した記述があった場合、自動的に、クロ
ックｃによる変化を抑えるようなゲーテッドクロック回
路に変更する。
タイミングクロックｃによる遅延フリップフロップ（Ｄ
ＦＦ）のオン、オフ動作を減らせば良い。このため、本
発明では、前述した記述があった場合、自動的に、クロ
ックｃによる変化を抑えるようなゲーテッドクロック回
路に変更する。
【００１９】図２を参照すると、上記したゲーテッドク
ロック化によって得られた論理回路が示されている。図
からも明らかな通り、ゲーテッドクロック化された論理
回路は、マルチプケクサ（ＭＵＸ）が除かれると共に、
遅延フリップフロップ（ＤＦＦ）を取り除かれた構成を
備えている。また、図示された回路では、直接、ｄが遅
延フリップフロップ（ＤＦＦ）に与えられる一方、イネ
ーブル信号ｅ及びタイミングクロックｃはオアゲートＯ
Ｒ１に与えられており、当該オアゲートＯＲ１を通して
遅延フリップフロップ（ＤＦＦ）に供給されている。図
２のように変更された論理回路では、イネーブル信号ｅ
が論理”０”の時だけ、遅延フリップフロップ（ＤＦ
Ｆ）に対してタイミングクロックｃが与えられ、イネー
ブル信号ｅが論理”１”の時には、即ち、ｄが遅延フリ
ップフロップ（ＤＦＦ）に与えられる時には、遅延フリ
ップフロップ（ＤＦＦ）は、タイミングクロックｃによ
ってオン、オフしないため、遅延フリップフロップ（Ｄ
ＦＦ）のオン、オフ回数を著しく減少させることがで
き、したがって、消費電力を低減させることができる。
本発明は、論理合成される論理回路が、図１に示される
ような回路構成になる場合、自動的に図２に示されるよ
うな論理回路に変換する論理合成ツールを備えているこ
とを特徴としている。
ロック化によって得られた論理回路が示されている。図
からも明らかな通り、ゲーテッドクロック化された論理
回路は、マルチプケクサ（ＭＵＸ）が除かれると共に、
遅延フリップフロップ（ＤＦＦ）を取り除かれた構成を
備えている。また、図示された回路では、直接、ｄが遅
延フリップフロップ（ＤＦＦ）に与えられる一方、イネ
ーブル信号ｅ及びタイミングクロックｃはオアゲートＯ
Ｒ１に与えられており、当該オアゲートＯＲ１を通して
遅延フリップフロップ（ＤＦＦ）に供給されている。図
２のように変更された論理回路では、イネーブル信号ｅ
が論理”０”の時だけ、遅延フリップフロップ（ＤＦ
Ｆ）に対してタイミングクロックｃが与えられ、イネー
ブル信号ｅが論理”１”の時には、即ち、ｄが遅延フリ
ップフロップ（ＤＦＦ）に与えられる時には、遅延フリ
ップフロップ（ＤＦＦ）は、タイミングクロックｃによ
ってオン、オフしないため、遅延フリップフロップ（Ｄ
ＦＦ）のオン、オフ回数を著しく減少させることがで
き、したがって、消費電力を低減させることができる。
本発明は、論理合成される論理回路が、図１に示される
ような回路構成になる場合、自動的に図２に示されるよ
うな論理回路に変換する論理合成ツールを備えているこ
とを特徴としている。
【００２０】上記したことからも明らかなとおり、本発
明に係る回路設計方法は、まず、図２に示されたゲーテ
ッドクロック化できるか否かを自動的に抽出すると共
に、抽出した場合、図２に示されたゲーテッドクロック
化された回路を生成することにある。
明に係る回路設計方法は、まず、図２に示されたゲーテ
ッドクロック化できるか否かを自動的に抽出すると共
に、抽出した場合、図２に示されたゲーテッドクロック
化された回路を生成することにある。
【００２１】図３及び図１を参照して、本発明の一実施
の形態に係る回路設計方法を説明する。図３では、ゲー
テッドクロック化可能なフリップフロップ（以下、ＦＦ
と略称する）を抽出するためのフローチャートを示して
おり、まず、ステップＳ１において、全てのＦＦについ
て操作が終了したかどうかを検出する。ステップＳ１に
おいて、全てのＦＦについて操作が終了していなけれ
ば、ステップＳ１はステップＳ２に移行して、ＦＦを選
択する。ここで、選択されたＦＦをｇであらわすものと
する。次に、ステップＳ３では、選択されたｇの入力ｆ
における論理関数を作成する。
の形態に係る回路設計方法を説明する。図３では、ゲー
テッドクロック化可能なフリップフロップ（以下、ＦＦ
と略称する）を抽出するためのフローチャートを示して
おり、まず、ステップＳ１において、全てのＦＦについ
て操作が終了したかどうかを検出する。ステップＳ１に
おいて、全てのＦＦについて操作が終了していなけれ
ば、ステップＳ１はステップＳ２に移行して、ＦＦを選
択する。ここで、選択されたＦＦをｇであらわすものと
する。次に、ステップＳ３では、選択されたｇの入力ｆ
における論理関数を作成する。
【００２２】図１に示された遅延フリップフロップ（Ｄ
ＦＦ）の場合、入力ｆに関する論理関数は、次式であら
わすことができる。
ＦＦ）の場合、入力ｆに関する論理関数は、次式であら
わすことができる。
【００２３】ｆ ＝ｅ・ｈ ＋ ｅb ・ｄ ここで、ｅ及びｅb は、それぞれイネーブル信号及びそ
の否定信号であり、ｈはｇの出力信号、ｄはデータ信号
（data1 ）である。
の否定信号であり、ｈはｇの出力信号、ｄはデータ信号
（data1 ）である。
【００２４】次に、ステップＳ４では、入力ｆに関する
論理関数中に、ｇの出力信号ｈが含まれているかどうか
が判定される。判定の結果、含まれていれば、ステップ
Ｓ４はステップＳ５に移り、含まれていなければ、ステ
ップＳ１に戻る。図示された例の場合、入力ｆに関する
論理紙関数の中に、ｈが含まれているから、ステップＳ
５以降のコファクタの計算に移る。コファクタの計算
は、ｅ及びｅb に論理”１”及び論理”０”を入力する
ことに算出できる。
論理関数中に、ｇの出力信号ｈが含まれているかどうか
が判定される。判定の結果、含まれていれば、ステップ
Ｓ４はステップＳ５に移り、含まれていなければ、ステ
ップＳ１に戻る。図示された例の場合、入力ｆに関する
論理紙関数の中に、ｈが含まれているから、ステップＳ
５以降のコファクタの計算に移る。コファクタの計算
は、ｅ及びｅb に論理”１”及び論理”０”を入力する
ことに算出できる。
【００２５】具体的に言えば、コファクタは次式を用い
て算出される。
て算出される。
【００２６】ｆ（ｅ）＝１ｈ ＋０ｄ ＝ｈ 図３において、コファクタの算出後、ステップＳ５から
ステップＳ６へ移る。ステップＳ６では、ｆ（ｅ）＝ｈ
の関係があるか否かが判定される。この例の場合、この
条件を満たしているから、ステップＳ６からステップＳ
７に移って、後述するような手法を使用して、ゲーテッ
ドクロック化された論理回路を生成する。
ステップＳ６へ移る。ステップＳ６では、ｆ（ｅ）＝ｈ
の関係があるか否かが判定される。この例の場合、この
条件を満たしているから、ステップＳ６からステップＳ
７に移って、後述するような手法を使用して、ゲーテッ
ドクロック化された論理回路を生成する。
【００２７】他方、ステップＳ６において、上記コファ
クタが前述した条件を満足していない場合、ステップＳ
８に進み、イネーブル信号ｅb に対するコファクタを次
式のようにして算出する。
クタが前述した条件を満足していない場合、ステップＳ
８に進み、イネーブル信号ｅb に対するコファクタを次
式のようにして算出する。
【００２８】ｆ（ｅb ）＝０ｄ ＋１ｄ ＝ｄ 続いて、ステップＳ９において、ｆ（ｅb ）＝ｈの関係
にあるか否かが判定される。この例の場合、ステップＳ
９においては、上記した関係を満足していないから、ス
テップＳ１に戻り、他のフリップフロップを選択して、
同様な動作を繰り返す。この動作は、全てのフリップフ
ロップに対して行われ、ゲーテッドクロック化された論
理回路が全て生成された時点で終了する。
にあるか否かが判定される。この例の場合、ステップＳ
９においては、上記した関係を満足していないから、ス
テップＳ１に戻り、他のフリップフロップを選択して、
同様な動作を繰り返す。この動作は、全てのフリップフ
ロップに対して行われ、ゲーテッドクロック化された論
理回路が全て生成された時点で終了する。
【００２９】上にのべた実施の形態では、単一階層にお
けるゲートクロック抽出動作について説明したが、一
旦、抽出されたゲーテッドクロック化された論理回路を
併合して、更に上位階層に引上げ、結果として、単一の
イネーブル信号ｅと単一のクロックｃによって制御され
る単一の論理回路に併合しても良い。
けるゲートクロック抽出動作について説明したが、一
旦、抽出されたゲーテッドクロック化された論理回路を
併合して、更に上位階層に引上げ、結果として、単一の
イネーブル信号ｅと単一のクロックｃによって制御され
る単一の論理回路に併合しても良い。
【００３０】次に、図３に示されたステップＳ７に示す
ように、ゲーテッドクロック化された論理回路を生成す
る場合、選択されたフリップフロップｇに対する入力ｆ
は単一である必要がある。例えば、図４に示されている
ように、イネーブル信号ｅと遅延フリップフロップ（Ｄ
ＦＦ）の出力ｈとの論理演算後の信号ｆが、遅延フリッ
プフロップ（ＤＦＦ）以外にも分岐、ファンアウトされ
ている場合には、図２に示すように、ゲーテッドクロッ
ク化することは、正確に論理合成したことにはならな
い。このように、分岐されている場合には、等価的に図
１に示すような回路になるように、前処理を施す必要が
ある。
ように、ゲーテッドクロック化された論理回路を生成す
る場合、選択されたフリップフロップｇに対する入力ｆ
は単一である必要がある。例えば、図４に示されている
ように、イネーブル信号ｅと遅延フリップフロップ（Ｄ
ＦＦ）の出力ｈとの論理演算後の信号ｆが、遅延フリッ
プフロップ（ＤＦＦ）以外にも分岐、ファンアウトされ
ている場合には、図２に示すように、ゲーテッドクロッ
ク化することは、正確に論理合成したことにはならな
い。このように、分岐されている場合には、等価的に図
１に示すような回路になるように、前処理を施す必要が
ある。
【００３１】図５を参照すると、論理演算後の信号ｆが
分岐されている場合における前処理の方法として、論理
回路、例えば、マルチプレクサ（ＭＵＸ）を２重化し
て、互いに等価なＭＵＸ１及びＭＵＸ２にし、マルチプ
ケクサＭＵＸ１と、遅延フリップフロップ（ＤＦＦ）に
ついては、図２と同様にして、ゲーテッドクロック化す
る方法が示されている。他方、マルチプレクサＭＵＸ２
及びマルチプレクサＭＵＸ２に接続された回路は、別の
論理回路として取り扱えば良い。
分岐されている場合における前処理の方法として、論理
回路、例えば、マルチプレクサ（ＭＵＸ）を２重化し
て、互いに等価なＭＵＸ１及びＭＵＸ２にし、マルチプ
ケクサＭＵＸ１と、遅延フリップフロップ（ＤＦＦ）に
ついては、図２と同様にして、ゲーテッドクロック化す
る方法が示されている。他方、マルチプレクサＭＵＸ２
及びマルチプレクサＭＵＸ２に接続された回路は、別の
論理回路として取り扱えば良い。
【００３２】更に、ゲーテッドクロック化された論理回
路を生成する際、クロックの立上がりで、選択されたフ
リップフロップｇにデータｄを格納する場合と、クロッ
クの立ち下がりで、選択されたフリップフロップｇにデ
ータｄを格納する場合とがあることを考慮しておいた方
が望ましい。更に、イネーブル信号ｅが論理”１”、或
いは、”０”を取る場合とがあることも考慮しておいた
方が望ましい。
路を生成する際、クロックの立上がりで、選択されたフ
リップフロップｇにデータｄを格納する場合と、クロッ
クの立ち下がりで、選択されたフリップフロップｇにデ
ータｄを格納する場合とがあることを考慮しておいた方
が望ましい。更に、イネーブル信号ｅが論理”１”、或
いは、”０”を取る場合とがあることも考慮しておいた
方が望ましい。
【００３３】図６には、上記した各場合におけるゲーテ
ッドクロック化後の論理回路の構成が示されている。図
６の第１欄には、立上がりクロックによって、データｄ
を格納する場合の論理回路構成が示されており、他方、
第２欄には、立ち下がりクロックによって、データｄを
格納する場合の論理回路構成が示されている。また、立
上がりクロックによってデータｄを格納する場合にも、
それぞれ、ｆ（ｅ）＝ｈの条件を満たす論理回路と、ｆ
（ｅb)＝ｈの条件を満たす論理回路とがある。したがっ
て、図６には、各条件及びクロックに対応した４つの論
理回路が示されている。
ッドクロック化後の論理回路の構成が示されている。図
６の第１欄には、立上がりクロックによって、データｄ
を格納する場合の論理回路構成が示されており、他方、
第２欄には、立ち下がりクロックによって、データｄを
格納する場合の論理回路構成が示されている。また、立
上がりクロックによってデータｄを格納する場合にも、
それぞれ、ｆ（ｅ）＝ｈの条件を満たす論理回路と、ｆ
（ｅb)＝ｈの条件を満たす論理回路とがある。したがっ
て、図６には、各条件及びクロックに対応した４つの論
理回路が示されている。
【００３４】より具体的に言えば、立上がりクロックで
データｄを格納し、且つ、ｆ（ｅ）＝ｈの条件を満たす
場合、図２と同様に、イネーブル信号ｅとタイミングク
ロックｃとのオアゲートを使用することにより、ゲーテ
ッドクロック化された論理回路（以下、論理回路Ａと呼
ぶ）を得ることができる。また、立上がりクロックでデ
ータｄを格納し、且つ、ｆ（ｅb ）＝ｈの条件を満たす
場合、イネーブル信号ｅの否定信号、即ち、ｅb をオア
ゲートに入力することにより、対応する論理回路（以
下、論理回路Ｂと呼ぶ）を得ることができる。更に、立
ち下がりクロックでデータｄを格納し、且つ、ｆ（ｅ）
＝ｈの条件を満たす論理回路は、イネーブル信号の否定
信号ｅb とクロックｃとが与えられるアンドゲートによ
りゲーテッドクロック化することができる（以下、論理
回路Ｃと呼ぶ）。また、多値下がりクロックでデータｄ
を格納すると共に、ｆ（ｅb ）＝ｈの条件を満たす論理
回路は、イネーブル信号ｅとクロックｃとが与えられる
アンドゲートにより、ゲーテッドクロック化できる（以
下、論理回路Ｄと呼ぶ）。
データｄを格納し、且つ、ｆ（ｅ）＝ｈの条件を満たす
場合、図２と同様に、イネーブル信号ｅとタイミングク
ロックｃとのオアゲートを使用することにより、ゲーテ
ッドクロック化された論理回路（以下、論理回路Ａと呼
ぶ）を得ることができる。また、立上がりクロックでデ
ータｄを格納し、且つ、ｆ（ｅb ）＝ｈの条件を満たす
場合、イネーブル信号ｅの否定信号、即ち、ｅb をオア
ゲートに入力することにより、対応する論理回路（以
下、論理回路Ｂと呼ぶ）を得ることができる。更に、立
ち下がりクロックでデータｄを格納し、且つ、ｆ（ｅ）
＝ｈの条件を満たす論理回路は、イネーブル信号の否定
信号ｅb とクロックｃとが与えられるアンドゲートによ
りゲーテッドクロック化することができる（以下、論理
回路Ｃと呼ぶ）。また、多値下がりクロックでデータｄ
を格納すると共に、ｆ（ｅb ）＝ｈの条件を満たす論理
回路は、イネーブル信号ｅとクロックｃとが与えられる
アンドゲートにより、ゲーテッドクロック化できる（以
下、論理回路Ｄと呼ぶ）。
【００３５】図７を参照して、図３に示されたゲーテッ
ドクロック化された論理回路を生成するステップＳ７の
動作をより具体的に説明する。尚、図７には、図４及び
図５に示された前処理を行うと共に、図６に示されたゲ
ーテッドクロック化された論理回路Ａ〜Ｄのいずれかを
得るための動作が示されている。まず、図５に示された
二重化が必要かどうかがステップＳＳ１で判定される。
この判定は、信号ｆが分岐されるか否かを検出すること
によって容易に判定できる。二重化が必要な場合、ステ
ップＳＳ２において、信号ｆに関する回路、例えば、マ
ルチプレクサＭＵＸが二重化される。
ドクロック化された論理回路を生成するステップＳ７の
動作をより具体的に説明する。尚、図７には、図４及び
図５に示された前処理を行うと共に、図６に示されたゲ
ーテッドクロック化された論理回路Ａ〜Ｄのいずれかを
得るための動作が示されている。まず、図５に示された
二重化が必要かどうかがステップＳＳ１で判定される。
この判定は、信号ｆが分岐されるか否かを検出すること
によって容易に判定できる。二重化が必要な場合、ステ
ップＳＳ２において、信号ｆに関する回路、例えば、マ
ルチプレクサＭＵＸが二重化される。
【００３６】二重化する場合には、二重化された後、或
いは、二重化する必要がない場合には、直接、ステップ
ＳＳ３に移行する。ステップＳＳ３では、選択されたフ
リップフロップ（ＦＦ）が、タイミングクロックの立上
がり、及び、立ち下がりのいずれにおいてデータを格納
するかが判定される。判定の結果、立上がりでデータが
格納される場合には、ステップＳＳ３に続いて、ステッ
プＳＳ４が実行される。ステップＳＳ４では、ｆ（ｅ）
＝ｈの条件が満たされているか否かが判定され、この条
件が満たされている場合には、論理回路ＡがステップＳ
Ｓ５で決定され、他方、上記した条件が満たされていな
い場合には、論理回路Ｂが決定される（ステップＳＳ
６）。
いは、二重化する必要がない場合には、直接、ステップ
ＳＳ３に移行する。ステップＳＳ３では、選択されたフ
リップフロップ（ＦＦ）が、タイミングクロックの立上
がり、及び、立ち下がりのいずれにおいてデータを格納
するかが判定される。判定の結果、立上がりでデータが
格納される場合には、ステップＳＳ３に続いて、ステッ
プＳＳ４が実行される。ステップＳＳ４では、ｆ（ｅ）
＝ｈの条件が満たされているか否かが判定され、この条
件が満たされている場合には、論理回路ＡがステップＳ
Ｓ５で決定され、他方、上記した条件が満たされていな
い場合には、論理回路Ｂが決定される（ステップＳＳ
６）。
【００３７】他方、ステップＳＳ３において、フリップ
フロップ（ＦＦ）の立ち下がりでデータの格納が行われ
ることが判定されると、処理動作はステップＳＳ７に移
行する。ステップＳＳ７においては、ｆ（ｅb ）＝ｈの
条件が満足されているか否かが判定され、この条件が満
たされている場合には、ステップＳＳ８において、論理
回路Ｃが決定される。また、上記条件が満たされていな
い場合には、ステップＳＳ９において、論理回路Ｄが決
定される。
フロップ（ＦＦ）の立ち下がりでデータの格納が行われ
ることが判定されると、処理動作はステップＳＳ７に移
行する。ステップＳＳ７においては、ｆ（ｅb ）＝ｈの
条件が満足されているか否かが判定され、この条件が満
たされている場合には、ステップＳＳ８において、論理
回路Ｃが決定される。また、上記条件が満たされていな
い場合には、ステップＳＳ９において、論理回路Ｄが決
定される。
【００３８】このように、本発明では、ゲーテッドクロ
ック化された論理回路が順次自動的に決定されるため、
手作業による調整等が著しく簡略化できる。
ック化された論理回路が順次自動的に決定されるため、
手作業による調整等が著しく簡略化できる。
【００３９】
【発明の効果】本発明では、ゲーテッドクロック化され
た論理回路を自動的に生成することにより、低消費電力
の論理回路を簡単な操作で得ることができる。また、こ
のことは、チップ面積の小さな回路を構成できることを
も意味している。
た論理回路を自動的に生成することにより、低消費電力
の論理回路を簡単な操作で得ることができる。また、こ
のことは、チップ面積の小さな回路を構成できることを
も意味している。
【図１】本発明の対象となる論理回路の構成を説明する
ための図である。
ための図である。
【図２】図１と関連して、本発明を原理的に説明するた
めの回路図である。
めの回路図である。
【図３】本発明の一実施の形態に係る回路設計方法を説
明するためのフローチャートである。
明するためのフローチャートである。
【図４】本発明を適用した場合、前処理を必要とする回
路を説明するための回路図である。
路を説明するための回路図である。
【図５】図４の回路に施される前処理を説明するための
図である。
図である。
【図６】本発明によって生成されるゲーテッドクロック
化された論理回路のバリエーションを説明するための回
路図である。
化された論理回路のバリエーションを説明するための回
路図である。
【図７】本発明におけるゲーテッドクロック化された論
理回路の生成動作を説明するためのフローチャートであ
る。
理回路の生成動作を説明するためのフローチャートであ
る。
ＭＵＸ マルチプレクサ ＤＦＦ 遅延フリップフロッ
プ ＯＲ１ オアゲート ｇ 選択されたフリップ
フロップ ｄ（data1 ） 入力データ ｅ(enable) イネーブル信号 ｃ(clock) タイミングクロック ｆ 論理演算された信号 ｈ ｇの出力信号
プ ＯＲ１ オアゲート ｇ 選択されたフリップ
フロップ ｄ（data1 ） 入力データ ｅ(enable) イネーブル信号 ｃ(clock) タイミングクロック ｆ 論理演算された信号 ｈ ｇの出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中木 琢夫 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (56)参考文献 特開 平10−283381（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04 H03K 3/02
Claims (7)
- 【請求項１】 入力信号をクロックによって保持／出力
制御されるフリップフロップを選択し、この入力信号を
出力する回路への入力に前記フリップフロップの出力信
号が含まれているか否かを判定する判定ステップと、含
まれていた場合には前記回路へのその他の入力を前記フ
リップフロップへの入力信号とし、前記回路への制御信
号とクロックとの論理をとってゲーテッドクロック化し
た信号を、前記フリップフロップを保持／出力制御する
制御信号とするゲーテッドクロック化するステップとを
有することを特徴とする回路設計方法。 - 【請求項２】 請求項１において、前記ゲーテッドクロ
ック化するステップは、抽出したゲーテッドクロックで
きる部分を共通化可能なゲートと併合するステップと、
当該ゲートを更に上位階層に引き上げるステップとを有
していることを特徴とする回路設計方法。 - 【請求項３】 請求項１において、前記判定ステップ
は、前記フリップフロップを選択するステップと、当該
フリップフロップの入力における論理関数を作成するス
テップとを含むことを特徴とする回路設計方法。 - 【請求項４】 請求項３において、前記判定ステップ
は、更に、前記論理関数に前記フリップフロップの出力
が含まれるか否かを検出するステップと、前記回路を動
作させるイネーブル信号に対して、コファクタを前記論
理関数に関連して算出し、前記論理回路部分であるか否
かを判定するステップとを含むことを特徴とする回路設
計方法。 - 【請求項５】 請求項１において、前記判定ステップ
は、前記フリップフロップの入力に分岐が有るか否かを
判断する前処理段階を含んでいることを特徴とする回路
設計方法。 - 【請求項６】 入力信号をクロックによって保持／出力
制御されるフリップフロップを選択し、この入力信号を
出力する回路への入力に前記フリップフロップの出力信
号が含まれているか否かを判定する判定ステップと、含
まれていた場合には前記回路へのその他の入力を前記フ
リップフロップへの入力信号とし、前記回路への制御信
号とクロックとの論理をとってゲーテッドクロック化し
た信号を、前記フリップフロップを保持／出力制御する
制御信号とするゲーテッドクロ ック化するステップとを
含むプログラムをＥＤＡ（ｅｌｅｃｔｒｏｎｉｃ ｄｅ
ｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）用ツールとして格納
していることを特徴とする記憶媒体。 - 【請求項７】 請求項６において、前記ゲーテッドクロ
ック化するステップは、抽出したゲーテッドクロックで
きる部分を共通化可能なゲートと併合するステップと、
当該ゲートを更に上位階層に引き上げるステップとを有
するプログラムを格納していることを特徴とする記憶媒
体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118997A JP3179363B2 (ja) | 1997-04-18 | 1997-04-18 | 回路設計方法及び記憶媒体 |
| US09/062,656 US6434722B2 (en) | 1997-04-18 | 1998-04-20 | Method of changing logic circuit portion into gated clock portion and recording medium storing a program for carrying out the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118997A JP3179363B2 (ja) | 1997-04-18 | 1997-04-18 | 回路設計方法及び記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294375A JPH10294375A (ja) | 1998-11-04 |
| JP3179363B2 true JP3179363B2 (ja) | 2001-06-25 |
Family
ID=14294028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10118997A Expired - Fee Related JP3179363B2 (ja) | 1997-04-18 | 1997-04-18 | 回路設計方法及び記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6434722B2 (ja) |
| JP (1) | JP3179363B2 (ja) |
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|---|---|---|---|---|
| US6557161B2 (en) * | 2001-06-28 | 2003-04-29 | Sun Microsystems, Inc. | Method for prototyping asynchronous circuits using synchronous devices |
| US7500205B2 (en) * | 2001-12-06 | 2009-03-03 | Synopsys, Inc. | Skew reduction for generated clocks |
| US7082582B1 (en) * | 2001-12-06 | 2006-07-25 | Synplicity, Inc. | Reducing clock skew in clock gating circuits |
| GB0301251D0 (en) * | 2003-01-20 | 2003-02-19 | Paradigm Design Systems Ltd | Generation of clock gating function for synchronous circuit |
| US7080334B2 (en) * | 2003-05-09 | 2006-07-18 | Incentia Design Systems Corp. | Automatic clock gating insertion in an IC design |
| JP4696051B2 (ja) * | 2006-11-28 | 2011-06-08 | 富士通株式会社 | 消費電力解析方法及びプログラム |
| US7958476B1 (en) * | 2007-07-10 | 2011-06-07 | Magma Design Automation, Inc. | Method for multi-cycle path and false path clock gating |
| JP2009296548A (ja) * | 2008-06-09 | 2009-12-17 | Toshiba Corp | 半導体集積回路装置 |
| JP5520790B2 (ja) * | 2010-11-19 | 2014-06-11 | 株式会社日立製作所 | 設計支援装置および設計支援プログラム |
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|---|---|---|---|---|
| US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
| JPH07129641A (ja) * | 1993-11-05 | 1995-05-19 | Nec Corp | Ｖｌｓｉシステムを再タイミングする方法 |
| US5504910A (en) * | 1994-02-02 | 1996-04-02 | Advanced Micro Devices, Inc. | Power management unit including software configurable state register and time-out counters for protecting against misbehaved software |
| US5526276A (en) * | 1994-04-21 | 1996-06-11 | Quicklogic Corporation | Select set-based technology mapping method and apparatus |
| JP2776262B2 (ja) * | 1994-08-18 | 1998-07-16 | 日本電気株式会社 | 論理回路合成方法及び装置 |
| US5754837A (en) * | 1994-12-22 | 1998-05-19 | Texas Instruments Incorporated | Clock control circuits, systems and methods |
| US5649176A (en) * | 1995-08-10 | 1997-07-15 | Virtual Machine Works, Inc. | Transition analysis and circuit resynthesis method and device for digital circuit modeling |
| US5841663A (en) * | 1995-09-14 | 1998-11-24 | Vlsi Technology, Inc. | Apparatus and method for synthesizing integrated circuits using parameterized HDL modules |
| US5801955A (en) * | 1996-05-31 | 1998-09-01 | Mentor Graphics Corporation | Method and apparatus for removing timing hazards in a circuit design |
| US5956256A (en) * | 1996-11-19 | 1999-09-21 | Unisys Corporation | Method and apparatus for optimizing a circuit design having multi-paths therein |
| US5864487A (en) * | 1996-11-19 | 1999-01-26 | Unisys Corporation | Method and apparatus for identifying gated clocks within a circuit design using a standard optimization tool |
| JP3357813B2 (ja) | 1997-04-01 | 2002-12-16 | 株式会社東芝 | ゲーテッドクロック設計支援方法、ゲーテッドクロック設計支援装置及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体 |
-
1997
- 1997-04-18 JP JP10118997A patent/JP3179363B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-20 US US09/062,656 patent/US6434722B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10294375A (ja) | 1998-11-04 |
| US20010014964A1 (en) | 2001-08-16 |
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