JPH07129641A - Ｖｌｓｉシステムを再タイミングする方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 プリチャージされた構造及びゲーテッドクロ
ック信号を有する回路に直接適用できる様に、従来の再
タイミング技術を一般化する方法を提供する。 【構成】 タイミング制限の一般集合は、その集合のク
リティカルな要素を計算する方法と、ゲーテッドクロッ
ク信号及び／またはプリチャージされた回路構造を有す
るＶＬＳＩシステムの再タイミングを可能にする。一つ
の方法においては、システムの構成要素によって使用さ
れるクロック信号、または新たなクロック信号が、その
システムで使用されるために生成される。別の方法にお
いては、そのシステムの構成要素のそれぞれのペアに対
する複数のクリティカルな経路が計算される。構成要素
のそれぞれのペアに対する最もクリティカルな経路が選
択され、ペアに対する最もクリティカルな経路が正しく
時間合わせされない場合には、そのペアの一方の構成要
素がそのペアの構成要素を正しく時間合わせするために
再タイミングされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＬＳＩシステム、特
に、プリチャージされた回路構造及び／またはゲーテッ
ドクロック信号を含むＶＬＳＩシステムの再タイミング
方法に関する。すなわち、本発明は、プリチャージされ
た回路構造及びゲーテッドクロック信号と共に使用可能
で、フルカスタムＶＬＳＩの設計の再タイミングに適用
可能な方法に関する。

【０００２】本発明は再タイミングとの関連で説明され
るが、その方法は、タイミング検証の問題解決に対して
も適用できる。すなわち、その結果は、プリチャージさ
れた回路構造及びゲーテッドクロック信号を含む回路に
直接適用できる、タイミング制限の一般集合に基づいて
いる。

【０００３】

【従来の技術】プリチャージ技術及び／またはゲーテッ
ドクロック信号を利用した回路構造は、速度，電力及び
面積上の明白な有利性を有するため、これら二種類の技
術は、高性能ＶＬＳＩ設計においては一般的である。

【０００４】面積及び消費電力ができるだけ小さい設計
のディジタルＭＯＳ／ＶＬＳＩを製造する場合、プリチ
ャージされた回路構造及びゲーテッドクロック信号を使
用することになる。例えば、面積及び消費電力の節約
は、ドミノ論理の様なプリチャージされた回路構造によ
って組合せ論理ブロックを置き換えることにより、しば
しば達成できる。節約は、クロックパルスが特定のクロ
ックされた記憶素子に達するのを選択的に阻止するため
に組合せ論理ブロックを使用することによってもまた達
成できる。面積及び消費電力を最小化することの重要性
により、マイクロプロセッサの様な多くのフルカスタム
ＶＬＳＩシステムにおいて、上記の様なプリチャージさ
れた回路構造及びゲーテッドクロック信号は、広く利用
されている。

【０００５】

【発明が解決しようとする課題】再タイミングは、何ら
かの性能パラメータ、一般的にはクロック周期に対して
ラッチの配置を最適化させる過程である。従来の再タイ
ミング技術は、ゲーテッドクロック信号及び／またはプ
リチャージされた回路構造を利用した回路には直接適用
できない。というのは、従来の再タイミング技術は、そ
の様な構造が持っている追加タイミング制限を考慮して
いないからである。ゲーテッドクロック及びプリチャー
ジされた回路構造を扱えないことにより、従来の回路再
タイミング方法は、種々の高性能設計へ適用することが
できない。

【０００６】以上のように、従来の再タイミング（ラッ
チ配置の最適化）は、プリチャージされた回路構造及び
ゲーテッドクロック信号の特殊性に焦点をあてておら
ず、したがって、多くのＡＳＩＣ以外のＶＬＳＩシステ
ムに適用できなかった。

【０００７】

【課題を解決するための手段】本発明は、再タイミング
を行なう際の、複数の入力位相、複数の出力位相、及び
複数の時相の使用に関する。従来技術においては、単一
の（節点あたり）入力位相及び出力位相、及び単一の
（辺あたり）時相しか使用されない。

【０００８】さらに、本発明は、厳密には組合せ論理ま
たはラッチ記憶素子には分類できない回路構造の再タイ
ミングに関する。従来技術においては、構造要素が厳密
に上記二種類の素子グループに分類できる回路に対して
しか、再タイミング技術は適用できなかった。

【０００９】さらに、構成要素ｃの出力に単一のラッチ
を導入しても遅延した入力ｉが得られない場合はいつで
も、ｉを生成する構成要素ｃの再タイミングを強制する
という概念に関する。従来の再タイミング方法において
は、経路中にラッチを配置することにより遅延した信号
ｉが得られると仮定されている。

【００１０】本発明の別の側面は、クロック信号入力
を、それが別の利用可能なクロック信号であると指定す
るか、または新たに生成されたクロック信号であると指
定することにより、クロック信号入力を遅延させるとい
う概念である。従来は、遅延はラッチによって導入され
るものであり、クロック信号の様な周期的な信号の遅延
のために別の利用可能なクロック信号を直接生成または
使用することはないと仮定されていた。

【００１１】したがって、本発明の主な目的は、プリチ
ャージされた構造及びゲーテッドクロック信号を有する
回路に直接適用できる様に、従来の再タイミング技術を
一般化する方法を提供することである。タイミング制限
の一般集合、及び、その集合の「クリティカル」な要
素、すなわち満たされた場合に適切な回路タイミングを
保証するに十分なその集合の要素を計算する方法につい
て説明される。これらのクリティカルな制限は、レベル
クロック回路の再タイミングを計算するのに従来使われ
ている不等式に類似の不等式の集合を定式化するために
使われる。また、本発明は、従来の再タイミング方法で
は扱われていない、プリチャージされた回路構造及びゲ
ーテッドクロック構造を含む回路の再タイミングに関す
る。

【００１２】

【実施例】特に図１〜図４を参照すると、図１には、ゲ
ーテッドクロック構造によって置き換えることのできる
回路構造が示される。図２は、図１の回路に置き換わる
ことができるゲーテッドクロック構造を示す。図３は、
完全に相補的なＮＯＲゲートを示し、図４は、プリチャ
ージされたＮＯＲゲートを示す。

【００１３】図１〜図４に示された回路のメリット及び
デメリットには、図１及び図２の回路は概念的には同じ
関数を計算するものであるが、一般に図２の回路の方が
より効率的であるということが含まれている。というの
は、図２の回路は、入力と出力の間の伝搬遅延時間が短
いという利点を有し、また多くの場合、実用上小さなシ
リコン面積しか必要としないからである。同様に、図３
と図４の回路は概念的には同じ関数を計算するものであ
るが、一般に図４の回路の方が、ｐＦＥＴの個数が少な
いため、より効率的である。図２の回路は、ゲーテッド
クロック構造の例であり、図４の回路は、プリチャージ
された回路構造の例である。

【００１４】ゲーテッドクロック構造の有利性を理解す
るため、図１に示された回路について考える。機能素子
Ａは、その出力が、信号ｐａｓｓが高電位の時にはＥの
出力値となり、信号ｐａｓｓが低電位の時には出力の値
となるマルチプレクサである。ｐａｓｓの値はクロック
φ₀ が低電位の期間のみ変化できると仮定すると、構成
要素Ａ，Ｂ，Ｃ全体は、ｐａｓｓが高電位である限り、
レジスタの様に振舞う。すなわち、出力の値は、クロッ
クφ₀ が高電位から低電位に変わった最近の時点におけ
るＥの出力値に等しい。もしｐａｓｓが低電位ならば、
出力の値は、Ｂへ循環される。すなわち、出力の値は一
定である。図１の回路と同様の振舞いは、図２に示され
た様な回路を使って実現できる。後者の回路において
は、マルチプレクサ及び循環経路を組込む代わりに、信
号ｐａｓｓ及びＡＮＤゲートＡを使用してクロックφ₀
のパルスを選択的に禁止することにより、Ｅからの新出
力がＢに蓄積されるのを防止される。これら二つの回路
例を実現するために必要なハードウェアは概ね同等であ
るが、図２のゲーテッドクロック構造は、Ａの出力が多
くの異なったラッチによって共用される様な一般的な状
況においては有利である。また、このゲーテッドクロッ
ク構造は、入力から出力への伝搬遅延を解消することが
でき、この点でも有利である。

【００１５】図３に示されたｐＦＥＴ１２，１４，１
６，１８及びｎＦＥＴ２０，２２，２４，２６は、４入
力ＮＯＲゲートを実現している。すなわち、入力１，入
力２，入力３，入力４のいずれかが高電位である場合の
み、出力節点が低電位となる。図示されたＮＯＲゲート
は、多くのＶＬＳＩ設計で広く用いられている。標準的
な完全に相補的なものである。

【００１６】完全に相補的なゲートは、それらを実現す
るための面積及び動作させるための電力の点から、費用
が比較的高くなる傾向がある。例えば、図３の完全に相
補的なＮＯＲゲートは、４個のｐＦＥＴ及び４個のｎＦ
ＥＴから成っている。これに対し、図４に示されたｐＦ
ＥＴ３０及びｎＦＥＴ２０，２２，２４，２６，２８
は、ｐＦＥＴが３個少ない構成で概念的に同じ機能を実
現する。ｐＦＥＴの個数が少ないという事実は、一般
に、回路がより小さいシリコン面積で実現できることを
意味する。さらに、ｎＦＥＴ及びｐＦＥＴの種々の端子
は、すべて非ゼロの電気的容量（その端子への論理電圧
が変化する度に充電及び放電される）として特徴づけら
れるので、図４の回路は、一般に、より速く動作し、動
作中の消費電力も小さい。

【００１７】プリチャージされた回路の高い効率は、そ
れらの動作がより複雑であるという犠牲を払って得られ
るものである。所望の論理電圧を、単に入力に電圧の組
を与えることによって出力に得ることができる完全に相
補的なゲートとは異なり、プリチャージされた回路で
は、順序的な入力を与えることが必要である。例えば、
入力１〜入力４がシーケンス全体を通じて一定の値であ
ると仮定すると、ほとんどのプリチャージされた回路で
は、下記のシーケンスに類似のものが要求される。シー
ケンスの最初の入力の組は、入力φ₀ が高電位であり、
入力φ₁ が低電位である様な形でなければならない。最
初の入力の組が回路に与えられている間、回路の出力
は、高電位に引き上げられる。最初の入力の組が回路に
与えられている間、回路はプリチャージ中であり、この
期間は、プリチャージ段階である。

【００１８】シーケンスにおける第２の入力の組が与え
られている間、φ₀ は低電位であり、φ₁ は高電位であ
る。もし入力１〜入力４が低電位であれば、種々の回路
要素に付随する電気的容量は、出力を高電位の状態に保
持する。もしこれらの入力の内どれかが高電位であれ
ば、出力と高電位の間で経路が生じる。出力の最終的な
値は、入力１〜入力４に対するＮＯＲ演算の結果とな
る。第２の入力の組が回路に与えられている間、回路は
計算中であり、この期間は計算段階である。

【００１９】単純なレベルクロック回路（ゲーテッドク
ロック信号及びプリチャージされた回路構造が存在しな
い）に対するタイミング制限は、回路中の経路に沿った
伝搬遅延時間と、あるクロックパルスの立ち上がりエッ
ジとその後のあるクロックパルスの立ち下がりエッジの
間の時間長との間の不等式として記述することができ
る。例えば、図７に示された回路は、経路Ａ→Ｅに沿っ
た全体の伝搬遅延時間が、時間τ（Ａ→Ｅ）＝φ₀ ＋２
（ε₀ ＋φ₁ ＋ε₁ ＋φ₀ ）＝φ₀ ＋２πより短くなけ
れば、正しく時間合わせされない。ここで、φ₀ ，
φ₁ ，ε₀ ，ε₁ 及びπは、図７に示された時間間隔を
表現するために、“オーバー・ロード”されている。同
様に、この回路は、経路Ｂ→Ｃに沿った全体の遅延時間
が、τ（Ｂ→Ｃ）＝φ₁ ＋ε₁ ＋φ₀ より短くなけれ
ば、正しく時間合わせされない。ある回路は、ラッチが
値を保持している時はいつでも（すなわち、そのクロッ
ク入力が低電位の時はいつでも）、すべての機能素子が
ゼロ伝搬遅延時間を有する様な等価な回路において保持
するであろう値と同じ値を保持する場合のみ、正しく動
作していると定義される。

【００２０】ゲーテッドクロック信号及びプリチャージ
された構造は、さらに、より制限的なタイミング要請を
有する。例えば、図２の回路では、ラッチＢから見たク
ロック波形がもはや回路の外部において生成されたもの
ではないという事実は、他の構成要素の遅延時間が、論
理グリッチまたはクロックの論理上発生したスキューの
ために所望のデータ値の過剰書込みを生じさせる。より
詳しく述べると、回路の正しいタイミングのためには、
信号ｐａｓｓが、φ₀ の立ち上がり以前に、Ｄを通過す
る必要がある。もしｐａｓｓがこの時までに通過してい
なければ、入力の値は、意図しない形でＢにラッチされ
るかも知れない。

【００２１】同様に、図４に示された様なプリチャージ
された回路の出力は、プリチャージ段階が終了した後は
壊れ易いため、計算段階が始まる前に値が入力１，入力
２，入力３，入力４に完全に到達することが重要であ
る。そうでなければ、出力は意図しない形で低電位に引
き下げられるかも知れない。

【００２２】図４に示された様なプリチャージされた回
路はまた、プルアップｐＦＥＴ３０の時間は、信号φ₀
が降下する以前に出力が高電位に達する様な形である、
という追加的な制限を有する。ｐＦＥＴは、抵抗がその
ゲート入力が高電位の時に無限大となり、低電位の時に
０でない有限の値Ｒとなる様な電圧制御抵抗と見なすこ
とができる。０でない抵抗Ｒの存在と、どの様な回路も
その出力に０でない容量を有するということから、プリ
チャージ段階の始まりから出力が高電位に達するまでに
遅延時間が発生することになる。もしこの遅延時間がプ
リチャージ段階の長さより長ければ、出力は決して高電
位には達しない。同様に、計算段階は、出力が低電位に
なるために十分長くしなければならないという制限も存
在する。

【００２３】ゲーテッドクロック信号及びプリチャージ
された構造は、幾つかの経路の遅延時間は、あるクロッ
クパルスの立ち上がりエッジから別のクロックパルスの
立ち上がりエッジの間の時間より短くなければならない
という、付加的な制限を導入する。さらに、プリチャー
ジされた構造は、図４に示された回路のｐＦＥＴ３０の
様な構成要素の遅延時間は、あるクロックパルスの立ち
上がりエッジから同じクロックパルスの立ち下がりエッ
ジまでの時間より短くなければならないという制限を課
す。

【００２４】種々のタイミング制限の定式化を簡略化す
るため、図７に示す様に、以下の記載は、レベルクロッ
ク回路が、重複しない二つのクロックのみを使用すると
いう特別な場合に限定されている。当業者は、本願が、
その様な特別な制限のないレベルクロック回路に対して
も適用できるということを理解できる。

【００２５】ゲーテッドクロック及びプリチャージされ
た回路構造のタイミング制限をケースごとに扱うより
も、それらは、一般的なタイミング制限の特別なケース
として考察される。すべての場合において、制限はやは
り、経路の遅延時間と、二つのクロックエッジ間の時間
長の間の不等式という形式となる。ある経路に沿った伝
搬遅延時間の決定は、別の問題として扱うことができる
ので、唯一の克服すべき困難は、適切な時間間隔の長さ
を系統的に認識することの必要性である。この量は経路
の時相と呼ばれる。

【００２６】従来技術においては、考察すべき時間長の
タイプを制限するために、下記の二つの仮定が使われて
いる。第一に、すべての回路要素に関して、組合せ経路
を介してその構成要素に達することができるすべてのラ
ッチは、同じクロックφによって制御されなければなら
ない。クロックφは、入力位相、または、単純にその構
成要素の位相である。第二に、同じクロック位相によっ
て制御されるラッチ間には、ラッチを有さない経路があ
ってはならない（すなわち、ある経路に沿ったラッチ
は、交互のクロック位相によって制御される）。

【００２７】上記の仮定を設けることにより、組合せ経
路を介して構成要素が達することができるすべてのラッ
チを制御する唯一のクロック波形φ′を、それぞれの構
成要素に付随させることが可能となる。このクロック
φ′は、構成要素の出力位相である。さらに、組合せ経
路を介して構成要素に達することができるすべてのラッ
チを制御する唯一のクロック波形φを、それぞれの構成
要素に付随させることも可能である。このクロックφ
は、構成要素の入力位相である。上記の仮定の基で、特
定の経路の時相は、経路上の最初の構成要素の入力位
相、経路上の最後の構成要素の出力位相、及び経路に沿
ったラッチの個数の関数として定式化される。

【００２８】しかし、どの仮定の場合も、ゲーテッドク
ロック信号及びプリチャージされた回路構造を含むレベ
ルクロック回路に対して必ず成立するとは限らない。例
えば、図４の回路では、ｐＦＥＴ３０及びｎＦＥＴ２８
はラッチとみなされ、出力に継がれたワイヤを構成要素
とみなすことができる。したがって、第一の仮定は出力
によって破られ、第二の仮定はｎＦＥＴ２８及びラッチ
Ｂによって破られることは明らかである。

【００２９】第一の仮定を破る様な回路を扱うために
は、入力位相及び出力位相の一般化された定義が必要で
ある。入力位相は、もしすべての伝搬時間が０であると
すれば、構成要素の出力が変化するであろうクロック事
象として概念化できる。出力位相は、構成要素の新出力
が準備しなければならないクロック遷移として概念化で
きる。入力位相及び出力位相に関するこれらの特徴づけ
は、複数の（かつ任意の）クロック遷移に対して直接適
用できるので、下記の定義が生じる。

【００３０】構成要素ｕの入力位相は、もしすべての伝
搬遅延時間が０であるとすれば、ｕの出力が変化するで
あろうクロック遷移である。ｕのすべての入力位相の集
合は、ｕの入力位相集合

【００３１】

【外６】

【００３２】である。

【００３３】構成要素ｕの出力位相は、ｕの入力におけ
る新しい値が、それ以前にｕの出力に到達しなければな
らない様なクロック遷移である。ｕのすべての出力位相
の集合は、ｕの出力位相集合

【００３４】

【外７】

【００３５】である。

【００３６】φ₀ の立ち上がりエッジ、φ₀ の立ち下が
りエッジ、φ₁ の立ち上がりエッジ、及びφ₁ の立ち下
がりエッジは、それぞれ↑φ₀ ，↓φ₀ ，↑φ₁ ，↓φ
₁ と表わされる。さらに、入力位相集合は↓φ₀ または
↓φ₁ を含むことができないと仮定する。ただし、この
仮定は、種々の定義の複雑化という犠牲を払えば、取り
除くことができる。上記定義により、従来技術において
は、位相集合は単集合であり、それぞれの構成要素の入
力位相集合及び出力位相集合は交わりを持たないと仮定
されている。

【００３７】第二の仮定を破るような回路を扱うため
に、「時相」の概念が導入される。従来の再タイミング
においては、ある経路に沿ったラッチを制御するクロッ
クは、交互に発生すると仮定されているので、経路の時
相は、経路の終端における入力及び出力位相及び経路に
沿ったラッチの個数の関数として定式化できるであろ
う。その様な手法は、例えば、構成要素が複数の入力位
相を有する場合には、問題がある。φ₀ によってクロッ
クされる一個のラッチｕ、及び経路ｐの一部を考える。
ｐの時相は、値の変化がｐに沿って伝搬するのに利用で
きる時間である。しかし、この利用できる時間に対する
ｕの時間的寄与は、入力位相集合が単集合であるところ
のｕ（ｐ中に存在する）より前の最後の構成要素ｖの入
力位相に依存して変化する。例えば、この寄与は、もし
ｖの入力位相が↑φ₁ である（すなわち、経路ｐ上でｕ
より前のラッチがφ₁ によってクロックされている）と
すると、φ₀ パルスの幅｜φ₀ ｜となり、もしｖの入力
位相が↑φ₀ である（すなわち、ｕがすべてφ₀ によっ
てクロックされているラッチの継がりの一部である）と
すると、０となるであろう。入力位相集合は↑φ₁ 及び
↑φ₀ の双方を含むことができるので、両方のケースが
同時に発生可能であり、またｕが、それに付随した複数
の寄与を行なうことができることは明らかである。

【００３８】一般に、ある経路ｐ＝ｕ→ｖは、複数の時
相を有する。一つは、ｕの入力位相とｖの出力位相のそ
れぞれの組合せに対するものである。別の時相は、次の
互いに再帰的な定義を使って記述することができる。

【００３９】任意の経路ｐに対して、ｐの↑φ_i ↓φ_i
時相

【００４０】

【外８】

【００４１】は、次の通りである。

【００４２】

【数２】

【００４３】ｉ≠ｊの場合のφの↑φ_i ↓φ_j 時相

【００４４】

【外９】

【００４５】は、次の通りである。

【００４６】

【数３】

【００４７】ｐの↑φ_i ↑φ_j 時相

【００４８】

【外１０】

【００４９】は次の通りである。

【００５０】

【数４】

【００５１】すべての式において、

【００５２】

【外１１】

【００５３】であり、サブスクリプトにおける加算は、
２を法として行なわれる。

【００５４】ゲーテッドクロック信号及びプリチャージ
された回路構造に伴なうすべての付加的なタイミング制
限は、適当な回路要素の位相集合に、付加的な位相を追
加することにより記述することができる。経路ｐ＝ｕ→
ｖ、入力位相

【００５５】

【外１２】

【００５６】、及び出力位相

【００５７】

【外１３】

【００５８】のそれぞれの組合せに対して、正しいタイ
ミングとしては、タイミング制限

【００５９】

【数５】

【００６０】が満たされていることが必要である。

【００６１】

【外１４】

【００６２】は、特定の制限のスラックである。

【００６３】構成要素ｕの再タイミングは、ｕからのそ
れぞれの出力からの一個のラッチの除去及びｕへのそれ
ぞれの入力への一個のラッチの挿入として、しばしば概
念化される。再タイミングの最終目的は、ｕで終わる経
路の時相を増加させ、それにより、その様な経路に沿っ
た全体の伝搬遅延時間に関する制限を緩めることであ
る。ラッチの除去及び追加による再タイミングの概念
は、図４の回路におけるＡや図４におけるｎＦＥＴの様
な構成要素に直接適用することはできない。というの
は、前者の場合、ラッチＢは、通常の意味でのＡの出力
には存在せず、後者の場合、その様な操作は、プリチャ
ージされた構造のプリチャージ及び計算段階を構成する
必要性を考慮していないからである。

【００６４】再タイミングはまた、遅延によっても概念
化することができる。遅延の考えは、例えば、Ｃ．Ｅ．
Ｌｅｉｓｅｒｓｏｎ ｅｔ ａｌ．，“Ｒｅｔｉｍｍｉ
ｎｇＳｙｎｃｈｒｏｎｏｕｓ Ｃｉｒｃｕｉｔｒｙ”，
Ａｌｇｏｒｉｔｈｍｉｃａ，６（１），１９９１に記載
されている。もし論理ブロックの伝搬遅延時間が０と仮
定され、構成要素ｕの入力値の時間点へのマッピングが
検討されると、ｕを再タイミングすること（ラッチの除
去及び追加）の機能的な影響は、マッピングの遅延であ
ること、すなわち、ある立ち上がりクロックエッジで発
生するすべての入力遷移それぞれが、次の立ち上がりク
ロックエッジで発生する様になることが明らかになるで
あろう。例えば、もし論理ブロックｕが最初に↑φ₀ の
入力位相を持っていれば、再タイミング後その入力位相
は↑φ₁ となり、またｕのすべての出力値遷移は、φ₀
パルスの幅と、φ₀ パルスとφ₁ パルスのギャップ幅の
和の分だけ前方にシフトする（すなわち、次の↑φ₁ ま
で前方にシフトする）。この入力の遅延は、単純にｕの
入力にラッチを追加することにより達成できるであろ
う。しかし、すべての入力の遅延は即、すべての出力の
遅延を意味するので、ｕの出力からラッチを取り除くこ
ともまた必要であり、その結果、遅延された出力は元の
値と時間のマッピングを満たすことになる。もしｕの出
力に利用できるラッチがない場合、その出力が向かって
いるところの構成要素ｖをも再タイミングする（ｖへの
入力が遅延されて、ｕの遅延された出力に直接結合する
様に）必要がある。

【００６５】入力の遅延としてのこの再タイミングの概
念は、ゲーテッドクロック構造に直接適用できる。例え
ば、図２の構成要素Ｄについて考える。Ｄへの入力を遅
延させるには、ｐａｓｓと入力の間に、φ₀ によってク
ロックされたラッチを単純に配置すればよい。ＤとＡの
間にはラッチが存在しないので、Ｄを遅延させるために
は、Ａを遅延させる必要がある。Ｄからの入力は既に遅
延されており、クロック入力は、φ₀ からφ₁ に変更す
ることにより遅延できるので、Ａの遅延は達成できる。
両方の入力が遅らされたので、Ａの出力は遅らすことに
なり、そのことは、Ｂの遅延の必要性を意味している。
Ｂへのクロック入力は既に遅らされており問題はなく、
Ｅからの別の入力は、φ₀ によってクロックされたラッ
チを導入することにより遅延できる。Ｂの出力の遅延
は、ラッチＣを除去することにより補償できるので、そ
れ以上の遅延は必要ない。この様に、遅延を導入するた
めに様々な方法を使用することにより、再タイミングは
達成できる。ゲーテッドクロック回路の最終的な再タイ
ミング回路構成が、図８に示されている。

【００６６】Ａの入力を遅延させるためには、Ｂの入力
を遅延させる必要があることは明らかであるが、Ｅへの
入力を遅らせる場合には、問題が生じる。特に、Ｂを、
Ｅの出力からＥの入力へ移動させることにより、遅延は
達成できるであろう。これは、Ｂへのクロック入力がＡ
の出力のままである限り、所望の効果を有する。別の方
法としては、φ₀ によってクロックされたラッチをＥの
入力に導入することによっても、遅延は達成できるであ
ろう。後者の方法では、Ｂへのデータ入力を遅らせるの
で、Ｂへのクロック入力をも遅らせることが必要にな
る。ＡとＢの間にラッチを導入することは所望の効果を
生じさせないが、解決策は単に、Ａへの両方の入力を遅
らせること、すなわち、Ａのクロック入力をφ₁ に変更
し、φ₀ によってクロックされたラッチをＡへの別の入
力に設けることである。以下の記載においては、Ｂへの
入力を遅らせる後者の方法が仮定される。この仮定は、
Ａ及びＢが遅らされる（再タイミングされる）回数が等
しくなければならないことを意味する。

【００６７】同様に、図４のｎＦＥＴも再タイミングす
ることができる。例えば、入力１の遅延は、付加的なラ
ッチを導入することにより達成できる。ｎＦＥＴ２８か
らの入力の遅延は、ｎＦＥＴへのクロック入力をφ₁ か
らφ₀ に変更することにより達成される（ｎＦＥＴ２０
への低電位入力は、遷移が付随しないので、遅延は必要
ない）。ｎＦＥＴ２０の出力における暗黙の遅延は、信
号出力もまた遅延されることを要求する。構造のプリチ
ャージ及び計算段階が保たれる場合のみ、遅延を達成す
ることができる。これは、他のｎＦＥＴ２２，２４，２
６及びｐＦＥＴ３０の入力を遅延させることにより達成
できる（ｎＦＥＴ２２，２４，２６の遅延は、ｎＦＥＴ
２８の遅延によっても必要とされることに注目を要す
る）。最後に、出力の遅延は、ラッチＢを除去すること
により補償される。プリチャージされた回路の、最終的
な再タイミング回路構成は、図９に示されている。ゲー
テッドクロックの場合と同様に、正しいタイミングは、
種々の構成要素が等しく再タイミングされることを要求
することにより保証できる。

【００６８】再タイミングの遅延による解釈が与えられ
ると、二個の構成要素ｕ，ｖの再タイミングは、ｕとｖ
の間の経路のタイミング制限に、以下の様な形で影響す
る。

【００６９】↑φ₀ ，↓φ₀ ，↑φ₁ 及び↓φ₁ をそれ
ぞれχ₀ ，χ₁ ，χ₂ 及びχ₃ により表わす。さらに、
δ_i を、χ_i とχ_i+1 の間の時間とし（サブスクリプト
の法は４）、ｒをｕとｖが遅延されるべき回数を示す再
タイミング関数とする。経路ｐ及び入力−出力位相の組
合せχ_i −χ_j に対し、ｕとｖの再タイミングは、どの
様な再タイミング関数値ｒ（ｕ），ｒ（ｖ）に対しても
次の様なタイミング制限をもたらす。ここで、ｄ（ｐ）
は、

【００７０】

【数６】

【００７１】ｐに沿った全体の伝搬遅延時間を表わす。
左辺の最初の二項は、ｖの再タイミングによる付加的な
時間的「距離」であり、不等式の右辺は、ｕの再タイミ
ングにより失われる時間的「距離」である。

【００７２】再タイミング問題は、形式的に次の様に述
べることができる。レベルクロック回路を、有向マルチ
グラフ

【００７３】

【外１５】

【００７４】と表わす。ここで、遅延関数ｄは、Ｖの要
素を負でない実数にマッピングし、

【００７５】

【外１６】

【００７６】は、Ｖのそれぞれの要素を入力位相集合に
マッピングし、

【００７７】

【外１７】

【００７８】は、Ｖのそれぞれの要素を出力位相集合に
マッピングする。

【００７９】

【外１８】

【００８０】は、電圧が、組合せ論理ブロック、レベル
クロックラッチ、三状態バッファ、または単一のトラン
ジスタ等のある回路構造の「出力」信号とみなされると
ころの電気的節点（すなわちワイヤ）に対応する。エッ
ジの集合Ｅは、頂点によって表わされた信号の、別の頂
点によって表わされた信号の値に直接影響する能力だけ
でなく、ある信号を別の信号の集合を遅延させることに
より遅延させる能力をも示すものである。より形式的に
述べると、エッジの集合Ｅは、すべての

【００８１】

【外１９】

【００８２】に対して、ｕによって表わされるすべての
電気的節点を

【００８３】

【外２０】

【００８４】という形で遅延させることは、ｖによって
表わされる電気的節点の遅延を生じさせなければならな
い、ということを満たす必要がある。再タイミング問題
は、上記不等式（５）がＧ中のすべての経路ｐ及び入力
−出力位相の組合せχ_i −χ_jに対して満たされ、か
つ、

【００８５】

【外２１】

【００８６】であり、ｕによって表わされる信号の遅延
されたものは、データ入力がｕであるラッチの導入によ
っては得ることができないという形で、すべてのｕ及び
ｖに対してｒ（ｕ）＝ｒ（ｖ）である、という形で再タ
イミング関数ｒ：ｖ→ｚを計算することである。

【００８７】ゲーテッドクロック及びプリチャージされ
た構造を有する回路を再タイミングするための実際的な
アルゴリズムを得るためには、回路におけるクリティカ
ルな経路を識別する必要がある。上記不等式（５）で言
及されている経路の数は無限であるから、実際的な再タ
イミングアルゴリズムにおいて、それらのすべてを個々
に調べることは不可能である。

【００８８】図１０は、Ｙの再タイミングのためのＸか
らのクリティカルな経路が、四つの異なった経路の内い
ずれでも良い様な状況を示している。もし入力位相が立
ち上がりクロックエッジに限定され、出力位相が立ち下
がりクロックエッジに限定されていると、これは最悪の
状況である。Ｘから始まるそれぞれの経路は、Ａ，Ｂ，
ＣまたはＤを通り、最終的にＹに達する。簡単のため
に、中間の構成要素のラベルを、経路全体を参照するの
に使用する。Ｘの入力位相とＹの出力位相のそれぞれの
可能な組合せに対して、図１０における表の最も左の欄
には、それぞれの経路のスラック値が示されている。例
えば、最も左上の欄は、↑φ₀ の入力位相を有するＸへ
の入力と、↓φ₁ の出力位相を有するＹからの出力に対
して、Ａを通る経路は１のスラックを有する。入力位相
と出力位相のそれぞれの組合せに対して、Ａ，Ｂ，Ｃ及
びＤの中でクリティカルな経路のスラックは、ボールド
体で示されている。それぞれの経路は、どれかの入力位
相と出力位相の組合せに対してクリティカルである。さ
らに、それぞれの経路は、Ｘ及びＹのどれかの再タイミ
ング値の組に対して、絶対的にクリティカルな経路であ
る（すべての入力位相と出力位相の組合せに関して）。
テーブルの最も右側の四つの欄には、どれかの異なっ
た、発生し得る再タイミング値に対する、それぞれの経
路に対するスラックが示されている。これらのスラック
値は、経路がクリティカルであるところの初期入力−出
力位相組合せと組合せられたそれぞれの経路に対するも
のである。例えば、最初、経路Ａは、位相の組合せφ₀
−φ₀ と組合されており、１のスラックを有する。しか
し、もしＹが１だけ再タイミングされると、この経路に
対する出力位相はφ₁ となり、経路のスラックは、右か
ら三番目の欄に示されている様に３となる。

【００８９】頂点ｕとｖのそれぞれのペアに対するクリ
ティカルな経路を計算するために、標準的な単一入力、
最短経路型のアルゴリズムを使用することができる。一
般に、単一入力、最短経路型のアルゴリズムは、選ばれ
た入力とすべての可能な行き先の間の最短経路を同時に
計算するので、その様なアルゴリズムを一回動作させる
ことにより、特定の入力ｕに対するすべてのクリティカ
ルな経路を計算することができる。最短経路アルゴリズ
ムのための測定基準は、本質的に、経路の種々の時相に
対するそれぞれの頂点の増加方向の寄与から、頂点の伝
搬遅延時間を引いたものである。時相の定義は互いに関
連し合っているので、最短経路アルゴリズムの一回の実
行において複数の時相を計算するのが便利である。

【００９０】図１１は、グラフＧによって表わされた回
路を、与えられたクロック波形の組のタイミング制限を
満足する様に再タイミングできるかどうかテストするた
めのアルゴリズムＲＥＴＩＭＥ（Ｇ）を示す。それぞれ
の頂点から他のすべての頂点へのクリティカルな経路
は、最短経路の一回の実行により計算できる。Ｂｅｌｌ
ｍａｎ−Ｆｏｒｄ型のアルゴリズムを仮定すると、ステ
ップ１はＯ（Ｖ² Ｅ）の時間で完了する。クリティカル
な制限が与えられて、上記不等式（５）に記述された不
等式を形成し、ある構成要素が同等に再タイミングされ
なければならないという付加的な制限と組合せることが
できる。その結果生じる再タイミング制限の集合は、Ｏ
（Ｖ² ）のサイズを有し、整数単調計画（Ｉｎｔｅｇｅ
ｒ Ｍｏｎｏｔｏｎｉｃ Ｐｒｏｇｒａｍｉｎｇ：（Ｉ
ＰＭ）問題の例であることを示すことができる。ＩＰＭ
問題は、Ａ．Ｔ．Ｉｓｈｉｉ， Ｃ．Ｅ．Ｌｅｉｓｅｒ
ｓｏｎａｎｄ Ｍ．Ｃ．Ｐａｐａｅｆｔｈｙｍｉｏｎ，
“Ｏｐｔｉｍｉｚｉｎｇ Ｔｗｏ−ｐｈａｓｅ， Ｌｅ
ｖｅｌ−ｃｌｏｃｋｅｄ Ｃｉｒｃｕｉｔｒｙ ｉｎＡ
ｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ
ａｎｄ Ｐａｒａｌｌｅｌ Ｓｙｓｔｅｍｓ”， Ｐｒ
ｏｃ． ｏｆ ｔｈｅ １９９２ Ｂｒｏｗｎ／ＭＩＴ
Ｃｏｎｆｅｒｅｎｃｅ， ＭＩＴ Ｐｒｅｓｓ， ｐ
ｐ．２４５−２６５， Ｍａｒｃｈ １９９２に記載さ
れている。結果として、再タイミング制限の実現性は、
Ｉｓｈｉｉらの論文に記載されている方法を使って、Ｏ
（Ｖ³）の時間でテストすることができる。ＲＥＴＩＭ
Ｅに機能上類似（動作時の複雑性は同等）のアルゴリズ
ムは、Ｉｓｈｉｉらの論文に記載されているアルゴリズ
ム及び近似方式の主サブルーチンであるため、ゲーテッ
ドクロック信号及びプリチャージされた構造を利用した
レベルクロック回路を再タイミングするための、完全多
項式時間近似方式及びアルゴリズムを得ることは可能で
ある。

【００９１】レベルクロック回路を再タイミングする方
法を説明、例示したが、発明の広い原理及び趣旨から逸
脱しない形で変更及び修正が可能であることは、当業者
には明らかであろう。

【００９２】

【発明の効果】本発明は、ゲーテッドクロック信号及び
プリチャージされた回路構造を有するレベルクロックＶ
ＬＳＩシステムに、再タイミング技術を適用する方法を
記述する。レベルクロック回路を再タイミングするため
の従来の方法は、その様な回路構造に、直接適用できな
かった。さらに、マイクロプロセッサの様な多くの高性
能ＶＬＳＩシステムもまた、ゲーテッドクロック及びプ
リチャージを広く使用しており、したがって、ここに説
明された方法は、最も一般的なタイプの実際のレベルク
ロック回路だけでなく、様々な種類のフルカスタムＶＬ
ＳＩ設計に対しても、再タイミング技術の適用を初めて
可能にするものである。

【００９３】ゲーテッドクロックとプリチャージされた
回路構造は、ここで対象とされている回路構造種類の例
であるが、本発明は、次の基本的な要請を満たすどの様
な回路構造にも同様に適用可能である。（１）入力及び
出力位相はクロックエッジである。（２）構造の出力を
遅延させることは、回路要素のある適切な集合のすべて
の出力を遅延させることにより達成できる。

【図面の簡単な説明】

【図１】ゲーテッドクロック構造によって置き換えるこ
とができる回路構造の概略図である。

【図２】図１の回路に置き換わることができる、より効
率的なゲーテッドクロック構造の概略図である。

【図３】完全に相補的なＮＯＲゲートの概略図である。

【図４】プリチャージされたＮＯＲゲートの概略図であ
る。

【図５】ｐＦＥＴとｎＦＥＴの概略図である。

【図６】クロック信号φ₀ ，φ₁ のタイミング図であ
る。

【図７】レベルクロック回路の概略図、及びそのタイミ
ング図である。

【図８】再タイミングされたゲーテッドクロック回路の
概略図である。

【図９】再タイミングされた、プリチャージされた回路
構造の概略図である。

【図１０】Ｘ及びＹの再タイミングのためのクリティカ
ルな経路の概略図、タイミング図、及び経路表である。

【図１１】グラフによって表現された回路を再タイミン
グできるかどうかをテストするためのアルゴリズムであ
る。

【符号の説明】

１２，１４，１６，１８ ｐＦＥＴ ２０，２２，２４，２６ ｎＦＥＴ

Claims (16)

【特許請求の範囲】
1. 【請求項１】プリチャージされた回路構造及び／または
   ゲーテッドクロック信号、及びタイミング制限の集合を
   有するＶＬＳＩシステムを再タイミングする方法におい
   て、 タイミング制限の集合のクリティカルな要素を決定する
   ステップと、 経路の遅延と、二つのクロックエッジを境界とするクリ
   ティカルな時間長との間の不等式の集合を上記クリティ
   カルな要素を基に定式化するステップと、 ＶＬＳＩシステムの入力／出力の振舞いを変化させるこ
   となく、ＶＬＳＩシステムを再タイミングする不等式の
   集合に対するクロック信号を選択するステップと、 を含むことを特徴とするＶＬＳＩシステムを再タイミン
   グする方法。
2. 【請求項２】上記クロック信号を選択するステップが、
   利用可能なクロック信号を交互に選択することを特徴と
   する請求項１記載の方法。
3. 【請求項３】上記クロック信号を選択するステップが、
   新たに生成されたクロック信号を選択することを含むこ
   とを特徴とする請求項１記載の方法。
4. 【請求項４】それぞれのクロック信号に対するクリティ
   カルなタイミング制限を決定することを更に含むことを
   特徴とする請求項１記載の方法。
5. 【請求項５】ｐ＝ｕ→ｖ，ｄ（ｐ）をｐに沿った全体の
   伝搬遅延時間、 【外１】 であることを特徴とする請求項１記載の方法。
6. 【請求項６】複数の入力位相及び／または複数の出力位
   相、及び入力位相と出力位相のそれぞれの組合せに対す
   る複数の時相を有する構成要素を含むＶＬＳＩシステム
   を再タイミングする方法において、 クロック入力を変化させるか、または新たなクロック入
   力を使用することにより、そのＶＬＳＩシステムのクロ
   ック信号入力を遅延させるステップを含むことを特徴と
   するＶＬＳＩシステムを再タイミングする方法。
7. 【請求項７】上記入力位相及び上記出力位相がクロック
   エッジであることを特徴とする請求項６記載の方法。
8. 【請求項８】所定の入力位相とそれぞれの出力位相の間
   のクリティカルな経路を計算するステップと、 計算された最短のクリティカルな経路を決定するステッ
   プと、 最短のクリティカルな経路に対する再タイミング関数ｒ
   （ｕ）及びｒ（ｖ）を計算するステップと、 ＶＬＳＩシステムの構成要素ｕ及びｖを、上記再タイミ
   ング関数値によって決定される回数だけ遅延させるステ
   ップと、 をさらに含むことを特徴とする請求項６記載の方法。
9. 【請求項９】上記遅延させるステップが、ＶＬＳＩシス
   テムの選ばれた構成要素のすべての出力を遅延させるこ
   とを含むことを特徴とする請求項８記載の方法。
10. 【請求項１０】上記遅延させるステップが、クロック信
    号を選択することを含むことを特徴とする請求項６記載
    の方法。
11. 【請求項１１】上記遅延させるステップが、新たに生成
    されたクロック信号を選択することを含むことを特徴と
    する請求項６記載の方法。
12. 【請求項１２】遅延関数ｄはＶの要素を負でない実数に
    マッピングし、 【外２】 はＶのそれぞれの要素を入力位相集合にマッピングし、 【外３】 はＶのそれぞれの要素を出力位相集合にマッピングし、
    Ｅはエッジの集合であるとした場合、有向マルチグラフ 【外４】 として表わされるレベルクロック回路を有するＶＬＳＩ
    システムを再タイミングする方法において、 再タイミング関数ｒ：ｖ→ｚを、 【数１】 及び、 【外５】 であり、ｕによって表わされた信号の遅延されたもの
    は、データ入力がｕの時にはラッチの導入によっては得
    ることができないという形で、ｕ及びｖに対してｒ
    （ｕ）＝ｒ（ｖ）であるという形で、再タイミング関数
    ｒ：ｖ→ｚを計算するステップと、 その計算された再タイミング関数値に従ってｕ及びｖを
    遅延させるステップと、 を含むことを特徴とするＶＬＳＩシステムを再タイミン
    グする方法。
13. 【請求項１３】上記入力位相及び上記出力位相がクロッ
    クエッジであることを特徴とする請求項１２記載の方
    法。
14. 【請求項１４】上記遅延させるステップが、クロック信
    号を選択することを含むことを特徴とする請求項１３記
    載の方法。
15. 【請求項１５】上記遅延させるステップが、新たに生成
    されたクロック信号を選択することを含むことを特徴と
    する請求項１３記載の方法。
16. 【請求項１６】それぞれが入力位相及び出力位相を有す
    る複数の構成要素を有するＶＬＳＩシステムを再タイミ
    ングする方法において、 （ａ）構成要素のそれぞれのペア、及びその構成要素の
    ペアに対する入力位相と出力位相のそれぞれのペアに対
    するクリティカルな経路を計算するステップと、 （ｂ）構成要素のそれぞれのペアに対して最もクリティ
    カルな経路を選択するステップと、 （ｃ）もしその最もクリティカルな経路が正しく時間合
    わせされないならば、その経路を正しく時間合わせする
    ためにその構成要素のペアの一方を再タイミングするス
    テップと、 （ｄ）もし、ステップ（ｃ）の後で、その最もクリティ
    カルな経路が正しく時間合わせされれば、それぞれのペ
    アの構成要素間のそれぞれの最もクリティカルな経路が
    正しく時間合わせされるまで、ステップ（ｂ）及び
    （ｃ）を繰り返すステップと、 を含むことを特徴とするＶＬＳＩシステムを再タイミン
    グする方法。