JPH10294375A - 回路設計方法及び記憶媒体 - Google Patents
回路設計方法及び記憶媒体Info
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- JPH10294375A JPH10294375A JP9101189A JP10118997A JPH10294375A JP H10294375 A JPH10294375 A JP H10294375A JP 9101189 A JP9101189 A JP 9101189A JP 10118997 A JP10118997 A JP 10118997A JP H10294375 A JPH10294375 A JP H10294375A
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Abstract
な論理回路を設計する設計方法を提供することである。 【解決手段】 クロックによってオン、オフを行うフリ
ップフロップを含む論理回路の設計方法において、入力
されるクロックをイネーブル信号によって、ゲートし、
クロックによるフリップフロップのオン、オフ動作の回
数を減少させるようなゲートクロック化された論理回路
を自動的に生成する回路設計方法が得られる。また、ゲ
ートクロック化された論理回路を自動的に生成する論理
設計ツールを格納した記録媒体が得られる。
Description
集積化された回路の設計方法に関し、特に、論理合成手
法を用いた回路設計方法に関する。
化が進むにつれて、EDA(electronic d
esign automation)ツールを利用した
回路設計方法の重要性は、ますます高まっている。この
ような回路設計方法は、通常、システム設計、機能・論
理設計、レイアウト設計、テスト設計、及び、マクロセ
ルの設計の5つのフェーズに分けることができる。この
うち、機能・論理設計フェーズでは、設計の対象となる
LSIをレジスタ及びレジスタ間の組合わせ回路とし
て、VHDL等のハードウェア記述言語により、システ
ム設計フェーズで得られたRTL(register
transfer level)記述を表現し、ゲート
レベルの論理回路(ネットリスト)を得る。この場合、
機能・論理設計フェーズにおいては、制約条件、真理値
表、論理式、状態遷移記述等が入力として与えられ、ス
テート・マシンの状態コードの割り付け、フリップフロ
ップの割り付け、組合わせ論理の生成等を行い、ゲート
レベルでの論理回路が生成される。
されるゲートレベルの論理回路には、種々様々な論理回
路が含まれており、VHDL等によって記述された論理
回路をそのまま論理合成した場合、制約条件を満足して
いないことも、多々生じてしまう。このため、半導体製
造技術に依存しない範囲で、論理の最適化が行われ、ユ
ーザが指定した制約条件を満たすように、論理ゲート数
(チップ面積)と論理段数等が調整される。調整におい
ては、ブール代数の性質を利用して、冗長論理の削除、
論理の展開、或いは、多段化等が行われ、最後に、特定
の半導体製造技術へのマッピングが行われる。
低消費電力及び小チップ面積であることが制約条件とし
て加えられることがある。このような消費電力及びチッ
プ面積に対する制約条件は、従来、論理ゲート数及び論
理段数等の調整の際、手動的に加えられるのが普通であ
る。このため、上記した従来の手法は、回路設計に時間
がかかると言う欠点がある。
は、例えば、ある条件下において、信号の値を保持し、
それ以外の条件においてデータを取り込むような論理回
路も、多数、含まれており、この論理回路は、特定のV
HDL等の記述によって表現される。このような特定の
記述によって表現された論理回路は、例えば、イネーブ
ル信号及びデータを受けて動作するマルチプレクサ、当
該マルチプレクサに接続され、タイミングクロックによ
ってオン、オフする遅延フリップフロップ、及び、遅延
フリップフロップとマルチプレクサとの間に接続された
フィードバックループとの組合わせによって論理合成で
きる。
レクサ、遅延フリップフロップ、及び、フィードバック
ループの組合わせは、遅延フリップフロップ自身がタイ
ミングクロックの到来の度毎にオン、オフを繰り返して
いる。通常、遅延フリップフロップのオン、オフを行っ
た場合、大きな電力の消費を伴うから、上記論理合成さ
れた論理回路は、低電力の論理回路となるように、手動
的に調整されなければならない。
短縮できる回路設計方法を提供することである。
きる回路設計方法を提供することである。
ループを有する論理回路に適用できる回路設計方法を提
供することである。
の値を保持し、それ以外の条件においてデータを取り込
むような論理回路に適用できる回路設計方法を提供する
ことである。
ミングクロックによる変化を防止することによって、低
消費電力及び小チップ面積を実現できる回路設計方法を
提供することである。
よれば、タイミングクロックによってオン、オフするフ
リップフロップ、及び、フィードバックループとを有
し、イネーブル信号にしたがって動作する論理回路部分
を自動的に抽出する段階と、前記タイミングクロックを
前記イネーブル信号によってゲートし、ゲーテッドクロ
ック化する段階とを含み、これによって、前記タイミン
グクロックによるフリップフロップの変化の回数を削減
できる回路設計方法が得られる。
上記した回路設計方法をEDA用プログラムとして格納
した記録媒体が得られる。
実施の形態に係る回路設計方法について説明する。
説明する。まず、図1及び図2を説明する前に、ハード
ウェア記述言語VHDLにより、ハードウェア間の論理
関係が以下の記述によって規定されているものとする。
ア回路が示されている。図示されているように、上記記
述から論理合成された回路は、遅延フリップフロップ
(DFF)とマルチプレクサ(MUX)との組合わせに
よってあらわされ、且つ、遅延フリップフロップ(DF
F)とマルチプレクサ(MUX)とは、フィードバック
ループによって接続されている。更に具体的に説明する
と、論理合成された回路におけるマルチプレクサ(MU
X)には、データ(data1 )、即ち、(d)と、遅延フ
リップフロップ(DFF)からフィードバックされたデ
ータ(data2 )、即ち、hとが与えられており、イネー
ブル信号(e)が論理”1”の場合、data2 (h)が選
択され、他方、イネーブル信号(e)が論理”0”の場
合、data1 (d)が選択されて、遅延フリップフロップ
(DFF)に信号fとして供給されている。遅延フリッ
プフロップ(DFF)には、タイミングクロック(cloc
k )、即ち、cが与えられており、タイミングクロック
(c)にしたがって、信号fが遅延フリップフロップ
(DFF)に保持される。この動作からも明らかなよう
に、イネーブル信号eが論理”0”の時、遅延フリップ
フロップの入出力データは等しくなる。即ち、data1 =
data2 、即ち、d=hとなる。
は、タイミングクロックcによってオン、オフ動作を行
う遅延フリップフロップ(DFF)を備えている。した
がって、この構成では、タイミングクロックcの毎サイ
クルの立ち上がり/立ち下がりの度毎に、遅延フリップ
フロップ(DFF)がオン、オフを繰り返しているた
め、消費電力が大きくなってしまう。
タイミングクロックcによる遅延フリップフロップ(D
FF)のオン、オフ動作を減らせば良い。このため、本
発明では、前述した記述があった場合、自動的に、クロ
ックcによる変化を抑えるようなゲーテッドクロック回
路に変更する。
ロック化によって得られた論理回路が示されている。図
からも明らかな通り、ゲーテッドクロック化された論理
回路は、マルチプケクサ(MUX)が除かれると共に、
遅延フリップフロップ(DFF)を取り除かれた構成を
備えている。また、図示された回路では、直接、dが遅
延フリップフロップ(DFF)に与えられる一方、イネ
ーブル信号e及びタイミングクロックcはオアゲートO
R1に与えられており、当該オアゲートOR1を通して
遅延フリップフロップ(DFF)に供給されている。図
2のように変更された論理回路では、イネーブル信号e
が論理”0”の時だけ、遅延フリップフロップ(DF
F)に対してタイミングクロックcが与えられ、イネー
ブル信号eが論理”1”の時には、即ち、dが遅延フリ
ップフロップ(DFF)に与えられる時には、遅延フリ
ップフロップ(DFF)は、タイミングクロックcによ
ってオン、オフしないため、遅延フリップフロップ(D
FF)のオン、オフ回数を著しく減少させることがで
き、したがって、消費電力を低減させることができる。
本発明は、論理合成される論理回路が、図1に示される
ような回路構成になる場合、自動的に図2に示されるよ
うな論理回路に変換する論理合成ツールを備えているこ
とを特徴としている。
明に係る回路設計方法は、まず、図2に示されたゲーテ
ッドクロック化できるか否かを自動的に抽出すると共
に、抽出した場合、図2に示されたゲーテッドクロック
化された回路を生成することにある。
の形態に係る回路設計方法を説明する。図3では、ゲー
テッドクロック化可能なフリップフロップ(以下、FF
と略称する)を抽出するためのフローチャートを示して
おり、まず、ステップS1において、全てのFFについ
て操作が終了したかどうかを検出する。ステップS1に
おいて、全てのFFについて操作が終了していなけれ
ば、ステップS1はステップS2に移行して、FFを選
択する。ここで、選択されたFFをgであらわすものと
する。次に、ステップS3では、選択されたgの入力f
における論理関数を作成する。
FF)の場合、入力fに関する論理関数は、次式であら
わすことができる。
の否定信号であり、hはgの出力信号、dはデータ信号
(data1 )である。
論理関数中に、gの出力信号hが含まれているかどうか
が判定される。判定の結果、含まれていれば、ステップ
S4はステップS5に移り、含まれていなければ、ステ
ップS1に戻る。図示された例の場合、入力fに関する
論理紙関数の中に、hが含まれているから、ステップS
5以降のコファクタの計算に移る。コファクタの計算
は、e及びeb に論理”1”及び論理”0”を入力する
ことに算出できる。
て算出される。
ステップS6へ移る。ステップS6では、f(e)=h
の関係があるか否かが判定される。この例の場合、この
条件を満たしているから、ステップS6からステップS
7に移って、後述するような手法を使用して、ゲーテッ
ドクロック化された論理回路を生成する。
クタが前述した条件を満足していない場合、ステップS
8に進み、イネーブル信号eb に対するコファクタを次
式のようにして算出する。
にあるか否かが判定される。この例の場合、ステップS
9においては、上記した関係を満足していないから、ス
テップS1に戻り、他のフリップフロップを選択して、
同様な動作を繰り返す。この動作は、全てのフリップフ
ロップに対して行われ、ゲーテッドクロック化された論
理回路が全て生成された時点で終了する。
けるゲートクロック抽出動作について説明したが、一
旦、抽出されたゲーテッドクロック化された論理回路を
併合して、更に上位階層に引上げ、結果として、単一の
イネーブル信号eと単一のクロックcによって制御され
る単一の論理回路に併合しても良い。
ように、ゲーテッドクロック化された論理回路を生成す
る場合、選択されたフリップフロップgに対する入力f
は単一である必要がある。例えば、図4に示されている
ように、イネーブル信号eと遅延フリップフロップ(D
FF)の出力hとの論理演算後の信号fが、遅延フリッ
プフロップ(DFF)以外にも分岐、ファンアウトされ
ている場合には、図2に示すように、ゲーテッドクロッ
ク化することは、正確に論理合成したことにはならな
い。このように、分岐されている場合には、等価的に図
1に示すような回路になるように、前処理を施す必要が
ある。
分岐されている場合における前処理の方法として、論理
回路、例えば、マルチプレクサ(MUX)を2重化し
て、互いに等価なMUX1及びMUX2にし、マルチプ
ケクサMUX1と、遅延フリップフロップ(DFF)に
ついては、図2と同様にして、ゲーテッドクロック化す
る方法が示されている。他方、マルチプレクサMUX2
及びマルチプレクサMUX2に接続された回路は、別の
論理回路として取り扱えば良い。
路を生成する際、クロックの立上がりで、選択されたフ
リップフロップgにデータdを格納する場合と、クロッ
クの立ち下がりで、選択されたフリップフロップgにデ
ータdを格納する場合とがあることを考慮しておいた方
が望ましい。更に、イネーブル信号eが論理”1”、或
いは、”0”を取る場合とがあることも考慮しておいた
方が望ましい。
ッドクロック化後の論理回路の構成が示されている。図
6の第1欄には、立上がりクロックによって、データd
を格納する場合の論理回路構成が示されており、他方、
第2欄には、立ち下がりクロックによって、データdを
格納する場合の論理回路構成が示されている。また、立
上がりクロックによってデータdを格納する場合にも、
それぞれ、f(e)=hの条件を満たす論理回路と、f
(eb)=hの条件を満たす論理回路とがある。したがっ
て、図6には、各条件及びクロックに対応した4つの論
理回路が示されている。
データdを格納し、且つ、f(e)=hの条件を満たす
場合、図2と同様に、イネーブル信号eとタイミングク
ロックcとのオアゲートを使用することにより、ゲーテ
ッドクロック化された論理回路(以下、論理回路Aと呼
ぶ)を得ることができる。また、立上がりクロックでデ
ータdを格納し、且つ、f(eb )=hの条件を満たす
場合、イネーブル信号eの否定信号、即ち、eb をオア
ゲートに入力することにより、対応する論理回路(以
下、論理回路Bと呼ぶ)を得ることができる。更に、立
ち下がりクロックでデータdを格納し、且つ、f(e)
=hの条件を満たす論理回路は、イネーブル信号の否定
信号eb とクロックcとが与えられるアンドゲートによ
りゲーテッドクロック化することができる(以下、論理
回路Cと呼ぶ)。また、多値下がりクロックでデータd
を格納すると共に、f(eb )=hの条件を満たす論理
回路は、イネーブル信号eとクロックcとが与えられる
アンドゲートにより、ゲーテッドクロック化できる(以
下、論理回路Dと呼ぶ)。
ドクロック化された論理回路を生成するステップS7の
動作をより具体的に説明する。尚、図7には、図4及び
図5に示された前処理を行うと共に、図6に示されたゲ
ーテッドクロック化された論理回路A〜Dのいずれかを
得るための動作が示されている。まず、図5に示された
二重化が必要かどうかがステップSS1で判定される。
この判定は、信号fが分岐されるか否かを検出すること
によって容易に判定できる。二重化が必要な場合、ステ
ップSS2において、信号fに関する回路、例えば、マ
ルチプレクサMUXが二重化される。
いは、二重化する必要がない場合には、直接、ステップ
SS3に移行する。ステップSS3では、選択されたフ
リップフロップ(FF)が、タイミングクロックの立上
がり、及び、立ち下がりのいずれにおいてデータを格納
するかが判定される。判定の結果、立上がりでデータが
格納される場合には、ステップSS3に続いて、ステッ
プSS4が実行される。ステップSS4では、f(e)
=hの条件が満たされているか否かが判定され、この条
件が満たされている場合には、論理回路AがステップS
S5で決定され、他方、上記した条件が満たされていな
い場合には、論理回路Bが決定される(ステップSS
6)。
フロップ(FF)の立ち下がりでデータの格納が行われ
ることが判定されると、処理動作はステップSS7に移
行する。ステップSS7においては、f(eb )=hの
条件が満足されているか否かが判定され、この条件が満
たされている場合には、ステップSS8において、論理
回路Cが決定される。また、上記条件が満たされていな
い場合には、ステップSS9において、論理回路Dが決
定される。
ック化された論理回路が順次自動的に決定されるため、
手作業による調整等が著しく簡略化できる。
た論理回路を自動的に生成することにより、低消費電力
の論理回路を簡単な操作で得ることができる。また、こ
のことは、チップ面積の小さな回路を構成できることを
も意味している。
ための図である。
めの回路図である。
明するためのフローチャートである。
路を説明するための回路図である。
図である。
化された論理回路のバリエーションを説明するための回
路図である。
理回路の生成動作を説明するためのフローチャートであ
る。
プ OR1 オアゲート g 選択されたフリップ
フロップ d(data1 ) 入力データ e(enable) イネーブル信号 c(clock) タイミングクロック f 論理演算された信号 h gの出力信号
Claims (7)
- 【請求項1】 タイミングクロックによってオン、オフ
するフリップフロップ、及び、フィードバックループと
を有し、イネーブル信号にしたがって動作する論理回路
部分を自動的に抽出する段階と、前記タイミングクロッ
クを前記イネーブル信号によってゲートし、ゲーテッド
クロック化する段階とを含み、これによって、前記タイ
ミングクロックによるフリップフロップの変化の回数を
削減することを特徴とする回路設計方法。 - 【請求項2】 請求項1において、前記ゲーテッドクロ
ック化する段階は、抽出したゲーテッドクロックできる
部分を共通化可能なゲートと併合する段階と、当該ゲー
トを更に上位階層に引き上げる段階とを有していること
を特徴とする回路設計方法。 - 【請求項3】 請求項1において、前記論理回路部分を
自動的に抽出する段階は、前記フリップフロップを選択
する段階と、当該フリップフロップの入力における論理
関数を作成する段階とを含むことを特徴とする回路設計
方法。 - 【請求項4】 請求項3において、前記抽出する段階
は、更に、前記論理関数に前記フリップフロップの出力
が含まれるか否かを検出する段階と、前記イネーブル信
号に対して、コファクタを前記論理関数に関連して算出
し、前記論理回路部分であるか否かを判定する段階とを
含むことを特徴とする回路設計方法。 - 【請求項5】 請求項1において、前記論理回路部分を
自動的に抽出する段階は、前記フリップフロップの入力
に分岐が有るか否かを判断する前処理段階を含んでいる
ことを特徴とする回路設計方法。 - 【請求項6】 タイミングクロックによってオン、オフ
するフリップフロップ、及び、フィードバックループと
を有し、イネーブル信号にしたがって動作する論理回路
部分を自動的に抽出する段階と、前記タイミングクロッ
クを前記イネーブル信号によってゲートし、ゲーテッド
クロック化する段階とを含むプログラムをEDA(el
ectronic design automatio
n)用ツールとして格納していることを特徴とする記憶
媒体。 - 【請求項7】 請求項6において、前記ゲーテッドクロ
ック化する段階は、抽出したゲーテッドクロックできる
部分を共通化可能なゲートと併合する段階と、当該ゲー
トを更に上位階層に引き上げる段階とを有するプログラ
ムを格納していることを特徴とする記憶媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP10118997A JP3179363B2 (ja) | 1997-04-18 | 1997-04-18 | 回路設計方法及び記憶媒体 |
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JP3179363B2 JP3179363B2 (ja) | 2001-06-25 |
Family
ID=14294028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10118997A Expired - Fee Related JP3179363B2 (ja) | 1997-04-18 | 1997-04-18 | 回路設計方法及び記憶媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6434722B2 (ja) |
JP (1) | JP3179363B2 (ja) |
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S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S533 | Written request for registration of change of name |
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