JP2011238206A - 同期メディア処理 - Google Patents

同期メディア処理 Download PDF

Info

Publication number
JP2011238206A
JP2011238206A JP2010263410A JP2010263410A JP2011238206A JP 2011238206 A JP2011238206 A JP 2011238206A JP 2010263410 A JP2010263410 A JP 2010263410A JP 2010263410 A JP2010263410 A JP 2010263410A JP 2011238206 A JP2011238206 A JP 2011238206A
Authority
JP
Japan
Prior art keywords
processing unit
electronic device
graphics
central processing
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010263410A
Other languages
English (en)
Other versions
JP5021804B2 (ja
Inventor
Nikos Kabassis
カブーラソス、ニコス
Ingda Em Soji
エム. ソジ、インダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2011238206A publication Critical patent/JP2011238206A/ja
Application granted granted Critical
Publication of JP5021804B2 publication Critical patent/JP5021804B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/329Power saving characterised by the action undertaken by task scheduling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00Reducing energy consumption in communication networks
    • Y02D30/50Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Sources (AREA)

Abstract

【課題】中央演算処理装置とグラフィックスプロセッシングユニットとが協働して動作するようにする。
【解決手段】中央演算処理装置と、グラフィックスプロセッシングユニットと、電力制御ユニットとを備える電子デバイスであって、電力制御ユニットは、電子デバイスにおける中央演算処理装置の電力状態予測モデルを構築し、予測モデルを使用して、電子デバイスのグラフィックスプロセッシングユニットの活動と、中央演算処理装置における活動周期とを同期させる論理を有する。
【選択図】図1

Description

ここに記載する主題は概して電子デバイス分野に関係し、より詳しくはメディアプレーヤを有する電子デバイスにおける電力管理技術に係る。
コンピューティングシステム等の電子デバイスのなかには、単一の集積回路(IC)に集積されたり、通信バスにより連結される別個のIC上にあったりしてよい1つ以上のプロセッサコア及び1つ以上のグラフィックスプロセッサコアを利用するものがある。これらのプロセッサコア及びグラフィックスプロセッサコアを協働して動作させる技術が必要とされている。
以下、添付の図面を参照して、本発明を説明する。
一部の実施形態における同期メディア処理を実装するよう適合可能な電子デバイスの概略図である。 一部の実施形態における同期メディア処理を実装するよう適合される電子デバイスのコンポーネントの概略図である。 一部の実施形態における、電子デバイスに同期メディア処理を実装する方法における動作を示すフローチャートである。 一部の実施形態における、電子デバイスに同期メディア処理を実装する方法におけるオペレーションを示すフローチャートである。 一部の実施形態に係る同期メディア処理を行わない電子デバイスにおける、電力消費を描いたタイミング図である。 一部の実施形態における、同期メディア処理を実装する電子デバイスの電力消費を示すタイミング図である。 一実施形態における、スイッチ可能なグラフィックスプロセッサを実装するよう適合可能なコンピューティングシステムの概略図である。
本明細書において、電子デバイスに同期メディア処理を実装するシステム及び方法を例示する。以下の記載においては、多くの特定の詳細を述べることで様々な実施形態の完全な理解を促す。しかし、当業者にとってはこれら様々な実施形態がこれらの特定の詳細なしに実行可能であることは明らかである。また、特定の実施形態を曖昧にするのを回避する目的から、公知の方法、手順、コンポーネント、及び回路については詳細に図示及び記載していない。
図1は、ある実施形態に係る同期メディア処理を実装するよう適合可能な例示的な電子デバイスの概略図である。一実施形態では、デバイス100は、コンピューティングデバイス108と、スクリーン104を有するディスプレイ102を含む1つ以上の付随する入出力デバイス、1つ以上のスピーカ106、キーボード110、1つ以上の他の入出力デバイス112、及びマウス114を含む。他の入出力デバイス112には、タッチスクリーン、音声起動入力デバイス、トラックボール、及びデバイス100にユーザからの入力を受け取らせることのできる任意の他のデバイスが含まれてよい。
コンピューティングデバイス108は、ランダムアクセスメモリ(RAM)及び/又はリードオンリーメモリ(ROM)として実装されてよいシステムハードウェア120及びメモリ130を含む。コンピューティングデバイス108にはファイル格納装置180が通信可能な状態に連結されていてもよい。ファイル格納装置180は、1つ以上のハードドライブ、CD−ROMドライブ、DVD−ROMドライブ、その他の種類の格納デバイスといった、コンピューティングデバイス108の内部にあるものであってよい。また、ファイル格納装置180は、1つ以上の外部のハードドライブ、ネットワーク接続ストレージ、又は別個のストレージネットワークといった、コンピュータ108の外部にあるものであってもよい。
システムハードウェア120は、1つ以上の中央プロセッサコア122、1つ以上のグラフィックスプロセッサコア124、1つ以上のネットワークインターフェース126、及び1つ以上のバス構造128を含むことができる。一実施形態では、プロセッサコア122は、米国カリフォルニア州サンタクララに本社をおくインテルコーポレーション社から入手可能なインテル(登録商標)Core2Duo(登録商標)プロセッサとして具現化することができる。ここで利用される用語"プロセッサ"は、これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、CISC(complex instruction set computing)マイクロプロセッサ、RISC(reduced instruction set)マイクロプロセッサ、VLIW(very Long instruction word)マイクロプロセッサ、その他の種類のプロセッサ又は処理回路といった任意の種類の演算素子を意味する。
グラフィックスプロセッサコア124はグラフィック及び/又はビデオ処理を管理する付属のプロセッサとして機能してもよい。グラフィックスプロセッサコア124は、コンピューティングデバイス100のマザーボード上に集積されてもよいし、マザーボード上に拡張スロットを介して連結されてもよい。
一実施形態では、ネットワークインターフェース126は、イーサネット(登録商標)インターフェース(例えばIEEE802.3−2002)等の有線インターフェース、又は、IEEE802.11a、b、又はgに準拠したインターフェース(例えば、システムLAN/MAN間のIT‐テレコミュニケーション及び情報交換用のIEEE規格――パートII:無線LAN媒体アクセス制御(MAC)及び物理層(PHY)仕様補正版4:2.4GHz帯域におけるさらに高いデータレートへの拡張、802.11G−2003)であってよい。無線インターフェースの別の例としては、GPRS(general packet radio service)インターフェースが挙げられる(例えば、GPRSハンドセット要件に関するガイドライン、モバイル通信に関するグローバルシステム/GSMアソシエーション、バージョン3.0.1、2002年12月を参照のこと)。
バス構造128は、システムハードウェア128の様々なコンポーネントを接続する。一実施形態では、バス構造128は、11ビットのバス、ISA(Industrial Standard Architecture)、MSA(Micro‐Channel Architecture)、EISA(Extended ISA)、IDE(Intelligent Drive Electronics)、VLB(VESA Local Bus)、PCI(Peripheral Component Interconnect)、USB(Universal Serial Bus)、AGP(Advanced Graphics Port)、PCMCIA(Personal Computer Memory Card International Association bus)、及びSCSI(Small Computer Systems Interface)等であってよいがこれらに限定はされない様々な種類のバスアーキテクチャを利用する、メモリバス、周辺バス又は外部バス、及び/又は、ローカルバスを含む様々な種類のバス構造のうちの1つ以上であってよい。
メモリ130は、コンピューティングデバイス108の管理動作のためのオペレーティングシステム140を含んでよい。一実施形態では、オペレーティングシステム140は、システムハードウェア120にインターフェースを提供するハードウェアインターフェースモジュール154を含む。加えて、オペレーティングシステム140は、コンピューティングデバイス108の動作に利用されるファイルを管理するファイルシステム150、及び、コンピューティングデバイス108上で実行される処理を管理する処理制御サブシステム152を含むことができる。
オペレーティングシステム140は、システムハードウェア120と協働して動作することで、遠隔ソースからデータパケット及び/又はデータストリームを送受信することのできる1つ以上の通信インターフェースを含む、あるいは管理することができる。オペレーティングシステム140はさらに、オペレーティングシステム140と、メモリ130に存在する1つ以上のアプリケーションモジュールとの間のインターフェースを提供するシステム呼び出しインターフェースモジュール142を含んでよい。オペレーティングシステム140は、UNIX(登録商標)オペレーティングシステム又はその任意の派生物(例えばLinux(登録商標)、Solaris等)として、Windows(登録商標)ブランドのオペレーティングシステムとして、又はその他のオペレーティングシステムとして具現化することができる。
様々な実施形態では、コンピューティングデバイス108は、パーソナルコンピュータ、ラップトップコンピュータ、情報携帯端末(PDA)、モバイル電話機、娯楽デバイス、又はその他のコンピューティングデバイスとして具現化することができる。
一実施形態では、メモリ130は、グラフィックスプロセッサコア124の電力状態の、コンピューティングデバイス100の中央プロセッサコア122の電力状態への同期を促す電力制御ユニット162を含む。一実施形態では、電力制御ユニット162は、プロセッサコア122により実行されると、プロセッサコア122に、コンピューティングデバイス100内のグラフィックスプロセッサ124間のスイッチを管理する動作を実装させることのできる、コンピュータ可読媒体に符号化されたロジック命令を含むことができる。他の実施形態では、電力制御ユニットは、コンピューティングデバイス100の低電力コントローラと関連付けられたロジック回路として実装されてもよい。
図2は、一部の実施形態における同期メディア処理を実装するよう適合される電子デバイス200の要素のより簡潔な概略図である。図2を参照すると、一部の実施形態の電子デバイスは、1つ以上のプロセッサコア210、1つ以上のグラフィックスプロセッサコア220、ラストレベルキャッシュ(LLC)モジュール230、及び、システムエージェント240を含む。グラフィックスプロセッサコア220は、プロセッサコア220から、電子デバイス200のメディア出力にグラフィックの出力を搬送する1つ以上のメディアパイプ224を含む。一部の実施形態のメディアパイプ224は、液晶ディスプレイ(LCD)等のディスプレイに、LVDS(Low‐voltage differential signaling)マルチプレックサにより連結することができ、CRT(陰極線管)ディスプレイにCRTマルチプレクサにより連結することができる。一部の実施形態では別々のグラフィックスプロセッサが、アナログテレビ(TV)受像機又は高精細マルチメディアインターフェース/デジタルビデオインタラクティブ(HDMI)/(DVI)ディスプレイポート又はディスプレイポートインターフェース等の表示デバイスに直接連結されてもよい。
システムエージェント240は電力制御ユニット(PCU)244を含む。システムエージェント240及び電力制御ユニットは、特に、プロセッサコア210及びグラフィックスプロセッサコア220の動作を監視及び調整するロジックを実装する。これら動作の態様に関しては図3から図6を参照しながら後述する。
図5は、ある実施形態に係る同期メディア処理を行わない電子デバイスにおける、電力消費を描いたタイミング図である。図5に示すタイミング図では、電子デバイスとしてのパーソナルコンピュータシステムにおいて、動画再生オペレーションが行われている間の、プロセッサコア210の電力状態が線510で示されており、グラフィックスプロセッサコア220の電力状態が線515で示されている。図5のx軸は、時間(ミリ秒)を表し、y軸は、電力(ワット)を表している。あるオペレーティングシステム(OS)では、メディア再生アプリケーションによって設定される周期的な"tick(ティック)"と呼ばれる、例えば、1ミリ秒(ms)に1回といった周期の単位で、プロセッサコアにワークをスケジュールする。OSのティック毎に、プロセッサコア220は、メディア再生に関連する1つ以上のタスクを実行する。例えば、プロセッサコアが、記憶媒体から動画/音声データをさらにフェッチし、そのフェッチした動画/音声コンテンツをシステムメモリにおいて保護するためにセキュリティソフトウェアを実行し、グラフィックスドライバを使用して更なる動画フレームをビデオプロセッサに入力し、音声ストリームをデコード及び後処理し、音声をダウンミックスし、デコード/後処理された動画フレームを表示して、動画と音声のストリームを同期させる。このように周期的に短い期間で多くの活動が発生するが、これが図5の線510における周期的なピークに反映されている。ある実施形態では、CPUはしばしば、長いタスクを実行しなければならず、活動の長い継続時間枠が発生するが、これも図5に示されている。
プロセッサコア210がタスクを実行する間、グラフィックスプロセッサコア220は、CPUにより前もって提供された動画フレームのハードウェアデコード及び後処理の実行でビジー状態となる。本開示の目的において、タイミング図に示される注目すべき特徴は、プロセッサコア210及びグラフィックスプロセッサコア220が、実質的に互いに独立して動作していることである。プロセッサコア210及びグラフィックスプロセッサコア220の電力状態の間に同期関係は存在していない。したがって、図5に示すように、プロセッサコア210及びグラフィックスプロセッサコア220の活動レベルは、常に重なることはない。このプロセッサコア210とグラフィックスプロセッサコア220とが、1つのICに統合された場合、プロセッサコア210の活動期間とグラフィックスプロセッサコア220の活動期間との間に重複が生じないため、プロセッサコア210かグラフィックスプロセッサコア220のいずれかが常にアクティブな状態の間はICに電源供給が必要であることから、ICを低消費電力状態、すなわちスリープ状態にできる時間が短くなってしまう。
以下に記載されるように、システムエージェントの電力制御ユニット(PCU)244は、メディア再生の間のプロセッサコア210の活動とグラフィックスプロセッサコア220の活動とを同期するのを容易にするオペレーションを実装しているので、ICを低消費電力状態、すなわちスリープ状態にできる時間の長さを増やすことができる。ある実施形態では、PCU244は、電子デバイスにおける中央プロセッサコア210の電力状態の予測モデルを生成し、この予測モデルを使用して、電子デバイスにおけるグラフィックスプロセッシングコア220の活動を、中央プロセッサコア210における活動周期と同期させる。
図3は、ある実施形態に係る電子デバイスの同期メディア処理を実装する方法におけるオペレーションを示したフローチャートである。オペレーション310で、動画ストリームが電子デバイス200において開始される。動画ストリームは、コンピュータ可読媒体に格納されたメディアソースから提供されてもよい。例えば、動画ストリームは、デジタル・ビデオ・ディスク(DVD)又はハードディスクのような磁気媒体に格納された動画から提供されてもよく、電子通信ネットワークを通じてストリームされてもよい。
オペレーション315において、PCU244は、電子デバイス200の中央プロセッサコア210の状態遷移を監視し、活動の繰り返しパターンを特定する。例えば、Advanced Configuration and Power Interface(ACPI)規格のような電力管理システムを実装するコンピュータシステムのような電子デバイスにおいて、PCU244は、電子デバイス200の中央プロセッサコア210が、いつ低電力スリープ状態、例えば、C2以上のステートから、動作状態、例えばC1又はC0ステートへと遷移するかを監視する。
オペレーション320において、PCU244は、動画再生の間の、電子デバイス200の中央プロセッサコア210の状態遷移の予測モデルを構築する。例えば、図5に示すように、PCU244は、電子デバイス200の中央プロセッサコア210が、1ミリ秒毎に低電力スリープ状態から動作状態へと変化し、およそ300マイクロ秒の間動作状態となり、再び低電力状態になるという予測モデルを構築してもよい。他の実施形態においては、電子デバイス200の中央プロセッサコア210の状態を、上記とは異なるスケジュールで変化させてもよく、予測モデルもこの異なるスケジュールを反映させたものであってもよいことは、当業者にとって明らかである。
次いで、オペレーション320で構築された予測モデルを使用して、電子デバイス中のグラフィックスプロセッシングコア220の活動と、中央プロセッサコア210における活動周期とを同期させる。図4は、電子デバイスにおける同期メディア処理を実装する方法のオペレーションを示したフローチャートである。ある実施形態において、図4のオペレーションのいくつかを、PCU244によって実装してもよい。
図4に示すように、オペレーション410では、例えば、コンピュータ可読媒体に格納された動画又は通信ネットワーク経由でアクセス可能な動画を再生することにより、動画ストリームが電子デバイスにおいて開始される。メディア処理では、典型的には、メディアアプリケーションが中央プロセッシングコア210に対して発行する周期的な割り込みを行うことにより、動画及び/又は音声ストリームの次の部分の処理をスケジュールする。オペレーション415では、メディア処理割り込みが中央プロセッサコア210で受信されたかを判断する。メディア処理割り込みが受信されていない場合は、PCU244は、グラフィックスプロセッサコア220が動画の表示を継続可能な程度に動画ストリームを十分速く処理可能である範囲において、グラフィックスプロセッサコア220の活動を抑制する。オペレーション420では、PCU244は、グラフィックスプロセッサコア220の処理速度が、動画ストリームの継続的な表示を維持するのに最低必要な閾値を下回ったかを判断する。例えば、特定のグラフィックスプロセッサコア220及び関連するハードウェアの処理スピード、若しくは動画ストリームの内容によって、この閾値が変わることは、当業者にとって明らかである。
オペレーション420において、グラフィックスプロセッサコア220の処理速度が、特定の電子デバイス200における閾値を上回っている場合、PCU244は、グラフィックスプロセッサコア220の活動を抑制することが可能であり、IC全体を低電力状態に維持することができる。オペレーション420において、グラフィックスプロセッサコア220の処理速度が、特定の電子デバイス200における閾値を上回っている場合、制御をオペレーション415に戻し、PCU244は、中央プロセッサコア210の活動の監視を続けることができる。
反対に、オペレーション420において、グラフィックスプロセッサコア220の処理速度が、特定の電子デバイス200における閾値を下回っている場合には、PCU244は、中央プロセッサコア210の状態に関わらずグラフィックスプロセッサコア220をアクティブ状態として、グラフィックスプロセッサコア220が、デバイス200において動画ストリームが継続的に表示されるのを確実にするように動画ストリームを処理可能とすることができる。オペレーション420において、グラフィックスプロセッサコア220の処理速度が、特定の電子デバイス200における閾値を下回っている場合には、制御をオペレーション425に戻し、PCU244は、電子デバイスのグラフィックスプロセッサコア220をアクティブ状態とし、当該グラフィックスプロセッサコアが、再び最低限のGPUレート閾値(オペレーション430)を超える動画ストリームを処理可能とし、動画フレームの表示に影響がでないようにすることができる。ある実施形態においては、グラフィックスプロセッサコア220によって処理される動画ストリームデータを、メモリロケーションにバッファし、中央プロセッサコア210がアクティブ状態に変化するのを待つようにしてもよい。
オペレーション415において、中央プロセッサコア210がメディア割り込みを受信した場合には、PCU244は、図3で示したオペレーションで構築された予測モデルを使用して、グラフィックスプロセッサコア220の活動と、中央プロセッサコア210の予測された活動とを同期させる。オペレーション440において、未処理の動画が存在しない場合には、制御がオペレーション415に戻される。一方、オペレーション440において、未処理の動画が存在する場合には、制御はオペレーション445に移り、グラフィックスプロセッサコア220がアクティブ状態とされ、動画ストリームが処理される(オペレーション450)。
オペレーション455において、システムが依然として、中央プロセッサコア210の活動の予測された周期内にある場合には、制御がオペレーション450に戻され、処理が継続される。反対に、オペレーション455において、中央プロセッサコア210が図3で構築されたモデルによって決定される予測活動周期内にない場合には、制御はオペレーション460に移り、PCU244は、グラフィックスプロセッサコア220の活動を一時中断させる。オペレーション465において、グラフィックスプロセッサコア220に関連付けられた状態情報を、デバイス200と関連付けられた揮発性又は不揮発性メモリモジュールのような適当なメモリロケーションに格納してもよい。このように状態を保存することにより、グラフィックスプロセッサコア220が、次にアクティブ状態となった時に、中断した時点からオペレーションを開始することができる。オペレーション470において、PCU244は、グラフィックスプロセッサコア220の電力状態を、例えば、スリープ状態のような低電力状態にする。そして、制御がオペレーション415に戻される。
このように、図4に示したオペレーションにより、オペレーション320で構築した予測モデルを使用して、電子デバイスにおけるグラフィックスプロセッシングコア220の活動と、中央プロセッサコア210における活動の周期とを同期させるのを容易にするプロセスをPCU244に実装するのを可能とする。図6は、ある実施形態による、同期メディア処理を実装する電子デバイスにおける消費電力の様子を描いたタイミングである。図6に示すタイミング図では、電子デバイスとしてパーソナルコンピュータシステムが採用され、動画再生オペレーションの間の、プロセッサコア210の電力状態が線610により示され、グラフィックスプロセッサコア220の電力状態が線615によって示されている。図6において、中央プロセッサコア210及びグラフィックスプロセッサコア220の活動は、中央プロセッサ及びグラフィックスプロセッサコアが同期して動作すること以外は、図5に示されるものと同じである。図6で明らかなように、PCU244は、電子デバイス内のグラフィックスプロセッサコア220の電力状態と、中央プロセッサコア210における活動周期とを強制的に同期させる。上述したように、この同期により、中央プロセッシングコア及びグラフィックスコアの両方を内包するICを、より長い期間、深いスリープ状態とすることが可能であり、最終的には、省電力につながる。
図7は、ある実施形態に係る、同期メディア処理の実装を採用可能なコンピュータシステムを概略的に示したものである。コンピュータシステム700は、コンピューティングデバイス702及び(例えば、コンピューティングデバイス702に電力を供給するための)電源アダプタ704を含む。コンピューティングデバイス702は、ラップトップ(又はノートブック)コンピュータ、パーソナル・デジタル・アシスタント(PDA)、デスクトップコンピューティングデバイス(例えば、ワークステーション又はデスクトップコンピュータ)、ラックに搭載されたコンピューティングデバイス等の好適なコンピューティングデバイスであってもよい。
電力は、(例えば、コンピューティングデバイス電源706を通じて)1つ又は複数の電力源により、コンピューティングデバイス702の様々な部品に供給されていてもよい。電力源としては、1つ以上の電池パック、交流(AC)コンセント(例えば、電源アダプタ704のような変圧器及び/又はアダプタを通じて)、自動車の電源装置、飛行機の電源装置等が挙げられる。ある実施形態では、電源アダプタ704は、電源の出力(例えば、ACコンセントのおよそ110〜240VAC電圧)を、およそ7〜12.6VDCの間の直流(DC)電圧に変換してもよい。この場合、電源アダプタ704は、AD/DCアダプタであってもよい。
また、コンピューティングデバイス702は、1つ以上の中央演算処理装置(CPU)708を含んでもよい。ある実施形態では、CPU408は、カリフォルニア州サンタクララに本社を置くインテル(登録商標)コーポレーション製の、ペンティアム(登録商標)IIプロセッサシリーズ、ペンティアム(登録商標)IIIプロセッサシリーズ、ペンティアム(登録商標)IV又はCORE2Duoプロセッサを含む1つ以上のペンティアム(登録商標)ファミリーのプロセッサであってもよい。あるいは、インテル(登録商標)のItanium(登録商標)、XEON(登録商標)及びCeleron(登録商標)プロセッサのようなプロセッサであってもよい。また、他の製造者によって製造された1つ以上のプロセッサを利用してもよい。また、プロセッサは、シングルコア設計であってもよいし、マルチコア設計であってもよい。
チップセット712を、CPU708と連結する又は一緒に集積させてもよい。チップセット712は、メモリコントロールハブ(MCH)714を含んでもよい。MCH714は、メインシステムメモリ718に連結されるメモリコントローラ716を含んでもよい。メインシステムメモリ718は、データ及びCPU708、又はシステム700に含まれる他のデバイスによって実行される命令シーケンスを格納してもよい。ある実施形態では、メインシステムメモリ718は、ランダムアクセスメモリ(RAM)を含んでもよい。また、ダイナミックRAM(DRAM)、シンクロナスDRAM(SDRAM)のようなその他の種類のメモリを使用して、メインシステムメモリ718を実装してもよい。また、複数のCPU及び/又は複数のシステムメモリのようなデバイスをさらに、バス710に連結させてもよい。
MCH714は、また、グラフィックスアクセルレーター722と連結されたグラフィックスインターフェース720を含んでもよい。ある実施形態では、グラフィックスインターフェース720は、グラフィックスアクセルレーター722と、加速グラフィックスポート(AGP)を通じて連結されていてもよい。また、ある実施形態では、ディスプレイ740(例えば、フラットパネルディスプレイ)を、例えば、動画メモリ又はシステムメモリのような記憶デバイスに格納された画像のデジタル表現を、ディスプレイによって表示される表示信号に変換するシステムシグナルコンバータを通じて、グラフィックスインターフェース720に連結させてもよい。ディスプレイデバイスによって生成されたディスプレイ740の信号は、様々な制御装置を通過した後に変換されて、ディスプレイに表示される。
ハブインターフェース724は、MCH714をプラットフォームコントロールハブ(PCH)726に連結する。PCH726は、コンピュータシステム700に連結された入出力(I/O)デバイスのインターフェースを提供する。PCH726は、PCI(ペリフェラル・コンポーネント・インターコネクト)バスに接続されていてもよい。この場合、PCH726は、PCIバス730のインターフェースを提供するPCIブリッジ728を含んでもよい。PCIブリッジ728は、CPU708と周辺機器との間のデータパスを提供する。加えて、米国カリフォルニア州サンタクララに本社をおくインテルコーポレーションから入手可能なPCIエクスプレス(登録商標)アーキティチャのような他の種類のI/Oインターコネクトトポロジーを利用してもよい。
PCIバス730を、オーディオデバイス732及び1つ以上のディスクドライブ734と連結してもよい。また、他のデバイスをPCIバス730と連結させてもよい。加えて、CPU708及びMCH714を組み合わせて、1つのチップを形成してもよい。さらに、他の実施形態では、MCH714内に、グラフィックスアクセルレーター722を配置してもよい。
さらに、様々な実施形態において、他の周辺機器をPCH726と連結させてもよく、そのような周辺機器としては、例えば、IDE(integrated drive electronics)又はSCSI(small computer system interface)ハードドライブ、USB(Uiversal serial bus)ポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー(登録商標)ディスクドライブ、デジタルアウトプットサポート(例えば、デジタルビデオインターフェース(DVI))等が挙げられる。コンピューティングデバイス702は、揮発性及び/又は不揮発性メモリを含んでもよい。
本明細書において、"論理命令(ロジックインストラクション)"という言葉は、1つ以上の論理オペレーションを実行するために1つ以上の機械が理解可能な表現に関して使用されている。例えば、論理命令は、1つ以上のデータオブジェクトについて1つ以上のオペレーションを実行するためのプロセッサコンパイラが翻訳可能な命令を含む。しかしながら、これは単なる機械可読命令の一例に過ぎず、実施形態はこの点に関して限定されない。
本明細書において、"機械可読媒体"という言葉は、1つ以上の機械が理解可能な表現を保持可能なメディアに関して使用されている。例えば、コンピュータ可読媒体は、コンピュータ可読命令又はデータを格納する1つ以上の記憶デバイスを含む。そのような記憶デバイスとしては、例えば、光学、磁気又は半導体記憶媒体が含まれる。しかしながら、これは、コンピュータ可読媒体の単なる一例に過ぎず、実施形態はこの点に関して限定されない。
本明細書において、"論理(ロジック)"という言葉は、1つ以上の論理オペレーションを実行するための構造に関して使用されている。例えば、論理は、1つ以上の入力信号に基づいて1つ以上の出力信号を供給する回路を含む。このような回路としては、デジタル入力を受信してデジタル出力を供給する有限状態機械、又は1つ以上のアナログ信号に応じて1つ以上のアナログ出力信号を提供する回路を含む。このような回路は、ASIC(application specific integrated circuit)又はFPGA(field programmable gate array)に設けられていてもよい。また、論理は、メモリに格納される機械可読命令を含んでもよく、機械可読命令を実行する処理回路と共に提供されていてもよい。しかしながら、これらは、論理を提供する構造の単なる一例に過ぎず、実施形態はこの点に関して限定されない。
本明細書に記載された方法のいくつかを、コンピュータ可読媒体における論理命令として具現化してもよい。プロセッサにおいて実行される場合、論理命令は、プロセッサを上述のような方法を実装する専用機械としてプログラムさせる。本明細書に記載された方法を実行する論理命令によって、プロセッサが構成される場合、プロセッサは、上述の方法を実行する構造によって構成される。また、本明細書に記載された方法は、例えば、FPGAやASICにおける論理に要約されていてもよい。
本明細書の記載及び特許請求の範囲において"連結された(coupled)"及び"接続された(connected)"、若しくはこれらの派生語が使用されている。特定の実施形態において、"接続された"という言葉は、2つ以上の要素が直接物理的に又は電気的に互いに接触していることを意味する。一方、"連結された"という言葉も、2つ以上の要素が直接物理的に又は電気的に接触していることを意味すると同時に、直接互いに接続されていないが互いに協働又は相互作用する関係にあることも意味する。
また、本明細書において、本発明の「一実施形態」又は「ある実施形態」との言葉は、実施形態に関連する特定の特徴、構造及び特性が、少なくとも本発明の実施形態の一つに含まれていることを意味する。したがって、本明細書中の様々な箇所で使用されている「一実施形態において」という表現は、同一の実施形態を意味している場合もあるが、示していない場合もある。
実施形態が特定の構造的な特徴及び/又は方法的な動作として説明されたが、特許請求の範囲に含まれる特徴は、上述した特定の構造又は動作に限定されるものではない。むしろ、特定の特徴や動作は、特許請求の範囲の技術的特徴を実装する形態例として開示されているものである。

Claims (25)

  1. 電子デバイスにおいてメディアストリームを処理する方法であって、
    前記電子デバイスの電力制御ユニットにおいて、前記電子デバイスの第1プロセッシングユニットの電力状態予測モデルを構築する段階と、
    前記予測モデルを用いて、前記電子デバイスの第2プロセッシングユニットの活動を、前記第1プロセッシングユニットの活動周期と同期させる段階と
    を備える方法。
  2. 前記電子デバイスの電力制御ユニットにおいて、第1プロセッシングユニットの電力状態予測モデルを構築する前記段階は、
    前記電子デバイスにおいて、動画ストリームの再生を開始する段階と、
    前記電力制御ユニットにおいて、前記動画ストリームの再生の間の前記第1プロセッシングユニットにおける状態遷移を監視する段階と、
    前記状態遷移と関連付けられたタイミング情報を使用して、前記第1プロセッシングユニットの前記電力状態予測モデルを構築する段階とを有する請求項1に記載の方法。
  3. 前記予測モデルを用いて、前記電子デバイスにおけるグラフィックスプロセッシングユニットの活動を、前記第1プロセッシングユニットの活動周期と同期させる前記段階は、
    グラフィックスフレームの処理の間は、前記第2プロセッシングユニットの実行を中断する段階と、
    前記グラフィックスフレームに関連付けられた状態情報を記憶する段階とを有する請求項1に記載の方法。
  4. 前記予測モデルを用いて、前記電子デバイスにおけるグラフィックスプロセッシングユニットの活動を、前記第1プロセッシングユニットの活動周期と同期させる前記段階は、
    前記第1プロセッシングユニットが低電力状態からアクティブ状態へと遷移する場合に、前記グラフィックスプロセッシングユニットをアクティブ状態とする段階をさらに有する請求項1に記載の方法。
  5. 前記第2プロセッシングユニットにおいて動画ストリームを処理する段階と、
    前記予測モデルが、前記第1プロセッシングユニットが低電力状態に入ることを示した場合に、前記第2プロセッシングユニットの実行を中断する段階とをさらに備える請求項4に記載の方法。
  6. 前記電力制御ユニットにおいて、前記第2プロセッシングユニットの動画処理レートを監視する段階と、
    前記動画処理レートが予め定められた閾値を下回った場合に、前記第2プロセッシングユニットをアクティブ状態にする段階とをさらに備える請求項3に記載の方法。
  7. 前記電子デバイスにおいて動作するオペレーティングシステムからのティックにより、前記第1プロセッシングユニットを周期的にアクティブ状態とする請求項1に記載の方法。
  8. 中央演算処理装置の電力状態予測モデルを構築し、前記予測モデルを用いて、電子デバイスにおけるグラフィックスプロセッシングユニットの活動を、前記中央演算処理装置の活動周期と同期させる論理を備える装置。
  9. 前記電子デバイスにおいて動画ストリームの再生を開始し、
    前記電子デバイスの電力制御ユニットにおいて、前記動画ストリームの再生の間の前記中央演算処理装置の状態遷移を監視し、
    前記状態遷移と関連付けられたタイミング情報を使用して、前記中央演算処理装置の前記電力状態予測モデルを構築する論理をさらに備える請求項8に記載の装置。
  10. グラフィックスフレームの処理の間は、前記グラフィックスプロセッシングユニットの実行を中断し、
    前記グラフィックスフレームに関連付けられた状態情報を記憶する論理をさらに含む請求項8に記載の装置。
  11. 前記中央演算処理装置が低電力状態からアクティブ状態へと遷移する場合に、前記グラフィックスプロセッシングユニットをアクティブ状態とする論理をさらに含む請求項8に記載の装置。
  12. 前記グラフィックスプロセッシングユニットにおいて動画ストリームを処理し、
    前記予測モデルが、前記中央演算処理装置が低電力状態に入ることを示した場合に、前記グラフィックスプロセッシングユニットの実行を中断する論理をさらに含む請求項8に記載の装置。
  13. 前記電子デバイスの電力制御ユニットにおいて、前記グラフィックスプロセッシングユニットの動画処理レートを監視し、
    前記動画処理レートが予め定められた閾値を下回った場合に、前記グラフィックスプロセッシングユニットをアクティブ状態にする論理をさらに含む請求項8に記載の装置。
  14. 前記中央演算処理装置は、オペレーティングシステムからのティックにより、周期的にアクティブ状態とされる請求項8に記載の装置。
  15. コンピュータ可読媒体に格納される論理命令を備えるコンピュータプログラム物品であって、
    前記論理命令は、プロセッシングデバイスによって実行されると、プロセッサを、オペレーションの実行により電子デバイスにおけるメディアストリームを処理するよう設定し、
    前記オペレーションは、
    前記電子デバイスの電力制御ユニットにおいて、前記電子デバイスにおける中央演算処理装置の電力状態予測モデルを構築する段階と、
    前記予測モデルを用いて、前記電子デバイスにおけるグラフィックスプロセッシングユニットの活動を、前記中央演算処理装置の活動周期と同期させる段階と
    を備えるコンピュータプログラム物品。
  16. 前記電子デバイスの電力制御ユニットにおいて、前記電子デバイスの中央演算処理装置の電力状態予測モデルを構築する前記段階は、
    前記電子デバイスにおいて、動画ストリームの再生を開始する段階と、
    前記電力制御ユニットにおいて、前記動画ストリームの再生の間の前記中央演算処理装置における状態遷移を監視する段階と、
    前記状態遷移と関連付けられたタイミング情報を使用して、前記中央演算処理装置の前記電力状態予測モデルを構築する段階とを有する請求項15に記載のコンピュータプログラム物品。
  17. 前記予測モデルを用いて、前記電子デバイスのグラフィックスプロセッシングユニットの活動を、前記中央演算処理装置の活動周期と同期させる前記段階は、
    グラフィックスフレームの処理の間は、前記グラフィックスプロセッシングユニットの実行を中断する段階と、
    前記グラフィックスフレームに関連付けられた状態情報を記憶する段階とを有する請求項15に記載のコンピュータプログラム物品。
  18. 前記予測モデルを用いて、前記電子デバイスにおけるグラフィックスプロセッシングユニットの活動を、前記中央演算処理装置の活動周期と同期させる前記段階は、
    前記中央演算処理装置が低電力状態からアクティブ状態へと遷移する場合に、前記グラフィックスプロセッシングユニットをアクティブ状態とする段階をさらに有する請求項17に記載のコンピュータプログラム物品。
  19. 前記グラフィックスプロセッシングユニットにおいて動画ストリームを処理する段階と、
    前記予測モデルが、前記中央演算処理装置が低電力状態に入ることを示した場合に、前記グラフィックスプロセッシングユニットの実行を中断する段階とをさらに備える請求項18に記載のコンピュータプログラム物品。
  20. 前記電力制御ユニットにおいて、前記グラフィックスプロセッシングユニットの動画処理レートを監視する段階と、
    前記動画処理レートが予め定められた閾値を下回った場合に、前記グラフィックスプロセッシングユニットをアクティブ状態にする段階とをさらに備える請求項17に記載のコンピュータプログラム物品。
  21. 前記電子デバイスにおいて動作するオペレーティングシステムからのティックにより、前記中央演算処理装置を周期的にアクティブ状態とする請求項15に記載のコンピュータプログラム物品。
  22. 中央演算処理装置と
    グラフィックスプロセッシングユニットと、
    電力制御ユニットと
    を備える電子デバイスであって、
    前記電力制御ユニットは、
    前記電子デバイスにおける前記中央演算処理装置の電力状態予測モデルを構築し、前記予測モデルを使用して、前記電子デバイスにおける前記グラフィックスプロセッシングユニットの活動と、前記中央演算処理装置の活動周期とを同期させる論理を有する電子デバイス。
  23. 前記電力制御ユニットは、
    前記電子デバイスにおいて動画ストリームの再生を開始し、前記電力制御ユニットにおいて、前記動画ストリームの再生の間の前記中央演算処理装置の状態遷移を監視し、
    前記状態遷移と関連付けられたタイミング情報を使用して、前記中央演算処理装置の前記電力状態予測モデルを構築する論理をさらに有する請求項22に記載の電子デバイス。
  24. 前記電力制御ユニットは、
    グラフィックスフレームの処理の間は、前記グラフィックスプロセッシングユニットの実行を中断し、前記グラフィックスフレームに関連付けられた状態情報を記憶する論理をさらに有する請求項22に記載の電子デバイス。
  25. 前記電力制御ユニットは、
    前記中央演算処理装置が、低電力状態からアクティブ状態へと遷移した場合に、前記グラフィックスプロセッシングユニットをアクティブ状態とする論理をさらに有する請求項22に記載の電子デバイス。
JP2010263410A 2009-12-23 2010-11-26 同期メディア処理 Expired - Fee Related JP5021804B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/655,124 US8279213B2 (en) 2009-12-23 2009-12-23 Synchronized media processing
US12/655,124 2009-12-23

Publications (2)

Publication Number Publication Date
JP2011238206A true JP2011238206A (ja) 2011-11-24
JP5021804B2 JP5021804B2 (ja) 2012-09-12

Family

ID=44150393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010263410A Expired - Fee Related JP5021804B2 (ja) 2009-12-23 2010-11-26 同期メディア処理

Country Status (6)

Country Link
US (1) US8279213B2 (ja)
JP (1) JP5021804B2 (ja)
KR (1) KR101235513B1 (ja)
CN (1) CN102157182B (ja)
DE (1) DE102010053298A1 (ja)
TW (1) TWI507992B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014109919A (ja) * 2012-12-03 2014-06-12 Nec Personal Computers Ltd 情報処理装置、その制御方法、及びプログラム
JP2014167781A (ja) * 2013-02-28 2014-09-11 Toshiba Corp 情報処理装置、デバイス制御方法及びプログラム

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8607083B2 (en) * 2010-04-01 2013-12-10 Intel Corporation Method and apparatus for interrupt power management
US8452997B2 (en) * 2010-04-22 2013-05-28 Broadcom Corporation Method and system for suspending video processor and saving processor state in SDRAM utilizing a core processor
US8924752B1 (en) 2011-04-20 2014-12-30 Apple Inc. Power management for a graphics processing unit or other circuit
WO2013011353A1 (en) * 2011-07-20 2013-01-24 Freescale Semiconductor, Inc. Processing apparatus and method of synchronizing a first processing unit and a second processing unit
US10817043B2 (en) * 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
US8856566B1 (en) 2011-12-15 2014-10-07 Apple Inc. Power management scheme that accumulates additional off time for device when no work is available and permits additional power consumption by device when awakened
WO2013097071A1 (en) * 2011-12-26 2013-07-04 Intel Corporation Direct link synchronization communication between co-processors
US9390461B1 (en) 2012-05-08 2016-07-12 Apple Inc. Graphics hardware mode controls
US9035956B1 (en) 2012-05-08 2015-05-19 Apple Inc. Graphics power control with efficient power usage during stop
US9250665B2 (en) 2012-06-07 2016-02-02 Apple Inc. GPU with dynamic performance adjustment

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659939A (ja) * 1992-08-10 1994-03-04 Fujitsu Ltd 並列計算機のシミュレーション方法
JPH10111815A (ja) * 1996-08-13 1998-04-28 Nec Corp デバッグシステム
JP2007316940A (ja) * 2006-05-25 2007-12-06 Sony Computer Entertainment Inc マルチプロセッサシステム、ライブラリモジュール、および描画処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7564810B2 (en) 2002-05-08 2009-07-21 Microsoft Corporation Method and system for managing power consumption of a network interface module in a wireless computing device
US7080271B2 (en) * 2003-02-14 2006-07-18 Intel Corporation Non main CPU/OS based operational environment
JP3919740B2 (ja) * 2003-07-30 2007-05-30 株式会社ソニー・コンピュータエンタテインメント 回路動作制御装置および情報処理装置
JP2004192656A (ja) * 2004-01-30 2004-07-08 Fujitsu Ltd 携帯情報機器及びコンピュータシステム
US7949887B2 (en) * 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
US8284205B2 (en) * 2007-10-24 2012-10-09 Apple Inc. Methods and apparatuses for load balancing between multiple processing units

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659939A (ja) * 1992-08-10 1994-03-04 Fujitsu Ltd 並列計算機のシミュレーション方法
JPH10111815A (ja) * 1996-08-13 1998-04-28 Nec Corp デバッグシステム
JP2007316940A (ja) * 2006-05-25 2007-12-06 Sony Computer Entertainment Inc マルチプロセッサシステム、ライブラリモジュール、および描画処理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014109919A (ja) * 2012-12-03 2014-06-12 Nec Personal Computers Ltd 情報処理装置、その制御方法、及びプログラム
JP2014167781A (ja) * 2013-02-28 2014-09-11 Toshiba Corp 情報処理装置、デバイス制御方法及びプログラム

Also Published As

Publication number Publication date
JP5021804B2 (ja) 2012-09-12
TW201135599A (en) 2011-10-16
TWI507992B (zh) 2015-11-11
KR101235513B1 (ko) 2013-02-21
US8279213B2 (en) 2012-10-02
DE102010053298A1 (de) 2011-07-14
CN102157182B (zh) 2015-06-24
US20110148890A1 (en) 2011-06-23
CN102157182A (zh) 2011-08-17
KR20110073363A (ko) 2011-06-29

Similar Documents

Publication Publication Date Title
JP5021804B2 (ja) 同期メディア処理
JP4376897B2 (ja) プロセッサ電力状態を考慮するメモリコントローラ
US8145928B2 (en) Methods and systems for power management in a data processing system
US9529646B2 (en) Power-efficient interaction between multiple processors
US9104499B2 (en) System for minimizing resource latency between processor application states in a portable computing device by scheduling resource state set transitions
KR101677820B1 (ko) 스케줄링된 리소스 셋트 천이들을 이용하여 휴대용 컴퓨팅 디바이스에 대한 워크 로드 추정을 통한 전력 절약
JP2002543486A (ja) 集積デバイスを低電力状態からパワーアップする方法および装置
CN104024980A (zh) 连接的待机睡眠状态
US20140164661A1 (en) Methods and Systems for Time Keeping in a Data Processing System
EP3134805B1 (en) Latency-based power mode units for controlling power modes of processor cores, and related methods and systems
US9223384B2 (en) Synthesizing intermediate performance levels in integrated circuits, and related processor systems, methods, and computer-readable media
US20100023662A1 (en) Bus mastering method
AU2011218741A1 (en) Methods and systems for power management in a data processing system

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120614

R150 Certificate of patent or registration of utility model

Ref document number: 5021804

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees