JPH0433132A - マイクロコンピユータの時計用クロツク発生回路 - Google Patents
マイクロコンピユータの時計用クロツク発生回路Info
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- JPH0433132A JPH0433132A JP2139407A JP13940790A JPH0433132A JP H0433132 A JPH0433132 A JP H0433132A JP 2139407 A JP2139407 A JP 2139407A JP 13940790 A JP13940790 A JP 13940790A JP H0433132 A JPH0433132 A JP H0433132A
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- 230000010355 oscillation Effects 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータ、特にＣＰＤＲＡＭ、
ＲＯＭ、メインクロック発振回路等を１個のチップに形
成したシングルチップマイクロコンピュータに関し、特
に５ＴＯＰ命令実行時の消費電流測定を速く行える時計
用クロック発生回路を提供するものである。
ＲＯＭ、メインクロック発振回路等を１個のチップに形
成したシングルチップマイクロコンピュータに関し、特
に５ＴＯＰ命令実行時の消費電流測定を速く行える時計
用クロック発生回路を提供するものである。
第２図は従来のシングルチップマイクロコンピュータに
おいて、メインクロックとは別に時計用３２．７６８
ＫＨｚなどの低周波発振回路を備えた場合の時計用クロ
ック発生回路の構成を示す回路図である。
おいて、メインクロックとは別に時計用３２．７６８
ＫＨｚなどの低周波発振回路を備えた場合の時計用クロ
ック発生回路の構成を示す回路図である。
図において、１はＣＰＵ動作電圧ＶＤＤを低電圧に変換
する降圧レギュレータで、高抵抗２、入力値が他のＰチ
ャネルＭＯ８）ランジスタよ抄低いエンハンスメントＰ
チャネルＭＯ８）？ン／スタ３、及びエンハンスメント
ＰチャネルＭＯＳトランジスタ４〜８、エンハンヌメン
）ＮチャネルＭＯ８）ヲンジスタ９〜１３、位相補償用
キャハシタ１４より構成されている。１５は発振回路で
、エンハンスメントＰチャネルＭＯ８）ランジヌタ１６
、上記３と同じ他のＰチャネルＭＯ８）フンジスタより
入力 値の低いエンハンスメントＰチャネルＭＯ８）フ
ンジスタ１７、エンハンスメントＮチャネルＭＯ８）ヲ
ンジヌタ１８．１９によりＣＭＯ８ＮＡＮＤゲートが構
成されている。その一方の入力にはパッド２０が、出力
には出力バッド２１が接続されている。又、他の１つの
入力にはＣＰＵからの５ＴＯＰ信号が接続されている。
する降圧レギュレータで、高抵抗２、入力値が他のＰチ
ャネルＭＯ８）ランジスタよ抄低いエンハンスメントＰ
チャネルＭＯ８）？ン／スタ３、及びエンハンスメント
ＰチャネルＭＯＳトランジスタ４〜８、エンハンヌメン
）ＮチャネルＭＯ８）ヲンジスタ９〜１３、位相補償用
キャハシタ１４より構成されている。１５は発振回路で
、エンハンスメントＰチャネルＭＯ８）ランジヌタ１６
、上記３と同じ他のＰチャネルＭＯ８）フンジスタより
入力 値の低いエンハンスメントＰチャネルＭＯ８）フ
ンジスタ１７、エンハンスメントＮチャネルＭＯ８）ヲ
ンジヌタ１８．１９によりＣＭＯ８ＮＡＮＤゲートが構
成されている。その一方の入力にはパッド２０が、出力
には出力バッド２１が接続されている。又、他の１つの
入力にはＣＰＵからの５ＴＯＰ信号が接続されている。
、２２．２３はそれぞれエンハンスメントＰチャネルＭ
Ｏ８）フンジスタ２４．２５及ヒエンハンスメントＮチ
ヤネルＶＯＳトランジスタ２６，２７より成るｃｖｏｓ
インバータで、発振回路１５からの出力のバッファとし
て機能するもの及び反転信号を得るためのものである。
Ｏ８）フンジスタ２４．２５及ヒエンハンスメントＮチ
ヤネルＶＯＳトランジスタ２６，２７より成るｃｖｏｓ
インバータで、発振回路１５からの出力のバッファとし
て機能するもの及び反転信号を得るためのものである。
発信回路１５、ｃｖｏｓインバータ２２．２３にはすべ
て降圧レギュレータ１の出力であるＶｏｕ７の電圧が供
給されている。２８はレベルシフト回路で、エンハンス
メントＰチャネルＭＯ８）ランジスタ２９．３０及ヒエ
ンハンヌメントＮチヤ＄ル１ｊＯ８）ｊ：／ジメタ３１
、３２より構成されている。またトランジスタ２９
、３０のソースにハ、エンハンスメントＰチャネルＭＯ
８）フンジスタ３７のドレインが接続されており、トラ
ンジスタ２９のドレインにはトランジスタ３１のドレイ
ンとトランジスタ３０のゲートがトランジスタ３０のド
レインにはトランジスタ３２のドレインとトランジスタ
２９のゲート、及びエンハンスメントＮチャネルＭＯ８
）ヲンジスタ３９のドレインが接続されている。トラン
ジスタ３１のゲートにはインバータ２３の出力がインバ
ータ３２のゲートにはインバータ２２の出力が接続され
、トランジスタ３１．３２のソースは接地されている。
て降圧レギュレータ１の出力であるＶｏｕ７の電圧が供
給されている。２８はレベルシフト回路で、エンハンス
メントＰチャネルＭＯ８）ランジスタ２９．３０及ヒエ
ンハンヌメントＮチヤ＄ル１ｊＯ８）ｊ：／ジメタ３１
、３２より構成されている。またトランジスタ２９
、３０のソースにハ、エンハンスメントＰチャネルＭＯ
８）フンジスタ３７のドレインが接続されており、トラ
ンジスタ２９のドレインにはトランジスタ３１のドレイ
ンとトランジスタ３０のゲートがトランジスタ３０のド
レインにはトランジスタ３２のドレインとトランジスタ
２９のゲート、及びエンハンスメントＮチャネルＭＯ８
）ヲンジスタ３９のドレインが接続されている。トラン
ジスタ３１のゲートにはインバータ２３の出力がインバ
ータ３２のゲートにはインバータ２２の出力が接続され
、トランジスタ３１．３２のソースは接地されている。
レヘ／Ｌ’シフト回路２８の出力はＣＭＯＳインバータ
３３のバッファを介して時計用クロック−ｃｌ、にとな
る。
３３のバッファを介して時計用クロック−ｃｌ、にとな
る。
ＰチャネルＭＯ８）フンジヌタ３７はソースがＣＰＵ動
作電圧ＶＤＤに接続され、又ゲートにはＣＰＵからの５
ＴＯＰ信号がＣＭＯＳインバータ３８で反転された信号
が入力されている。ＮチャネルＭＯ８）ツンジヌタ３９
はソースが接地され、ゲートには上記５ＴＯＰ信号がＣ
ＭＯＳインバータ４０で反転された信号が接続されてい
る。
作電圧ＶＤＤに接続され、又ゲートにはＣＰＵからの５
ＴＯＰ信号がＣＭＯＳインバータ３８で反転された信号
が入力されている。ＮチャネルＭＯ８）ツンジヌタ３９
はソースが接地され、ゲートには上記５ＴＯＰ信号がＣ
ＭＯＳインバータ４０で反転された信号が接続されてい
る。
次に動作について説明する。降圧レギュレータ１は高抵
抗２、及びＰチャネルＭＯ８）フンジスタ４．５、それ
よ抄も低い入力 値を持つＰチャネルＭＯ８）フンジス
タ３、ＮチャネルＭＯＳトランジスタ９．１０より成る
定電圧発生回路３４と、ＰチャネルＭＯ８）ランジスタ
ロ、７，８チャネルＭＯ８）ランジヌタ１１．１２．１
３より成るオペアンプ３５、及び電流供給用トランジス
タ８、及び位相補償コンデンサ１４より構成されている
。
抗２、及びＰチャネルＭＯ８）フンジスタ４．５、それ
よ抄も低い入力 値を持つＰチャネルＭＯ８）フンジス
タ３、ＮチャネルＭＯＳトランジスタ９．１０より成る
定電圧発生回路３４と、ＰチャネルＭＯ８）ランジスタ
ロ、７，８チャネルＭＯ８）ランジヌタ１１．１２．１
３より成るオペアンプ３５、及び電流供給用トランジス
タ８、及び位相補償コンデンサ１４より構成されている
。
ＰチャネルＭＯＳトランジスタ４の入力 値をＶＴＨＰ
、 ＰチャネルＭＯＳトランジスタ３の入力値を〜置Ｐ
Ｌとすると、高抵抗２の両端にはΔＶ置Ｐ＝（ＶＴＥＩ
Ｐ−マＴＨＰＬ）の電圧が発生し、トランジスタ５９
Ｋ ｊＶＴＨＰ／Ｒの定電流が流れる。ベチャネルＭＯ
８）フンジヌタ９の入力 値をＶＴＨＮとすると、Ｐチ
ャネルＭＯ８）フンジスタ５の入力 値はマＴＨＰであ
るから、この電流により接続点３６にはマｏ −ＶＴＨ
Ｎ ＋ ＶＴＨＰの電圧が発生し、これがオペアンプ３
５に入力されている。このオペアンプ３５ハ位相補償用
コンデンサ１４を介して負帰還がかけられており、又そ
の発生電圧がゲートに入力されているＰチャネルＭＯＳ
トフンジヌタ８により、安定した定電圧出力ＶｏｕＴ（
＝ＶＴＨＮ ＋ＶＴＨＰ）が発生しテイル。
、 ＰチャネルＭＯＳトランジスタ３の入力値を〜置Ｐ
Ｌとすると、高抵抗２の両端にはΔＶ置Ｐ＝（ＶＴＥＩ
Ｐ−マＴＨＰＬ）の電圧が発生し、トランジスタ５９
Ｋ ｊＶＴＨＰ／Ｒの定電流が流れる。ベチャネルＭＯ
８）フンジヌタ９の入力 値をＶＴＨＮとすると、Ｐチ
ャネルＭＯ８）フンジスタ５の入力 値はマＴＨＰであ
るから、この電流により接続点３６にはマｏ −ＶＴＨ
Ｎ ＋ ＶＴＨＰの電圧が発生し、これがオペアンプ３
５に入力されている。このオペアンプ３５ハ位相補償用
コンデンサ１４を介して負帰還がかけられており、又そ
の発生電圧がゲートに入力されているＰチャネルＭＯＳ
トフンジヌタ８により、安定した定電圧出力ＶｏｕＴ（
＝ＶＴＨＮ ＋ＶＴＨＰ）が発生しテイル。
発振回路１５はＶｏｕ７の電圧によって、バンド２０．
２１に発振素子を接続することで発振を行う。この発振
出力は同じ（Ｖｏｕ７により動作するＣＭＯＳインバー
タ２２．２３によりバッファリング、反転されレベルシ
フト回路２８に入力される。レベルシフト回路２８によ
りＶｏｕ７からＶＤＤへと昇圧された発振出力がｃｖｏ
ｓインバータ３３でバッファリングされ、供給される。
２１に発振素子を接続することで発振を行う。この発振
出力は同じ（Ｖｏｕ７により動作するＣＭＯＳインバー
タ２２．２３によりバッファリング、反転されレベルシ
フト回路２８に入力される。レベルシフト回路２８によ
りＶｏｕ７からＶＤＤへと昇圧された発振出力がｃｖｏ
ｓインバータ３３でバッファリングされ、供給される。
尚、発振回路１５はＣＰＵからの５ＴＯＰ命令実行信号
ｉ］により発振が停止し、又この時ＰチャネルＭＯ８）
ヲンジヌタ３７ニ！！：ｌ、降圧レギュレータ１、レベ
ルシフ）回路２８へ供給されるＣＰＵ動作電作電圧ＶＤ
Ｄがカットされる。これにより定電圧発生回路３４で不
要に消費される定電流が流れなくなり、５ＴＯＰ状！！
における消費電流が低減される。又ＣＭＯＳインバータ
３３のゲートはＮチャネルＭＯ８）ランジヌタ３９によ
り接地レベルに固定される為、インバータ３３に不要な
貫通電流が流れることはない。
ｉ］により発振が停止し、又この時ＰチャネルＭＯ８）
ヲンジヌタ３７ニ！！：ｌ、降圧レギュレータ１、レベ
ルシフ）回路２８へ供給されるＣＰＵ動作電作電圧ＶＤ
Ｄがカットされる。これにより定電圧発生回路３４で不
要に消費される定電流が流れなくなり、５ＴＯＰ状！！
における消費電流が低減される。又ＣＭＯＳインバータ
３３のゲートはＮチャネルＭＯ８）ランジヌタ３９によ
り接地レベルに固定される為、インバータ３３に不要な
貫通電流が流れることはない。
従来の時計用クロック発生回路は以上の様に５ＴＯＰ状
態での消費電流を減らす構成になっているが、電圧供給
フィン４１．４２の配線容量Ｃ８Ｉ 、 Ｃ８２に充電
された電圧により、ＶＤＤをカットして本すぐには消費
電流が減らず、量産テストの５ＴＯＰ状態消費電流テス
ト時など電流値が下がるのに数秒を要し、量産テストの
スループットを著しく低下させるという問題点があった
。
態での消費電流を減らす構成になっているが、電圧供給
フィン４１．４２の配線容量Ｃ８Ｉ 、 Ｃ８２に充電
された電圧により、ＶＤＤをカットして本すぐには消費
電流が減らず、量産テストの５ＴＯＰ状態消費電流テス
ト時など電流値が下がるのに数秒を要し、量産テストの
スループットを著しく低下させるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、５ＴＯＰ命令実行時ＣＰＵ動作電圧ＶＤＤが
カットされると同時に消費電流も低減する時計用クロッ
ク発振回路を得ることを目的とする。
たもので、５ＴＯＰ命令実行時ＣＰＵ動作電圧ＶＤＤが
カットされると同時に消費電流も低減する時計用クロッ
ク発振回路を得ることを目的とする。
この発明に係る時計用クロック発生回路は、５ＴＯＰ命
令実行時降圧レギュレータ回路とレベルシフタ回路へＣ
ＰＵ動作電圧を供給するフィン及び降圧レギュレータ回
路の低電圧出カラインを接地電位に接続する手段を備え
ることによって、配線容量により充電された電荷を強制
的に放電するようにしたものである、 〔作用〕 この発明における時計用クロック発生回路は、５ＴＯＰ
命令実行時消費電流がすぐ忙減り安定する為、テスト時
など安定時間待ちを行う必要がなく量産テスト時のスル
ーグツトが向上する。
令実行時降圧レギュレータ回路とレベルシフタ回路へＣ
ＰＵ動作電圧を供給するフィン及び降圧レギュレータ回
路の低電圧出カラインを接地電位に接続する手段を備え
ることによって、配線容量により充電された電荷を強制
的に放電するようにしたものである、 〔作用〕 この発明における時計用クロック発生回路は、５ＴＯＰ
命令実行時消費電流がすぐ忙減り安定する為、テスト時
など安定時間待ちを行う必要がなく量産テスト時のスル
ーグツトが向上する。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるマイクロコンピュー
タの時計用クロック発生回路の構成を示した回路図であ
る。図中符号１〜４２は前記従来のものと全く同一につ
きその説明は省略する。
タの時計用クロック発生回路の構成を示した回路図であ
る。図中符号１〜４２は前記従来のものと全く同一につ
きその説明は省略する。
図において、４３．４４はエンハンスメントＮチャネル
ＭＯＳトランジスタで、トランジスタ４３のドレインハ
降圧しギュレータルベルシフト回路２８へのＣＰＵ動作
電圧ＶＤＤ供給ライン４１へ、トランジスタ４４のドレ
インは降圧レギュレータ１の低電圧出カライン４２にそ
れぞれ接続されている。そしてトランジスタ４３ 、４
４共ソースは接地されており、又ゲートには５ＴＯＰ命
令寮行信号５ＴＯＰがＣＭＯＳインバータ４５で反転さ
れた信号が接続されている。
ＭＯＳトランジスタで、トランジスタ４３のドレインハ
降圧しギュレータルベルシフト回路２８へのＣＰＵ動作
電圧ＶＤＤ供給ライン４１へ、トランジスタ４４のドレ
インは降圧レギュレータ１の低電圧出カライン４２にそ
れぞれ接続されている。そしてトランジスタ４３ 、４
４共ソースは接地されており、又ゲートには５ＴＯＰ命
令寮行信号５ＴＯＰがＣＭＯＳインバータ４５で反転さ
れた信号が接続されている。
次に動作について説明する。
５ＴＯＰ命令実行時、肝）信号ａ”Ｌ”となりＰチャネ
ルＭＯ８）ランジスタ３７のゲートには＃Ｈ１が入力さ
れる為、電源供給ライン４１へのＣＰＵ動作電圧ＶＤＤ
はカットされる。又それにより電源供給フィン４２の低
電圧も発生しなくなる。同時に、ＮチャネルＭｏＳトラ
ンジスタ４３．４４バーｔのゲートに＃Ｈ＃が入力され
オン状態となり、これにより電源供給ライン４１，４２
は接地電位と接続される。
ルＭＯ８）ランジスタ３７のゲートには＃Ｈ１が入力さ
れる為、電源供給ライン４１へのＣＰＵ動作電圧ＶＤＤ
はカットされる。又それにより電源供給フィン４２の低
電圧も発生しなくなる。同時に、ＮチャネルＭｏＳトラ
ンジスタ４３．４４バーｔのゲートに＃Ｈ＃が入力され
オン状態となり、これにより電源供給ライン４１，４２
は接地電位と接続される。
尚、上記実施例ではＮチャネルＭＯ８）フンジ、に５’
４３．４４のゲートにＣＭＯＳインバータ４５を接続し
た場合を示したが、トランジスタ４３．４４のゲートに
入力される「フ信号の反転信号をＶＯＳトフンジスタの
ゲートに入力されている信号と共用しても同等の効果を
奏する。
４３．４４のゲートにＣＭＯＳインバータ４５を接続し
た場合を示したが、トランジスタ４３．４４のゲートに
入力される「フ信号の反転信号をＶＯＳトフンジスタの
ゲートに入力されている信号と共用しても同等の効果を
奏する。
又、降圧レギュレータ回路１、レベルシフト回路２８、
発振回路１５もあくまで一実施例であり、例えばＩＩＥ
レギュレータの出力を２段以上に切り換える発振回路を
ＣＭＯＳインバータとし入力を１Ｌ＃レベルに固定する
ことで発振を停止させる等の改良も可能である。
発振回路１５もあくまで一実施例であり、例えばＩＩＥ
レギュレータの出力を２段以上に切り換える発振回路を
ＣＭＯＳインバータとし入力を１Ｌ＃レベルに固定する
ことで発振を停止させる等の改良も可能である。
［発明の効果］
以上のようにこの発明によれば、時計用クロック発生回
路は５ＴＯＰ状態において降圧レギュレータに供給され
る動作電源電圧をカットする手段、及び電源供給フィン
を強制的に接地電位へ接続する手段を備えたので、５Ｔ
ＯＰ状態での消費電流がすげやく低減され、テスト時の
安定待ちが不要となることで量産テストのスループット
を大幅に向上できる効果がある。
路は５ＴＯＰ状態において降圧レギュレータに供給され
る動作電源電圧をカットする手段、及び電源供給フィン
を強制的に接地電位へ接続する手段を備えたので、５Ｔ
ＯＰ状態での消費電流がすげやく低減され、テスト時の
安定待ちが不要となることで量産テストのスループット
を大幅に向上できる効果がある。
第１図はこの発明の一実施例による時計用クロック発生
回路の回路図、第２図は従来の時計用りロック発生回路
の回路図である。 １・・・降圧レギュレータ回路、２・・−高抵抗、３〜
１３．１６〜１９．２４〜２７．２９〜３２．３７．３
９．４３．４４・・・ＭＯＳ）？ンジスタ、１４・・・
位相補償用コンデンサ、１５・・発振回路、２０・−・
時計発振入力パッド、２１・・・時計発振出力パッド、
２２．２３．３３．３８，４５・・・ｃｖｏｓインバー
タ、２８・−・レベルシフト回路、３４・・・定電圧発
生回路、３５・・・オペアンプ。 尚、図中、同一符号は同一、又は相当部分を示す。
回路の回路図、第２図は従来の時計用りロック発生回路
の回路図である。 １・・・降圧レギュレータ回路、２・・−高抵抗、３〜
１３．１６〜１９．２４〜２７．２９〜３２．３７．３
９．４３．４４・・・ＭＯＳ）？ンジスタ、１４・・・
位相補償用コンデンサ、１５・・発振回路、２０・−・
時計発振入力パッド、２１・・・時計発振出力パッド、
２２．２３．３３．３８，４５・・・ｃｖｏｓインバー
タ、２８・−・レベルシフト回路、３４・・・定電圧発
生回路、３５・・・オペアンプ。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＣＰＵ動作電源の電圧を降圧して低電圧に変換する降圧
レギュレータ回路と、発振素子が接続される入力側のパ
ッドと出力側のパッドとを有し、上記降圧レギュレータ
回路の出力低電圧に基き発振する発振回路と、この発振
回路の出力を上記ＣＰＵ動作電源電圧まで昇圧するレベ
ルシフト回路と、ストップ命令の実行時に上記降圧レギ
ュレータ回路に供給される動作電源電圧をカットする手
段を備えたマイクロコンピュータの時計用クロック発生
回路において、ストップ命令実行時、上記降圧レギュレ
ータ回路への動作電源電圧供給ラインと降圧レギュレー
タの低電圧出力ラインを接地電位と接続する手段を備え
たことを特徴とするマイクロコンピュータの時計用クロ
ック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139407A JPH0433132A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータの時計用クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139407A JPH0433132A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータの時計用クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433132A true JPH0433132A (ja) | 1992-02-04 |
Family
ID=15244536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139407A Pending JPH0433132A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータの時計用クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433132A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267617A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6325715A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1990
- 1990-05-29 JP JP2139407A patent/JPH0433132A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267617A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6325715A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
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