KR19990053194A - 신호 천이 검출 회로 - Google Patents
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Abstract
본 발명은 신호 천이 검출을 위해 적은 수의 논리 소자를 사용하여 레이아웃 면적을 줄인 신호 천이 검출 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 입력 신호가 "로우"에서 "하이"로 천이하는 경우에만, 이를 감지하여 지연시키는 제1 수단; 상기 입력 신호가 "하이"에서 "로우"로 천이하는 경우에만, 이를 감지하여 지연시키는 제2 수단; 및 상기 제1 및 제2 수단으로부터의 출력 신호에 응답하여, 상기 입력 신호가 천이할 때 원 샷 펄스를 발생시키는 제3 수단을 포함한다.
Description
본 발명은 메모리 장치에 관한 것으로서, 특히 메모리 장치 내로 입력되는 신호의 천이를 검출하여 천이 신호를 발생하는 신호 천이 검출 회로에 관한 것이다.
일반적으로 신호 천이 검출 회로의 일예인 어드레스 천이 감지 회로(Address Transition Detector, 이하 ATD라 함)는, 입력 어드레스가 "하이(High)"에서 "로우(Low)"로, 혹은 "로우"에서 "하이"로 천이되는 때를 감지하여 작은 펄스폭을 갖는 파형을 ATD 출력신호로 내보내는 회로로, 이 ATD 출력신호는 메모리 장치에서 워드 라인(WORD LINE)을 특정 시간 동안만 동작시켜 전력 소비를 줄인다든지, 라이트(write) 동작 후 비트 라인을 이퀄라이즈(Equalize)시키는 데 사용되는 신호이다.
도 1은 종래의 일실시예인 ATD 회로를 도시한 것으로서, 어드레스를 입력받아 어드레스의 "로우"에서 "하이"로의 천이를 감지하는 로우 투 하이(Low To High) 감지부(100), 어드레스를 입력받아 어드레스의 "하이"에서 "로우"로의 천이를 감지하는 하이 투 로우(High To Low) 감지부(110) 및 상기 두 감지부로부터 받은 신호를 이용하여 ATD 신호를 출력하는 출력부(120)로 이루어지며, 도 2에 상기 도 1의 회로 동작 파형도가 도시되어 있다.
도 1 및 도 2를 참조하여 구체적으로 ATD 회로 동작을 살펴본다.
입력되는 어드레스가 "로우"에서 "하이"로 그리고 다시 "로우"로 천이할 경우에, 로우 투 하이 감지부(100)의 노드 1의 신호는 어드레스를 입력받아 두 개의 인버터(I1, I2)를 거친 신호이고, 노드 2의 신호는 노드 1의 신호를 다시 일정 시간 반전 지연한(101) 신호이다. 노드 5의 신호는 로우 투 하이 감지부(100)의 출력 신호로서, 노드 1의 신호 및 노드 2의 신호를 부정 논리곱하여 앞서 지연된 시간만큼의 펄스폭을 가지면서 "로우"에서 "하이"로의 어드레스 천이를 나타내는 원 샷 펄스(one shot pulse)이다. 하이 투 로우 감지부(110)의 노드 3의 신호는 어드레스를 입력받아 세 개의 인버터(I1, I3, I4)를 거친 신호이고, 노드 4의 신호는 노드 3의 신호를 다시 일정 시간 반전 지연한(111) 신호이다. 노드 6의 신호는 하이 투 로우 감지부(110)의 출력 신호로서 노드 3의 신호 및 노드 4의 신호를 부정 논리곱하여 앞서 지연된 시간만큼의 펄스폭을 가지면서 "하이"에서 "로우"로의 어드레스 천이를 나타내는 원 샷 펄스이다. 최종 ATD 신호는 노드 5 및 노드 6 의 신호를 부정 논리곱하여 "로우"에서 "하이"로의 천이 및 "하이"에서 "로우"로의 천이를 나타내게 된다.
이러한 종래의 ATD 회로의 문제점은 각 감지부(100, 110)가 다수의 논리 소자로 구성되어 전체 레이아웃(Layout) 시 큰 면적을 차지한다는 것이다. 예를 들어 128K × 8 의 구조를 갖는 메모리의 경우 어드레스의 수가 17개인데, 이때 각 어드레스에 대한 천이 감지를 위해서 17개의 ATD 회로가 필요하게 되어 이에 따른 전체 메모리의 면적에 큰 영향을 끼치게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 신호 천이 검출을 위해 적은 수의 논리 소자를 사용하여 레이아웃 면적을 줄인 신호 천이 검출 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 일실시예인 ATD 회로도.
도 2는 도 1 회로에 대한 동작 파형도.
도 3은 본 발명의 일실시예인 ATD 회로도.
도 4는 도 3 회로에 대한 동작 파형도.
* 도면의 주요 부분에 대한 설명
300 : 로우 투 하이(Low To High) 감지부
310 : 하이 투 로우(High To Low) 감지부
320 : 출력부
상기 목적을 달성하기 위한 본 발명은 입력 신호가 "로우"에서 "하이"로 천이하는 경우에만, 이를 감지하여 지연시키는 제1 수단; 상기 입력 신호가 "하이"에서 "로우"로 천이하는 경우에만, 이를 감지하여 지연시키는 제2 수단; 및 상기 제1 및 제2 수단으로부터의 출력 신호에 응답하여, 상기 입력 신호가 천이할 때 원 샷 펄스를 발생시키는 제3 수단을 포함하여 이루어지는 신호 천이 검출 회로를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 3은 본 발명의 일실시예인 ATD 회로를 도시한 것으로서, 어드레스를 입력받아 어드레스의 "로우"에서 "하이"로의 천이를 감지하는 로우 투 하이(Low To High) 감지부(300), 어드레스를 입력받아 어드레스의 "하이"에서 "로우"로의 천이를 감지하는 하이 투 로우(High To Low) 감지부(310) 및 상기 두 감지부로부터 받은 신호를 이용하여 ATD 신호를 출력하는 출력부(320)로 이루어진다. 도 4에 상기 도 3의 회로 동작 파형도가 도시되어 있다.
도 3 및 도 4를 참조하여 구체적으로 ATD 회로 동작을 살펴본다.
로우 투 하이 감지부(300)는 피모스 트랜지스터의 베타 값(βp=k1Wp/Lp)이 엔모스 트랜지스터의 베타 값(βn=k2Wn/Ln)보다 훨씬 큰 인버터(I5)를 포함하여, 도 4의 노드 7의 신호처럼 어드레스가 "로우"에서 "하이"로 천이하는 경우(400) 지연 정도가 크고(410), "하이"에서 "로우"로 천이하는 경우(401) 지연 정도가 작은 천이 감지 신호를 출력한다.(411) 베타 값은 모스트랜지스터의 채널 폭(W) 대 길이(L)의 비를 나타내는 값이다.
하이 투 로우 감지부(310)는 엔모스 트랜지스터의 베타 값(βn)이 피모스 트랜지스터의 베타 값(βp)보다 훨씬 큰 인버터(I6)를 포함하여, 도 4의 노드 8의 신호처럼 어드레스가 "로우"에서 "하이"로 천이하는 경우(400) 지연 정도가 작고(420), "하이"에서 "로우"로 천이하는 경우(401) 지연 정도가 작은 천이 감지 신호를 출력한다.(421)
출력부(32)는 상기 각 감지부(300,310)로부터 출력되는 각 감지 신호(노드 7, 노드 8의 신호)를 입력받아 배타적 논리곱하여, 앞서 지연된 시간만큼의 펄스폭을 가지면서 어드레스의 "로우"에서 "하이"로의 천이 및 "하이"에서 "로우"로의 천이를 각각 나타내는 원 샷 펄스를 최종 ATD 신호로 출력한다.
전술한 바와 같이, 상기와 같은 특성을 가지는 논리 소자를 사용하여 ATD 회로를 구성함으로써, 적은 수의 논리 소자로도 어드레스 천이 감지를 가능하게 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, "로우"에서 "하이"로의 신호 천이 검출을 위해서는 베타 값이 큰 피모스트랜지스터를 가진 인버터를 채용하고, "하이"에서 "로우" 로의 어드레스 천이 감지를 위해서는 베타 값이 큰 엔모스트랜지스터를 가진 인버터를 채용함으로써, 적은 수의 논리 소자로 신호 천이 검출 회로 구현이 가능하여 전체 레이아웃 면적을 줄일 수 있는 효과가 있다.
Claims (4)
- 입력 신호가 "로우"에서 "하이"로 천이하는 경우에만, 이를 감지하여 지연시키는 제1 수단;상기 입력 신호가 "하이"에서 "로우"로 천이하는 경우에만, 이를 감지하여 지연시키는 제2 수단; 및상기 제1 및 제2 수단으로부터의 출력 신호에 응답하여, 상기 입력 신호가 천이할 때 원 샷 펄스를 발생시키는 제3 수단을 포함하여 이루어지는 신호 천이 검출 회로.
- 제 1 항에 있어서, 상기 제1 수단은풀업 트랜지스터의 베타 값이 풀다운 트랜지스터의 베타 값보다 큰 인버터를 포함하는 신호 천이 검출 회로.
- 제 1 항에 있어서, 상기 제2 수단은풀다운 트랜지스터의 베타 값이 풀업 트랜지스터의 베타 값보다 큰 인버터를 포함하는 신호 천이 검출 회로.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제3 수단은상기 제1 및 제2 수단으로부터의 출력 신호를 입력으로 하는 배타적 논리합 게이트인 신호 천이 검출 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072795A KR19990053194A (ko) | 1997-12-23 | 1997-12-23 | 신호 천이 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072795A KR19990053194A (ko) | 1997-12-23 | 1997-12-23 | 신호 천이 검출 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990053194A true KR19990053194A (ko) | 1999-07-15 |
Family
ID=66099380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970072795A KR19990053194A (ko) | 1997-12-23 | 1997-12-23 | 신호 천이 검출 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990053194A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152924B2 (en) | 2019-11-26 | 2021-10-19 | Samsung Electronics Co., Ltd. | Level shifter and operating method of level shifter |
-
1997
- 1997-12-23 KR KR1019970072795A patent/KR19990053194A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152924B2 (en) | 2019-11-26 | 2021-10-19 | Samsung Electronics Co., Ltd. | Level shifter and operating method of level shifter |
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