JP2012128918A - 半導体記憶装置、およびメモリモジュール - Google Patents

半導体記憶装置、およびメモリモジュール Download PDF

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Abstract

【課題】高速、低電流、高信頼の大容量相変化メモリを実現する。
【解決手段】メモリ領域制御回路ＵＭＡＲＣＴＬの読み出し起動信号が活性化され、上部メモリ領域ＵＭＡＲにおいて、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫがベリファイ読み出し動作を行っている期間に、メモリ領域制御回路ＬＭＡＲＣＴＬの書き換え起動信号ＷＥ０Ｌ、ＷＥ１Ｌが活性化され、下部メモリ領域ＬＭＡＲにおいて、センスラッチ及び書き換え駆動回路群ＬＳＷＢＫがデータの書き換え動作を行う。このような動作によって、一方のメモリ領域において時分割書き換えを行っている最中に、他方のメモリ領域においてベリファイ読み出しを行うことによって、時分割書き換え動作に要する時間とベリファイ読み出し動作に要する時間を相殺しながら、書き換え動作のピーク電流抑制と書き換え動作の確度向上を両立させることができる。
【選択図】図１

Description

本発明は、不揮発性半導体メモリにおけるデータ書き換え技術に関し、特に、記憶情報に対応して抵抗値に差ができる素子からなるメモリセルを含む記憶装置に有効な技術に関する。
現在、プログラムやデータを不揮発記憶するメモリとして、ＮＡＮＤ型フラッシュメモリの伸長が著しい。ＮＡＮＤ型フラッシュメモリの特徴は、大容量、かつ高速データ転送が可能な点にある。大容量化を実現するために、ビット線とメモリセルとを接続する領域の面積を低減したＮＡＮＤストリング構造にて、メモリセル占有率を向上してきた。また、微細加工技術と多値記憶技術を追求して、大容量化を実現してきた。
この結果、１つのワード線に接続されるメモリセルが多いという特徴を有した、メモリセルアレー構成となっている。このような構造上の特徴を活かして、ＮＡＮＤ型フラッシュメモリでは、外部から入力された数百バイト〜数キロ・バイトの書き込みデータをチップ内部のバッファに一旦記憶してから、これらのデータをメモリセルに同時に書き込むメモリセルアレー動作を行うことにより、データ転送効率が向上されてきた。
一方、最小加工寸法が２０ナノ・メートルに到達しようとしている昨今、メモリセルの書き換え耐性の低下やメモリセルアレーにおける誤動作が予見され、ＮＡＮＤ型フラッシュメモリの微細化、すなわち大容量化が限界に達しつつあると考えられている。
このような微細化限界を打破するために、次世代の不揮発性メモリとして、従来のＮＡＮＤ型フラッシュメモリとは原理および構造の異なる、カルコゲナイド材料からなる記録層とダイオードとを用いた相変化メモリが提案されている。
現在検討されている相変化メモリセルの記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ（ゲルマニウム）−Ｓｂ−Ｔｅ系、Ａｇ（銀）−Ｉｎ（インジウム）−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。
また、相変化メモリセルにおけるデータの書き換え動作は、記憶情報に応じたジュール加熱によって、記録層の結晶状態を変化させる。一方、データの読み出し動作では、記録層に一定の電圧を印加して、その結晶状態に応じた抵抗値に依存した電流信号を弁別する。
このようなメモリセルの構造と動作特性は、たとえば、非特許文献１のＦｉｇ．１〜Ｆｉｇ．３に記載されている（非特許文献１参照）。また、非特許文献２のＦｉｇ．７に記載されているように、記録層の状態変化領域が小さい程、書き込み動作に必要とする電力が小さくなる（非特許文献２参照）。したがって、相変化メモリは持続的な微細化に適しており、次世代の不揮発性メモリとして有望である。
大容量かつデータ転送効率の高い相変化メモリを実現するためには、メモリセルにおける書き換え特性のばらつきを補償することが求められる。ギガ・ビット級の情報を記憶するメモリチップでは、１０億個以上のメモリセルが作り込まれるので、このばらつき補償は必須の要件となる可能性が高い。
ばらつきを補償する方法としては、書き換え動作の成否に応じて動作条件を調整しながら、書き換え動作を繰り返す動作方式が広く知られている。以下では、書き換え動作の成否確認のことを、特に『ベリファイ読み出し動作』と呼ぶ。
書き換え動作を繰り返すことによって、全てのデータを正しく書き換えられるようになる反面、書き換え動作に要する総時間が長くなるという課題がある。
このような課題を解決するために、二つのメモリセル群に対して、書き換え動作とベリファイ読み出し動作を交互に行うことによって、ベリファイ読み出し動作時間を隠蔽する動作方式が知られている（特許文献１、および特許文献２）。
IEEE International Solid-State Circuits Conference、 Digest of Technical Papers（米国）、２００７年、ｐｐ．４７２−４７３ IEEE International Electron Devices meeting、 TECHNICAL DIGEST（米国）、２００１年、ｐｐ．８０３−８０６
特開２０１０−１１３７４２号公報 特開２０１０−１２９１０４号公報
ところが、上記のような相変化メモリにおけるデータの書き換え技術では、次のような問題点があることが本発明者により見い出された。
相変化メモリでは、信頼性の高い相変化メモリを実現するためのもう１つの要求として、上述したメモリセルにおける書き換え特性のばらつきを補償するほかに、相変化メモリの動作電流に関して、書き換え電流のピーク値を抑制することがある。
相変化メモリでは、カルコゲナイド材料の状態変化に必要なジュール熱を発生するために、選択されたメモリセルに所定の電流を印加する必要がある。この電流値は、ＮＡＮＤ型フラッシュメモリよりも桁違いに大きいので、数百バイト〜数キロ・バイトのデータを同時に書き込もうとすると、システム電源やメモリチップに内蔵した電源回路の電流駆動能力を超過してしまい、所望の情報に正しく書き換えられなくなる恐れがある。
したがって、小数のメモリセルを選択しながら、少しずつ情報を書き換える、いわゆる、時分割書き換え動作が必要となる。しかし、時分割動作によって、書き換え動作の総時間が増加してしまうという問題があり、前述の特許文献１および特許文献２では、この課題に関する検討が欠けていた。
本発明の目的は、相変化メモリにおいて、安定かつ低電流動作でありながら、書き換えデータ転送効率の高い動作シーケンスを実現することのできる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、第１、および第２のメモリ領域を有し、該第１のメモリ領域は、複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、第１、および第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、および第１、および第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、第３、および第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、および第３、および第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、第１のメモリ領域において、第１、および第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間に、第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、第２のメモリ領域において、第３、および第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行うものである。
また、本発明は、複数のメモリセルが、記憶素子としてカルコゲナイド材料を用いた記録層を有するものである。
さらに、本発明は、複数のメモリセルが、さらに選択素子としてダイオードを有する構成からなる。
また、本発明は、第１の期間に続いて、第１、および第２の書き換え起動信号が活性化され、第１のメモリ領域において、第３、および第４の書き換え動作が行われている第２の期間に、第２の読み出し起動信号が活性化され、第２のメモリ領域において第２のベリファイ読み出し動作が行われる第２の期間を有するものである。
さらに、本願のその他の発明の概要を簡単に示す。
本発明は、第１、および第２のメモリ領域を有し、該第１のメモリ領域は、複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、第１、および第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、第１のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号、および第２のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、第３、および第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、第３のセンスラッチ及び書き換え駆動回路群に出力する第３の読み出し起動信号、および第４のセンスラッチ及び書き換え駆動回路群に出力する第４の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、第１のセンスラッチ及び書き換え駆動回路群は、第１の書き換え起動信号が活性化されることにより、第１のメモリプレーンにおける第１の書き換え動作を行い、第１の読み出し起動信号が活性化されることにより、第１のメモリプレーンにおける第１のベリファイ読み出し動作を行い、第２のセンスラッチ及び書き換え駆動回路群は、第２の書き換え起動信号が活性化されることにより、第２のメモリプレーンにおける第２の書き換え動作を行い、さらに、第２の読み出し起動信号が活性化されることにより、第２のメモリプレーンにおける第２のベリファイ読み出し動作を行い、第３のセンスラッチ及び書き換え駆動回路群は、第３の書き換え起動信号が活性化されることにより、第３のメモリプレーンにおける第３の書き換え動作を行い、第３の読み出し起動信号が活性化されることにより、第３のメモリプレーンにおける第３のベリファイ読み出し動作を行い、第４の書き換え起動信号が活性化されることにより、第４のメモリプレーンにおける第４の書き換え動作を行い、さらに、第４のセンスラッチ及び書き換え駆動回路群は、第４の読み出し起動信号が活性化されることにより、第４のメモリプレーンにおける第４のベリファイ読み出し動作を行い、第１、および第２の書き換え動作の後に、第３、および第４の書き換え動作を行うものである。
また、本発明は、複数のメモリチップと、該メモリチップの動作制御を行うコントローラチップとを有したメモリモジュールであって、該メモリチップは、第１、および第２のメモリ領域を有し、該第１のメモリ領域は、複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、第１、および第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、および第１、および第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、第３、および第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、入力された内部アドレス、および読み書き制御信号に応じて、第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、および第３、および第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、第１のメモリ領域において、第１、および第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間に、第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、第２のメモリ領域において、第３、および第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）データの書き換え時間を高速化することができる。
（２）データの書き換え動作時におけるピーク電流を抑制することができる。
（３）上記（１）、（２）により、信頼性の高い大容量の半導体記憶装置を実現することができる。
本発明の実施の形態１における相変化メモリチップの要部回路の構成の一例を示すブロック図である。 図１の相変化メモリチップにおける上部メモリ領域の要部回路の構成の一例を示すブロック図である。 図２の上部メモリ領域における要部回路を繋ぐ配線構成の一例を示すブロック図である。 図３の上部メモリ領域おける要部回路の具体的な構成の一例を示す説明図である。 図３の上部メモリ領域おけるメモリセルの構成の一例を示す説明図である。 図１の相変化メモリチップにおける２キロ・バイト書き換え動作の一例を示すタイミングチャートである。 図６の書き換え動作における記憶情報の受信動作シーケンスの一例を示すタイミングチャートである。 図７の書き換え動作におけるメモリプレーンへの書き換え動作シーケンスの一例を示すタイミングチャートである。 図８の書き換え動作シーケンスにおける書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャートである。 図８の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャートである。 図８の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示すタイミングチャートである。 本発明の実施の形態２における相変化メモリチップの書き換え動作シーケンスの書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャートである。 図１２に記載の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャートである。 図１３の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示す図である。 本発明の実施の形態３における相変化メモリチップを用いて構成したメモリモジュールの構成の一例を示すブロック図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ(Metal Oxide Semiconductor)トランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。さらに、実施の形態の各メモリプレーンを構成するメモリセルは、例えば、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリやＲｅＲＡＭ（Resistive Randam Access Memory）、ＭＲＡＭ(Magnetresistive Ramdam Access Memory)のようにブロック消去動作を必要としないメモリセルである。
（実施の形態１）
図１は、本発明の実施の形態１における相変化メモリチップの要部回路の構成の一例を示すブロック図、図２は、図１の相変化メモリチップにおける上部メモリ領域の要部回路の構成の一例を示すブロック図、図３は、図２の上部メモリ領域における要部回路を繋ぐ配線構成の一例を示すブロック図、図４は、図３の上部メモリ領域おける要部回路の具体的な構成の一例を示す説明図、図５は、図３の上部メモリ領域おけるメモリセルの構成の一例を示す説明図、図６は、図１の相変化メモリチップにおける２キロ・バイト書き換え動作の一例を示すタイミングチャート、図７は、図６の書き換え動作における記憶情報の受信動作シーケンスの一例を示すタイミングチャート、図８は、図７の書き換え動作におけるメモリプレーンへの書き換え動作シーケンスの一例を示すタイミングチャート、図９は、図８の書き換え動作シーケンスにおける書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャート、図１０は、図８の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャート、図１１は、図８の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示すタイミングチャートである。
《発明の概要》
本発明の第１の概要は、第１、および第２のメモリ領域（上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲ）を有し、前記第１のメモリ領域は、複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーン（小規模メモリプレーンＵＳＭＰ０、小規模メモリプレーンＵＳＭＰ１）と、前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群（センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号（書き換え起動信号ＷＥ０Ｕ、ＷＥ１Ｕ）、および前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号（読み出し起動信号ＲＥＵ）をそれぞれ生成する第１のメモリ領域制御回路（メモリ領域制御回路ＵＭＡＲＣＴＬ）とを有している。
また、前記第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーン（小規模メモリプレーンＵＳＭＰ０、ＵＳＭＰ１）と、前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群（センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号（書き換え起動信号ＷＥ０Ｌ，ＷＥ１Ｌ）、および前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号（読み出し起動信号ＲＥＬ）をそれぞれ生成する第２のメモリ領域制御回路（メモリ領域制御回路ＬＭＡＲＣＴＬ）とを有している。
そして、前記第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、前記第１のメモリ領域において、前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間（図９の上部メモリ領域ＵＭＡＲにおける第１サイクルのベリファイ読み出し動作ＶＲＹＵ）に、前記第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、前記第２のメモリ領域において、前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行う（図９の下部メモリ領域ＬＭＡＲにおける第１サイクルの書き込み動作ＰＲＧ０Ｌ，ＰＲＧ１Ｌ）ものである。
本実施の形態は、時分割書き換え動作を行いながら、書き換え動作とベリファイ読み出し動作を交互に実行する動作シーケンスを有する相変化メモリのチップ構成の例について説明する。以下では、一例として、一回の書き換え命令と一緒に受信する記憶情報量は、ある世代のＮＡＮＤ型フラッシュメモリの動作単位と同等の値である２キロ・バイトとする。
この動作単位は、一般に、５１２バイトの整数倍数に定められる。ここで、５１２バイトはハード・ディスク・ドライブ(Hard Disk Drive:HDD)においてセクタと呼ばれる情報量と同等の値である。
ＮＡＮＤ型フラッシュメモリの微細化に伴って、一本のワード線に接続されるメモリセル数が倍増されるのに応じて、当該ワード線を用いて一度に選択されるメモリセル数も倍増される傾向にある。しかし、動作単位が２キロ・バイトより大きくなっても、以下で説明する動作原理は拡張可能であり、将来に渡って有効な技術である。
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
《チップ構成》
図１は、本実施の形態における相変化メモリチップＰＣＭＣＰの要部回路ブロックの構成の例を示している。図１における相変化メモリチップＰＣＭＣＰは大別すると、入出力バッファＩＯＢＦ、データの書き込み/読み出し動作などを行う２つのメモリ領域（上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲ）、およびチップ制御回路ＣＰＣＴＬによって構成される。
入出力バッファＩＯＢＦは、相変化メモリチップＰＣＭＣＰ外部の入出力線ＥＸＩＯと相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯとの間に配置され、記憶情報などの授受を双方に向かって行う。
以下では、入出力線の本数を８本と仮定して説明を行うので、一度に授受される記憶情報量は８ビット（＝１バイト）である。なお、入出力線の本数は８本に限らず、本発明による半導体記憶装置が組み込まれるシステムの仕様に応じて種々の形態があり得る。例えば、１６本であったり、３２本であったりしてもよい。これらの場合であっても、以下に説明する本実施の形態を否定するものではない。
上述したように、メモリ領域は、上部メモリ領域ＵＭＡＲと下部メモリ領域ＬＭＡＲに分離されている。以下に示す回路ブロックや信号線群を表わす記号の頭文字は、当該回路ブロックや信号線群が属するメモリ領域を示している。
すなわち、頭文字“Ｕ”は上部メモリ領域ＵＭＡＲに属する回路ブロックや信号線群であることを、頭文字“Ｌ”は下部メモリ領域ＬＭＡＲに属する回路ブロックや信号線群であることを夫々示す。
したがって、前者の上部メモリ領域ＵＭＡＲは、メモリプレーンＵＭＰ、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫ、記憶情報レジスタ群ＵＳＤＲＢＫ、ならびにメモリ領域制御回路ＵＭＡＲＣＴＬにより構成される。
また、後者の下部メモリ領域ＬＭＡＲは、メモリプレーンＬＭＰ、センスラッチ及び書き換え駆動回路群ＬＳＷＢＫ、記憶情報レジスタ群ＬＳＤＲＢＫ、およびメモリ領域制御回路ＬＭＡＲＣＴＬによって構成される。
メモリプレーンＵＭＰ，ＬＭＰの各々は、例えば相変化材料で形成された可変抵抗素子を記憶素子に用いた複数のメモリセルが、行列状に配置された構成である。メモリプレーンＵＭＰに記憶される情報は、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫからグローバルビット線群ＵＭＧＢＬを介して書き込まれる。あるいは、メモリプレーンＵＭＰに記憶された情報は、グローバルビット線群ＵＭＧＢＬからセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫを介して読み出される。
同様に、メモリプレーンＬＭＰに記憶される情報は、センスラッチ及び書き換え駆動回路群ＬＳＷＢＫからグローバルビット線群ＬＭＧＢＬを介して書き込まれる。或いは、メモリプレーンＬＭＰに記憶された情報は、グローバルビット線群ＬＭＧＢＬからセンスラッチ及び書き換え駆動回路群ＬＳＷＢＫを介して読み出される。
同図のようにメモリ領域を２つに分離して、読み書き動作に必要な回路群（詳細は後述する）を夫々に配置することにより、２つのメモリ領域を独立に制御して動作させることができるようになり、一方のメモリ領域にて書き換え動作を行いながら、他方のメモリ領域にてベリファイ読み出し動作を行うことが可能となる。
記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫの各々は、対応するメモリプレーンＵＭＰ，ＬＭＰにおいて記憶する情報を一時的に記憶しつつ、パラレル−シリアル、またはシリアル−パラレル変換する回路ブロックである。
記憶情報レジスタ群ＵＳＤＲＢＫは、データ線群ＵＭＤＬを介してセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫに接続される。また、記憶情報レジスタ群ＵＳＤＲＢＫは、相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯを介して入出力バッファＩＯＢＦに接続される。
同様に、記憶情報レジスタ群ＬＳＤＲＢＫは、データ線群ＬＭＤＬを介してセンスラッチ及び書き換え駆動回路群ＬＳＷＢＫに接続される。また、記憶情報レジスタ群ＬＳＤＲＢＫは、相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯを介して入出力バッファＩＯＢＦに接続される。
センスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫの各々は、読み出し動作において対応するメモリプレーンＵＭＰ，ＬＭＰから読み出した微小信号を分別、増幅して、さらに一時的に記憶する機能を有する複数のセンスラッチを有する。
また、書き換え動作において、記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに一時的に記憶された情報に応じたパルスを、選択されたメモリセルに印加する機能を有する複数の書き換え駆動回路を有する。
メモリ領域制御回路ＵＭＡＲＣＴＬ，ＬＭＡＲＣＴＬの各々は、後述するチップ制御回路ＣＰＣＴＬから入力される内部アドレスＩＮＡＤＤ、および読み書き制御信号ＲＷＳＩＧに応じて、メモリ領域内部の回路ブロックを制御するための三対の信号を発生する回路ブロックである。
第１の信号対は、メモリプレーンＵＭＰ，ＬＭＰ内のワード線を選択的に活性化するためのグローバルワード線群ＵＭＧＷＬ，ＬＭＧＷＬである。第２の信号対は、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫを選択的に活性化するための読み書き起動信号群ＵＭＲＷＥＳＩＧ，ＬＭＲＷＥＳＩＧである。第３の信号対は、記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫを制御するための記憶情報レジスタ起動信号群ＵＭＤＲＥＳＩＧ，ＬＭＤＲＥＳＩＧである。
チップ制御回路ＣＰＣＴＬは、アドレス制御回路ＡＤＤＣＴＬ、コマンド・レジスタ及び制御論理回路ＣＲＣＬ、ならびに電圧発生回路ＶＲＧＴによって構成される。アドレス制御回路ＡＤＤＣＴＬは、相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯから受信した先頭ロウ・アドレス信号および先頭カラム・アドレス信号を夫々デコードして、相変化メモリチップＰＣＭＣＰ内部の先頭アドレスＳＴＡＤＤを発生する。
さらに、この先頭アドレスＳＴＡＤＤと後述する読み書き制御信号ＲＷＳＩＧに応じて、相変化メモリチップＰＣＭＣＰ内部のアドレスＩＮＡＤＤを発生する。内部アドレスＩＮＡＤＤは、各メモリ領域と後述するコマンド・レジスタ及び制御論理回路ＣＲＣＬに入力される。
コマンド・レジスタ及び制御論理回路ＣＲＣＬは、相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯとの間でコマンド信号の授受を行うと共に、受信したコマンド信号を一時的に記憶する。また、受信したコマンド信号と前述の内部アドレスＩＮＡＤＤに応じて、相変化メモリチップＰＣＭＣＰ内部を制御するための信号、すなわち読み書き制御信号ＲＷＳＩＧを発生する。
電圧発生回路ＶＲＧＴは、相変化メモリチップＰＣＭＣＰ内部の入出力線ＩＮＩＯを介して受信する信号と読み書き制御信号ＲＷＳＩＧとに応じて、相変化メモリチップＰＣＭＣＰ内部の電圧を制御する回路である。
例えば、読み出し動作の場合、選択されたメモリセルにおけるデータ破壊を防ぐために、システム電源（同図では省略）よりも低い読み出し電圧を発生する。あるいは、書き換え動作の場合、選択されたメモリセルにおいて確実に相変化を起こすために、システム電源と同等か、それよりも高い書き換え電圧を発生する。
《メモリ領域の構成》
次に、図２〜図４に従って、図１に示したメモリ領域の構成を詳細に説明する。
図２は一例として、上部メモリ領域ＵＭＡＲの回路ブロック構成を示している。この図２の特徴は後述するように、メモリプレーンＵＭＰが（ｘ＋１）個の小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘに論理的に分割された構成になっているのに応じて、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫと記憶情報レジスタ群ＵＳＤＲＢＫも（ｘ＋１）個の回路ブロックに論理的に分割されている点にある。
センスラッチ及び書き換え駆動回路群ＵＳＷＢＫは、（ｘ＋１）個の小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０〜ＵＳＷＭｘで構成される。これらの小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０〜ＵＳＷＭｘは、小規模グローバルビット線群ＵＭＧＢＬ０〜ＵＭＧＢＬｘを介して、小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘに接続されて、対応する小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘとの間で、記憶情報の読み出し及び書き換えを行う。
記憶情報レジスタ群ＵＳＤＲＢＫは、（ｙ＋１）個の小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙで構成される。これら小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙの各々は、（ｘ＋１）個のｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲｘで構成される。
これらｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲｘの各々は、対応する小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘが記憶する情報を一時的に記憶する回路群である。小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙの各々は、共通のデータ線群ＵＭＤＬ０〜ＵＭＤＬｘを介して、小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙからなるセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫに接続されている。
より具体的には、各小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙにおけるｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲｘは、図３に示すように対応するデータ線群ＵＭＤＬ０〜ＵＭＤＬｘを介して小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０〜ＵＳＷＭｘに夫々接続されている。
ここで、データ線群ＵＭＤＬ０〜ＵＭＤＬｘは、図１に記載のデータ線群ＵＭＤＬの構成要素である。また、詳細は後述するが、図１に示した相変化メモリチップＰＣＭＣＰは上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲの各々に記憶情報レジスタ群ＵＳＤＲＢＫ、ＬＳＤＲＢＫを配置することにより、大容量の記憶情報を独立的かつ連続的に読み書きすることができる。
図４は一例として、上部メモリ領域ＵＭＡＲにおける各回路ブロックの構成を詳細に示している。小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘの各々は、同図における小規模メモリプレーンＵＳＭＰ０に代表されるように、ｍ行ｎ列の行列状に配置されたメモリタイルＭＴ００〜ＭＴｍｎで構成される。
これら（ｍ＋１）×（ｎ＋１）個のメモリタイルＭＴ００〜ＭＴｍｎは、（ｍ＋１）組の小規模グローバルワード線群ＵＭＧＷＬ０〜ＵＭＧＷＬｍと（ｎ＋１）組の小規模グローバルビット線群ＵＭＧＢＬ０〜ＭＧＢＬｎとの交点に夫々配置される。
ここで、（ｍ＋１）組の小規模グローバルワード線群ＵＭＧＷＬ０〜ＭＧＷＬｍは、グローバルワード線群ＵＭＧＷＬの構成要素である。また、（ｎ＋１）組の小規模グローバルビット線群ＵＭＧＢＬ０〜ＵＭＧＢＬｎは、グローバルビット線群ＵＭＧＢＬの構成要素である。
メモリタイルＭＴ００〜ＭＴｍｎの各々は、メモリタイルＭＴ０ｎに代表されるように、（ｊ＋１）行（ｋ＋１）列の行列状に配置されたメモリセルＭＣ００〜ＭＣｊｋと、ビット線選択回路ＭＵＸ、（ｊ＋１）個のワードドライバＷＤ０〜ＷＤｊとで構成される。
これら（ｊ＋１）×（ｋ＋１）個のメモリセルＭＣ００〜ＭＣｊｋは、（ｊ＋１）本のワード線ＷＬ０〜ＷＬｊと（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋとの交点に夫々配置される。
例えば、メモリセルＭＣ００は、図５に示すように、カルコゲナイド材料形成された抵抗変化型の記憶素子ＲとダイオードＤとが、ワード線ＷＬ０とビット線ＢＬ０との交点に直列接続された構造である。
ビット線選択回路ＭＵＸは、（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋとグローバルビット線ＧＢＬ０ｎＵとの間に配置されて、（ｋ＋１）本のビット線ＢＬ０〜ＢＬｋの中から選択された一本のビット線をグローバルビット線ＧＢＬ０ｎＵに接続する。
ワードドライバＷＤ０〜ＷＤｊは、ワード線ＷＬ０〜ＷＬｊとグローバルワード線ＧＷＬ００Ｕ〜ＧＷＬ０ｊＵ（すなわち小規模グローバルワード線群ＵＭＧＷＬ０）との間に配置される。
グローバルワード線ＧＷＬ００Ｕ〜ＧＷＬ０ｊＵの中から選択された１本のグローバルワード線に応じたワード・ドライバが活性化されことによって、（ｊ＋１）本のワード線ＷＬ０〜ＷＬｊの中の１本が選択されて、所望の電圧が供給される。
一般に、相変化メモリでは、ジュール熱を用いて情報が書き換えられるので、カルコゲナイド材料で形成された記録層を熱するのに必要十分な電流を印加する必要があるため、電流源たるワードドライバの駆動能力を大きくしなければならない。
しかし、上述した構成および動作のメモリタイルにすることで、１つのメモリタイルにおいて、読み書き動作が行われるメモリセルは１つとなる。よって、ワードドライバの回路面積を小さくできて、メモリセルの占有率を向上させることが可能となる。
センスラッチ及び書き換え駆動回路群ＵＳＷＢＫにおいて、（ｘ＋１）個の小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０〜ＵＳＷＭｘの各々は、例えば小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０内のセンスラッチＳＬ０と書き換え駆動回路ＷＤＣ０とによる対のような（ｎ＋１）対のセンスラッチ（ＳＬ０〜ＳＬｎ）及び書き換え駆動回路（ＷＤＣ０〜ＷＤＣｎ）で構成される。
これらのセンスラッチ−書き換え駆動回路の対は、（ｎ＋１）本のグローバルビット線ＧＢＬ００Ｕ〜ＧＢＬ０ｎＵ（すなわち小規模グローバルビット線群ＵＭＧＢＬ０）に夫々配置される。
なお、（ｎ＋１）対のセンスラッチ及び書き換え駆動回路の各々は図３に示したように、例えば小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０のようにデータ線群ＵＭＤＬ０を介して、記憶情報レジスタ群ＵＳＤＲＢＫ内の小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙにおけるｚバイト・レジスタＵＺＢＲ０と接続されている。
《書き換え動作の概要》
図６は、２キロ・バイト書き換え動作の一例を示している。ロウレベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイレベルに駆動し、ハイレベルとなっているチップ起動信号ＣＥＢ、およびアドレス・ラッチ起動信号ＡＬＥをロウレベルに駆動する。
この後、２キロ・バイト書き込みのコマンド信号ＰＧ１が外部の入出力線ＥＸＩＯを介して入力される。このコマンド信号ＰＧ１はライト起動信号ＷＥＢの立ち上りエッジによって、相変化メモリチップＰＣＭＣＰに取り込まれる。
次に、ハイレベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウレベル、ロウレベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイレベルに夫々駆動して、先頭カラム・アドレスを２回（ＣＡ１、ＣＡ２）、先頭ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。
これらのアドレスは、ライト起動信号ＷＥＢの立ち上りエッジによって相変化メモリチップＰＣＭＣＰに取り込まれる。なお、カラム・アドレスが２回、ロウ・アドレスが３回入力されるのは、ＮＡＮＤ型フラッシュメモリの規格の一例に合わせたものであり、これらとは異なる長さのアドレスが異なる順序で入力するようなチップ仕様とすることも可能である。
続いて、ハイレベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウレベルに駆動して、２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７を外部の入出力線ＥＸＩＯから入力する。ここで、記憶情報Ｄ０〜Ｄ２０４７の各々は、１バイト（＝８ビット）の情報量である。
さらに、ロウレベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイレベルに駆動して、コマンド信号ＰＧ２を外部の入出力線ＥＸＩＯから入力する。このコマンド信号ＰＧ２が、ライト起動信号ＷＥＢの立ち上りエッジによって相変化メモリチップＰＣＭＣＰに取り込まれた後、両メモリ領域にて書き換え動作が行われる。
この時、ハイレベルとなっているレディー／ビジー信号ＲＢＢはロウレベルに駆動される。書き換え動作が終了すると、ロウレベルとなっているレディー／ビジー信号ＲＢＢがハイレベルに駆動される。
ここで、記憶情報Ｄ０の入力開始から書き換え動作終了までに要する時間を、２キロ・バイト書き換え動作時間ＴＰＧで表すことにする。また、スタート・カラム・アドレス、およびスタート・ロウ・アドレスが入力されるアドレス入力時間ＴＷＡと、記憶情報が小規模記憶情報レジスタ群に格納されるデータ格納時間ＴＷＲと、レディー／ビジー信号ＲＢＢがロウレベルに駆動されるビジー時間ＴＷＢとを含む時間をアクセスサイクル時間ＴＷＣとする。２キロ・バイト書き換え動作時間ＴＰＧの大半は、データ格納時間ＴＷＲとビジー時間ＴＷＢである。
最後に、書き換え動作が成功したか否かを確認するために、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、ライト起動信号ＷＥＢの立ち上がりエッジにて相変化メモリチップＰＣＭＣＰ内部に取り込まれる。そして、読み出し起動信号ＲＥＢに同期して、書き換え後の状態ＲＩＯ０が外部の入出力線ＥＸＩＯから出力される。
《書き換え動作における一時的な記憶動作》
外部の入出力線ＥＸＩＯから内部の入出力線ＩＮＩＯへ入力された２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７は、図７に示すような手順で上部メモリ領域ＵＭＡＲ、および下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに夫々取り込まれる。
図７に示した動作シーケンスの特徴は、２キロ・バイトの記憶情報Ｄ０〜Ｄ２０４７が１２８バイト単位に分割されており、上部メモリ領域ＵＭＡＲ，下部メモリ領域ＬＭＡＲへ交互に転送される点にある。
ここで、図３に示した上部メモリ領域ＵＭＡＲの記憶情報レジスタ群ＵＳＤＲＢＫには、２キロ・バイトの半分の情報量である１０２４バイトが転送される。ここで、一本のグローバルワード線に結合されるメモリタイル数が１０２４個の場合、一度に読み書きできる情報量は１２８バイト（＝１０２４ビット）となるので、１０２４バイトの記憶情報は８回に分けて書き込まれることになる。
したがって、書き換え動作シーケンスとの整合性をとりながら、１０２４バイトの記憶情報の全てを格納する観点から、記憶情報レジスタ群ＵＳＤＲＢＫは、１２８バイトを１つの単位とした８つの小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙ（ｙ＝７）で形成されるのが望ましい。
さらに、後述するように、例えば１６バイト（＝１２８ビット）ずつ時分割書き換えを行う場合、これら８つの小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲ７の各々は、８個のｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲｘ（ｘ＝７）で形成されるのが望ましい。
さて、図７には、読み書き制御信号ＲＷＳＩＧの構成要素のうち、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵ、ＧＷＩＥＬが記載されている。一方のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＵＭＡＲＣＴＬに入力されて、内部の入出力線ＩＮＩＯから入力された記憶情報を上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫに一時的に記憶するために用いられる。
他方のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＬＭＡＲＣＴＬに入力されて、内部の入出力線ＩＮＩＯから入力された記憶情報を下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＬＳＤＲＢＫに一時的に記憶するために用いられる。また、内部アドレスＩＮＡＤＤの構成要素のうち、内部ロウ・アドレスＩＸと内部カラム・アドレスＩＹが記載されている。
さらに、図７には、上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲにおける記憶情報レジスタ起動信号群ＵＭＤＲＥＳＩＧ，ＬＭＤＲＥＳＩＧの構成要素のうち、記憶情報入力起動信号ＷＩＥＵ，ＷＩＥＬと記憶情報出力起動信号ＷＯＥＵ，ＷＯＥＬが記載されている。
前者の記憶情報入力起動信号ＷＩＥＵ，ＷＩＥＬは、内部の入出力線ＩＮＩＯから転送されてきた記憶情報を各メモリ領域内の記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに一時的に記憶するために夫々用いられる。
後者の記憶情報出力起動信号ＷＯＥＵ，ＷＯＥＬは、記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに一時的に記憶している情報を、データ線群ＵＭＤＬ，ＬＭＤＬを介して対応するセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫに選択的に送信するために夫々用いられる。
以下に、動作の詳細を述べる。
まず、先頭アドレス信号（図７のロウ・アドレスＲＡ２およびロウ・アドレスＲＡ３）の入力が完了すると、始めの１２８バイトの記憶情報を取り込むための内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＵが夫々発生される。
すると、上部メモリ領域ＵＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵに同期した記憶情報入力起動信号ＷＩＥＵが発生される。これら内部カラム・アドレスＩＹ０Ｕ〜ＩＹ１２７Ｕと記憶情報入力起動信号ＷＩＥＵに同期して、記憶情報Ｄ０〜Ｄ１２７が上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ０のｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲ７へ順に入力される。
次に、記憶情報Ｄ１２８〜Ｄ２５５を取り込むための内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＬが夫々発生される。
すると、下部メモリ領域ＬＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＬに同期した記憶情報入力起動信号ＷＩＥＬが発生される。これら内部カラム・アドレスＩＹ０Ｌ〜ＩＹ１２７Ｌと記憶情報入力起動信号ＷＩＥＬに同期して、記憶情報Ｄ１２８〜Ｄ２５５が下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ０のｚバイト・レジスタＬＺＢＲ０〜ＬＺＢＲ７へ順に入力される。
続いて、記憶情報Ｄ２５６〜Ｄ３８３を取り込むための内部カラム・アドレスＩＹ１２８Ｕ〜ＩＹ２５５Ｕと、１２８周期のグローバル・記憶情報レジスタ起動信号ＧＷＩＥＵが夫々発生される。
すると、上部メモリ領域ＵＭＡＲにおいて、グローバル・記憶情報レジスタ起動信号ＧＷＩＥＵに同期した記憶情報入力起動信号ＷＩＥＵが発生される。これら内部カラム・アドレスＩＹ１２８Ｕ〜ＩＹ２５５Ｕと記憶情報入力起動信号ＷＩＥＵに同期して、記憶情報Ｄ２５６〜Ｄ３８３が上部メモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ１のｚバイト・レジスタＵＺＢＲ０〜ＵＺＢＲ７へ順に入力される。
以下同様に、記憶情報の転送が行われて、記憶情報Ｄ１７９２〜Ｄ１９１９がメモリ領域ＵＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ７へ、記憶情報Ｄ１９２０〜Ｄ２０４７が下部メモリ領域ＬＭＡＲ内の記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ７へ入力される。
以上で、記憶情報の転送が終了する。
このとき、受信される記憶情報の全てが記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫの夫々に記憶される前に、一部の記憶情報を先行して対応するセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫに送ることもできる。
《メモリプレーンへの書き換え動作》
上部メモリ領域ＵＭＡＲ、および下部メモリ領域ＬＭＡＲの記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに入力された合計２キロ・バイトの記憶情報は、図８に示すように２つのメモリプレーンＵＭＰ，ＬＭＲにおけるグローバルワード線が交互に選択されることによって、１２８バイトずつ書き込まれる。
この図８には、読み書き制御信号ＲＷＳＩＧの構成要素のうち、グローバル書き換え起動信号ＧＷＥＵ，ＧＷＥＬが記載されている。一方のグローバル書き換え起動信号ＧＷＥＵは、上部メモリ領域ＵＭＡＲ内のメモリ領域制御回路ＵＭＡＲＣＴＬに入力される。他方のグローバル書き換え起動信号ＧＷＩＥＬは、下部メモリ領域ＬＭＡＲ内のメモリ領域制御回路ＬＭＡＲＣＴＬに入力される。
また、上部メモリ領域ＵＭＡＲ、および下部メモリ領域ＬＭＡＲにおける記憶情報レジスタ起動信号群ＵＭＤＲＥＳＩＧ，ＬＭＤＲＥＳＩＧに加えて、読み書き起動信号群ＵＭＲＷＥＳＩＧ，ＬＭＲＷＥＳＩＧの構成要素である読み出し起動信号ＲＥＵ，ＲＥＬと書き換え起動信号ＷＥＵ，ＷＥＬとが夫々記載されている。
前者の読み出し起動信号ＲＥＵ，ＲＥＬは、対応するセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫ内の各センスラッチを起動するために用いられる。後者の書き換え起動信号ＷＥＵ，ＷＥＬは、対応する同回路群内（センスラッチ及び書き換え駆動回路群ＵＳＷＢＫ，ＬＳＷＢＫ）の各書き換え駆動回路を起動するために用いられる。
２キロ・バイトの記憶情報を各メモリ領域ＵＭＡＲ，ＬＭＡＲ内の記憶情報レジスタ群ＵＳＤＲＢＫ，ＬＳＤＲＢＫに一時的に書き込み、コマンド信号ＰＧ２が入力されると、位相の異なる８周期のグローバル書き換え起動信号ＧＷＥＵ，ＧＷＥＬと８つの内部ロウ・アドレスＩＸｍ０〜ＩＸｍ７、さらに位相の異なる記憶情報出力起動信号ＷＯＥＵ，ＷＯＥＬが夫々順に発生される。
すなわち、最初の内部ロウ・アドレスＩＸｍ０が発行されると、各メモリ領域ＵＭＡＲ，ＬＭＡＲ内のメモリ領域制御回路ＵＭＡＲＣＴＬ，ＬＭＡＲＣＴＬがグローバル書き換え起動信号ＧＷＥＵ，ＧＷＥＬに同期して、内部ロウ・アドレスＩＸｍ０に応じたグローバルワード線ＧＷＬｍ０Ｕ，ＧＷＬｍ０Ｌを夫々選択する。
また、上部メモリ領域ＵＭＡＲでは、記憶情報出力起動信号ＷＯＥ０Ｕが活性化されることにより、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ０に一時記憶されている１２８バイトの記憶情報Ｄ０〜Ｄ１２７が、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫに転送されて、書き込み動作が開始される。
また、下部メモリ領域ＬＭＡＲでは、グローバル書き換え起動信号ＧＷＥＵとグローバル書き換え起動信号ＧＷＥＬとの位相差に応じた時間を置いて、記憶情報出力起動信号ＷＯＥ０Ｌが活性化されることにより、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ０に一時記憶されている１２８バイトの記憶情報Ｄ１２８〜Ｄ２５５が、センスラッチ及び書き換え駆動回路群ＬＳＷＢＫに転送されて、書き込み動作が開始される。
続いて、内部ロウ・アドレスＩＸｍ１が発行されると、各メモリ領域ＵＭＡＲ，ＬＭＡＲ内のメモリ領域制御回路ＵＭＡＲＣＴＬ，ＬＭＡＲＣＴＬがグローバル書き換え起動信号ＧＷＥＵ，ＧＷＥＬに同期して、内部ロウ・アドレスＩＸｍ１に応じたグローバルワード線ＧＷＬｍ１Ｕ，ＧＷＬｍ１Ｌを夫々選択する。
また、上部メモリ領域ＵＭＡＲでは、記憶情報出力起動信号ＷＯＥ１Ｕが活性化されることにより、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ１に一時記憶されている１２８バイトの記憶情報Ｄ２５６〜Ｄ３８３が、センスラッチ及び書き換え駆動回路群ＵＳＷＢＫに転送されて、書き込み動作が開始される。
また、下部メモリ領域ＬＭＡＲでは、グローバル書き換え起動信号ＧＷＥＵとグローバル書き換え起動信号ＧＷＥＬとの位相差に応じた時間を置いて、記憶情報出力起動信号ＷＯＥ１Ｌが活性化されることにより、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ１に一時記憶されている１２８バイトの記憶情報Ｄ３８４〜Ｄ５１１が、センスラッチ及び書き換え駆動回路群ＬＳＷＢＫに転送されて、書き込み動作が開始される。
以上の動作と同様に、後続の記憶情報は、内部ロウ・アドレスＩＸｍ２〜ＩＸｍ７に応じて、上部メモリ領域ＵＭＡＲと下部メモリ領域ＬＭＡＲに交互に１２８バイトずつ書き込まれる。
次に、図８に示した書き換え動作の詳細について、一例として、記憶情報Ｄ０〜Ｄ２５５の書き込み動作に注目して説明する。
本書き換え動作の特徴は、図９に示すように２つある。第１の特徴は、上部メモリ領域ＵＭＡＲにおける書き込み動作ＰＲＧ０Ｕ〜ＰＲＧｘＵと下部メモリ領域ＬＭＡＲにおける書き込み動作ＰＲＧ０Ｌ〜ＰＲＧｘＬを交互に繰り返し実行すると共に、一方のメモリ領域において書き込み動作（ＰＲＧ０Ｕ〜ＰＲＧｘＵ、またはＰＲＧ０Ｌ〜ＰＲＧｘＬ）を行いながら、他方のメモリ領域においてベリファイ読み出し動作（ＶＲＹＬ、またはＶＲＹＵ）を行う点にある。
ここで、ベリファイ読み出し動作の回数は、メモリセルの特性バラツキの程度に依存するが、後述する図１０および図１２に示す動作シーケンスの例では１０回である。
第２の特徴は、１２８バイトの記憶情報が（ｘ＋１）分割されて、（ｘ＋１）分の２キロ・バイトずつ選択的に書き込まれている点にある。分割数は、図１に示した相変化メモリチップＰＣＭＣＰが許容されている書き換え動作電流に応じて決定される。
後述する図１０および図１２に示す動作シーケンスの例では、ｘは７である。つまり、書き込み動作ＰＲＧ０Ｕ〜ＰＲＧｘＵおよび書き込み動作ＰＲＧ０Ｌ〜ＰＲＧｘＬ（ｘ＝７）の各々では、１２８バイトの記憶情報が８分割されて１６バイトずつ書き込まれている。
このような選択動作は、例えば上部メモリ領域ＵＭＡＲでは、図１０に示すように、読み書き制御信号群ＵＭＲＷＥＳＩＧの構成要素である書き換え起動信号ＷＥ０Ｕ〜ＷＥ７Ｕに従って行われる。
書き換え起動信号ＷＥ０Ｕは、図４におけるセンスラッチ及び書き換え駆動回路群ＵＳＷＢＫにおける小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０に対応して入力される。
同様に、書き換え起動信号ＷＥ１Ｕは、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ１、書き換え起動信号ＷＥ２Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ２、書き換え起動信号ＷＥ３Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ３に対応して夫々入力される。
また、書き換え起動信号ＷＥ４Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ４、書き換え起動信号ＷＥ５Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ５、書き換え起動信号ＷＥ６Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ６、書き換え起動信号ＷＥ７Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭｘ（ｘ＝７）に対応して夫々入力される。
したがって、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ０内のｚバイト・レジスタＵＺＢＲ０（ここで、ｚ＝１６）に一時記憶されている記憶情報Ｄ０〜Ｄ１５は、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＵＳＭＰ０の各々でグローバルワード線ＧＷＬｍ０Ｕと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
例えば、このメモリセルがＭＣ００の場合、メモリ領域制御回路ＵＭＡＲＣＴＬは、アドレス制御回路ＡＤＤＣＴＬにて生成された先頭アドレスに従ってビット線選択回路ＭＵＸを制御して、メモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるビット線ＢＬ０の各々とグローバルビット線ＧＢＬ００Ｕ〜ＧＢＬ０ｎＵとを接続する。
同様にして、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ０内のｚバイト・レジスタＵＺＢＲ１に一時記憶されている記憶情報Ｄ１６〜Ｄ３１は、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ１における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＵＳＭＰ１の各々でグローバルワード線ＧＷＬｍ０Ｕと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
以降、同じようにして、記憶情報Ｄ３２〜Ｄ１２７の書き込み動作が行われた後、読み書き制御信号群ＵＭＲＷＥＳＩＧの構成要素である読み出し起動信号ＲＥＵを活性化することによって、これら１２８バイトの記憶情報を同時に読み出して、書き換え動作が成功したか否かの判定を行う。
以上の動作を、書き換え動作が成功するまで、最大１０回繰り返して、記憶情報Ｄ０〜Ｄ１２７の書き込み動作を完了する。
同様に、下部メモリ領域ＬＭＡＲでは図１２に示すように、読み書き制御信号ＬＲＷＳＩＧの構成要素である書き換え起動信号ＷＥ０Ｌ〜ＷＥ７Ｌに従って、記憶情報Ｄ１２８〜Ｄ２５５の書き換え動作が行われる。
すなわち、書き換え起動信号ＷＥ０Ｌはセンスラッチ及び書き換え駆動回路群ＬＳＷＢＫにおける小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ０に対応して入力されることは、図１および図４を参照すれば容易に理解できる。
同様に、書き換え起動信号ＷＥ１Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ１、書き換え起動信号ＷＥ２Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ２、書き換え起動信号ＷＥ３Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ３、書き換え起動信号ＷＥ４Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ４に対応して夫々入力される。
さらに、書き換え起動信号ＷＥ５Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ５、書き換え起動信号ＷＥ６Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ６、書き換え起動信号ＷＥ７Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭｘ（ｘ＝７）に対応して夫々入力される。
したがって、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ０内のｚバイト・レジスタＬＺＢＲ０（ここでは、ｚ＝１６）に一時記憶されている記憶情報Ｄ１２８〜Ｄ１４３は、小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ０における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＬＳＭＰ０の各々でグローバルワード線ＧＷＬｍ０Ｌと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
例えば、このメモリセルがＭＣ００（図４）の場合、メモリ領域制御回路ＬＭＡＲＣＴＬはアドレス制御回路ＡＤＤＣＴＬにて生成された先頭アドレスに従ってビット線選択回路ＭＵＸを制御して、メモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるビット線ＢＬ０の各々とグローバルビット線ＧＢＬ００Ｌ〜ＧＢＬ０ｎＬとを接続する。
同様にして、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ０内のｚバイト・レジスタＬＺＢＲ１に一時記憶されている記憶情報Ｄ１４４〜Ｄ１５９は、小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ１における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＬＳＭＰ１の各々でグローバルワード線ＧＷＬｍ０Ｌと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
以降、同じようにして、記憶情報Ｄ１６０〜Ｄ２５５の書き込み動作が行われた後、読み書き制御信号ＬＲＷＳＩＧの構成要素である読み出し起動信号ＲＥＬを活性化することによって、これら１２８バイトの記憶情報を同時に読み出して、書き換え動作が成功したか否かの判定を行う。
以上の動作を、書き換え動作が成功するまで、最大１０回繰り返して、記憶情報Ｄ１２８〜Ｄ２５５の書き込み動作を完了する。
図１０および図１２では、２５６バイトの記憶情報Ｄ０〜Ｄ２５５の書き換え動作に注目したが、残りの１７９２バイトの記憶情報Ｄ２５６〜Ｄ２０４７についても同様な動作シーケンスにて書き換えられる。
例えば上部メモリ領域ＵＭＡＲでは、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ１内のｚバイト・レジスタＵＺＢＲ０に一時記憶されている記憶情報Ｄ２５６〜Ｄ２７１が、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＵＳＭＰ０の各々でグローバルワード線ＧＷＬｍ１Ｕと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
続いて、記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ１内のｚバイト・レジスタＵＺＢＲ１に一時記憶されている記憶情報Ｄ２７２〜Ｄ２８７が、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ１における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＵＳＭＰ１の各々でグローバルワード線ＧＷＬｍ１Ｕと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。以下、記憶情報Ｄ２８８〜Ｄ３８３の書き込み動作も同様である。
また、別の例として、例えば下部メモリ領域ＬＭＡＲでは、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ１内のｚバイト・レジスタＵＺＢＲ０に一時記憶されている記憶情報Ｄ３８４〜Ｄ３９９が、小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ０における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＬＳＭＰ０の各々でグローバルワード線ＧＷＬｍ１Ｌと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。
続いて、記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ１内のｚバイト・レジスタＵＺＢＲ１に一時記憶されている記憶情報Ｄ４００〜Ｄ４１５が、小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ１における書き換え駆動回路ＷＤＣ０〜ＷＤＣｎ（ｎ＝１２７）を介して、小規模メモリプレーンＬＳＭＰ１の各々でグローバルワード線ＧＷＬｍ１Ｌと交わるメモリタイルＭＴｍ０〜ＭＴｍｎ（ｎ＝１２７）におけるメモリセルに書き込まれる。以下、記憶情報Ｄ４１６〜Ｄ５１１の書き込み動作も同様である。
このような構成と動作により、本実施の形態１によれば、次の効果が得られる。
すなわち、メモリセルの特性バラツキが大きい場合の相変化メモリチップＰＣＭＣＰにおいて、一方のメモリ領域においてベリファイ読み出し動作を行いながら、他方のメモリ領域において時分割書き込み動作を行うことによって、ベリファイ読み出し動作に要する時間と、時分割書き込み動作に要する時間を相殺することができて、書き換え動作時間を抑制しながら、ベリファイ読み出し動作と再書き込み動作との組み合せによる動作信頼性の向上と、時分割書き込み動作による動作電流のピーク値抑制を両立することが可能となる。
なお、本実施の形態１では、以上の通り、２キロ・バイトの書き換え動作を行うために、２キロ・バイトの記憶情報を１２８バイトずつ１６個に分割して上部メモリ領域ＵＭＤＲ、および下部メモリ領域ＬＭＤＲに対し、それぞれ８回書き換え動作を行う。このため、メモリプレーンＭＰに対する内部アドレスを８回生成する。また小規模レジスタ群を１２８バイト毎に８本（両方で１６本）準備している。
別の方法として、記憶情報Ｄ０〜Ｄ２０４７と内部カラム・アドレスＩＹがそれぞれ一対一に対応したデータ構造を取らない方法もある。
例えば、小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲ７、ＬＳＤＲ０〜ＬＳＤＲ７に入力される記憶情報量をカウントするカウンタを用いて、送られてきた記憶情報量を計測し、記憶情報量が所定の値になった時に、新たな小規模記憶情報レジスタ群に後続の記憶情報を入力する。この方法を用いると、先頭部を除く記憶情報は内部カラム・アドレスＩＹに対して一対一に対応させる必要がなくなり、相変化メモリチップＰＣＭＣＰ内で転送するデータを低減させて、信号線駆動電力を抑制することができる。
また、これまでは、一時的に格納された記憶情報を小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙ（ｙ＝７），ＬＳＤＲ０〜ＬＳＤＲｙ（ｙ＝７）の中の一つから小規模メモリプレーンＵＳＭＰ０〜ＵＳＭＰｘ，ＬＳＭＰ０〜ＬＳＭＰｘ（ｘ＝７）に書き込む度に、ワード線を選択し直していた。
しかし、メモリセルの選択動作はこれに限定されず、１つのメモリタイル内にビット線ＢＬ０〜ＢＬｋを８本以上（ｋ＞７）配置すれば、メモリタイル内の１つのビット線選択回路ＭＵＸだけを切り替えるようなメモリ選択動作も可能である。
この場合、上部メモリ領域ＵＭＡＲでは、８つの小規模記憶情報レジスタ群ＵＳＤＲ０〜ＵＳＤＲｙ（ｙ＝７）の全てのデータが、同一ワード線上のメモリセルに書き込まれる。
同様に、下部メモリ領域ＬＭＡＲでは、８つの小規模記憶情報レジスタ群ＬＳＤＲ０〜ＬＳＤＲｙ（ｙ＝７）の全てのデータが、同一ワード線上のメモリセルに書き込まれる。よって、ワード線の選択回数が低減されるので、ワード線駆動電力を抑制することができる。
（実施の形態２）
図１２は、本発明の実施の形態２における相変化メモリチップの書き換え動作シーケンスの書き換え動作とベリファイ読み出し動作の位相関係の一例を示すタイミングチャート、図１３は、図１２に記載の書き換え動作シーケンスにおける上部メモリ領域の詳細動作の一例を示すタイミングチャート、図１４は、図１３の書き換え動作シーケンスにおける下部メモリ領域の詳細動作の一例を示す図である。
《発明の概要》
本発明の第２の概要は、第１、および第２のメモリ領域（上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲ）を有し、前記第１のメモリ領域は、 複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーン（小規模メモリプレーンＵＳＭＰ０，ＵＳＭＰ１）と、前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群（小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号（書き換え起動信号ＷＥ０Ｕ，ＷＥ１Ｕ）、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号（読み出し起動信号ＲＥ０Ｕ，ＲＥ１Ｕ）をそれぞれ生成する第１のメモリ領域制御回路（図１のＵＭＡＲＣＴＬ）とを有している。
前記第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーン（小規模メモリプレーンＵＳＭＰ０，ＵＳＭＰ１）と、前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群（小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号（書き換え起動信号ＷＥ０Ｕ，ＷＥ１Ｕ）、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の読み出し起動信号、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の読み出し起動信号（読み出し起動信号ＲＥ０Ｌ，ＲＥ１Ｌ）をそれぞれ生成する第２のメモリ領域制御回路（メモリ領域制御回路ＬＭＡＲＣＴＬ）とを有している。
また、前記第１のセンスラッチ及び書き換え駆動回路群は、前記第１の書き換え起動信号が活性化されることにより、前記第１のメモリプレーンにおける第１の書き換え動作を行い、前記第１の読み出し起動信号が活性化されることにより、前記第１のメモリプレーンにおける第１のベリファイ読み出し動作を行い、前記第２のセンスラッチ及び書き換え駆動回路群は、前記第２の書き換え起動信号が活性化されることにより、前記第２のメモリプレーンにおける第２の書き換え動作を行い、さらに、前記第２の読み出し起動信号が活性化されることにより、前記第２のメモリプレーンにおける第２のベリファイ読み出し動作を行い、前記第３のセンスラッチ及び書き換え駆動回路群は、前記第３の書き換え起動信号が活性化されることにより、前記第３のメモリプレーンにおける第３の書き換え動作を行い、前記第３の読み出し起動信号が活性化されることにより、前記第３のメモリプレーンにおける第３のベリファイ読み出し動作を行い、前記第４の書き換え起動信号が活性化されることにより、前記第４のメモリプレーンにおける第４の書き換え動作を行い、さらに、前記第４のセンスラッチ及び書き換え駆動回路群は、前記第４の読み出し起動信号が活性化されることにより、前記第４のメモリプレーンにおける第４のベリファイ読み出し動作を行い、前記第１、および前記第２の書き換え動作の後に、前記第３、および前記第４の書き換え動作を行うものである。
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
本実施の形態２では、別の書き換え動作シーケンスを説明する。
本書き換え動作シーケンスの特徴は、時分割書き換え動作に合わせて、ベリファイ読み出し動作も時分割で行う点にある。例えば、図１２に示す書き換え動作シーケンスにおいて、上部メモリ領域ＵＭＡＲにおいて記憶情報Ｄ０〜Ｄ１２７を、下部メモリ領域ＬＭＡＲにおいて記憶情報Ｄ１２８〜Ｄ２５５を夫々書き込む場合、上部メモリ領域ＵＭＡＲにおける書き込み動作と下部メモリ領域ＬＭＡＲにおける書き込み動作は、図９に示した書き換え動作シーケンスと同様に交互に行われる。
しかし、例えば、上部メモリ領域において１６バイトの記憶情報Ｄ０〜Ｄ１５を書き込む場合のように、書き込み動作ＰＲＧ０Ｕの直後にベリファイ読み出し動作ＶＲＹ０Ｕを行う点が異なる。
このような書き換え動作シーケンスを実現するために、読み書き制御信号の構成要素である読み出し起動信号も、書き換え起動信号と同様に複数の多相信号とし、小規模センスラッチ及び書き換え駆動回路群毎に設ける。
すなわち、上部メモリ領域ＵＭＡＲでは、図１３に示すように読み書き制御信号群ＵＭＲＷＥＳＩＧの構成要素は読み出し起動信号ＲＥ０Ｕ〜ＲＥ７Ｕで構成する。
ここで、読み出し起動信号ＲＥ０Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０、読み出し起動信号ＲＥ１Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ１、読み出し起動信号ＲＥ２Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ２、読み出し起動信号ＲＥ３Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ３に対応して夫々入力される。
さらに、読み出し起動信号ＲＥ４Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ４、読み出し起動信号ＲＥ５Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ５、読み出し起動信号ＲＥ６Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ６、読み出し起動信号ＲＥ７Ｕは小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ７に対応して夫々入力される。
例えば、読み出し起動信号ＲＥ０Ｕが、小規模メモリプレーンＵＳＭＰ０に記憶情報Ｄ０〜Ｄ１５を書き込んだ直後に活性化されることにより、小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０におけるセンスラッチＳＬ０〜ＳＬｎ（ｎ＝１２７）が起動されて、小規模メモリプレーンＵＳＭＰ０における直前の書き込み動作で選択されたメモリセルが記憶している情報が読み出される。
そして、この読み出し情報と記憶情報レジスタ群ＵＳＤＲＢＫにおける小規模記憶情報レジスタ群ＵＳＤＲ０のｚバイト・レジスタＵＺＢＲ０に一時的に記憶している情報とがセンスラッチＳＬ０〜ＳＬｎ（ｎ＝１２７）内に内蔵されている比較器によって比較されて、所望の記憶情報が正しく書き込まれたか否かが判断される。
同様に、下部メモリ領域ＬＭＡＲでは、図１４に示すように読み書き制御信号ＬＭＲＷＥＳＩＧの構成要素は読み出し起動信号ＲＥ０Ｌ〜ＲＥ７Ｌで構成する。
ここで、読み出し起動信号ＲＥ０Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ０、読み出し起動信号ＲＥ１Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ１、読み出し起動信号ＲＥ２Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ２、読み出し起動信号ＲＥ３Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ３に対応して夫々入力される。
また、読み出し起動信号ＲＥ４Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ４、読み出し起動信号ＲＥ５Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ５、読み出し起動信号ＲＥ６Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ６、読み出し起動信号ＲＥ７Ｌは小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ７に対応して夫々入力される。
例えば、読み出し起動信号ＲＥ０Ｌが、小規模メモリプレーンＬＳＭＰ０に記憶情報Ｄ１２８〜Ｄ１４３を書き込んだ直後に活性化されることにより、小規模センスラッチ及び書き換え駆動回路群ＬＳＷＭ０におけるセンスラッチＳＬ０〜ＳＬｎ（ｎ＝１２７）が起動されて、小規模メモリプレーンＬＳＭＰ０における直前の書き込み動作で選択されたメモリセルが記憶している情報が読み出される。
そして、この読み出し情報と記憶情報レジスタ群ＬＳＤＲＢＫにおける小規模記憶情報レジスタ群ＬＳＤＲ０のｚバイト・レジスタＬＺＢＲ０に一時的に記憶している情報とがセンスラッチＳＬ０〜ＳＬｎ（ｎ＝１２７）内に内蔵されている比較器によって比較されて、所望の記憶情報が正しく書き込まれたか否かが判断される。
相変化メモリの書き換え動作では、前述したように、ジュール熱によってカルコゲナイド材料による記録層の状態を変化させる。したがって、材料の組成や記録層の構造によっては、書き換え動作の後の予熱のために、若干の抵抗変化が生じる可能性がある。
しかし、本実施の形態で説明してきた構成と動作により、全メモリセルの書き換え動作とベリファイ読み出し動作の間隔が等しくなるので、若干の抵抗変化が生じた場合においても、その変化量を見越した書き換え動作の成否判定を行うことができて、メモリセルの抵抗値をより均一に制御することが可能となる。
それにより、本実施の形態２によれば、更に高信頼な相変化メモリを実現することが可能となる。
（実施の形態３）
図１５は、本発明の実施の形態３における相変化メモリチップを用いて構成したメモリモジュールの構成の一例を示すブロック図である。
《発明の概要》
本発明の第３の概要は、複数のメモリチップ（相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３）と、前記メモリチップの動作制御を行うコントローラチップ（コントローラブロックＣＴＬＲＢＬＫ）とを有したメモリモジュール（メモリモジュールＰＣＭＭＤＬ）から構成されている。
前記メモリチップは、第１、および第２のメモリ領域（上部メモリ領域ＵＭＡＲ、下部メモリ領域ＬＭＡＲ）を有し、前記第１のメモリ領域は、複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーン（小規模メモリプレーンＵＳＭＰ０、小規模メモリプレーンＵＳＭＰ１）と、前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群（小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号（書き換え起動信号ＷＥ０Ｕ，ＷＥ１Ｕ）、および前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号（読み出し起動信号ＲＥＵ）をそれぞれ生成する第１のメモリ領域制御回路（メモリ領域制御回路ＵＭＡＲＣＴＬ）とを有している。
また、前記第２のメモリ領域は、複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーン（小規模メモリプレーンＵＳＭＰ０、ＵＳＭＰ１）と、前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群（小規模センスラッチ及び書き換え駆動回路群ＵＳＷＭ０，ＵＳＷＭ１）と、入力された内部アドレス（内部アドレスＩＮＡＤＤ）、および読み書き制御信号（読み書き制御信号ＲＷＳＩＧ）に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号（書き換え起動信号ＷＥ０Ｌ，ＷＥ１Ｌ）、および前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号（読み出し起動信号ＲＥＬ）をそれぞれ生成する第２のメモリ領域制御回路（メモリ領域制御回路ＬＭＡＲＣＴＬ）とを有している。
そして、前記第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、前記第１のメモリ領域において、前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間（図９の上部メモリ領域ＵＭＡＲにおける第１サイクルのベリファイ読み出し動作ＶＲＹＵ）に、前記第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、前記第２のメモリ領域において、前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行う（図９の下部メモリ領域ＬＭＡＲにおける第１サイクルの書き込み動作ＰＲＧ０Ｌ，ＰＲＧ１Ｌ）ものである。
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
本実施の形態３では、先の実施の形態１，２で説明した相変化メモリのセルアレイを適用したメモリモジュールＰＣＭＭＤＬの構成例について、図１５を参照しながら説明する。
メモリモジュールＰＣＭＭＤＬは、相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３、外付けのランダム・アクセス・メモリＲＡＭ１、コントローラブロックＣＴＬＲＢＬＫで構成される。
相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３の各々は、相変化メモリアレイＰＣＭＡと周辺回路ＰＥＲＩとで構成される。相変化メモリアレイＰＣＭＡは例えば、図１に示したメモリ領域ＵＭＡＲ、ＬＭＡＲとで構成される。周辺回路ＰＥＲＩは、入出力バッファＩＯＢＦとチップ制御回路ＣＰＣＴＬとで構成される。
外付けのランダム・アクセス・メモリＲＡＭ１は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である。
コントローラブロックＣＴＬＲＢＬＫは、マイクロ・プロセッサ・ユニットＭＰＵ、ランダム・アクセス・メモリＲＡＭ０、読み出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ、相変化メモリインタフェイスＰＣＭＩＦ、およびホスト機器インタフェイスＨＯＳＴＩＦで構成される。
ランダム・アクセス・メモリＲＡＭ０は、ＳＲＡＭまたはＤＲＡＭである。外付けのランダム・アクセス・メモリＲＡＭ１やランダム・アクセス・メモリＲＡＭ０は、相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３から読み出した記憶情報や、相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３へ新たに書き込む情報を一時的に保持する。
Ｗｅａｒ ｌｅｖｅｌｉｎｇや誤り訂正などのプログラムは、読み出し専用メモリＲＯＭに記憶されている。マイクロ・プロセッサ・ユニットＭＰＵは、このプログラムを読み出して、Ｗｅａｒ ｌｅｖｅｌｉｎｇを実行する。
コントローラブロックＣＴＬＲＢＬＫの各ユニットは、相変化メモリインタフェイスＰＣＭＩＦから相変化メモリ信号線群ＰＣＭＳＩＧを介して相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３と接続される。
また、ＲＡＭ信号線群ＲＡＭＳＩＧを介して外付けのランダム・アクセス・メモリＲＡＭ１と接続される。さらに、ホスト機器インタフェイスＨＯＳＴＩＦからホスト機器信号線群ＨＯＳＴＳＩＧを介してホスト機器ＨＯＳＴと接続される。
コントローラブロックＣＴＬＲＢＬＫは、ホスト機器ＨＯＳＴから転送された命令に基づいて、コマンドを発行して相変化メモリインタフェイスＰＣＭＩＦに出力したり、相変化メモリチップＰＣＭＣＰ０〜ＰＣＭＣＰ３へのデータ転送のタイミング調整を行ったりする。
以上のような構成と機能により、大容量かつ高信頼のメモリモジュールを実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、本発明は、単体メモリチップに限らず、オンチップ・メモリに適用することも可能である。また、本発明の概念は、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提にしていた。しかし、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリや抵抗性メモリなど、ブロック消去動作を必要としない様々な半導体メモリに適用することも可能である。
本発明は、相変化メモリにおけるデータの書き換え技術に適している。
ＰＣＭＣＰ 相変化メモリチップ
ＵＭＡＲ 上部メモリ領域
ＬＭＡＲ 下部メモリ領域
ＬＭＰ メモリプレーン
ＵＳＭＰ０ 小規模メモリプレーン
ＵＳＭＰ１ 小規模メモリプレーン
ＵＳＷＢＫ センスラッチ及び書き換え駆動回路群
ＵＳＷＭ０〜ＵＳＷＭｘ 小規模センスラッチ及び書き換え駆動回路群
ＵＭＡＲＣＴＬ メモリ領域制御回路
ＬＭＡＲＣＴＬ メモリ領域制御回路
ＩＯＢＦ 入出力バッファ
ＣＰＣＴＬ チップ制御回路
ＥＸＩＯ 入出力線
ＩＮＩＯ 入出力線
ＵＭＰ メモリプレーン
ＵＳＤＲＢＫ 記憶情報レジスタ群
ＬＳＤＲＢＫ 記憶情報レジスタ群
ＬＳＷＢＫ センスラッチ及び書き換え駆動回路群
ＵＭＧＢＬ グローバルビット線群
ＬＭＧＢＬ グローバルビット線群
ＵＭＤＬ データ線群
ＬＭＤＬ データ線群
ＵＭＧＷＬ グローバルワード線群
ＬＭＧＷＬ グローバルワード線群
ＡＤＤＣＴＬ アドレス制御回路
ＶＲＧＴ 電圧発生回路
ＣＲＣＬ コマンド・レジスタ及び制御論理回路
ＵＳＷＭ０〜ＵＳＷＭｘ 小規模センスラッチ及び書き換え駆動回路群
ＵＭＧＢＬ０〜ＵＭＧＢＬｘ 小規模グローバルビット線群
ＵＳＤＲ０〜ＵＳＤＲｙ 小規模記憶情報レジスタ群
ＵＺＢＲ０〜ＵＺＢＲｘ ｚバイト・レジスタ
ＵＭＤＬ０〜ＵＭＤＬｘ データ線群
ＭＴ００〜ＭＴｍｎ メモリタイル
ＵＭＧＷＬ０〜ＵＭＧＷＬｍ 小規模グローバルワード線群
ＭＣ００〜ＭＣｊｋ メモリセル
ＭＵＸ ビット線選択回路
ＷＤ０〜ＷＤｊ ワードドライバ
ＷＬ０〜ＷＬｊ ワード線
ＢＬ０〜ＢＬｋ ビット線
Ｒ 記憶素子
Ｄ ダイオード
ＧＢＬ００Ｕ〜ＧＢＬ０ｎＵ グローバルビット線
ＧＷＬ００Ｕ〜ＧＷＬ０ｊＵ グローバルワード線
ＳＬ０〜ＳＬｎ センスラッチ
ＷＤＣ０〜ＷＤＣｎ 書き換え駆動回路
ＬＳＤＲ０〜ＬＳＤＲｙ 小規模記憶情報レジスタ群
ＬＺＢＲ０〜ＬＺＢＲ７ ｚバイト・レジスタ
ＣＴＬＲＢＬＫ コントローラブロック
ＰＣＭＭＤＬ メモリモジュール
ＰＣＭ０〜ＰＣＭ３ 相変化メモリ
ＲＡＭ１，ＲＡＭ１ メモリ
ＰＣＭＡ 相変化メモリアレイ
ＰＥＲＩ 周辺回路
ＭＰＵ マイクロ・プロセッサ・ユニット
ＰＣＭＩＦ 相変化メモリインタフェイス
ＨＯＳＴＩＦ ホスト機器インタフェイス
ＲＯＭ 専用メモリ
ＰＣＭＳＩＧ 相変化メモリ信号線群
ＲＡＭＳＩＧ ＲＡＭ信号線群
ＨＯＳＴＳＩＧ ホスト機器信号線群
ＨＯＳＴ ホスト機器

Claims (10)

  1. 第１、および第２のメモリ領域を有し、
    前記第１のメモリ領域は、
    複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、
    前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、および前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、
    前記第２のメモリ領域は、
    複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、
    前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、および前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、
    前記第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、前記第１のメモリ領域において、前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間に、前記第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、前記第２のメモリ領域において、前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行うことを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記第１の期間に続いて、前記第１、および前記第２の書き換え起動信号が活性化され、前記第１のメモリ領域において、第３、および第４の書き換え動作が行われている第２の期間に、前記第２の読み出し起動信号が活性化され、前記第２のメモリ領域において第２のベリファイ読み出し動作が行われる第２の期間を有することを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    前記複数のメモリセルは、
    記憶素子としてカルコゲナイド材料を用いた記録層を有することを特徴とする半導体記憶装置。
  4. 請求項３記載の半導体記憶装置において、
    前記複数のメモリセルは、
    さらに選択素子としてダイオードを有することを特徴とする半導体記憶装置。
  5. 第１、および第２のメモリ領域を有し、
    前記第１のメモリ領域は、
    複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、
    前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、
    前記第２のメモリ領域は、
    複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、
    前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の読み出し起動信号、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、
    前記第１のセンスラッチ及び書き換え駆動回路群は、
    前記第１の書き換え起動信号が活性化されることにより、前記第１のメモリプレーンにおける第１の書き換え動作を行い、前記第１の読み出し起動信号が活性化されることにより、前記第１のメモリプレーンにおける第１のベリファイ読み出し動作を行い、
    前記第２のセンスラッチ及び書き換え駆動回路群は、
    前記第２の書き換え起動信号が活性化されることにより、前記第２のメモリプレーンにおける第２の書き換え動作を行い、さらに、前記第２の読み出し起動信号が活性化されることにより、前記第２のメモリプレーンにおける第２のベリファイ読み出し動作を行い、
    前記第３のセンスラッチ及び書き換え駆動回路群は、
    前記第３の書き換え起動信号が活性化されることにより、前記第３のメモリプレーンにおける第３の書き換え動作を行い、前記第３の読み出し起動信号が活性化されることにより、前記第３のメモリプレーンにおける第３のベリファイ読み出し動作を行い、前記第４の書き換え起動信号が活性化されることにより、前記第４のメモリプレーンにおける第４の書き換え動作を行い、
    さらに、前記第４のセンスラッチ及び書き換え駆動回路群は、
    前記第４の読み出し起動信号が活性化されることにより、前記第４のメモリプレーンにおける第４のベリファイ読み出し動作を行い、
    前記第１、および前記第２の書き換え動作の後に、前記第３、および前記第４の書き換え動作を行うことを特徴とする半導体記憶装置。
  6. 請求項５記載の半導体記憶装置において、
    前記第１のメモリ領域における前記第１、および前記第２の書き換え動作と前記第２のメモリ領域における前記３、および前記第４の書き換え動作とを交互に繰り返すことを特徴とする半導体記憶装置。
  7. 請求項５記載の半導体記憶装置において、
    前記複数のメモリセルは、
    記憶素子としてカルコゲナイド材料を用いた記録層を有することを特徴とする半導体記憶装置。
  8. 複数のメモリチップと、前記メモリチップの動作制御を行うコントローラチップとを有したメモリモジュールであって、
    前記メモリチップは、
    第１、および第２のメモリ領域を有し、
    前記第１のメモリ領域は、
    複数のメモリセルが、行列状に配置された第１、および第２のメモリプレーンと、
    前記第１、および前記第２のメモリプレーンに情報を、書き込み／読み出しする第１、および第２のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第１のセンスラッチ及び書き換え駆動回路群に出力する第１の書き換え起動信号、前記第２のセンスラッチ及び書き換え駆動回路群に出力する第２の書き換え起動信号、および前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群に出力する第１の読み出し起動信号をそれぞれ生成する第１のメモリ領域制御回路とを有し、
    前記第２のメモリ領域は、
    複数のメモリセルが、行列状に配置された第３、および第４のメモリプレーンと、
    前記第３、および前記第４のメモリプレーンに情報を、書き込み／読み出しする第３、および第４のセンスラッチ及び書き換え駆動回路群と、
    入力された内部アドレス、および読み書き制御信号に応じて、前記第３のセンスラッチ及び書き換え駆動回路群に出力する第３の書き換え起動信号、前記第４のセンスラッチ及び書き換え駆動回路群に出力する第４の書き換え起動信号、および前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群に出力する第２の読み出し起動信号をそれぞれ生成する第２のメモリ領域制御回路とを有し、
    前記第１のメモリ領域制御回路の第１の読み出し起動信号が活性化され、前記第１のメモリ領域において、前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群が第１のベリファイ読み出し動作を行っている第１の期間に、前記第２のメモリ領域制御回路の第３、および第４の書き換え起動信号が活性化され、前記第２のメモリ領域において、前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群が第１、および第２の書き換え動作を行うことを特徴とするメモリモジュール。
  9. 請求項８記載のメモリモジュールにおいて、
    前記第１の期間に続いて、前記第１、および前記第２の書き換え起動信号が活性化され、前記第１、および前記第２のセンスラッチ及び書き換え駆動回路群が前記第１のメモリ領域において第３、および第４の書き換え動作を行う第２の期間に、前記第２の読み出し起動信号が活性化され、前記第３、および前記第４のセンスラッチ及び書き換え駆動回路群が前記第２のメモリ領域において第２のベリファイ読み出し動作を行う第２の期間を有することを特徴とするメモリモジュール。
  10. 請求項８記載のメモリモジュールにおいて、
    前記複数のメモリセルは、
    記憶素子としてカルコゲナイド材料を用いた記録層を有することを特徴とするメモリモジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014041683A (ja) * 2012-08-24 2014-03-06 Sony Corp 記憶制御装置、不揮発性メモリ、および、メモリ制御方法
US8995203B2 (en) 2012-12-12 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device, driving method of memory controller controlling the non-volatile memory device and memory system including the memory controller and the non-volatile memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5416079B2 (ja) * 2010-12-16 2014-02-12 株式会社日立製作所 半導体記憶装置、およびメモリモジュール
US9734011B1 (en) * 2014-10-03 2017-08-15 Crossbar, Inc. Two-terminal memory set features type mechanisms enhancements
KR20180032391A (ko) * 2016-09-22 2018-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20180058060A (ko) * 2016-11-23 2018-05-31 에스케이하이닉스 주식회사 피크 커런트 분산이 가능한 상변화 메모리 장치
US10431545B2 (en) * 2017-06-29 2019-10-01 Intel IP Corporation Cross-connected multi-chip modules coupled by silicon bent-bridge interconnects and methods of assembling same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0528779A (ja) * 1991-07-18 1993-02-05 Toshiba Corp 不揮発性メモリ装置
JPH11144479A (ja) * 1997-11-10 1999-05-28 New Koa Technology Kk 不揮発性半導体多値メモリ装置
JP2001084777A (ja) * 1999-09-09 2001-03-30 Hitachi Ltd 半導体記憶装置
JP2001357682A (ja) * 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
JP2005267811A (ja) * 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き込み方法
JP2006252747A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc マルチプレーン型フラッシュメモリ装置並びにそのプログラム動作および読出し動作の制御方法
WO2008032394A1 (fr) * 2006-09-15 2008-03-20 Renesas Technology Corp. Dispositif semi-conducteur
JP2010097662A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2010113742A (ja) * 2008-11-04 2010-05-20 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2010277678A (ja) * 2009-04-30 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置
WO2011021432A1 (ja) * 2009-08-21 2011-02-24 株式会社日立製作所 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006031795A (ja) * 2004-07-14 2006-02-02 Renesas Technology Corp 不揮発性半導体記憶装置
JP5116337B2 (ja) * 2007-03-30 2013-01-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN101548335B (zh) 2007-08-01 2012-07-11 松下电器产业株式会社 非易失性存储装置
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP2010129104A (ja) 2008-11-25 2010-06-10 Samsung Electronics Co Ltd 不揮発性半導体記憶装置
US8289764B2 (en) 2008-12-11 2012-10-16 Hitachi, Ltd. Semiconductor device
JP5416079B2 (ja) * 2010-12-16 2014-02-12 株式会社日立製作所 半導体記憶装置、およびメモリモジュール

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0528779A (ja) * 1991-07-18 1993-02-05 Toshiba Corp 不揮発性メモリ装置
JPH11144479A (ja) * 1997-11-10 1999-05-28 New Koa Technology Kk 不揮発性半導体多値メモリ装置
JP2001084777A (ja) * 1999-09-09 2001-03-30 Hitachi Ltd 半導体記憶装置
JP2001357682A (ja) * 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
JP2005267811A (ja) * 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き込み方法
JP2006252747A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc マルチプレーン型フラッシュメモリ装置並びにそのプログラム動作および読出し動作の制御方法
WO2008032394A1 (fr) * 2006-09-15 2008-03-20 Renesas Technology Corp. Dispositif semi-conducteur
JP2010097662A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2010113742A (ja) * 2008-11-04 2010-05-20 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
JP2010277678A (ja) * 2009-04-30 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置
WO2011021432A1 (ja) * 2009-08-21 2011-02-24 株式会社日立製作所 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014041683A (ja) * 2012-08-24 2014-03-06 Sony Corp 記憶制御装置、不揮発性メモリ、および、メモリ制御方法
US8995203B2 (en) 2012-12-12 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device, driving method of memory controller controlling the non-volatile memory device and memory system including the memory controller and the non-volatile memory device

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